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KR101703040B1 - Semiconductor apparatus - Google Patents

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KR101703040B1
KR101703040B1 KR1020100106805A KR20100106805A KR101703040B1 KR 101703040 B1 KR101703040 B1 KR 101703040B1 KR 1020100106805 A KR1020100106805 A KR 1020100106805A KR 20100106805 A KR20100106805 A KR 20100106805A KR 101703040 B1 KR101703040 B1 KR 101703040B1
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voltage
internal
reference voltage
internal voltage
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임재혁
이강설
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에스케이하이닉스 주식회사
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Publication date
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Abstract

반도체 장치는 서로 적층된 마스터 칩과, 복수의 슬레이브 칩과, 마스터 칩 및 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인;을 포함하며, 복수의 슬레이브 칩은 마스터 칩에서 생성된 기준전압을 반도체 칩 관통라인을 통해서 입력받거나, 패드를 통해서 인가된 외부 기준전압을 선택적으로 입력받으며, 각각의 슬레이브 칩은 기준전압 또는 외부 기준전압을 이용하여 내부전압을 생성하는 것을 특징으로 한다.A semiconductor device includes a master chip, a plurality of slave chips, and a semiconductor chip through line electrically connected to each other through a master chip and a plurality of slave chips, wherein a plurality of slave chips are connected to a reference A voltage is inputted through a semiconductor chip through line or an external reference voltage applied through a pad is selectively input, and each slave chip generates an internal voltage by using a reference voltage or an external reference voltage.

Description

반도체 장치{SEMICONDUCTOR APPARATUS}[0001] SEMICONDUCTOR APPARATUS [0002]

본 발명은 반도체 장치에 관한 것으로서, 복수의 반도체 칩이 적층된 구조로 형성된 반도체 장치의 내부전원회로를 구성하는 기술에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention [0002] The present invention relates to a semiconductor device, and more particularly, to a technique for configuring an internal power supply circuit of a semiconductor device formed by stacking a plurality of semiconductor chips.

일반적으로 반도체 장치는 외부 전원을 제공받아 다양한 전압레벨의 내부전압을 생성하고, 이러한 내부전압을 이용하여 내부회로를 동작시키고 있다.
Generally, a semiconductor device receives an external power supply to generate an internal voltage at various voltage levels, and operates the internal circuit using the internal voltage.

도 1은 일반적인 반도체 장치의 전원 발생부를 나타낸 도면이다.1 is a view showing a power generating unit of a general semiconductor device.

도 1을 참조하면, 전원 발생부는 기준전압 생성부(1000)와, 내부전압 생성부(2000)로 구성된다. 기준전압 생성부(1000)는 외부에서 인가되는 전원전압(VDD)의 변화에 무관하게 일정한 레벨을 갖는 기준전압(VREF)을 생성한다. 내부전압 생성부(2000)는 기준전압(VREF)을 이용하여 내부전압(VINT)을 생성한다. 내부전압 생성부(2000)는 내부전압(VINT)의 전압레벨이 일정하게 유지되도록 내부전압(VINT)을 분배한 피드백 전압과 기준전압(VREF)을 비교하고 그 비교결과에 따라 내부전압(VINT)의 전압레벨을 조절하도록 구성된다. 즉, 내부전압 생성부(2000)는 내부전압(VINT)의 전압레벨이 목표된 레벨보다 낮아지거나 높아지면 목표된 레벨에 다시 도달하도록 하는 내부동작을 수행한다.Referring to FIG. 1, the power generating unit includes a reference voltage generating unit 1000 and an internal voltage generating unit 2000. The reference voltage generator 1000 generates a reference voltage VREF having a constant level irrespective of changes in the power supply voltage VDD applied from the outside. The internal voltage generator 2000 generates the internal voltage VINT using the reference voltage VREF. The internal voltage generator 2000 compares the reference voltage VREF with the feedback voltage obtained by dividing the internal voltage VINT so that the voltage level of the internal voltage VINT is kept constant and outputs the internal voltage VINT, As shown in FIG. That is, the internal voltage generator 2000 performs an internal operation that causes the voltage level of the internal voltage VINT to reach the target level again when the voltage level becomes lower or higher than the target level.

한편, 반도체 장치를 고집적화 시키기 위하여 다양한 형태의 패키지(Package) 방식이 제안되고 있다. 특히, 복수의 반도체 칩을 적층시켜서 하나의 반도체 장치를 구성하는 칩 스택(Chip Stack) 방식은 복수의 반도체 칩에 공통적으로 신호를 전달하기 위해서 반도체 칩 관통라인을 사용하고 있다. 일반적으로 반도체 칩은 실리콘 웨이퍼(Silicon Wafer)를 이용하여 제조되고 있으므로, 반도체 칩 관통라인을 실리콘 관통라인(Through Silicon Via, TSV) 이라고 지칭하기도 한다.Meanwhile, various types of package methods have been proposed for highly integrated semiconductor devices. Particularly, in a chip stack system in which a plurality of semiconductor chips are stacked to form a single semiconductor device, a semiconductor chip through line is used to commonly transmit signals to a plurality of semiconductor chips. Generally, since a semiconductor chip is manufactured using a silicon wafer, the semiconductor chip penetration line may be referred to as a through silicon vias (TSV).

일반적으로 적층된 복수의 반도체 칩은 마스터 칩(Master Chip) 및 하나 이상의 슬레이브 칩(Slave Chip)으로 구분할 수 있다. 마스터 칩(Master Chip)은, 외부와 신호를 교환하는 동작 및 슬레이브 칩(Slave Chip)을 제어하는 역할을 수행하도록 구성된다. 또한, 각 슬레이브 칩(Slave Chip)은 마스터 칩(Master Chip)의 제어에 따라 특정 동작을 수행하도록 구성된다. 예를 들면, 반도체 메모리 장치의 경우 마스터 칩(Master Chip)은 신호의 입출력 및 제어신호에 관련된 주변회로(Peripheral)를 구비하고, 슬레이브 칩(Slave Chip)은 데이터 저장을 위한 메모리 뱅크를 구비한다. 참고적으로 마스터 칩(Master Chip) 및 슬레이브 칩(Slave Chip)은 필요에 따라 할당된 회로의 구성이 변경될 수 있다.
In general, a plurality of stacked semiconductor chips can be divided into a master chip and one or more slave chips. The master chip is configured to perform an operation of exchanging signals with the outside and a role of controlling a slave chip. In addition, each slave chip is configured to perform a specific operation under the control of a master chip. For example, in the case of a semiconductor memory device, a master chip has peripheral circuits related to input / output of signals and control signals, and a slave chip has a memory bank for storing data. For reference, the configurations of the master chip (Master Chip) and the slave chip (slave chip) may be changed as needed.

도 2는 일반적인 적층형 반도체 장치의 구성도이다.2 is a configuration diagram of a general laminated type semiconductor device.

도 2를 참조하면, 일반적인 적층형 반도체 장치는 마스터 칩(MASTER CHIP)과, 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)을 포함하고 있다. 마스터 칩(MASTER CHIP)과 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 서로 적층되어 있으며, 복수의 반도체 칩 관통라인(101,102,103,104)은 마스터 칩(MASTER CHIP) 및 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)을 각각 관통하여 전기적으로 연결되어 있다. 참고적으로 각 반도체 칩(CHIP)을 수직으로 관통하는 복수의 서브 반도체 칩 관통라인(TSV)을 하나의 반도체 칩 관통라인 이라고 지칭하기로 한다.
Referring to FIG. 2, a typical stacked semiconductor device includes a master chip (MASTER CHIP) and a plurality of slave chips (SLAVE CHIP1 to SLAVE CHIP4). A master chip MASTER CHIP and a plurality of slave chips SLAVE CHIP1 to SLAVE CHIP4 are stacked on each other and a plurality of semiconductor chip through lines 101, 102, 103 and 104 are connected to a master chip and a plurality of slave chips SLAVE CHIP1 to SLAVE CHIP4) are electrically connected to each other. For reference, a plurality of sub-semiconductor chip penetration lines (TSV) vertically penetrating each semiconductor chip (CHIP) will be referred to as one semiconductor chip penetration line.

마스터 칩(MASTER CHIP) 및 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)으로 구분되는 반도체 장치는 넷 다이(Net Die)를 확보하기 위해서 전원회로 및 주변회로(Peripheral Circuit)를 마스터 칩(MASTER CHIP)에 집중해서 배치하고 있다.A semiconductor device classified as a master chip and a plurality of slave chips (SLAVE CHIP1 to SLAVE CHIP4) includes a power supply circuit and a peripheral circuit as a master chip in order to secure a net die. .

따라서 도 2의 마스터 칩(MASTER CHIP)은 기준전압 생성부(11)와, 내부전압 생성부(12)를 포함하고 있으며, 내부전압 생성부(12)에서 생성된 내부전압(VINT)을 복수의 반도체 칩 관통라인(101,102,103,104)을 통해서 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)에 전송하게 된다. 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 복수의 반도체 칩 관통라인(101,102,103,104)을 통해서 전송된 내부전압(VINT)을 이용하여 내부동작을 수행하게 된다.Therefore, the master chip of FIG. 2 includes a reference voltage generator 11 and an internal voltage generator 12. The master chip MASTER CHIP includes an internal voltage VINT generated by the internal voltage generator 12, (SLAVE CHIP1 to SLAVE CHIP4) through the semiconductor chip penetration lines (101, 102, 103, 104). A plurality of slave chips (SLAVE CHIP1 to SLAVE CHIP4) perform an internal operation using an internal voltage (VINT) transmitted through a plurality of semiconductor chip through lines (101, 102, 103, 104).

이때, 대표적으로 제4 슬레이브 칩(SLAVE CHIP4)을 자세히 살펴보면, 제4 슬레이브 칩(SLAVE CHIP4)에는 내부전압(VINT)을 동작전원으로 이용하여 내부동작을 수행하는 제1 내부 로직부(51)와, 제2 내부 로직부(52)가 구비되어 있다. 제1 내부 로직부(51)와, 제2 내부 로직부(52)에 공급되는 내부전압(VINT)은 복수의 반도체 칩 관통라인(101,102,103,104)을 통해서 제1 내부 로직부(51)와, 제2 내부 로직부(52)가 배치된 인접지역까지 직접 전송되므로 제1 내부 로직부(51)와, 제2 내부 로직부(52)가 전류를 많이 소모하더라도 내부전압(VINT)의 변동이 크게 발생하지 않는다.In detail, the fourth slave chip SLAVE CHIP4 includes a first internal logic unit 51 for performing an internal operation using the internal voltage VINT as an operation power supply, And a second internal logic unit 52 are provided. The internal voltage VINT supplied to the first internal logic unit 51 and the second internal logic unit 52 is supplied to the first internal logic unit 51 through the plurality of semiconductor chip through lines 101, 102, 103, and 104, The internal voltage VINT is largely varied even if the first internal logic unit 51 and the second internal logic unit 52 consume a large amount of current because the internal logic unit 52 is directly transferred to the adjacent area where the internal logic unit 52 is disposed. Do not.

한편, 제4 슬레이브 칩(SLAVE CHIP4)의 제1 내부 로직부(51)와, 제2 내부 로직부(52)는 마스터 칩(MASTER CHIP)과 적층이 완료된 상태, 즉 패키지가 완성된 상태에서 내부전압(VINT)을 전송받게 된다. 따라서 적층하기 이전에 제1 내부 로직부(51)와, 제2 내부 로직부(52)의 동작을 테스트 하기 위해서는 패드(PAD)를 통해서 직접 내부전압(VINT)을 입력해 주어야 한다. 이와 같은 방식을 통해서 내부전압(VINT)을 공급하는 경우, 패드(PAD)와 제1 및 제2 내부 로직부(51,52) 사이의 거리가 매우 멀고, 패드(PAD) 및 전송라인의 로딩으로 인하여 내부전압(VINT)의 레벨 강하(Level Drop)가 발생하게 된다. 또한, 순간적으로 내부전압(VINT)의 소모가 많을 경우 내부전압(VINT)의 변동이 심하게 발생할 수 있다. 따라서 제1 및 제2 내부 로직부(51,52)가 정확한 동작을 수행하는지 여부를 테스트하기 힘들다. 이는 불량 판정에 대한 신뢰성을 떨어뜨리게 되므로 이를 해결하기 위한 기술이 요구되고 있다.
On the other hand, the first internal logic unit 51 and the second internal logic unit 52 of the fourth slave chip SLAVE CHIP4 are in a state in which stacking with the master chip MASTER CHIP has been completed, The voltage VINT is transmitted. Therefore, in order to test the operation of the first internal logic unit 51 and the second internal logic unit 52 before the stacking, the internal voltage VINT must be input directly through the pad PAD. When the internal voltage VINT is supplied through such a method, the distance between the pad PAD and the first and second internal logic portions 51 and 52 is very long, and the loading of the pad PAD and the transmission line A level drop of the internal voltage VINT occurs. Also, when the internal voltage VINT is momentarily consumed momentarily, the internal voltage VINT may fluctuate severely. Therefore, it is difficult to test whether the first and second internal logic sections 51 and 52 perform correct operations. This lowers the reliability of the bad judgment, and a technique for solving the problem is required.

본 발명은 테스트시에 전원을 안정적으로 공급할 수 있는 반도체 장치를 제공한다.The present invention provides a semiconductor device capable of stably supplying power at the time of testing.

또한, 본 발명은 적층된 복수의 반도체 칩에 외부 기준전압을 직접 공급하여, 테스트 신뢰성을 향상시킬 수 있는 반도체 장치를 제공한다.
Further, the present invention provides a semiconductor device capable of directly supplying an external reference voltage to a plurality of stacked semiconductor chips to improve test reliability.

본 발명의 일 실시예에 따르면, 서로 적층된 마스터 칩과, 복수의 슬레이브 칩; 및 상기 마스터 칩 및 상기 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인;을 포함하며, 상기 복수의 슬레이브 칩은 상기 마스터 칩에서 생성된 기준전압을 반도체 칩 관통라인을 통해서 입력받거나, 해당 슬레이브 칩의 패드를 통해서 인가된 외부 기준전압을 선택적으로 입력받으며, 각각의 슬레이브 칩은 상기 기준전압 또는 상기 외부 기준전압을 이용하여 내부전압을 생성하는 것을 특징으로 하는 반도체 장치가 제공된다.According to an embodiment of the present invention, there is provided a semiconductor device comprising: a master chip stacked with each other; a plurality of slave chips; And a plurality of slave chips electrically connected to the plurality of slave chips through the master chip and the plurality of slave chips, respectively, wherein the plurality of slave chips receive a reference voltage generated from the master chip through a semiconductor chip- And the slave chip receives an external reference voltage applied through a pad of the corresponding slave chip, and each slave chip generates an internal voltage using the reference voltage or the external reference voltage.

또한, 본 발명의 다른 실시예에 따르면, 서로 적층된 마스터 칩 및 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인을 포함하는 반도체 장치에 있어서, 상기 마스터 칩은, 기준전압을 생성하고 생성된 상기 기준전압을 제1 반도체 칩 관통라인으로 전송하는 기준전압 생성부; 및 상기 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 제2 반도체 칩 관통라인으로 전송하는 메인 내부전압 생성부;를 포함하며, 상기 복수의 슬레이브 칩은 각각, 상기 제2 반도체 칩 관통라인을 통해서 전송된 상기 내부전압을 전달하는 내부 전원라인; 상기 제1 반도체 칩 관통라인을 통해서 전송된 상기 기준전압 또는 해당 슬레이브 칩의 패드(PAD)를 통해서 외부에서 인가된 외부 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 상기 내부 전원라인으로 출력하는 보조 내부전압 생성부; 및 상기 내부 전원라인의 상기 내부전압을 동작전원으로 이용하여 내부동작을 수행하는 적어도 하나 이상의 내부 로직부;를 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.According to another embodiment of the present invention, there is provided a semiconductor device including a semiconductor chip through line electrically connected to each other through a master chip and a plurality of slave chips stacked on each other, wherein the master chip generates a reference voltage A reference voltage generator for transmitting the generated reference voltage to the first semiconductor chip through line; And a main internal voltage generator for generating an internal voltage using the reference voltage and transmitting the generated internal voltage to a second semiconductor chip through line, An internal power supply line for transferring the internal voltage transmitted through the chip through line; Generating an internal voltage using the reference voltage transmitted through the first semiconductor chip through line or an external reference voltage externally applied through a pad (PAD) of the corresponding slave chip, and supplying the generated internal voltage to the internal power supply An auxiliary internal voltage generating unit for outputting the auxiliary internal voltage; And at least one internal logic unit for performing an internal operation using the internal voltage of the internal power supply line as an operation power supply.

또한, 본 발명의 또 다른 실시예에 따르면, 서로 적층된 마스터 칩 및 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인을 포함하는 반도체 장치에 있어서, 상기 마스터 칩은, 기준전압을 생성하는 기준전압 생성부; 및 상기 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 반도체 칩 관통라인으로 전송하는 메인 내부전압 생성부;를 포함하며, 상기 복수의 슬레이브 칩은 각각, 상기 반도체 칩 관통라인을 통해서 전송된 상기 내부전압을 전달하는 내부 전원라인; 해당 슬레이브 칩의 패드(PAD)를 통해서 외부에서 인가된 외부 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 상기 내부 전원라인으로 출력하는 보조 내부전압 생성부; 및 상기 내부 전원라인의 상기 내부전압을 동작전원으로 이용하여 내부동작을 수행하는 적어도 하나 이상의 내부 로직부;를 포함하는 것을 특징으로 하는 반도체 장치가 제공된다.
According to still another embodiment of the present invention, there is provided a semiconductor device including a semiconductor chip through line electrically connected to each other through a master chip and a plurality of slave chips stacked on each other, wherein the master chip generates a reference voltage A reference voltage generator; And a main internal voltage generator for generating an internal voltage using the reference voltage and transmitting the generated internal voltage to the semiconductor chip through line, wherein the plurality of slave chips are connected to the semiconductor chip through line An internal power supply line for transmitting the internal voltage transmitted through the internal power supply line; An auxiliary internal voltage generator for generating an internal voltage by using an external reference voltage externally applied through a pad (PAD) of the corresponding slave chip and outputting the generated internal voltage to the internal power supply line; And at least one internal logic unit for performing an internal operation using the internal voltage of the internal power supply line as an operation power supply.

도 1은 일반적인 반도체 장치의 전원 발생부를 나타낸 도면이다.
도 2는 일반적인 적층형 반도체 장치의 구성도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
도 5는 본 발명의 실시예에 따른 기준전압 생성부의 구성도이다.
도 6은 본 발명의 실시예에 따른 메인 내부전압 생성부 및 보조 내부전압 생성부의 구성도이다.1 is a view showing a power generating unit of a general semiconductor device.
2 is a configuration diagram of a general laminated type semiconductor device.
3 is a configuration diagram of a semiconductor device according to an embodiment of the present invention.
4 is a configuration diagram of a semiconductor device according to another embodiment of the present invention.
5 is a configuration diagram of a reference voltage generator according to an embodiment of the present invention.
6 is a configuration diagram of a main internal voltage generator and an auxiliary internal voltage generator according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. For reference, the terms, symbols, and symbols used in referring to elements, blocks, and the like in the drawings and the detailed description can be expressed in detail unit by necessity, so that the same terms, symbols, May not be referred to.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 구성도이다.3 is a configuration diagram of a semiconductor device according to an embodiment of the present invention.

본 실시예에 따른 반도체 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.
The semiconductor device according to the present embodiment includes only a simple structure for clearly explaining the technical idea to be proposed.

도 3을 참조하면, 반도체 장치는 마스터 칩(MASTER CHIP)과, 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)을 포함하고 있다. 마스터 칩(MASTER CHIP)과 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 서로 수직으로 적층되어 있으며, 복수의 반도체 칩 관통라인(101A,102A,103A,104A,105A)은 마스터 칩(MASTER CHIP) 및 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)을 각각 관통하여 전기적으로 연결되어 있다. 참고적으로 각각의 반도체 칩(CHIP)을 수직으로 관통하는 복수의 서브 반도체 칩 관통라인(TSV)을 하나의 반도체 칩 관통라인 이라고 지칭한다.
Referring to FIG. 3, the semiconductor device includes a master chip (MASTER CHIP) and a plurality of slave chips (SLAVE CHIP1 to SLAVE CHIP4). The master chip MASTER CHIP and the plurality of slave chips SLAVE CHIP1 to SLAVE CHIP4 are stacked vertically to each other and the plurality of semiconductor chip through lines 101A, 102A, 103A, 104A, And a plurality of slave chips (SLAVE CHIP1 to SLAVE CHIP4), respectively. For reference, a plurality of sub-semiconductor chip penetration lines (TSV) vertically penetrating each semiconductor chip (CHIP) is referred to as one semiconductor chip penetration line.

본 실시예에서 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 마스터 칩(MASTER CHIP)에서 생성된 기준전압(VREF)을 제5 반도체 칩 관통라인(105A)을 통해서 입력 받거나, 각각의 패드(PAD)를 통해서 인가된 외부 기준전압(VREF)을 선택적으로 입력받게 된다. 이때, 기준전압(VREF) 및 외부 기준전압(VREF_EXT)은 동일한 전압레벨을 갖는 전압이라고 가정한다.The plurality of slave chips SLAVE CHIP1 to SLAVE CHIP4 may receive the reference voltage VREF generated from the master chip through the fifth semiconductor chip through line 105A, The external reference voltage VREF is selectively inputted through the external reference voltage VREF. At this time, it is assumed that the reference voltage VREF and the external reference voltage VREF_EXT have the same voltage level.

즉, 적층이 완료되어 패키지 상태인 반도체 장치에서, 각각의 슬레이브 칩은 마스터 칩(MASTER CHIP)에서 생성된 기준전압(VREF)을 이용하여 내부전압(VINT)을 생성하게 된다. 또한, 적층되기 이전의 웨이퍼 상태인 반도체 장치에서, 각각의 슬레이브 칩은 패드(PAD)를 통해서 입력되는 외부 기준전압(VREF_EXT)을 이용하여 내부전압(VINT)을 생성하게 된다. 기준전압(VREF) 및 외부 기준전압(VREF_EXT)은 전류소모가 거의 없는 전원이다. That is, in the semiconductor device in which stacking is completed and in a package state, each of the slave chips generates the internal voltage VINT using the reference voltage VREF generated in the master chip. Further, in the semiconductor device before the stacking, each of the slave chips generates the internal voltage VINT using the external reference voltage VREF_EXT inputted through the pad PAD. The reference voltage VREF and the external reference voltage VREF_EXT are power supplies with little current consumption.

본 실시예에서 각 슬레이브 칩은 웨이퍼 상태에서 외부 기준전압(VREF_EXT)을 이용하여 내부전압(VINT)을 자체적으로 생성하고, 자체적으로 생성된 내부전압(VINT)을 이용하여 내부동작을 수행한다. 따라서 각 슬레이브 칩에 내부전압(VINT)이 매우 안정적으로 공급되므로, 내부전압(VINT)을 동작전원으로 이용하는 내부 로직부를 보다 정확하게 테스트할 수 있다.
In the present embodiment, each slave chip generates an internal voltage VINT by itself using the external reference voltage VREF_EXT in the wafer state, and performs an internal operation using the internal voltage VINT generated by itself. Therefore, since the internal voltage VINT is supplied to each slave chip very stably, it is possible to more accurately test the internal logic portion using the internal voltage VINT as the operation power source.

상기와 같이 구성되는 반도체 장치의 세부구성과 주요동작을 좀 더 상세히 살펴보면 다음과 같다.The detailed configuration and main operation of the semiconductor device configured as above will be described in more detail as follows.

마스터 칩(MASTER CHIP)은 기준전압 생성부(11A)와, 메인 내부전압 생성부(12A)를 구비하고 있다. 기준전압 생성부(11A)는 기준전압(VREF)을 생성하고 생성된 기준전압(VREF)을 제5 반도체 칩 관통라인(105A)으로 전송한다. 메인 내부전압 생성부(12A)는 기준전압(VREF)을 이용하여 내부전압(VINT)을 생성하고, 생성된 내부전압(VINT)을 제1 내지 제4 반도체 칩 관통라인(101A,102A,103A,104A)으로 전송한다. 내부전압(VINT)은 하나의 반도체 칩 관통라인을 통해서도 전송될 수 있으나, 본 실시예와 같이 전송효율을 높이기 위해서 복수의 반도체 칩 관통라인을 이용하여 전송할 수도 있다.
The master chip MASTER CHIP includes a reference voltage generating section 11A and a main internal voltage generating section 12A. The reference voltage generation section 11A generates the reference voltage VREF and transmits the generated reference voltage VREF to the fifth semiconductor chip through line 105A. The main internal voltage generator 12A generates the internal voltage VINT using the reference voltage VREF and outputs the generated internal voltage VINT to the first through fourth semiconductor chip through lines 101A, 104A. The internal voltage VINT may be transmitted through one semiconductor chip penetration line, but may be transmitted using a plurality of semiconductor chip penetration lines in order to increase the transmission efficiency as in the present embodiment.

한편, 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 각각 동일한 회로로 구성되므로, 대표적으로 제1 슬레이브 칩(SLAVE CHIP1)의 내부동작 및 관련된 내부회로를 상세히 설명하기로 한다.Meanwhile, since the plurality of slave chips SLAVE CHIP1 to SLAVE CHIP4 are each formed of the same circuit, the internal operation of the first slave chip SLAVE CHIP1 and related internal circuits will be described in detail.

제1 슬레이브 칩(SLAVE CHIP1)은 내부 전원라인(VINT LINE)과, 보조 내부전압 생성부(23A)와, 제1 및 제2 내부 로직부(21A,22A)를 구비한다. 이때, 보조 내부전압 생성부(23A)는 제1 및 제2 내부 로직부(21A,22A)의 인접한 곳에 배치되는 것이 바람직하다.The first slave chip SLAVE CHIP1 includes an internal power supply line VINT LINE, an auxiliary internal voltage generator 23A, and first and second internal logic units 21A and 22A. At this time, the auxiliary internal voltage generator 23A is preferably disposed adjacent to the first and second internal logic units 21A and 22A.

내부 전원라인(VINT LINE)은 제1 내지 제4 반도체 칩 관통라인(101A,102A,103A,104A)을 통해서 전송된 내부전압(VINT)을 제1 및 제2 내부 로직부(21A,22A)로 전달한다.The internal power supply line VINT LINE connects the internal voltage VINT transferred through the first through fourth semiconductor chip through lines 101A, 102A, 103A and 104A to the first and second internal logic portions 21A and 22A .

보조 내부전압 생성부(23A)는 제5 반도체 칩 관통라인(105A)을 통해서 전송된 기준전압(VREF) 또는 패드(PAD)를 통해서 외부에서 인가된 외부 기준전압(VREF_EXT)을 선택적으로 이용하여 내부전압(VINT)을 생성하고, 생성된 내부전압(VINT)을 내부 전원라인(VINT LINE)으로 출력한다. 본 실시예에서 보조 내부전압 생성부(23A)는 패키지 상태의 노멀모드에서, 제5 반도체 칩 관통라인(105A)을 통해서 전송된 기준전압(VREF)을 이용하여 내부전압을 생성한다. 또한, 보조 내부전압 생성부(23A)는 웨이퍼 상태인 각 슬레이브 칩의 테스트 모드에서, 외부 기준전압(VREF_EXT)을 이용하여 내부전압을 생성한다.The auxiliary internal voltage generator 23A selectively generates the internal reference voltage VREF through the fifth semiconductor chip through line 105A or the external reference voltage VREF_EXT applied from the outside through the pad PAD, Generates a voltage VINT, and outputs the generated internal voltage VINT to the internal power supply line VINT LINE. In the present embodiment, the auxiliary internal voltage generator 23A generates the internal voltage using the reference voltage VREF transmitted through the fifth semiconductor chip through line 105A in the normal mode in the package state. The auxiliary internal voltage generator 23A generates an internal voltage using the external reference voltage VREF_EXT in the test mode of each slave chip in the wafer state.

제1 및 제2 내부 로직부(21A,22A)는 내부 전원라인(VINT LINE)의 내부전압(VINT)을 동작전원으로 이용하여 내부동작을 수행한다. The first and second internal logic units 21A and 22A perform an internal operation using the internal voltage VINT of the internal power supply line VINT LINE as an operation power supply.

기준전압(VREF) 및 외부 기준전압(VREF_EXT)은 전류소모가 거의 없는 전원이므로, 패드(PAD)를 통해서 외부에서 입력되더라도 레벨강하가 거의 발생하지 않는다. 따라서 웨이퍼 상태에서 제1 슬레이브 칩(SLAVE CHIP1)의 보조 내부전압 생성부(23A)가 외부 기준전압(VREF_EXT)을 이용하여 내부전압(VINT)을 자체적으로 생성하고, 자체적으로 생성된 내부전압(VINT)을 이용하여 내부동작을 수행하게 되면, 내부전압(VINT)이 매우 안정적으로 공급된다. 따라서 내부전압(VINT)을 동작전원으로 이용하는 제1 및 제2 내부 로직부(21A,22A)를 보다 정확하게 테스트할 수 있다.Since the reference voltage VREF and the external reference voltage VREF_EXT are power supplies with little current consumption, there is almost no level drop even if they are input from the outside through the pad PAD. Therefore, in the wafer state, the sub internal voltage generator 23A of the first slave chip SLAVE CHIP1 itself generates the internal voltage VINT using the external reference voltage VREF_EXT, and generates the self-generated internal voltage VINT ), The internal voltage VINT is supplied in a very stable manner. Therefore, the first and second internal logic units 21A and 22A using the internal voltage VINT as the operation power supply can be more accurately tested.

또한, 패키지 상태에서 제1 및 제2 내부 로직부(21A,22A)는 메인 내부전압 생성부(12A)에서 생성된 내부전압(VINT)과 보조 내부전압 생성부(23A)에서 생성된 내부전압(VINT)을 동시에 공급받으므로 더욱 안정된 동작전원을 제공받게 된다.
In the package state, the first and second internal logic sections 21A and 22A receive the internal voltage VINT generated by the main internal voltage generating section 12A and the internal voltage VINT generated by the auxiliary internal voltage generating section 23A VINT) are supplied at the same time, so that more stable operation power is provided.

도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.4 is a configuration diagram of a semiconductor device according to another embodiment of the present invention.

본 실시예에 따른 반도체 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.The semiconductor device according to the present embodiment includes only a simple structure for clearly explaining the technical idea to be proposed.

도 4를 참조하면, 반도체 장치는 마스터 칩(MASTER CHIP)과, 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)을 포함하고 있다. 마스터 칩(MASTER CHIP)과 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 서로 수직으로 적층되어 있으며, 복수의 반도체 칩 관통라인(101A,102A,103A,104A)은 마스터 칩(MASTER CHIP) 및 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)을 각각 관통하여 전기적으로 연결되어 있다. 참고적으로 각각의 반도체 칩(CHIP)을 수직으로 관통하는 복수의 서브 반도체 칩 관통라인(TSV)을 하나의 반도체 칩 관통라인 이라고 지칭한다.
Referring to FIG. 4, the semiconductor device includes a master chip (MASTER CHIP) and a plurality of slave chips (SLAVE CHIP1 to SLAVE CHIP4). The master chip MASTER CHIP and the plurality of slave chips SLAVE CHIP1 to SLAVE CHIP4 are vertically stacked one on top of the other, and the plurality of semiconductor chip through lines 101A, 102A, 103A, (SLAVE CHIP1 to SLAVE CHIP4) of the slave chip. For reference, a plurality of sub-semiconductor chip penetration lines (TSV) vertically penetrating each semiconductor chip (CHIP) is referred to as one semiconductor chip penetration line.

마스터 칩(MASTER CHIP)은 기준전압 생성부(11B)와, 메인 내부전압 생성부(12B)를 구비하고 있다. 기준전압 생성부(11B)는 기준전압(VREF)을 생성한다. 메인 내부전압 생성부(12B)는 기준전압(VREF)을 이용하여 내부전압(VINT)을 생성하고, 생성된 내부전압(VINT)을 제1 내지 제4 반도체 칩 관통라인(101B,102B,103B,104B)으로 전송한다. 내부전압(VINT)은 하나의 반도체 칩 관통라인을 통해서도 전송될 수 있으나, 본 실시예와 같이 전송효율을 높이기 위해서 복수의 반도체 칩 관통라인을 이용하여 전송할 수도 있다.
The master chip MASTER CHIP includes a reference voltage generating section 11B and a main internal voltage generating section 12B. The reference voltage generator 11B generates the reference voltage VREF. The main internal voltage generator 12B generates the internal voltage VINT using the reference voltage VREF and supplies the generated internal voltage VINT to the first through fourth semiconductor chip through lines 101B, 104B. The internal voltage VINT may be transmitted through one semiconductor chip penetration line, but may be transmitted using a plurality of semiconductor chip penetration lines in order to increase the transmission efficiency as in the present embodiment.

한편, 복수의 슬레이브 칩(SLAVE CHIP1~SLAVE CHIP4)은 각각 동일한 회로로 구성되므로, 대표적으로 제1 슬레이브 칩(SLAVE CHIP1)의 내부동작 및 관련된 내부회로를 상세히 설명하기로 한다.Meanwhile, since the plurality of slave chips SLAVE CHIP1 to SLAVE CHIP4 are each formed of the same circuit, the internal operation of the first slave chip SLAVE CHIP1 and related internal circuits will be described in detail.

제1 슬레이브 칩(SLAVE CHIP1)은 내부 전원라인(VINT LINE)과, 보조 내부전압 생성부(23B)와, 제1 및 제2 내부 로직부(21B,22B)를 구비한다. 이때, 보조 내부전압 생성부(23B)는 제1 및 제2 내부 로직부(21B,22B)의 인접한 곳에 배치되는 것이 바람직하다.The first slave chip SLAVE CHIP1 includes an internal power supply line VINT LINE, an auxiliary internal voltage generator 23B, and first and second internal logic units 21B and 22B. At this time, the auxiliary internal voltage generator 23B is preferably disposed adjacent to the first and second internal logic units 21B and 22B.

내부 전원라인(VINT LINE)은 제1 내지 제4 반도체 칩 관통라인(101B,102B,103B,104B)을 통해서 전송된 내부전압(VINT)을 제1 및 제2 내부 로직부(21B,22B)로 전달한다.The internal power supply line VINT LINE connects the internal voltage VINT transferred through the first through fourth semiconductor chip through lines 101B, 102B, 103B and 104B to the first and second internal logic portions 21B and 22B .

보조 내부전압 생성부(23B)는 외부에서 인가된 외부 기준전압(VREF_EXT)을 이용하여 내부전압(VINT)을 생성하고, 생성된 내부전압(VINT)을 내부 전원라인(VINT LINE)으로 출력한다. 본 실시예에서 보조 내부전압 생성부(23B)는 웨이퍼 상태인 각 슬레이브 칩의 테스트 모드에서, 외부 기준전압(VREF_EXT)을 이용하여 내부전압을 생성한다. 참고적으로 보조 내부전압 생성부(23B)는 패키지 상태의 노멀모드에서는 동작하지 않는다. 즉, 보조 내부전압 생성부(23B)는 웨이퍼 상태에서 테스트 용도로만 사용된다.The auxiliary internal voltage generator 23B generates the internal voltage VINT using the externally applied external reference voltage VREF_EXT and outputs the generated internal voltage VINT to the internal power supply line VINT LINE. In the present embodiment, the sub internal voltage generator 23B generates an internal voltage using the external reference voltage VREF_EXT in the test mode of each slave chip in the wafer state. For reference, the sub internal voltage generator 23B does not operate in the normal mode in the package state. That is, the auxiliary internal voltage generator 23B is used for testing purposes only in the wafer state.

제1 및 제2 내부 로직부(21B,22B)는 내부 전원라인(VINT LINE)의 내부전압(VINT)을 동작전원으로 이용하여 내부동작을 수행한다. The first and second internal logic units 21B and 22B perform an internal operation using the internal voltage VINT of the internal power supply line VINT LINE as an operation power supply.

기준전압(VREF) 및 외부 기준전압(VREF_EXT)은 전류소모가 거의 없는 전원이므로, 패드(PAD)를 통해서 외부에서 입력되더라도 레벨강하가 거의 발생하지 않는다. 따라서 웨이퍼 상태에서 제1 슬레이브 칩(SLAVE CHIP1)의 보조 내부전압 생성부(23B)가 외부 기준전압(VREF_EXT)을 이용하여 내부전압(VINT)을 자체적으로 생성하고, 자체적으로 생성된 내부전압(VINT)을 이용하여 내부동작을 수행하게 되면, 내부전압(VINT)이 매우 안정적으로 공급된다. 따라서 내부전압(VINT)을 동작전원으로 이용하는 제1 및 제2 내부 로직부(21B,22B)를 보다 정확하게 테스트할 수 있다.
Since the reference voltage VREF and the external reference voltage VREF_EXT are power supplies with little current consumption, there is almost no level drop even if they are input from the outside through the pad PAD. Therefore, in the wafer state, the sub internal voltage generator 23B of the first slave chip SLAVE CHIP1 itself generates the internal voltage VINT using the external reference voltage VREF_EXT, and generates the self-generated internal voltage VINT ), The internal voltage VINT is supplied in a very stable manner. Therefore, it is possible to more accurately test the first and second internal logic sections 21B and 22B using the internal voltage VINT as the operation power source.

도 5는 본 발명의 실시예에 따른 기준전압 생성부의 구성도이다.5 is a configuration diagram of a reference voltage generator according to an embodiment of the present invention.

도 5를 참조하면 기준전압 생성부는 제어전압 출력부(210)와, 풀업 구동부(220)와, 로딩부(230), 초기화부(240)를 구비한다.5, the reference voltage generating unit includes a control voltage output unit 210, a pull-up driving unit 220, a loading unit 230, and an initialization unit 240.

제어전압 출력부(210)는 외부 전원전압(VDD)의 전압레벨에 대응하는 레벨을 갖는 제어전압(VR_P)을 출력한다. 제어전압 출력부(210)는 온도 보상부(R)를 포함하고 있으므로, 온도변화에 대한 전압변동이 최소화된 제어전압(VR_P)을 생성하게 된다.The control voltage output unit 210 outputs a control voltage VR_P having a level corresponding to the voltage level of the external power supply voltage VDD. Since the control voltage output unit 210 includes the temperature compensating unit R, the control voltage output unit 210 generates the control voltage VR_P whose voltage fluctuation with respect to the temperature change is minimized.

풀업 구동부(220)는 제어전압(VR_P) 및 외부 전원전압(VDD)의 전압차이에 대응하는 전류량으로 기준전압 출력단(N0)을 풀업 구동한다. 이때, 풀업 구동부(220)는 외부 전원전압(VDD)의 변화에 관계없이 일정한 전류를 기준전압 출력단(N0)으로 구동하게 된다.The pull-up driving unit 220 pulls up the reference voltage output terminal N0 with a current amount corresponding to the voltage difference between the control voltage VR_P and the external power supply voltage VDD. At this time, the pull-up driving unit 220 drives a constant current to the reference voltage output terminal N0 regardless of the change of the external power supply voltage VDD.

로딩부(230)는 기준전압 출력단(N0)과 접지전압단(VSS) 사이에 접속되며 자신의 저항값에 대응하는 레벨을 갖는 기준전압(VREF)을 기준전압 출력단(N)0에 형성한다. 즉, 풀업 구동부(220)가 일정한 저항값을 갖는 것으로 해석한다면, 로딩부(230)의 저항값에 따라 기준전압 출력단(N0)에 형성되는 기준전압(VREF)의 전압레벨이 결정된다.The loading unit 230 forms a reference voltage VREF at the reference voltage output terminal N 0, which is connected between the reference voltage output terminal N0 and the ground voltage terminal VSS and has a level corresponding to its resistance value. That is, if the pull-up driving unit 220 interprets that it has a constant resistance value, the voltage level of the reference voltage VREF formed at the reference voltage output terminal N0 is determined according to the resistance value of the loading unit 230. [

초기화부(240)는 리셋신호(RESETB)의 제어에 따라 제어전압(VR_P)의 전압레벨을 접지전압(VSS)으로 초기화 한다. 참고적으로 리셋신호(RESETB)는 전원이 초기화 되었음을 나타내는 파워업 신호를 이용하여 생성될 수 있다.
The initialization unit 240 initializes the voltage level of the control voltage VR_P to the ground voltage VSS under the control of the reset signal RESETB. For reference, the reset signal RESETB may be generated using a power-up signal indicating that the power is initialized.

도 6은 본 발명의 실시예에 따른 메인 내부전압 생성부 및 보조 내부전압 생성부의 구성도이다. 메인 내부전압 생성부 및 보조 내부전압 생성부는 서로 동일한 회로로 구성될 수 있으므로, 대표적으로 메인 내부전압 생성부만을 도시하였다. 또한, 본 실시예에서는 레귤레이팅 방식의 내부전압 생성부를 예시하였으나, 실시예에 따라 전하 펌핑(Charge Pumping) 방식의 내부전압 생성부를 이용할 수도 있다.6 is a configuration diagram of a main internal voltage generator and an auxiliary internal voltage generator according to an embodiment of the present invention. The main internal voltage generating unit and the auxiliary internal voltage generating unit may be constructed of the same circuit, and thus only the main internal voltage generating unit is shown representatively. In this embodiment, a regulating internal voltage generator is illustrated, but a charge pumping internal voltage generator may also be used.

도 6을 참조하면, 메인 내부전압 생성부는 비교부(310)와, 풀업 구동부(320)와, 피드백부(330)를 구비한다.Referring to FIG. 6, the main internal voltage generator includes a comparator 310, a pull-up driver 320, and a feedback unit 330.

비교부(310)는 기준전압(VREF)과 피드백전압(VFEED)을 비교하고 그 비교결과에 대응하는 전압레벨을 갖는 제어전압(VCTRL)을 출력한다. 풀업 구동부(320)는 제어전압(VCTRL)의 제어에 따라 내부전압 출력단(N0)을 풀업 구동한다. 피드백부(330)는 내부전압 출력단(N0)과 접지전압단(VSS) 사이에 접속되며 피드백전압(VFEED)을 출력한다. 본 실시예에서 피드백부(330)는 내부전압 출력단(N0)과 접지전압단(VSS) 사이에 서로 직렬로 연결된 복수의 전압강하소자(R1,R2)로 구성된다. 따라서 피드백전압(VFEED)의 전압레벨은 복수의 전압강하소자(R1,R2)의 저항비율에 따라 조절된다.The comparator 310 compares the reference voltage VREF with the feedback voltage VFEED and outputs a control voltage VCTRL having a voltage level corresponding to the comparison result. The pull-up driving unit 320 pulls up the internal voltage output terminal N0 under the control of the control voltage VCTRL. The feedback unit 330 is connected between the internal voltage output terminal N0 and the ground voltage terminal VSS and outputs the feedback voltage VFEED. The feedback unit 330 includes a plurality of voltage drop elements R1 and R2 connected in series between the internal voltage output terminal N0 and the ground voltage terminal VSS. Therefore, the voltage level of the feedback voltage VFEED is adjusted according to the resistance ratio of the plurality of voltage drop elements R1 and R2.

내부전압(VINT)의 전압레벨이 목표된 레벨보다 높아지거나 낮아지게 되는 경우, 피드백전압(VFEED)의 전압이 변동하게 되므로 비교부(310)에서 출력되는 제어전압(VCTRL)의 전압레벨이 조절된다. 이때 제어전압(VCTRL)은 전압레벨은 내부전압(VINT)이 다시 목표된 레벨에 도달할 때까지 조절된다.
When the voltage level of the internal voltage VINT becomes higher or lower than the target level, the voltage of the feedback voltage VFEED fluctuates and the voltage level of the control voltage VCTRL output from the comparator 310 is adjusted . At this time, the control voltage VCTRL is adjusted until the internal voltage VINT reaches the target level again.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.The embodiments of the present invention have been described in detail above. Although the present invention has been fully described by way of example with reference to the accompanying drawings, it is to be understood that the invention is not limited to the disclosed embodiments. In addition, the configuration of the active high or the active low for indicating the activation state of the signal and the circuit may vary according to the embodiment. In addition, the configuration of the transistor can be changed as necessary in order to realize the same function. That is, the configurations of the PMOS transistor and the NMOS transistor may be replaced with each other, and may be implemented using various transistors as needed. The detailed explanation according to the modification of the embodiment is too many cases, and the change thereof can be inferred easily by any ordinary expert, so the enumeration thereof will be omitted.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Thus, those skilled in the art will appreciate that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

210 : 제어전압 출력부
220 : 풀업 구동부
230 : 로딩부
240 : 초기화부
310 : 비교부
320 : 풀업 구동부
330 : 피드백부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.210: Control voltage output section
220: a pull-
230: loading section
240:
310:
320: a pull-
330: Feedback section
In the drawing, the PMOS transistor and the NMOS transistor are denoted by MPi and MNi (i = 0, 1, 2, ...), respectively.

Claims (19)

삭제delete 삭제delete 서로 적층된 마스터 칩 및 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인을 포함하는 반도체 장치에 있어서,
상기 마스터 칩은,
기준전압을 생성하고 생성된 상기 기준전압을 제1 반도체 칩 관통라인으로 전송하는 기준전압 생성부; 및
상기 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 제2 반도체 칩 관통라인으로 전송하는 메인 내부전압 생성부;를 포함하며,
상기 복수의 슬레이브 칩은 각각,
상기 제2 반도체 칩 관통라인을 통해서 전송된 상기 내부전압을 전달하는 내부 전원라인;
상기 제1 반도체 칩 관통라인을 통해서 전송된 상기 기준전압 또는 해당 슬레이브 칩의 패드(PAD)를 통해서 외부에서 인가된 외부 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 상기 내부 전원라인으로 출력하는 보조 내부전압 생성부; 및
상기 내부 전원라인의 상기 내부전압을 동작전원으로 이용하여 내부동작을 수행하는 적어도 하나 이상의 내부 로직부;를 포함하는 것을 특징으로 하는 반도체 장치.
A semiconductor device comprising a semiconductor chip through line electrically connected to each other through a master chip and a plurality of slave chips stacked on each other,
The master chip includes:
A reference voltage generator for generating a reference voltage and transmitting the generated reference voltage to the first semiconductor chip through line; And
And a main internal voltage generator for generating an internal voltage using the reference voltage and transmitting the generated internal voltage to the second semiconductor chip through line,
Each of the plurality of slave chips comprises:
An internal power supply line for transmitting the internal voltage transmitted through the second semiconductor chip through line;
Generating an internal voltage using the reference voltage transmitted through the first semiconductor chip through line or an external reference voltage externally applied through a pad (PAD) of the corresponding slave chip, and supplying the generated internal voltage to the internal power supply An auxiliary internal voltage generating unit for outputting the auxiliary internal voltage; And
And at least one internal logic unit for performing an internal operation using the internal voltage of the internal power supply line as an operation power supply.
청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제3항에 있어서,
상기 기준전압 및 상기 외부 기준전압은 동일한 전압레벨을 갖는 것을 특징으로 하는 반도체 장치.
The method of claim 3,
Wherein the reference voltage and the external reference voltage have the same voltage level.
청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 has been abandoned due to the setting registration fee. 제3항에 있어서,
상기 보조 내부전압 생성부는,
노멀모드에서 상기 제1 반도체 칩 관통라인을 통해서 전송된 상기 기준전압을 이용하여 상기 내부전압을 생성하고, 테스트모드에서 상기 외부 기준전압을 이용하여 상기 내부전압을 생성하는 것을 특징으로 하는 반도체 장치.
The method of claim 3,
Wherein the auxiliary internal voltage generator comprises:
The internal voltage is generated using the reference voltage transmitted through the first semiconductor chip through line in the normal mode, and the internal voltage is generated using the external reference voltage in the test mode.
청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 has been abandoned due to the setting registration fee. 제3항에 있어서,
상기 기준전압 생성부는,
외부 전원전압의 전압레벨에 대응하는 레벨을 갖는 제어전압을 출력하는 제어전압 출력부;
상기 제어전압 및 상기 외부 전원전압의 전압차이에 대응하는 전류량으로 기준전압 출력단을 풀업 구동하는 풀업 구동부; 및
상기 기준전압 출력단과 접지전압단 사이에 접속되며 자신의 저항값에 대응하는 레벨을 갖는 상기 기준전압을 상기 기준전압 출력단에 형성하는 로딩부;를 포함하는 반도체 장치.
The method of claim 3,
Wherein the reference voltage generator comprises:
A control voltage output unit for outputting a control voltage having a level corresponding to a voltage level of an external power supply voltage;
A pull-up driving unit for pulling up a reference voltage output terminal by a current amount corresponding to a voltage difference between the control voltage and the external power supply voltage; And
And a loading unit connected between the reference voltage output terminal and the ground voltage terminal and configured to form the reference voltage at the reference voltage output terminal, the reference voltage having a level corresponding to a resistance value of the loading unit.
청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 has been abandoned due to the setting registration fee. 제3항에 있어서,
상기 메인 내부전압 생성부는,
상기 기준전압과 피드백전압을 비교하고 그 비교결과에 대응하는 전압레벨을 갖는 제어전압을 출력하는 비교부;
상기 제어전압의 제어에 따라 내부전압 출력단을 풀업 구동하는 풀업 구동부; 및
상기 내부전압 출력단과 접지전압단 사이에 접속되며 상기 피드백전압을 출력하는 피드백부;를 포함하는 반도체 장치.
The method of claim 3,
Wherein the main internal voltage generator comprises:
A comparator for comparing the reference voltage with a feedback voltage and outputting a control voltage having a voltage level corresponding to the comparison result;
A pull-up driving unit for pulling up the internal voltage output terminal according to the control of the control voltage; And
And a feedback unit connected between the internal voltage output terminal and the ground voltage terminal and outputting the feedback voltage.
청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 has been abandoned due to the setting registration fee. 제7항에 있어서,
상기 피드백부는,
상기 내부전압 출력단과 상기 접지전압단 사이에 서로 직렬로 연결된 복수의 전압강하소자를 포함하는 반도체 장치.
8. The method of claim 7,
Wherein the feedback unit comprises:
And a plurality of voltage drop elements serially connected to each other between the internal voltage output terminal and the ground voltage terminal.
청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 has been abandoned due to the setting registration fee. 제3항에 있어서,
상기 보조 내부전압 생성부는,
상기 기준전압과 피드백전압을 비교하고 그 비교결과에 대응하는 전압레벨을 갖는 제어전압을 출력하는 비교부;
상기 제어전압의 제어에 따라 내부전압 출력단을 풀업 구동하는 풀업 구동부; 및
상기 내부전압 출력단과 접지전압단 사이에 접속되며 상기 피드백전압을 출력하는 피드백부;를 포함하는 반도체 장치.
The method of claim 3,
Wherein the auxiliary internal voltage generator comprises:
A comparator for comparing the reference voltage with a feedback voltage and outputting a control voltage having a voltage level corresponding to the comparison result;
A pull-up driving unit for pulling up the internal voltage output terminal according to the control of the control voltage; And
And a feedback unit connected between the internal voltage output terminal and the ground voltage terminal and outputting the feedback voltage.
청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 has been abandoned due to the setting registration fee. 제9항에 있어서,
상기 피드백부는,
상기 내부전압 출력단과 상기 접지전압단 사이에 서로 직렬로 연결된 복수의 전압강하소자를 포함하는 반도체 장치.
10. The method of claim 9,
Wherein the feedback unit comprises:
And a plurality of voltage drop elements serially connected to each other between the internal voltage output terminal and the ground voltage terminal.
서로 적층된 마스터 칩 및 복수의 슬레이브 칩을 각각 관통하여 전기적으로 연결된 반도체 칩 관통라인을 포함하는 반도체 장치에 있어서,
상기 마스터 칩은,
기준전압을 생성하는 기준전압 생성부; 및
상기 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 반도체 칩 관통라인으로 전송하는 메인 내부전압 생성부;를 포함하며,
상기 복수의 슬레이브 칩은 각각,
상기 반도체 칩 관통라인을 통해서 전송된 상기 내부전압을 전달하는 내부 전원라인;
해당 슬레이브 칩의 패드(PAD)를 통해서 외부에서 인가된 외부 기준전압을 이용하여 내부전압을 생성하고, 생성된 상기 내부전압을 상기 내부 전원라인으로 출력하는 보조 내부전압 생성부; 및
상기 내부 전원라인의 상기 내부전압을 동작전원으로 이용하여 내부동작을 수행하는 적어도 하나 이상의 내부 로직부;를 포함하는 것을 특징으로 하는 반도체 장치.
A semiconductor device comprising a semiconductor chip through line electrically connected to each other through a master chip and a plurality of slave chips stacked on each other,
The master chip includes:
A reference voltage generator for generating a reference voltage; And
And a main internal voltage generator for generating an internal voltage using the reference voltage and transmitting the generated internal voltage to the semiconductor chip through line,
Each of the plurality of slave chips comprises:
An internal power supply line for transmitting the internal voltage transmitted through the semiconductor chip through line;
An auxiliary internal voltage generator for generating an internal voltage by using an external reference voltage externally applied through a pad (PAD) of the corresponding slave chip and outputting the generated internal voltage to the internal power supply line; And
And at least one internal logic unit for performing an internal operation using the internal voltage of the internal power supply line as an operation power supply.
청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 is abandoned in setting registration fee. 제11항에 있어서,
상기 기준전압 및 상기 외부 기준전압은 동일한 전압레벨을 갖는 것을 특징으로 하는 반도체 장치.
12. The method of claim 11,
Wherein the reference voltage and the external reference voltage have the same voltage level.
청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 has been abandoned due to the set registration fee. 제11항에 있어서,
상기 보조 내부전압 생성부는,
테스트모드에서 상기 외부 기준전압을 이용하여 상기 내부전압을 생성하는 것을 특징으로 하는 반도체 장치.
12. The method of claim 11,
Wherein the auxiliary internal voltage generator comprises:
And generates the internal voltage by using the external reference voltage in a test mode.
청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 has been abandoned due to the setting registration fee. 제13항에 있어서,
상기 내부 로직부는,
노멀모드에서 상기 메인 내부전압 생성부에서 생성된 상기 내부전압을 동작전원으로 이용하고, 상기 테스트모드에서 상기 보조 내부전압 생성부에서 생성된 상기 내부전압을 동작전원으로 이용하는 것을 특징으로 하는 반도체 장치.
14. The method of claim 13,
The internal logic portion
Wherein the internal voltage generated in the main internal voltage generator in the normal mode is used as the operation power and the internal voltage generated in the auxiliary internal voltage generator in the test mode is used as the operation power.
청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 is abandoned in the setting registration fee payment. 제11항에 있어서,
상기 기준전압 생성부는,
외부 전원전압의 전압레벨에 대응하는 레벨을 갖는 제어전압을 출력하는 제어전압 출력부;
상기 제어전압 및 상기 외부 전원전압의 전압차이에 대응하는 전류량으로 기준전압 출력단을 풀업 구동하는 풀업 구동부; 및
상기 기준전압 출력단과 접지전압단 사이에 접속되며 자신의 저항값에 대응하는 레벨을 갖는 상기 기준전압을 상기 기준전압 출력단에 형성하는 로딩부;를 포함하는 반도체 장치.
12. The method of claim 11,
Wherein the reference voltage generator comprises:
A control voltage output unit for outputting a control voltage having a level corresponding to a voltage level of an external power supply voltage;
A pull-up driving unit for pulling up a reference voltage output terminal by a current amount corresponding to a voltage difference between the control voltage and the external power supply voltage; And
And a loading unit connected between the reference voltage output terminal and the ground voltage terminal and configured to form the reference voltage at the reference voltage output terminal, the reference voltage having a level corresponding to a resistance value of the loading unit.
청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 has been abandoned due to the setting registration fee. 제11항에 있어서,
상기 메인 내부전압 생성부는,
상기 기준전압과 피드백전압을 비교하고 그 비교결과에 대응하는 전압레벨을 갖는 제어전압을 출력하는 비교부;
상기 제어전압의 제어에 따라 내부전압 출력단을 풀업 구동하는 풀업 구동부; 및
상기 내부전압 출력단과 접지전압단 사이에 접속되며 상기 피드백전압을 출력하는 피드백부;를 포함하는 반도체 장치.
12. The method of claim 11,
Wherein the main internal voltage generator comprises:
A comparator for comparing the reference voltage with a feedback voltage and outputting a control voltage having a voltage level corresponding to the comparison result;
A pull-up driving unit for pulling up the internal voltage output terminal according to the control of the control voltage; And
And a feedback unit connected between the internal voltage output terminal and the ground voltage terminal and outputting the feedback voltage.
청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 제16항에 있어서,
상기 피드백부는,
상기 내부전압 출력단과 상기 접지전압단 사이에 서로 직렬로 연결된 복수의 전압강하소자를 포함하는 반도체 장치.
17. The method of claim 16,
Wherein the feedback unit comprises:
And a plurality of voltage drop elements serially connected to each other between the internal voltage output terminal and the ground voltage terminal.
청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 has been abandoned due to the setting registration fee. 제11항에 있어서,
상기 보조 내부전압 생성부는,
상기 기준전압과 피드백전압을 비교하고 그 비교결과에 대응하는 전압레벨을 갖는 제어전압을 출력하는 비교부;
상기 제어전압의 제어에 따라 내부전압 출력단을 풀업 구동하는 풀업 구동부; 및
상기 내부전압 출력단과 접지전압단 사이에 접속되며 상기 피드백전압을 출력하는 피드백부;를 포함하는 반도체 장치.
12. The method of claim 11,
Wherein the auxiliary internal voltage generator comprises:
A comparator for comparing the reference voltage with a feedback voltage and outputting a control voltage having a voltage level corresponding to the comparison result;
A pull-up driving unit for pulling up the internal voltage output terminal according to the control of the control voltage; And
And a feedback unit connected between the internal voltage output terminal and the ground voltage terminal and outputting the feedback voltage.
청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 is abandoned in setting registration fee. 제18항에 있어서,
상기 피드백부는,
상기 내부전압 출력단과 상기 접지전압단 사이에 서로 직렬로 연결된 복수의 전압강하소자를 포함하는 반도체 장치.19. The method of claim 18,
Wherein the feedback unit comprises:
And a plurality of voltage drop elements serially connected to each other between the internal voltage output terminal and the ground voltage terminal.
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