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KR101688078B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

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KR101688078B1
KR101688078B1 KR1020150015959A KR20150015959A KR101688078B1 KR 101688078 B1 KR101688078 B1 KR 101688078B1 KR 1020150015959 A KR1020150015959 A KR 1020150015959A KR 20150015959 A KR20150015959 A KR 20150015959A KR 101688078 B1 KR101688078 B1 KR 101688078B1
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South Korea
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rewiring
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insulating layer
layer
organic film
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강철민
한승철
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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명의 반도체 패키지는, 기판과, 상기 기판 상에 부착되며, 기판 전극과 다이 전극 간을 연결하는 재배선의 절연층이 유기막과 무기막이 교번 적층되는 다층 구조로 된 인터포저와, 상기 인터포저 상에 부착된 반도체 다이를 포함할 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 재배선(RDL)의 절연층을 유기막(Organic Layer)과 무기막(Inorganic Layer)이 교번 적층되는 구조로 형성함으로써, 패키지 제작의 유연성을 실현하는데 적합한 반도체 패키지에 관한 것이다.
잘 알려진 바와 같이, 반도체 패키지는 다양한 전자소자들이 실장되어 전자적 제어, 데이터 저장 및 입출력 등과 같은 기능을 수행하는데, 이러한 반도체 패키지는, 예컨대 인쇄회로기판(PCB) 등과 같은 외부 회로기판의 기판 패드(기판 전극 단자)들과 반도체 다이의 다이 패드(다이 전극 패드)들이 서로 전기적으로 연결되는 구조를 갖는다.
이러한 반도체 패키지에서는 반도체 다이의 전기적 연결이 원활하게 되도록 하기 위해 다이 패드(다이 전극 패드)의 위치를 변경시키기 위한 재배선(RDL) 구조가 통상적으로 이용되고 있다. 이때, 재배선의 절연층(절연재)으로서는 일반적으로 무기막(Inorganic Layer)이 주로 사용되고 있다.
그러나, 종래의 반도체 패키지는 재배선의 절연층으로서 사용되는 무기막이 접착(adhesion) 특성이 상대적으로 좋지 않다는 문제가 있으며, 이러한 문제는 반도체 소자의 본딩 성능(bonding performance)을 저하시키는 요인으로 작용하고 있다.
대한민국 공개특허 제2014-0042094호(공개일 : 2014. 04. 07.)
본 발명은, 반도체 패키지에 적용되는 재배선(RDL)의 절연층을 유기막과 무기막이 교번 적층되는 구조로 형성함으로써, 패키지 제작의 유연성을 실현할 수 있는 새로운 구조의 반도체 패키지를 제안하고자 한다.
본 발명이 해결하고자 하는 과제는 상기에서 언급한 것으로 제한되지 않으며, 언급되지 않은 또 다른 해결하고자 하는 과제는 아래의 기재들로부터 본 발명이 속하는 통상의 지식을 가진 자에 의해 명확하게 이해될 수 있을 것이다.
본 발명은, 일 관점에 따라, 적어도 하나의 반도체 다이와 상기 반도체 다이의 다이 전극에 연결되는 재배선층을 갖는 반도체 패키지로서, 상기 재배선층을 구성하는 재배선의 절연층이 유기막과 무기막이 교번 적층되는 다층 구조로 형성되는 반도체 패키지를 제공한다.
본 발명은, 다른 관점에 따라, 기판과, 상기 기판 상에 부착되며, 기판 전극과 다이 전극 간을 연결하는 재배선의 절연층이 유기막과 무기막이 교번 적층되는 다층 구조로 된 인터포저와, 상기 인터포저 상에 부착된 반도체 다이를 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 기판과, 상기 기판 상의 기판 전극에 형성된 기판 범프와, 상기 기판 범프 상에 접착되며, 상기 기판 전극과 다이 전극 간을 연결하는 재배선의 절연층이 유기막과 무기막이 교번 적층되는 다층 구조로 된 재배선 기재와, 상기 재배선 기재 상에 부착된 반도체 다이를 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 제 1 재배선의 절연층이 유기막과 무기막이 교번 적층되는 다층 구조로 된 베이스 기재와, 상기 베이스 기재 상에 형성된 베이스 범프와, 상기 베이스 범프 상에 접착되며, 제 1 재배선 전극 패드와 다이 전극 간을 연결하는 제 2 재배선의 절연층이 유기막과 무기막이 교번 적층되는 다층 구조로 된 재배선 기재와, 상기 재배선 기재 상에 부착된 반도체 다이를 포함하는 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 재배선의 절연층이 유기막과 무기막이 교번 적층되는 다층 구조로 된 재배선 기판과, 상기 재배선 기판 상에 형성된 재배선 범프와, 상기 재배선 범프 상에 부착되며, 제 1 재배선 전극 패드와 다이 전극 간을 연결하는 재배선층과, 상기 재배선층 상에 부착된 반도체 다이를 포함하는 반도체 패키지를 제공한다.
본 발명은, 재배선(RDL)의 절연층을 유기막과 무기막이 교번 적층되는 구조로 형성함으로써, 접착(adhesion) 특성과 반도체 소자의 본딩 성능(bonding performance)을 증진시킬 수 있으며, 이를 통해 반도체 패키지의 제품 신뢰성과 내구성을 더욱 증진시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 패키지의 단면도이다.
도 3은 본 발명의 또 다른 실시 예에 따른 반도체 패키지의 단면도이다.
도 4는 본 발명의 또 다른 실시 예에 따른 반도체 패키지의 단면도이다.
먼저, 본 발명의 장점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시 예들을 참조하면 명확해질 것이다. 여기에서, 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 발명의 범주를 명확하게 이해할 수 있도록 하기 위해 예시적으로 제공되는 것이므로, 본 발명의 기술적 범위는 청구항들에 의해 정의되어야 할 것이다.
아울러, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
[실시 예1]
도 1은 본 발명의 일 실시 예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 실시 예의 반도체 패키지는 재배선, 비아, 절연층 등을 포함하는 다층 구조의 기판(102)이 준비되는데, 이 기판(102)의 하단, 즉 하부 기판 패드에는, 예컨대 보드 실장용 범프(104)가 부착될 수 있다. 여기에서, 보드 실장용 범프(104)는, 예컨대 솔더 범프 또는 솔더 볼 등을 의미할 수 있다.
그리고, 기판(102)의 상부, 즉 상부 기판 패드(또는 기판 전극) 상에는 기판 범프(106)가 형성되어 있는데, 이러한 기판 범프(106)는, 예컨대 솔더 볼 또는 솔더 범프 등을 의미할 수 있다.
또한, 기판 범프(106) 상에는 기판 전극(상부 기판 패드)과 후술하는 반도체 다이(114)의 하부에 형성된 다이 전극 간을 연결하는 다층 구조의 재배선(110a)이 형성된 인터포저(110)가 부착(적층)되는데, 이러한 인터포저(110)는 재배선(110a)의 절연층(110b)이 유기막과 무기막이 교번적으로 적층되는 다층 구조(예컨대, 유기막 - 무기막 - 유기막 - 무기막의 다층 적층 구조 등)로 형성된다.
여기에서, 재배선(110a)의 절연층(110b)으로서 사용되는 유기막은, 예컨대 폴리아미드(Polyamide), PBO(p-phenylene benzobisoxazole), PMMA(poly(methylmethacrylate)) 중 어느 하나일 수 있으며, 이러한 유기막은, 예컨대 스핀 코팅(spin coating)과 큐어링(curing) 공정 등을 이용하여 형성하거나 혹은 포토리쏘그래피 공정 등을 이용하여 형성할 수 있다. 그리고, 무기막은, 예컨대 PECVD 등과 같은 플라즈마 증착 공정 등을 이용하여 형성할 수 있다.
또한, 재배선(110a)의 절연층(110b)을 구성하는 유기막과 무기막은 서로 동일한 두께로 형성하거나 혹은 유기막의 두께를 무기막의 두께보다 상대적으로 크게 형성할 수 있다. 여기에서, 유기막은, 예컨대 0.01㎛ 내지 20㎛의 두께 범위를 가질 수 있으며, 무기막은, 예컨대 0.01㎛ 내지 10㎛의 두께 범위를 가질 수 있다.
다음에, 인터포저(110)의 상부, 즉 재배선(110a)의 일단에 형성되는 재배선 전극에는, 예컨대 솔더, 솔더 볼 등과 같은 도전성 범프(112)가 형성되어 있는데, 이러한 도전성 범프(112) 상에는 다이 전극(도시 생략) 상에 형성된 다이 패드 등을 통해 하나 또는 둘 이상의 반도체 다이(114)가 부착될 수 있다.
여기에서, 반도체 다이(114)는 다이 패드를 노출시키는 형태의 몰드부재(116)에 의해 몰딩되는 구조를 가질 수 있다. 그리고, 미설명 참조번호 118은 기판(102)과 인터포저(110) 및 반도체 다이(114) 사이를 절연재로 매립하는 언더필(underfill)을 의미하고, 참조번호 120은 리드 프레임을 의미할 수 있다. 이때, 반도체 다이(114)는, 예컨대 어플리케이션 프로세서(AP), 메모리 소자 등을 의미할 수 있다.
한편, 본 실시 예의 반도체 패키지에서는 인터포저를 구성하는 재배선의 절연층을 4개의 다층 구조 막(즉, 유기막 - 무기막 - 유기막 - 무기막)으로 형성하는 것으로 예시 및 설명하였으나, 본 실시 예의 반도체 패키지가 반드시 이에 한정되는 것은 아니며, 유기막과 무기막이 교번 적층되는 2개의 다층 구조막 혹은 4개 이상의 다층 구조막에도 동일하게 적용할 수 있음은 물론이다.
[실시 예2]
도 2는 본 발명의 다른 실시 예에 따른 반도체 패키지의 단면도이다.
도 2를 참조하면, 본 실시 예의 반도체 패키지는 비아, 재배선, 비아, 절연층 등을 포함하는 다층 구조의 기판(202)이 준비되는데, 이 기판(202)의 하단, 즉 하부 기판 패드에는, 예컨대 보드 실장용 범프(204)가 부착될 수 있다. 여기에서, 보드 실장용 범프(204)는, 예컨대 솔더 범프 또는 솔더 볼 등을 의미할 수 있다.
그리고, 기판(202)의 상부, 즉 상부 기판 패드(또는 기판 전극) 상에는 기판 범프(206)가 형성되어 있는데, 이러한 기판 범프(206)는, 예컨대 솔더 볼 또는 솔더 범프 등을 의미할 수 있다.
또한, 기판 범프(206) 상에는 기판 전극(상부 기판 패드)과 후술하는 반도체 다이(214)의 하부에 형성된 다이 전극 간을 연결하는 다층 구조의 재배선(210a)이 형성된 재배선 기재(210)가 부착(적층)되는데, 이러한 재배선 기재(210)는 재배선(210a)의 절연층(210b)이 유기막과 무기막이 교번적으로 적층되는 다층 구조(예컨대, 유기막 - 무기막 - 유기막 - 무기막의 다층 적층 구조 등)로 형성된다. 이때, 재배선 기재(210)는, 예컨대 범핑 부재로 정의될 수도 있다.
여기에서, 재배선(210a)의 절연층(210b)으로서 사용되는 유기막은, 예컨대 폴리아미드(Polyamide), PBO PMMA 중 어느 하나일 수 있으며, 이러한 유기막은, 예컨대 스핀 코팅과 큐어링 공정 등을 이용하여 형성하거나 혹은 포토리쏘그래피 공정 등을 이용하여 형성할 수 있다. 그리고, 무기막은, 예컨대 PECVD 등과 같은 플라즈마 증착 공정 등을 이용하여 형성할 수 있다.
또한, 재배선(210a)의 절연층(210b)을 구성하는 유기막과 무기막은 서로 동일한 두께로 형성하거나 혹은 유기막의 두께를 무기막의 두께보다 상대적으로 크게 형성할 수 있다. 여기에서, 유기막은, 예컨대 0.01㎛ 내지 20㎛의 두께 범위를 가질 수 있으며, 무기막은, 예컨대 0.01㎛ 내지 10㎛의 두께 범위를 가질 수 있다.
다음에, 재배선 기재(210)의 상부, 즉 재배선(210a)의 일단에 형성되는 재배선 전극에는 다이 전극(도시 생략)이 접착되는 형태로 하나 또는 둘 이상의 반도체 다이(214)가 부착될 수 있다.
여기에서, 미설명 참조번호 216은 기판(202)과 재배선 기재(210) 사이를 절연재로 매립하는 언더필(underfill)을 의미하고, 참조번호 218은 리드 프레임을 의미할 수 있다.
한편, 본 실시 예의 반도체 패키지에서는 재배선 기재를 구성하는 재배선의 절연층을 4개의 다층 구조 막(즉, 유기막 - 무기막 - 유기막 - 무기막)으로 형성하는 것으로 예시 및 설명하였으나, 본 실시 예의 반도체 패키지가 반드시 이에 한정되는 것은 아니며, 유기막과 무기막이 교번 적층되는 2개의 다층 구조막 혹은 4개 이상의 다층 구조막에도 동일하게 적용할 수 있음은 물론이다.
[실시 예3]
도 3은 본 발명의 또 다른 실시 예에 따른 반도체 패키지의 단면도이다.
도 3을 참조하면, 본 실시 예의 반도체 패키지는 재배선(또는 제 1 재배선), 비아, 유기막과 무기막이 교번 적층되는 다층 구조(예컨대, 유기막 - 무기막 - 유기막 - 무기막의 다층 적층 구조 등)의 절연층(재배선용 절연층) 등을 포함하는 다층 구조의 베이스 기재(302)가 준비되는데, 이 베이스 기재(302)의 하단, 즉 하부 베이스 패드에는, 예컨대 보드 실장용 범프(304)가 부착될 수 있다. 여기에서, 보드 실장용 범프(304)는, 예컨대 솔더 범프 또는 솔더 볼 등을 의미할 수 있으며, 베이스 기재(302)는, 예컨대 PCB 기판으로 정의될 수 있다.
그리고, 베이스 기재(302)의 상부, 즉 상부 베이스 전극(또는 재배선 전극) 상에는 베이스 범프(306)가 형성되어 있는데, 이러한 베이스 범프(306)는, 예컨대 솔더 볼 또는 솔더 범프 등을 의미할 수 있다.
또한, 베이스 범프(306) 상에는 재배선 전극(또는 재배선 전극 패드)과 후술하는 반도체 다이(310)의 하부에 형성된 다이 전극 간을 연결하는 다층 구조의 재배선(308a)이 형성된 재배선 기재(308)가 부착(적층)되는데, 이러한 재배선 기재(308)는 재배선(308a)의 절연층(308b)이 유기막과 무기막이 교번적으로 적층되는 다층 구조(예컨대, 유기막 - 무기막 - 유기막 - 무기막의 다층 적층 구조 등)로 형성된다. 이때, 재배선(308a)은, 제 2 재배선으로 정의될 수 있다.
여기에서, 재배선(308a)의 절연층(308b)으로서 사용되는 유기막은, 예컨대 폴리아미드(Polyamide), PBO, PMMA 중 어느 하나일 수 있으며, 이러한 유기막은, 예컨대 스핀 코팅과 큐어링 공정 등을 이용하여 형성하거나 혹은 포토리쏘그래피 공정 등을 이용하여 형성할 수 있다. 그리고, 무기막은, 예컨대 PECVD 등과 같은 플라즈마 증착 공정 등을 이용하여 형성할 수 있다.
또한, 재배선(308a)의 절연층(308b)을 구성하는 유기막과 무기막은 서로 동일한 두께로 형성하거나 혹은 유기막의 두께를 무기막의 두께보다 상대적으로 크게 형성할 수 있다. 여기에서, 유기막은, 예컨대 0.01㎛ 내지 20㎛의 두께 범위를 가질 수 있으며, 무기막은, 예컨대 0.01㎛ 내지 10㎛의 두께 범위를 가질 수 있다.
다음에, 재배선 기재(308)의 상부, 즉 재배선(308a)의 일단에 형성되는 재배선 전극에는 다이 전극(도시 생략) 상에 형성된 다이 패드가 접착되는 형태로 하나 또는 둘 이상의 반도체 다이(310)가 부착될 수 있다.
여기에서, 반도체 다이(310)는 다이 패드를 노출시키는 형태의 몰드부재(312)에 의해 몰딩되는 구조를 가질 수 있다. 그리고, 미설명 참조번호 314는 베이스 기재(302)와 재배선 기재(308) 및 반도체 다이(310) 사이를 절연재로 매립하는 언더필(underfill)을 의미하고, 참조번호 316은 리드 프레임을 의미할 수 있다.
한편, 본 실시 예의 반도체 패키지에서는 베이스 부재 및 재배선 기재를 각각 구성하는 재배선의 절연층을 4개의 다층 구조 막(즉, 유기막 - 무기막 - 유기막 - 무기막)으로 형성하는 것으로 예시 및 설명하였으나, 본 실시 예의 반도체 패키지가 반드시 이에 한정되는 것은 아니며, 유기막과 무기막이 교번 적층되는 2개의 다층 구조막 혹은 4개 이상의 다층 구조막에도 동일하게 적용할 수 있음은 물론이다.
[실시 예4]
도 4는 본 발명의 또 다른 실시 예에 따른 반도체 패키지의 단면도이다.
도 4를 참조하면, 본 실시 예의 반도체 패키지는 재배선, 절연층 등을 포함하는 다층 구조의 재배선 기판(402)이 준비되는데, 이 재배선 기판(402)의 상단 일측, 즉 재배선 전극 패드 상에는, 예컨대 보드 실장용 범프(412)가 부착될 수 있다. 여기에서, 보드 실장용 범프(412)는, 예컨대 솔더 범프 또는 솔더 볼 등을 의미할 수 있으며, 재배선 기판(402)은, 예컨대 플렉시블 PCB 기판으로 정의될 수 있다.
그리고, 재배선 기판(402)은 재배선(402a)의 절연층(402b)이 유기막과 무기막이 교번적으로 적층되는 다층 구조(예컨대, 유기막 - 무기막 - 유기막 - 무기막의 다층 적층 구조 등)로 형성된다.
여기에서, 재배선(402a)의 절연층(402b)으로서 사용되는 유기막은, 예컨대 폴리아미드(Polyamide), PBO, PMMA 중 어느 하나일 수 있으며, 이러한 유기막은, 예컨대 스핀 코팅과 큐어링 공정 등을 이용하여 형성하거나 혹은 포토리쏘그래피 공정 등을 이용하여 형성할 수 있다. 그리고, 무기막은, 예컨대 PECVD 등과 같은 플라즈마 증착 공정 등을 이용하여 형성할 수 있다.
또한, 재배선(402a)의 절연층(402b)을 구성하는 유기막과 무기막은 서로 동일한 두께로 형성하거나 혹은 유기막의 두께를 무기막의 두께보다 상대적으로 크게 형성할 수 있다. 여기에서, 유기막은, 예컨대 0.01㎛ 내지 20㎛의 두께 범위를 가질 수 있으며, 무기막은, 예컨대 0.01㎛ 내지 10㎛의 두께 범위를 가질 수 있다.
그리고, 재배선 기판(402)의 상부, 즉 재배선 패드(또는 재배선 전극 패드) 상에는 재배선 범프(404)가 형성되는데, 이러한 재배선 범프(404)는, 예컨대 솔더 볼 또는 솔더 범프 등을 의미할 수 있다.
다음에, 재배선 범프(404) 상에는 재배선과 절연층으로 된 재배선층(406)이 부착되는데, 이러한 재배선의 절연층은 유기막과 무기막이 교번 적층되는 다층 구조를 가질 수 있다. 여기에서, 재배선층(406)은, 예컨대 인터포저로 정의될 수도 있다. 이때, 재배선 기판(402)과 재배선층(406) 사이에는 재배선 범프(404)를 매립하는 형태로 언더필(408)이 형성되어 있다.
또한, 재배선층(406)의 상부, 즉 재배선의 일단에 형성되는 재배선 전극에는 다이 전극(도시 생략)이 접착되는 형태로 하나 또는 둘 이상의 반도체 다이(410), 즉 박막의 반도체 디바이스가 부착될 수 있다.
한편, 본 실시 예의 반도체 패키지에서는 재배선 기판을 구성하는 재배선의 절연층을 4개의 다층 구조 막(즉, 유기막 - 무기막 - 유기막 - 무기막)으로 형성하는 것으로 예시 및 설명하였으나, 본 실시 예의 반도체 패키지가 반드시 이에 한정되는 것은 아니며, 유기막과 무기막이 교번 적층되는 2개의 다층 구조막 혹은 4개 이상의 다층 구조막에도 동일하게 적용할 수 있음은 물론이다.
이상의 설명은 본 발명의 기술사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 등이 가능함을 쉽게 알 수 있을 것이다. 즉, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것으로서, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
따라서, 본 발명의 보호 범위는 후술되는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 다이 전극을 포함하는 반도체 다이와,
    유기막과 무기막이 교번하여 적층된 다층 구조를 갖는 절연층 및 상기 다이 전극과 연결되며 상기 적층된 유기막과 무기막을 적층 방향으로 가로질러서 형성되는 재배선을 복수 개 포함하는 재배선층을 포함하며,
    상기 복수 개의 재배선 각각은 일체로 형성되는
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 유기막과 무기막은,
    동일한 두께로 형성되는
    반도체 패키지.
  3. 제 1 항에 있어서,
    상기 유기막은,
    상기 무기막의 두께보다 상대적으로 큰 두께로 형성되는
    반도체 패키지.
  4. 제 1 항에 있어서,
    상기 복수 개의 재배선 각각은,
    상기 절연층이 상기 반도체 다이와 대향하는 면으로는 노출되고 상기 대향하는 면의 이면으로는 노출되지 않는,
    반도체 패키지.
  5. 제 4 항에 있어서,
    상기 복수 개의 재배선 각각은,
    상기 대향하는 면의 복수 개의 지점에서 노출되는
    반도체 패키지.
  6. 제 1 항에 있어서,
    상기 복수 개의 재배선 각각은,
    상기 절연층이 상기 반도체 다이와 대향하는 면으로 복수 개의 지점에서 노출되는
    반도체 패키지.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 반도체 패키지는,
    상기 재배선층과 대향하는 기판과,
    상기 기판과 상기 재배선층 사이에 배치되며 상기 재배선과 상기 기판을 전기적으로 연결하는 기판 범프를 더 포함하는
    반도체 패키지.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 유기막과 무기막이 교번하여 적층된 다층 구조를 갖는 제1 절연층 및 상기 적층된 유기막과 무기막을 적층 방향으로 가로질러서 형성되는 복수 개의 제1 재배선을 포함하는 제1 재배선층과,
    유기막과 무기막이 교번하여 적층된 다층 구조를 갖는 제2 절연층 및 상기 제2 절연층에 적층된 유기막과 무기막을 적층 방향으로 가로질러서 형성되는 복수 개의 제2 재배선을 포함하는 제2 재배선층과,
    상기 제1 재배선층과 상기 제2 재배선층 사이에 배치되고, 상기 복수 개의 제1 재배선 중 적어도 하나 및 상기 복수 개의 제2 재배선 중 적어도 하나와 연결되는 베이스 범프와,
    상기 복수 개의 제2 재배선 중 적어도 하나와 연결되는 다이 전극을 포함하는 반도체 다이를 포함하며,
    상기 복수 개의 제1 재배선 각각은 일체로 형성되는
    반도체 패키지.
  13. 제 12 항에 있어서,
    상기 복수 개의 제1 재배선 각각은,
    상기 제1 절연층이 상기 제2 절연층과 대향하는 면으로 노출되고 상기 대향하는 면의 이면으로는 노출되지 않는
    반도체 패키지.
  14. 제 13 항에 있어서,
    상기 복수 개의 제1 재배선 각각은,
    상기 대향하는 면으로 복수 개의 지점에서 노출되는
    반도체 패키지.
  15. 제 12 항에 있어서,
    상기 복수 개의 제1 재배선 각각은,
    상기 제1 절연층이 상기 제2 절연층과 대향하는 면으로 복수 개의 지점에서 노출되는
    반도체 패키지.
  16. 유기막과 무기막이 교번하여 적층된 다층 구조를 갖는 제1 절연층 및 상기 적층된 유기막과 무기막을 적층 방향으로 가로질러서 형성되는 복수 개의 제1 재배선을 포함하는 재배선 기판과,
    다이 전극을 포함하는 반도체 다이와,
    상기 재배선 기판과 상기 반도체 다이 사이에 배치되는 재배선층을 포함하며,
    상기 재배선층은, 제2 절연층 및 상기 제2 절연층을 상기 적층 방향으로 가로질러서 형성되고 상기 제1 재배선과 상기 다이 전극을 연결하는 복수 개의 제2 재배선을 포함하며,
    상기 복수 개의 제1 재배선 각각은 일체로 형성되는
    반도체 패키지.
  17. 제 16 항에 있어서,
    상기 재배선 기판은,
    플렉시블 PCB인
    반도체 패키지.
  18. 제 16 항에 있어서,
    상기 복수 개의 제1 재배선 각각은,
    상기 제1 절연층이 상기 제2 절연층과 대향하는 면으로 노출되고 상기 대향하는 면의 이면으로는 노출되지 않는
    반도체 패키지.
  19. 제 18 항에 있어서,
    상기 복수 개의 제1 재배선 각각은,
    상기 대향하는 면으로 복수 개의 지점에서 노출되는
    반도체 패키지.
  20. 제 16 항에 있어서,
    상기 복수 개의 제1 재배선 각각은,
    상기 제1 절연층이 상기 제2 절연층과 대향하는 면으로 복수 개의 지점에서 노출되는
    반도체 패키지.
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