[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101685652B1 - 반도체 패키지들, 그들의 적층 구조와 그 제조 방법들 - Google Patents

반도체 패키지들, 그들의 적층 구조와 그 제조 방법들 Download PDF

Info

Publication number
KR101685652B1
KR101685652B1 KR1020100052827A KR20100052827A KR101685652B1 KR 101685652 B1 KR101685652 B1 KR 101685652B1 KR 1020100052827 A KR1020100052827 A KR 1020100052827A KR 20100052827 A KR20100052827 A KR 20100052827A KR 101685652 B1 KR101685652 B1 KR 101685652B1
Authority
KR
South Korea
Prior art keywords
package
connection portion
semiconductor
package substrate
chip
Prior art date
Application number
KR1020100052827A
Other languages
English (en)
Other versions
KR20110069681A (ko
Inventor
권흥규
나민옥
박성우
박지현
박수민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US12/910,415 priority Critical patent/US8508954B2/en
Priority to CN2010105942754A priority patent/CN102104035A/zh
Publication of KR20110069681A publication Critical patent/KR20110069681A/ko
Priority to US13/934,942 priority patent/US9042115B2/en
Priority to US14/693,352 priority patent/US20150228627A1/en
Priority to US15/241,452 priority patent/US9978721B2/en
Application granted granted Critical
Publication of KR101685652B1 publication Critical patent/KR101685652B1/ko
Priority to US15/971,600 priority patent/US10403606B2/en
Priority to US16/448,392 priority patent/US10593652B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 패키지들의 적층 구조들과 그 제조 방법들, 반도체 패키지들의 적층 구조를 포함하는 반도체 모듈 및 전자 시스템이 설명된다. 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조는, 하부 패키지 기판 및 상기 하부 패키지 기판의 상부에 배치된 하부 반도체 칩을 포함하는 하부 반도체 패키지, 상부 패키지 기판 및 상기 상부 패키지 기판의 상부에 배치된 상부 반도체 칩을 포함하는 상부 반도체 패키지, 및 상기 하부 패키지 기판과 상기 상부 패키지 기판을 전기적으로 연결하는 패키지간 연결부를 포함하고, 상기 패키지간 연결부는 상기 하부 패키지 기판의 상부에 형성된 제1 수직 높이를 가진 하부 연결부 및 상기 상부 패키지 기판의 하부에 형성된 상기 제1 수직 높이보다 큰 제2 수직 높이를 가진 상부 연결부를 포함한다.

Description

반도체 패키지들, 그들의 적층 구조와 그 제조 방법들{Semiconductor Packages and Stack Structures of the Same and Methods of Fabricating the Same}
본 발명은 반도체 패키지들, 반도체 패키지들의 적층 구조들 및 그 제조 방법들과 상기 반도체 패키지들의 적층 구조를 포함하는 반도체 모듈들과 전자 시스템들에 관한 것이다.
반도체 소자의 기능을 다양화하는 방법의 하나로 패키지된 상태의 반도체 칩들을 적층하는 방법이 제안되었다.
본 발명이 해결하려는 과제는, 반도체 패키지를 제공하는데 있다.
본 발명이 해결하려는 다른 과제는, 반도체 패키지들의 적층 구조를 제공하는데 있다.
본 발명이 해결하려는 또 다른 과제는, 반도체 패키지들의 적층 구조를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하려는 또 다른 과제는, 반도체 패키지들의 적층 구조를 포함하는 반도체 모듈을 제공하는데 있다.
본 발명이 해결하려는 또 다른 과제는, 반도체 패키지들의 적층 구조를 포함하는 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지는, 패키지 기판, 상기 패키지 기판의 상면에 배치된 반도체 칩, 상기 패키지 기판의 상면과 상기 반도체 칩의 하면 사이에 배치된 제1 전도체들, 상기 패키지 기판의 상면에 상기 반도체 칩의 측면에 배치된 제2 전도체들, 상기 패키지 기판의 상면에 형성되고 상기 반도체 칩의 측면을 감싸고 상기 제1 전도체들의 일부를 덮는 몰딩재, 및 상기 몰딩재를 수직으로 관통하여 상기 제1 전도체들의 표면을 노출시키는 비아 홀들을 포함하고, 상기 패키지 기판의 표면으로부터 상기 제1 전도체들의 상부까지가 제1 수직 높이로 정의되고, 상기 제1 전도체들의 상부로부터 상기 몰딩재의 상부 표면까지의 제2 수직 높이로 정의되며, 상기 제2 수직 높이가 상기 제1 수직 높이보다 크다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조는, 하부 패키지 기판 및 상기 하부 패키지 기판의 상부에 배치된 하부 반도체 칩을 포함하는 하부 반도체 패키지, 상부 패키지 기판 및 상기 상부 패키지 기판의 상부에 배치된 상부 반도체 칩을 포함하는 상부 반도체 패키지, 및 상기 하부 패키지 기판과 상기 상부 패키지 기판을 전기적으로 연결하는 패키지간 연결부를 포함하고, 상기 패키지간 연결부는 상기 하부 패키지 기판의 상부에 형성된 제1 수직 높이를 가진 하부 연결부 및 상기 상부 패키지 기판의 하부에 형성된 상기 제1 수직 높이보다 큰 제2 수직 높이를 가진 상부 연결부를 포함한다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조는, 하부 패키지 기판 및 상기 하부 패키지 기판의 상부에 배치된 하부 반도체 칩을 포함하는 하부 반도체 패키지, 상부 패키지 기판 및 상기 상부 패키지 기판의 상부에 배치된 상부 반도체 칩을 포함하는 상부 반도체 패키지 및 상기 하부 패키지 기판과 상기 상부 패키지 기판을 전기적으로 연결하는 패키지간 연결부를 포함하고, 상기 패키지간 연결부는, 상기 하부 패키지 기판의 상면에 형성된 하부 연결부; 상기 하부 연결부의 상부에 형성된 메사형 중간 연결부; 및 상기 메사형 중간 연결부의 상부 및 상부 패키지 기판의 하면에 형성된 상부 연결부를 포함한다.
상기 해결하려는 다른 과제를 달성하기 위한 본 발명의 일 실시예에 의한 반도체 패키지들의 적층 구조의 제조 방법은, 상부 패키지 기판의 상면에 상부 반도체 칩이 실장된 상부 반도체 패키지를 준비하고, 하부 패키지 기판의 상면에 하부 반도체 칩이 실장된 하부 반도체 패키지를 준비하고, 및 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지를 전기적으로 연결하는 패키지간 연결부를 형성하는 것을 포함하고, 상기 패키지간 연결부를 형성하는 것은, 상기 하부 패키지 기판의 상면에 제1 수직 높이를 가진 하부 연결부를 형성하고, 상기 상부 패키지 기판의 하면에 상기 제1 수직 높이 보다 큰 제2 수직 높이를 가진 상부 연결부를 형성하고, 및 상기 하부 연결부 및 상기 상부 연결부를 연결하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조는 패키지간 연결부들의 상호 간격이 매우 협소한 경우에도 안정적으로 형성된 패키지간 연결부들을 포함할 수 있다. 즉, 본 발명의 기술적 사상에 의하면, 패키지간 연결부들의 상호 간격이 점차 좁아지더라도 차세대 반도체 패키지들의 적층 구조가 구현되는 데는 큰 문제점이 되지 않을 것이다. 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 제조하는 방법은 큰 기술적 난관이 없이 구현될 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 보다 작으면서도 보다 다양하고 뛰어난 성능을 갖게 된다.
도 1a 및 1b는 본 발명의 기술적 사상에 의한 패키지 적층 구조들에서, 하부 반도체 패키지들을 개념적으로 도시한 평면도들이다.
도 2a 내지 2h는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조들을 개념적으로 도시한 종단면도들이다.
도 3a 및 3b는 본 발명의 기술적 사상에 의한 칩 연결부들을 포함하는 반도체 패키지들의 적층 구조들을 개념적으로 도시한 종단면도들이다.
도 4는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조들의 또 다른 응용 실시예를 개념적으로 도시한 도면이다.
도 5a 내지 5d는 본 발명의 기술적 사상에 의한 칩 연결부들 및 그 연결 구조들을 개념적으로 도시한 종단면도들이다.
도 6a 내지 6d는 본 발명의 기술적 사상에 의한 칩 연결부들 및 그 연결 구조들을 개념적으로 도시한 종단면도들이다.
도 7a 내지 7d는 본 발명의 기술적 사상에 의한 패키지 적층 구조들의 다양한 연결부들의 가상적인 모양들을 개념적으로 도시한 종단면도들이다.
도 8a 내지 8i는 본 발명의 기술적 사상에 의한 패키지 적층 구조들의 다양한 연결부들의 실제적인 모양들을 개념적으로 도시한 도면들이다.
도 9a 내지 9i는 본 발명의 기술적 사상에 의한 패키지 적층 구조들의 다양한 연결부들과 비아 홀들의 모양을 개념적으로 도시한 도면들이다.
도 10a 내지 10f는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 형성하는 방법에서 상부 패키지를 형성하는 방법을 설명하기 위한 종 단면도들이다.
도 11a 내지 11l은 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조들을 형성하는 방법을 개념적으로 설명하기 위한 종단면도들이다.
도 12a 및 12b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들의 적층 구조를 포함하는 반도체 모듈들을 개념적으로 도시한 도면들이다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들의 적층 구조를 포함하는 전자 시스템을 개념적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개념적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 명세서에서, 일부 구성 요소들, 특히 다양한 연결부들은 본 발명의 기술적 사상을 이해하기 쉽도록 가상적인(imaginary) 모양으로 도시된다. 그러나, 몇 가지 실질적인 모양도 설명될 것이다. 본 명세서에서, 솔더 물질로 형성될 수 있는 것으로 설명된 구성 요소들은 솔더링 공정을 이용하여 형성될 수 있다는 의미로 해석될 수 있다.
도 1a 및 1b는 본 발명의 기술적 사상에 의한 패키지 적층 구조들에서, 하부 반도체 패키지들을 개념적으로 도시한 평면도들이다. 도 1a를 참조하면, 하부 반도체 패키지(115L)는, 하부 패키지 기판(110L), 상기 하부 패키지 기판(110L) 상에 배치된 하부 반도체 칩(115L), 및 상기 하부 반도체 칩(115L)의 주변에 배치된 다수 개의 패키지간 연결부들(150)을 포함한다. 도 1b를 참조하면, 하부 반도체 패키지(215L)는, 하부 패키지 기판(215L), 상기 하부 패키지 기판(215L)상에 배치되고 다수 개의 칩 연결부들(285)을 포함하는 하부 반도체 칩(215L), 및 상기 하부 반도체 칩(215L)의 주변에 배치된 다수 개의 패키지간 연결부들(250)을 포함한다. 도 1a 및 1b에 도시된 하부 반도체 패키지들(105L, 205L)은 보다 상세하게 설명될 것이다.
도 2a 내지 2h는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조들을 개념적으로 도시한 종단면도들이다. 도 2a를 참조하면, 반도체 패키지들의 적층 구조(100a)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150a, inter-package connectors)을 포함한다. 상기 패키지간 연결부들(150a)의 일부(portion)가 상기 하부 반도체 패키지(105L)의 일부(part)로 형성될 수 있다. 상기 패키지간 연결부들(150a)의 또 다른 일부는 상기 상부 반도체 패키지(105U)의 일부로 형성될 수 있다.
상기 하부 반도체 패키지(105L)는 하부 패키지 기판(110L), 상기 하부 패키지 기판(110L)의 상면에 형성된 하부 반도체 칩(115L), 전도성 칩 범프들(120), 및 하부 몰딩재(130L, molding compound), 및 상기 하부 패키지 기판(110L)의 하면에 형성된 전도성 솔더 볼들(125)을 포함할 수 있다. 상기 하부 반도체 패키지(105L)는 플립 칩 기술이 적용될 수 있다. 상기 하부 패키지 기판(110L)은 패키지용 기판일 수 있고, 예를 들어, 인쇄 회로 기판, 세라믹 기판 등일 수 있다.
상기 하부 반도체 칩(115L)은 마이크로 프로세서 같은 로직 소자일 수 있다. 상기 하부 반도체(115L)칩은 상기 하부 패키지 기판(110L)의 일면 상에 배치될 수 있다. 상기 하부 반도체 칩(115L)은 상기 하부 반도체 기판(105L)의 상면에 형성된 상기 전도성 칩 범프들(120)을 통해 상기 하부 반도체 기판(105L)의 하면에 형성된 상기 솔더 볼들(125)과 전기적으로 연결될 수 있다. 즉, 상기 하부 반도체 칩(115L)은 그리드 어레이 등을 가진 플립 칩 연결 구조를 포함할 수 있다.
상기 전도성 칩 범프들(120)은 상기 하부 패키지 기판(110L)과 상기 하부 반도체 칩(115L)의 사이에 배치될 수 있다. 상기 전도성 칩 범프들(120)은 상기 하부 패키지 기판(110L)과 상기 하부 반도체 칩(115L)을 전기적으로 연결할 수 있다. 상기 전도성 칩 범프들(120)은 솔더 물질을 포함할 수 있다. 따라서, 솔더링 공정으로 형성될 수 있다.
상기 솔더 볼들(125)은 상기 패키지 적층 구조(100a)가 모듈 보드(module board) 또는 주 회로 보드(mail circuit board)와 전기적으로 연결되기 위한 구성 요소일 수 있다.
상기 하부 몰딩재(130L)는 상기 침 범프들(120)의 주위를 감싸도록 형성될 수 있다. 상기 칩 범프들(120)의 주위, 즉 상기 하부 반도체 칩(115L)과 상기 하부 패키지 기판(110L)의 사이에는 접착제가 형성될 수 있다. 상기 하부 몰딩재(130L)는 상기 하부 반도체 칩(115L)의 측면을 감싸도록 형성될 수 있다. 구체적으로, 상기 하부 반도체 칩(115L)이 상기 하부 반도체 기판(105L)의 상면에 상기 접착제를 이용하여 접착되고, 상기 하부 반도체 칩(115L)의 주위가 상기 하부 몰딩재(130L)로 감싸질 수 있다. 본 설명에서는 상기 접착제가 상기 하부 몰딩재(130L)에 포함되는 것으로 설명된다. 또한, 상기 하부 몰딩재(130L)는 상기 패키지간 연결부들(150a)의 측면들을 감싸도록 형성될 수 있다. 상기 하부 반도체 칩(115L)의 상부 표면은 상기 하부 몰딩재(130L)로 덮이지 않을 수 있다. 즉, 상기 하부 반도체 칩(115L)의 상부 표면은 노출될 수 있다. 부가하여, 상기 하부 몰딩재(130L)의 상부 표면은 상기 하부 반도체 칩(115L)의 상부 표면과 유사하거나 사실상 동일할 수 있다. 상기 하부 반도체 칩(115L)의 상부 표면이 외부로 노출될 경우, 상기 하부 반도체 패키지(105L)의 구조적, 전기적 및 물리적인 특성이 개선될 수 있다. 예를 들어, 우선적으로 상기 하부 반도체 패키지(105L)의 두께가 얇아지므로 방열 특성이 개선되고 상기 패키지 적층 구조(100a)도 얇아진다. 또한, 고온 공정에 대한 내성이 개선되므로, 휘거나 비틀림에 대한 내성도 개선되어 상기 하부 패키지 기판(105L) 및 상기 하부 반도체 칩(115L)의 평평성(flatness)이 우수해 질 수 있다. 또, 몰딩 물질을 거치지 않고 상기 하부 반도체 칩(115L)의 일면에 직접적으로 물리적인 압력을 가할 수 있게 되므로, 그리드 어레이 기술이나 다층 몰딩 기술 등이 안정적으로 적용될 수 있다. 상기 하부 몰딩재(130L)의 두께가 낮아질 경우, 상기 패키지간 연결부들(150a)의 전체적인 높이가 낮아질 수 있다. 상기 패키지간 연결부들(150a)은 솔더링 공정을 이용하여 형성될 수 있으므로, 상기 패키지간 연결부들(150a)의 전체적인 높이가 낮아진다는 것은 상기 패키지간 연결부들(150a)의 최대 수평 폭도 감소될 수 있다는 것을 의미한다. 상기 솔더링 공정으로 형성된 구조물들은 이상적으로 구형(spherical)으로 형성되기 때문이다. 상기 패키지간 연결부들(150a)의 최대 수평 폭이 감소된다는 것은, 상기 패키지간 연결부들(150a)의 체적등의 크기를 줄일 수 있다는 의미로 이해될 수 있다. 즉, 상기 패키지간 연결부들(150a)의 상호 간격 또는 피치를 감소시킬 수 있다는 것을 의미한다. 따라서, 상기 하부 몰딩재(130L)의 두께가 낮아지면, 상기 패키지간 연결부들(150a)이 보다 미세하고 정교하게 형성될 수 있다. 현재 및 차세대 반도체 패키지 적층 기술의 난제 중 하나는 패키지간 연결부들의 미세 피치를 구현하는 것이다. 따라서, 본 발명의 기술적 사상에 의하면 보다 미세하고 정교한 패키지간 연결부들(150a)을 가진 반도체 패키지 적층 구조(100a)가 형성될 수 있다.
상기 상부 반도체 패키지(105U)는 상부 패키지 기판(110U) 및 상부 반도체 칩(115U)을 포함한다. 상기 상부 패키지 기판(110U)은 패키지용 기판일 수 있고, 예를 들어, 인쇄 회로 기판, 세라믹 기판 등일 수 있다.
상기 상부 반도체 칩(115U)은 디램 또는 플래시 같은 메모리 소자일 수 있다. 상기 상부 반도체 칩(115U)은 상기 하부 반도체 칩(115L)보다 큰 수평 폭 또는 넓이로 형성될 수 있다. 상기 상부 반도체 칩(115U)이 상기 하부 반도체 칩(115L)보다 수평 방향으로 더 넓을 경우, 상기 패키지간 연결부들(150a)이 점유할 수 있는 면적이 넓어지기 때문에 상기 반도체 패키지들의 적층 구조(100a)가 보다 작게 형성될 수 있다. 상기 패키지간 연결부들(150a)이 점유할 수 있는 면적이 넓어진다는 의미는, 상기 패키지간 연결부들(150a)이 보다 많이 형성될 수 있다. 또는, 상기 패키지간 연결부들(150a)이 동일 개수로 형성될 경우, 상기 반도체 패키지들의 적층 구조(100a)가 작아 질 수 있다는 것을 의미한다. 상기 상부 반도체 칩(115U)은 상기 상부 패키지 기판(110U)의 상면에 배치될 수 있다. 상기 상부 반도체 칩(115U)은 본딩 패드들(135), 본딩 와이어들(140), 및 와이어 패드들(145) 등을 통해 상기 상부 패키지 기판(110U)과 전기적으로 연결될 수 있다.
상기 본딩 패드들(135)은 상기 상부 반도체 칩(115U)의 상면에 형성될 수 있다. 상기 와이어 패드들(145)도 상기 상부 패키지 기판(110U)의 상면에 형성될 수 있다. 상기 본딩 와이어들(140)은 상기 본딩 패드들(135)과 상기 와이어 패드들(145)을 각각 전기적으로 연결할 수 있다.
상기 상부 반도체 칩(115U)은 상부 몰딩재(130U)로 덮일 수 있다. 상기 상부 패키지 기판(110U)은 특별한 설명이 없다면 상기 하부 패키지 기판(110L)에 대한 설명으로부터 이해될 수 있다.
상기 패키지간 연결부들(150a)은 상기 하부 패키지 기판(105L)의 일면과 상기 상부 패키지 기판(105U)의 다른 면을 물리적 또는 전기적으로 연결할 수 있다. 상기 패키지간 연결부들(150a)은 하부 연결부들(160a) 및 상부 연결부들(180a)을 각각 포함한다. 상기 하부 및 상부 연결부들(160a, 180a)은 솔더 물질로 형성될 수 있다. 상기 패키지간 연결부들(150a)은 보다 상세하게 후술된다.
부가하여, 상기 상부 반도체 칩(115U)이 상기 하부 반도체 칩(115L)보다 수평 폭이 넓을 수 있다. 본 발명의 기술적 사상에서, 상기 패키지간 연결부들(150a)은 상기 하부 패키지 기판(110L)의 상부 또는 상면에 형성된다. 이 곳은 상기 하부 반도체 칩(115L)이 형성된 면과 동일한 면이다. 반면에 상기 패키지간 연결부들(150a)은 상기 상부 패키지 기판(110U)의 하부 또는 하면에 형성된다. 이 곳에는 상기 상부 반도체 칩(115U)이 형성되지 않는다. 따라서, 상기 패키지간 연결부들(150a)은 상기 하부 반도체 칩(115L)의 크기에 영향을 받을 수 있다. 상기 반도체 패키지들의 적층 구조(100a)는 반도체 표준 규약 등에 의해 면적 규격이 정해진다. 따라서, 상기 하부 반도체 칩(115L)이 상기 상부 반도체 칩(115U)보다 큰 경우, 상기 패키지간 연결부들(150a)이 형성될 수 있는 공간적 제약이 커지고, 효율성도 저하된다. 그러나, 본 발명의 기술적 사상에 따라, 상기 상부 반도체 칩(115U)이 상기 하부 반도체 칩(115L)보다 큰 경우, 공간적 제약이 적고 효율성도 개선된다. 그러므로, 상기 상부 반도체 칩(115U)이 상기 하부 반도체 칩(115L)보다 큰 것은 본 발명의 기술적 사상에 포함된다.
도 2b를 참조하면, 반도체 패키지들의 적층 구조(100b)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150b)을 포함한다. 상기 패키지간 연결부들(150b)은 하부 연결부들(160b) 및 상부 연결부들(180b)을 포함한다. 상기 하부 및 상부 연결부들(160b, 180b)은 솔더 물질로 형성될 수 있다. 상기 하부 연결부들(160b)은 반구형으로 형성될 수 있다. 상기 패키지간 연결부들(150b)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.
도 2c를 참조하면, 반도체 패키지들의 적층 구조(100c)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150c)을 포함한다. 상기 패키지간 연결부들(150c)은 바닥 연결부들(165c) 및 상부 연결부들(180c)을 포함한다. 상기 바닥 연결부들(165c)은 메사(mesa) 형태 또는 기둥 형태로 형성될 수 있다. 예를 들어, 원기둥 또는 다각형 기둥 형태로 형성될 수 있다.
상기 바닥 연결부들(165c)은 상기 하부 패키지 기판(110L)의 상면에 부착된 형태일 수 있다. 예를 들어, 상기 바닥 연결부들(165c)은 금속으로 형성될 수 있으며, 주물, 증착, 부착 또는 도금 등의 다양한 방법으로 형성되어 상기 하부 패키지 기판(110L) 상에 부착될 수 있다.
또한, 상기 바닥 연결부들(165c)의 표면에는 금속 배리어 층이 형성될 수 있다. 예를 들어, 상기 바닥 연결부들(165c)의 본체는 구리로 형성되고, 표면에는 니켈 등의 금속 배리어 층이 형성될 수 있다. 상기 금속 배리어 층은 도면이 복잡해지는 것을 피하기 위하여 생략되었다.
상기 상부 연결부들(180c)이 상기 바닥 연결부들(165c)보다 큰 것으로 도시되었으나, 반드시 그럴 필요는 없다. 도면에서는 본 발명의 기술적 사상을 이해하기 쉽도록 과장된 것이다.
상기 바닥 연결부들(165c)이 상기 하부 패키지 기판(110L) 상면에 메사형으로 형성되는 공정은 솔더링으로 형성되는 공정보다 상기 바닥 연결부들(165c)의 상호 간격에 상대적으로 영향을 적게 받을 것이다. 따라서, 상기 바닥 연결부들(165c)은 보다 다양한 모양으로 형성될 수 있다. 예를 들어, 수평 크기가 도면보다 작고 수직 크기가 도면보다 크게 형성될 수 있다. 이 경우, 상기 상부 연결부들(180c)의 적은 부분만이 상기 하부 몰딩재(130L)의 표면보다 낮게 형성될 수 있다. 다른 말로, 상기 상부 연결부(180c)의 중심점이 상기 하부 몰딩재(130L)의 상부 표면보다 높은 곳에 형성될 수도 있다. 도면에는 상기 상부 연결부들(180c)의 단면 모양이 원형에 가까운 것으로 도시되었으나, 반드시 그러한 것은 아니다. 예를 들어 타원형으로 형성될 수 있다. 상기 상부 연결부들(180c)은 솔더 물질로 형성될 수 있다. 상기 패키지간 연결부들(150c)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.
도 2d를 참조하면, 반도체 패키지들의 적층 구조(100d)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150d)을 포함한다. 상기 패키지간 연결부들(150d)은 하부 연결부(160d), 중간 연결부(170d) 및 상부 연결부(180d)를 포함한다. 상기 하부 연결부들(160d)은 구형 또는 반구형으로 형성될 수 있다. 상기 하부 연결부들(160d)의 가상의 중심점이 상기 하부 패키지 기판(110L)의 상부 표면의 위 또는 아래에 형성될 수 있다. 상기 중간 연결부들(170d)은 도 2c에 도시된 바닥 연결부들(165c)처럼 메사 형으로 형성될 수 있고, 상기 하부 연결부들(160d) 상에 부착될 수 있다. 상기 중간 연결부들(170d)은 구리로 형성될 수 있고, 표면에 예를 들어 니켈 등의 금속 배리어 층이 형성될 수 있다. 상기 금속 배리어 층은 도면이 복잡해지는 것을 피하기 위하여 생략되었다. 상기 하부 및 상부 연결부들(160d, 180d)은 솔더 물질로 형성될 수 있다. 상기 패키지간 연결부들(150d)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.
도 2e를 참조하면, 반도체 패키지들의 적층 구조(100e)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150e)을 포함한다. 상기 패키지간 연결부들(150e)은 하부 연결부들(160e), 중간 연결부들(170e), 중간 접착부들(175e) 및 상부 연결부들(180e)을 포함한다. 상기 하부 연결부들(160e) 및 중간 연결부들(170e)은 도 2b 내지 2d에 도시된 하부 연결부들(160b, 160d), 바닥 연결부들(165c) 및 중간 연결부들(170d)에 대한 설명들을 참조하여 이해될 수 있다. 상기 중간 접착부들(175e)은 상기 중간 연결부들(170e) 상에 형성될 수 있다. 도면에는 상기 중간 접착부들(175e)의 단면이 타원형인 것으로 도시되었으나 반드시 그럴 필요는 없다. 상기 중간 접착부들(175e)는 구형 또는 반구형으로 형성될 수 있다. 상기 중간 접착부들(175e)이 반구형으로 형성될 경우, 도 2b 및 2d에 도시된 하부 연결부들(160b, 160d) 및 그 설명들을 참조하여 이해될 수 있다. 부가하여, 상기 중간 접착부들(175e)의 중심점 또는 가상의 중심점이 상기 중간 연결부들(170e)의 상부 표면 위에 형성될 수도 있고 아래에 형성될 수도 있다. 상기 하부 연결부들(160e), 상기 중간 접착부들(175e) 및 상기 상부 연결부들(180e)은 솔더 물질로 형성될 수 있다. 상기 패키지간 연결부들(150e)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.
도 2f를 참조하면, 반도체 패키지들의 적층 구조(100f)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150f)을 포함한다. 상기 패키지간 연결부들(150f)는 하부 연결부들(160f) 및 패키지 범프들(190f)을 포함한다. 상기 하부 연결부들(160f)은 상기 도 2a와 그 설명을 참조하여 이해될 수 있다. 상기 패키지 범프들(190f)은 금속으로 스터드형, 스틱형 또는 기둥형으로 형성될 수 있다. 상기 패키지 범프들(190f)은 별도의 공정에서 제조되어 상기 상부 패키지 기판(110U)에 고정될 수 있다. 상기 패키지 범프들(190f)은 구리 등으로 형성될 수 있고, 표면에 예를 들어 니켈 등의 금속 배리어 층이 형성될 수 있다. 상기 금속 배리어 층은 도면이 복잡해지는 것을 피하기 위하여 생략되었다. 상기 패키지간 연결부들(150f)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.
도 2g를 참조하면, 반도체 패키지들의 적층 구조(100g)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150g)을 포함한다. 상기 패키지간 연결부들(150g)은 바닥 연결부들(165g), 중간 접착부들(175g) 및 패키지 범프들(190f)을 포함한다. 상기 바닥 연결부들(165g), 상기 중간 접착부들(175g), 및 상기 패키지 범프들(190f)은 도 2c 내지 2f 및 그 설명들을 참조하여 이해될 수 있을 것이다. 상기 패키지간 연결부들(150g)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.
도 2h를 참조하면, 반도체 패키지들의 적층 구조(100h)는 하부 반도체 패키지(105L), 상부 반도체 패키지(105U), 및 상기 하부 및 상부 반도체 패키지들(105L, 105U)을 전기적으로 연결하는 패키지간 연결부들(150h)을 포함한다. 상기 패키지간 연결부들(150h)은 하부 연결부들(160h), 중간 연결부들(170h), 중간 접착부들(175h) 및 패키지 범프들(190h)을 포함한다. 상기 하부 연결부들(160h), 상기 중간 연결부들(170h), 상기 중간 접착부들(175h), 및 상기 패키지 범프들(190h)은 도 2b 내지 2g 및 그 설명들을 참조하여 이해될 수 있을 것이다. 상기 패키지간 연결부들(150h)은 보다 상세하게 후술된다. 다른 구성 요소들에 대한 설명은 도 2a 및 그 설명을 참조하여 이해될 수 있을 것이다.
도 3a 및 3b는 본 발명의 기술적 사상에 의한 칩 연결부들을 포함하는 반도체 패키지들의 적층 구조들을 개념적으로 도시한 종단면도들이다. 도 3a를 참조하면, 반도체 패키지들의 적층 구조(200a)는 칩 연결부들(281)을 포함하는 하부 반도체 칩(215L)을 포함하는 하부 반도체 패키지(205L), 상부 반도체 패키지(205U), 및 상기 하부 및 상부 반도체 패키지들(205L, 205L)을 전기적으로 연결하는 패키지간 연결부들(250)을 포함한다. 상기 하부 반도체 패키지(205L)는 상기 하부 반도체 칩(215L)의 상부 표면을 덮지 않는 하부 몰딩재(230La)를 포함한다. 상기 칩 연결부들(281)은 상기 하부 반도체 칩(215L)의 상면에 형성되어 상기 상부 패키지 기판(210U)의 하면과 물리적 또는 전기적으로 연결될 수 있다. 또한, 상기 칩 연결부들(281)은 상기 하부 반도체 칩(215L)과 상기 상부 반도체 칩(215U)을 전기적으로 연결할 수 있다. 상기 하부 반도체 칩(215L)은 본체를 수직으로 관통하는 TSV들(280, through silicon via)을 포함할 수 있다. 상기 TSV들(280)은 칩 범프들(220)과 상기 칩 연결부들(281)을 전기적으로 연결할 수 있다. 도면에는 상기 칩 연결부들(281)과 상기 칩 범프들(220)이 정렬되는 것으로 도시되었으나, 반드시 정렬될 필요는 없다. 또한, 상기 칩 범프들(281)과 상기 TSV들(280)의 사이에는 재배선들이 형성될 수 있다. 상기 재배선들은 보다 상세하게 후술될 것이다.
상기 칩 연결부들(281)이 유효 신호들을 전달하고, 상기 패키지간 연결부들(250)이 공급 전압(supply voltage), 접지 전압(ground voltage), 및/또는 테스트 신호 등을 전달할 수 있다. 상기 유효 신호들은 클락 신호, 커맨드 신호, 및/또는 데이터 신호 등을 의미할 수 있다. 반대로, 상기 칩 연결부들(281)이 공급 전압 또는 접지 전압을 전달하고 상기 패키지간 연결부들(250)이 유효 신호들을 전달할 수도 있다. 다른 실시예로, 상기 칩 연결부들(281)이 접지 전압을 전달하고, 상기 패키지간 연결부들(250)이 공급 전압을 전달할 수도 있다. 또 다른 실시예로, 상기 하부 반도체 칩(215L)이 로직 소자이고, 상기 상부 반도체 칩(215U)이 메모리 소자일 경우, 상기 칩 연결부들(281)은 하부 반도체 칩(215L)의 쉴딩 그라운드 배선들(shielding ground interconnections)과 상기 상부 반도체 칩(215U)의 그라운드 배선을 전기적으로 연결할 수 있다. 상기 쉴딩 그라운드 배선들은 로직 소자들에서 신호 전달선들의 사이에 배치될 수 있다. 상기 쉴딩 그라운드 배선들은 상기 신호 전달선들을 통해 전달되는 전기적 신호들의 간섭을 방지 또는 감소시킬 수 있다. 이 경우, 상기 공급 전압 및 접지 전압은 상기 패키지간 연결부들(250)을 통해 전달될 수도 있다. 결론적으로, 상기 칩 연결부들(281)과 상기 패키지간 연결부들(250)은 서로 다른 신호 전달 기능을 수행할 수 있다.
상기 칩 연결부들(281)은 솔더 물질로 형성될 수 있다. 기타, 설명되지 않은 구성 요소들은 도 2a 내지 2h 및 그 설명들을 참조하여 이해될 수 있을 것이다. 상기 패키지간 연결부들(250)은 도 2a에 도시된 모양이 대표적으로 예시된 것이다. 따라서, 상기 패키지간 연결부들(250)은 도 2b 내지 2h에 도시된 패키지간 연결부들(150b-150h) 중 어느 하나로 확장, 응용될 수 있다.
도 3b를 참조하면, 반도체 패키지들의 적층 구조(200b)는 칩 연결부들(281)을 하부 반도체 칩(215L)을 포함하는 하부 반도체 패키지(205L), 상부 반도체 패키지(205U), 및 상기 하부 및 상부 반도체 패키지들(205L, 205L)을 전기적으로 연결하는 패키지간 연결부들(250)을 포함하고, 상기 하부 반도체 패키지(205L)는 상기 하부 반도체 칩(215L)의 상부 표면을 덮는 하부 몰딩재(230Lb)를 포함한다. 상기 칩 연결부들(281)은 상기 하부 몰딩재(230Lb)에 의해 하부 및/또는 측부가 감싸일 수 있다.
도 4는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조들의 또 다른 응용 실시예를 개념적으로 도시한 도면이다. 도 4를 참조하면, 반도체 패키지들의 적층 구조(300)는, 하부 패키지 기판(310L) 및 하부 반도체 칩(315L)를 포함하는 하부 반도체 패키지(305L), 상부 반도체 패키지(305U), 및 상기 하부 및 상부 반도체 패키지들(305L, 305U)을 전기적으로 연결하는 패키지간 연결부들(350)을 포함하고, 상기 하부 패키지 기판(310L)과 상기 하부 반도체 칩(315L)은 본딩 와이어(340L)를 통해 전기적으로 연결될 수 있다. 본 실시예에 의한 반도체 패키지들(305L, 305U)은 각각 메모리 소자를 포함할 수 있다. 즉, 상기 하부 반도체 칩(315L) 및 상부 반도체 칩(315U)은 메모리 소자일 수 있다. 본 실시예에서, 상기 패키지간 연결부들(350) 각각 하부 연결부(360) 및 상부 연결부(380)를 포함할 수 있다. 즉, 적어도 2개 이상의 구성 요소들이 적층된 모양일 수 있다. 이 경우, 상기 하부 연결부들(360)은 상기 상부 연결부들(380)보다 작게 형성될 수 있다. 또는, 상기 하부 연결부들(360)의 최대 높이가 상기 하부 반도체 칩(315L)의 상부 표면보다 낮게 형성될 수 있다. 앞서 설명되었듯이, 상기 하부 연결부들(360)의 크기를 상대적으로 작게 줄이고 상기 상부 연결부들(380)의 크기를 상대적으로 크게 하는 경우, 상기 패키지간 연결부들(350)의 크기 및 배열의 정교함이 개선될 수 있다.
도 4를 참조하여 설명된 본 발명의 기술적 사상은 도 2b 내지 3b를 참조하여 설명된 다양한 반도체 패키지들의 적층 구조들(100b-100h, 200a-200b)에도 적용될 수 있다. 다른 말로, 도 2a 내지 3b에 도시 및 설명된 본 발명의 기술적 사상에 의한 다양한 패키지 연결부들(150a-150h, 250a-250b)은 각각 상부 구성 요소들 및 하부 구성 요소들을 포함할 수 있고, 상기 하부 구성 요소들은 하부 반도체 칩들의 상부 표면보다 낮게 형성될 수 있다. 상기 상부 구성 요소들은 상부 연결부들(180a-180e, 280) 또는 패키지 범프들(190f-190h)을 포함할 수 있고, 상기 하부 구성 요소들은 하부 연결부들(160a-160b, 160d-160f, 160h, 260), 바닥 연결부들(165c, 165g) 중간 연결부들(170d-170e, 170h) 및/또는 중간 접착부들(175e, 175g-175h)을 선택적으로 포함할 수 있다. 보다 상세하게, 상기 하부 구성 요소들의 최대 높이가 상기 하부 반도체 칩(315L)의 상부 표면의 높이보다 낮게 형성되면, 상대적으로 상부 구성 요소들의 최대 높이가 높아지는 것을 의미한다. 상기 상부 구성 요소들이 높게 형성될수록 상기 반도체 패키지들의 적층 구조들(100b-100h, 200a-200b)을 형성하는 공정이 안정화될 수 있다. 이것은 보다 상세하게 후술될 것이다.
도 5a 내지 5d는 본 발명의 기술적 사상에 의한 칩 연결부들 및 그 연결 구조들을 개념적으로 도시한 종단면도들이다. 특히, 하부 반도체 칩들과 상부 패키지 기판들의 사이에 상기 칩 연결부들이 형성되고, 하부 반도체 칩들의 상부 표면이 노출되는 것이 개념적으로 도시된다. 이하에서 도시 및 설명되는 다양한 칩 연결부들은 도 2a 내지 2h에 도시된 상기 패키지간 연결부들과 구조적인 모양이 유사할 수 있다. 다만, 그 크기는 설계 기준에 따라 다양하게 설정될 것이다.
도 5a를 참조하면, 칩 연결부들(281)은 하부 반도체 칩(215L)과 상부 패키지 기판(210L)의 사이에 하나의 구형 몸체로 형성될 수 있다. 상기 칩 연결부들(281)은 솔더 물질을 포함할 수 있다. 위에서 간략하게 언급되었듯이, 상기 하부 반도체 칩(215L)의 측면은 몰딩재(230L)로 감싸일 수 있고, 상기 하부 반도체 칩(215L)의 상면은 노출될 수 있다. 상기 칩 연결부들(281)은 TSV들(280)과 전기적으로 연결될 수 있다. 상기 칩 연결부들(281)과 상기 TSV들(280)은 재배선들(279)을 통해 전기적으로 연결될 수 있다. 상기 재배선들(279)은 평면도에서 패드(pad), 바(bar) 또는 선(line) 형태로 형성될 수 있다. 상기 패드는 2개 이상의 상기 칩 패드들(281) 또는 상기 TSV들(280)을 전기적으로 연결할 수도 있다. 도 5a에 도시된 칩 연결부들(281), 재배선들(279) 및/또는 TSV들(280)은 도 2a 내지 2h에 도시된 상기 모든 반도체 패키지의 적층 구조들(100a-100h)에 적용될 수 있다. 즉, 상기 모든 반도체 패키지의 적층 구조들(100a-100h)은 상기 칩 연결부들(281), 재배선들(279) 및/또는 TSV들(280)을 더 포함할 수 있다.
도 5b를 참조하면, 하부 칩 연결부들(283) 및 상부 칩 연결부들(284)을 포함하는 칩 연결부들(282)이 하부 반도체 칩(215L)과 상부 패키지 기판(210L)의 사이에 형성될 수 있다. 상기 하부 칩 연결부들(283) 및 상기 상부 칩 연결부들(284)은 솔더 물질로 형성될 수 있다. 상기 하부 칩 연결부들(283)은 도 2a, 2b, 2d, 2e, 2f 또는 2h에 도시된 하부 연결부들(160a, 160b, 160d, 160e, 160f, 160h)을 참조하여 이해될 수 있다. 상기 상부 칩 연결부들(284)은 도 2a 내지 2e에 도시된 상부 연결부들(180a-180e)을 참조하여 이해될 수 있다. 본 실시예에서도, 재배선들(279) 및 TSV들(280)이 더 형성될 수 있다.
도 5c를 참조하면, 바닥 칩 연결부들(286) 및 상부 칩 연결부들(284)을 포함하는 칩 연결부들(285)이 하부 반도체 칩(215L)과 상부 패키지 기판(210L)의 사이에 형성될 수 있다. 상기 바닥 칩 연결부들(286)은 메사 형태 또는 기둥 형태로 형성될 수 있다. 상기 바닥 칩 연결부들(286)은 상기 하부 반도체 칩(215L)의 일 표면에 부착될 수 있다. 상기 바닥 칩 연결부들(286)은 금속으로 형성될 수 있다. 상기 바닥 칩 연결부들(286)은 도 2c, 2d, 2e, 2g 또는 2h에 도시된 바닥 연결부들(165c, 165d, 165e, 165g, 165h)을 참조하여 이해될 수 있다. 상기 상부 칩 연결부들(284)은 도 2a 내지 2e에 도시된 상부 연결부들(180a-180e) 및 도 5b를 참조하여 이해될 수 있다. 본 실시예에서도, 재배선들(279) 및 TSV들(280)이 더 형성될 수 있다.
도 5d를 참조하면, 하부 칩 연결부들(283) 및 칩 연결 범프들(288)을 포함하는 칩 연결부들(285)이 하부 반도체 칩(215L)과 상부 패키지 기판(210L)의 사이에 형성될 수 있다. 상기 하부 칩 연결부들(283)은 도 2a, 2b, 2d, 2e, 2f 또는 2h에 도시된 하부 연결부들(160a, 160b, 160d, 160e, 160f, 160h) 및 도 5b를 참조하여 이해될 수 있다. 상기 칩 연결 범프들(288)은 금속으로 스터드형, 스틱형 또는 기둥형으로 형성될 수 있다. 상기 칩 연결 범프들(288)은 별도의 공정에서 제조되어 상기 상부 패키지 기판(210U)에 고정될 수 있다. 상기 칩 연결 범프들(288)은 도 2f, 2g 및 2h의 패키지 범프들(190f, 190g, 190h)을 참조하여 이해될 수 있다. 본 실시예에서도, 재배선들(279) 및 TSV들(280)이 더 형성될 수 있다.
도 6a 내지 6d는 본 발명의 기술적 사상에 의한 다른 모양의 칩 연결부들 및 그 연결 구조들을 개념적으로 도시한 종단면도들이다. 특히, 하부 반도체 칩들과 상부 패키지 기판들의 사이에 상기 칩 연결부들이 형성되고, 하부 반도체 칩들의 상부 표면이 하부 몰딩재로 일부 또는 전부가 덮인 모양이 개념적으로 도시된다. 이하에서 도시 및 설명되는 다양한 칩 연결부들도 도 2a 내지 도 2h에 도시된 상기 패키지간 연결부들(150a-150h) 및/또는 도 5a 내지 5d에 도시된 칩 연결부들(281, 282, 285, 287)과 구조적인 모양이 유사할 수 있다. 다만, 그 크기는 설계 기준에 따라 다양하게 설정될 것이다.
도 6a 내지 6d를 참조하면, 도 5a 내지 5d를 참조하여, 상기 하부 몰딩재(230Lb)가 상기 하부 반도체 칩(215L)의 상부 표면을 덮을 수 있다. 따라서, 상기 칩 연결부들(281, 282, 285, 287)은 하부 및 측부의 일부 또는 전부가 상기 하부 몰딩재(230Lb)로 감싸일 수 있다. 다른 말로, 상기 칩 연결부들(281, 282, 285, 287)은 하부 및/또는 측부의 일부가 상기 하부 몰딩재(230Lb)로부터 노출될 수 있다. 또한, 도 5a 내지 5d를 참조하여, 본 실시예들에서도 재배선들(279) 및 TSV들(280)이 더 형성될 수 있다.
도 7a 내지 7d는 본 발명의 기술적 사상에 의한 패키지 적층 구조들의 다양한 연결부들의 가상적인(imaginary) 모양들을 개념적으로 도시한 종단면도들이다. 상기 가상적인 모양들이라는 의미는 실제로 형성된 모양이 아니라, 각 구성 요소들이 각각의 제조 공정들에 따라 형성된다는 것을 설명하기 위한 도면이라는 것을 의미한다. 구체적으로, 리플로우(reflow) 공정이 수행되기 전의 다양한 패키지간 연결부들 및/또는 칩 연결부들의 개념적인 모양일 수 있다.
상기 다양한 연결부들은 각각 도 1a 내지 6d에 도시된 다양한 패키지간 연결부들 및 칩 연결부들 중 어느 하나, 또는 어느 한 부분을 의미할 수 있다.
도 7a를 참조하면, 연결부(50a)는 하부 연결부(60a) 및 상부 연결부(80a)를 포함하고, 상기 상부 연결부(80a)는 상기 하부 연결부(60a)보다 큰 체적을 가질 수 있다. 또는, 상기 상부 연결부(80a)의 수직 높이(H1)가 상기 하부 연결부(60a)의 수직 높이(H2)보다 크게 형성될 수 있다. 또는, 상기 상부 연결부(80a)의 수평 폭(D1)이 상기 하부 연결부(60a)의 수평 폭(D2)보다 크게 형성될 수 있다. 상기 수평 폭들(D1, D2)은 평면도 또는 횡단면도에서는 상기 상부 연결부(80a) 및/또는 상기 하부 연결부(60a)의 지름으로 이해될 수도 있다. 또는, 상기 상부 연결부(80a)의 가상적인 반경 또는 곡률(r1, radius or curvature)이 상기 하부 연결부(60a)의 가상적인 반경 또는 곡률(r2)보다 크게 형성될 수 있다. 상기 하부 연결부(60a) 및 상부 연결부(80a)는 솔더 물질을 포함할 수 있다. 따라서, 따라서, 상기 하부 연결부(60a) 및 상부 연결부(80a)는 솔더링 공정으로 형성될 수 있고, 상기 상부 연결부(80a) 및 상기 하부 연결부(60a)는 구형 또는 반구형으로 형성될 수 있다.
도 7b를 참조하면, 연결부(50b)는 하부 연결부(60b) 및 상부 연결부(80b)를 포함하고, 상기 상부 연결부(80b)는 상기 하부 연결부(60b)보다 큰 체적을 가질 수 있으며, 상기 하부 연결부(60b)의 가상적인 중심(C1)이 하부 표면(10)과 동일 레벨에 위치될 수 있다. 상기 가상적인 중심(C1)은 상기 하부 연결부(60b)의 가상적인 반경 또는 곡률(r3)의 중심으로 이해될 수도 있다. 상기 하부 연결부(60b) 및 상부 연결부(80b)도 솔더 물질로 형성될 수 있다. 특히, 상기 하부 연결부(60b)는 반구형으로 형성될 수 있다.
도 7c를 참조하면, 연결부(50c)는 하부 연결부(60c) 및 상부 연결부(80c)를 포함하고, 상기 상부 연결부(80c)는 상기 하부 연결부(60c)보다 큰 체적을 가질 수 있으며, 상기 하부 연결부(60c)의 가상적인 중심(C2)이 하부 표면(10)보다 낮은 곳에 위치될 수 있다. 상기 가상적인 중심(C2)은 상기 하부 연결부(60c)의 가상적인 반경 또는 곡률(r4)의 중심으로 이해될 수도 있다.
도 7d를 참조하면, 연결부(50d)는 하부 연결부(60d) 및 상부 연결부(80d)를 포함하고, 상기 상부 연결부(80d)는 상기 하부 연결부(60d)보다 큰 체적을 가질 수 있으며, 상기 하부 연결부(60d)의 가상적인 중심(C3)이 하부 표면(10)보다 높은 곳에 위치될 수 있다. 상기 가상적인 중심(C3)은 상기 하부 연결부(60d)의 가상적인 반경 또는 곡률(r5)의 중심으로 이해될 수도 있다.
종합하면, 본 발명의 기술적 사상에 의한 실시예들에서, 상기 상부 연결부들(80a-80d)은 상기 하부 연결부들(60a-60d)보다 높거나, 넓거나, 크게 형성될 수 있다. 상기 하부 연결부들(60a-60d)은 스크린 프린트 공정 또는 솔더링 공정으로 형성될 수 있다. 상기 상부 연결부들(80a-80b)은 솔더링 공정으로 형성될 수 있다. 그러나, 상기 상부 연결부들(80a-80d)과 상기 하부 연결부들(60a-60d)이 연결되는 공정은 레이저 드릴링 공정 등으로 형성된 비아 홀의 내부에서 수행될 수 있다. 상기 비아 홀은 상기 하부 연결부들(60a-60d)의 일부 표면이 노출되도록 몰딩재 등을 선택적으로 제거하는 공정을 통해 형성될 수 있다. 상기 레이저 드릴링 공정은 상기 스크린 프린트 공정 또는 솔더링 공정보다 상대적으로 미세한 가공이 가능하고 정교한 공정이라 할 수 있다. 그러므로, 상기 연결부들(50a)을 정교하게 배열하기 위해서는 상대적으로 정교한 레이저 드릴링 공정이 보다 중용되어야 한다. 상기 하부 연결부들(60a-60d)의 크기가 상대적으로 작아질수록 스크린 프린트 공정 및/또는 솔더링 공정의 기여도가 작아질 것이고, 상기 상부 연결부들(80a-80d)의 크기가 상대적으로 커질수록 상기 레이저 드릴링 공정의 기여도가 커질 것이다. 따라서, 상기 상부 연결부들(80a-80d)이 상기 하부 연결부들(60a-60d)보다 크게 형성되어야 하고, 이것은 상기 연결부들(50a-50d)을 보다 정교하게 형성하기 위한 좋은 방법이다. 특히, 상기 하부 연결부들(60a-60d)과 상기 상부 연결부들(80a-80d)을 연결하기 위한 리플로우 공정 전에, 상기 상부 연결부들(80a-80d)을 용제(flux)를 담가야 한다. 상기 상부 연결부들(80a-80d)의 표면에 용제가 충분히 묻어야 상기 리플로우 공정이 안정적으로 수행될 수 있다. 즉, 상기 상부 연결부들(80a-80d)이 클수록 상기 상부 연결부들(80a-80d)가 플럭스 내에 충분히 담그어 수 있다. 따라서, 상기 상부 연결부들(80a-80d)은 상호 이격 거리를 최소화하면서 되도록 크게 형성되는 것이 좋다고 할 수 있다. 일반적으로, 상기 상부 패키지 기판(110U)은 평평하지 못하다. 반도체 패키지 제조 공정을 거치면서 상기 상부 패키지 기판(110U)은 평평성을 유지하지 못하고 휘어진다. 따라서, 상기 상부 연결부들(80a-80d)이 충분히 크게 형성되지 못하면 표면에 플럭스 내에 충분히 담그어지지 못한다. 따라서, 상기 하부 연결부들(60a-60d)에 비해 상기 상부 연결부들(80a-80d)이 크게 형성되는 것은 매우 중요한 기술적 개선이다. 이것은 상기 다양한 상부 반도체 패키지들의 적층 구조들을 제조하는 공정에서 다시 설명될 것이다.
도 8a 내지 8j는 본 발명의 기술적 사상에 의한 패키지 적층 구조들의 다양한 연결부들의 실제적 모양들을 개념적으로 도시한 도면들이다. 상기 실제적 모양들이라는 의미는 각 구성 요소들이 최종적으로 형성된 모양들이라는 의미로 이해될 수 있다. 상기 다양한 연결부들은 각각 도 1a 내지 6d에 도시된 다양한 패키지간 연결부들 및 칩 연결부들 중 어느 하나, 또는 어느 한 부분을 의미할 수 있다.
도 8a를 참조하면, 연결부(51a)는 허리부(Wa)를 포함하고, 하부 랜드(12a)와 상부 랜드(17a)의 사이에 물리적 및/또는 전기적으로 연결되도록 형성될 수 있다. 상기 허리부(Wa)는 시각적으로 상기 연결부(51a)의 잘록한(slender) 부위를 의미할 수 있다. 상기 허리부(Wa)는 상기 연결부(51a)를 상부(upper part)와 하부(lower part)로 가상적 및/또는 시각적으로 구분할 수 있다. 다른 말로, 상기 허리부(Wa)는 상기 연결부(51a)를 상부 연결부(81a)와 하부 연결부(61a)로 구분할 수 있다. 상기 상부 연결부(81a)의 최대 폭(Da1)은 상기 하부 연결부(61a)의 최대 폭(Da2)보다 크게 형성될 수 있다. 상기 허리부(Wa)의 폭(Da3)은 상기 하부 연결부(61a)의 최대 폭(Da2)보다 작게 형성될 수 있다. 따라서, 상기 허리부(Wa)는 상기 하부 연결부(61a)의 최대 폭(Da2)과 상기 상부 연결부(81a)의 최대 폭(Da1) 사이에 존재하는 최소 폭(Da3)을 갖는 부분을 의미할 수 있다. 상기 상부 연결부(81a)의 높이(Ha1)는 상기 상부 랜드(17a) 또는 상기 상부 랜드(17a)를 부분적으로 덮는 상부 절연재(18a)의 표면으로부터 상기 허리부(Wa)에 이르는 높이로 정의될 수 있고, 상기 하부 연결부(61a)의 높이(Ha2)는 상기 하부 랜드(12a) 또는 상기 하부 랜드(12a)를 부분적으로 덮는 하부 절연재(13a)의 표면으로부터 상기 허리부(Wa)에 이르는 높이로 정의될 수 있다. 상기 상부 연결부(81a)의 높이(Ha1)가 상기 하부 연결부(61a)의 높이(Ha2)보다 크도록 형성될 수 있다. 또는, 상기 상부 연결부(81a)의 체적은 상기 하부 연결부(61a)의 체적보다 크게 형성될 수 있다. 부가하여, 상기 상부 연결부(81a)의 최대 폭(Da1)은 상기 상부 연결부(81a)의 중간보다 위에 위치될 수 있다. 상기 허리부(Wa)는 수평으로 형성되지 않을 수 있으나, 본 명세서에서는 상기 허리부(Wa)가 수평으로 형성된 것으로 가정된다. 상기 상부 연결부(81a) 및 하부 연결부(61a)는 솔더 물질로 구형 또는 반구형으로 형성될 수 있다. 따라서, 상기 수평 폭들(Da1, Da2, Da3)는 평면도 또는 횡단면도에서는 원의 지름을 의미할 수 있다. 부가하여, 상기 연결부(51a)는 도 2a, 3a, 및 3b에 개념적으로 도시된 패키지간 연결부들(150a, 250)의 실제적(real) 모양일 수 있다.
도 8b를 참조하면, 연결부(51b)는 상부 연결부(81b)와 하부 연결부(61b)를 구분 짓는 허리부(Wb)를 포함하고, 상기 하부 연결부(61b)의 가상의 중심점(C)이 상기 하부 랜드(61b)의 표면보다 낮은 곳에 위치될 수 있다. 상기 하부 연결부(61b)의 가상의 중심점(C)이 상기 하부 랜드(61b)의 표면보다 높은 곳에 위치되는 경우는 도 8a를 참조하여 이해될 수 있을 것이다. 상기 상부 연결부(81b)의 최대 폭(Db1)이 상기 허리부(Wb)의 폭(Db2)보다 크게 형성될 수 있다. 상기 상부 연결부(81b)의 높이(Hb1)가 상기 하부 연결부(61b)의 높이보다 크게 형성될 수 있다.
도 8c를 참조하면, 연결부(51c)는 메사형 바닥 연결부(66c)와 구형 상부 연결부(81c)를 포함하고, 상기 상부 연결부(81c)의 높이(Hc1)가 상기 바닥 연결부(66c)의 높이(Hc2)보다 크게 형성될 수 있다. 상기 상부 연결부(81c)의 최대 폭(Dc1)이 상기 바닥 연결부(66c)의 폭(Dc2)보다 크게 형성될 수 있다. 상기 메사형 바닥 연결부(66c)의 상부 표면의 일부가 상기 상부 연결부(81c)와 접촉되지 않고 노출될 수 있다.
도 8d를 참조하면, 연결부(51d)는 구형 또는 반구형 하부 연결부(61d), 메사형 중간 연결부(71d), 및 구형 상부 연결부(81d)를 포함하고, 상기 상부 연결부(81d)의 높이(Hd1)가 상기 중간 연결부(71d)의 높이(Hd2) 또는 상기 하부 연결부(61d)의 높이(Hd3)보다 크게 형성될 수 있다. 부가하여, 상기 상부 연결부(81d)의 높이(Hd1)가 상기 중간 연결부(71d)의 높이(Hd2)와 상기 하부 연결부(61d)의 높이(Hd3)를 합한 것(Hd2+Hd3)보다 크게 형성될 수 있다. 상기 상부 연결부(81d)의 최대 폭(Dd1)이 상기 바닥 연결부(66d)의 폭(Dd2)보다 크게 형성될 수 있다. 상기 중간 연결부(71d)의 상부 표면의 일부가 상기 상부 연결부(81d)와 접촉되지 않고 노출될 수 있다. 상기 중간 연결부(71d)의 측면의 하부의 일부는 상기 하부 연결부(61d)로 덮일 수 있다.
도 8e를 참조하면, 연결부(51e)는 하부 연결부(61e), 중간 연결부(71e), 중간 접착부(76e), 및 상부 연결부(81e)를 포함한다. 상기 상부 연결부(81e)와 상기 중간 접착부(76e)는 허리부(We)를 기준으로 가상적 또는 시각적으로 식별될 수 있다. 상기 상부 연결부(81e)의 최대 폭은 상기 중간 접착부(76e)의 최대 폭보다 크게 형성될 수 있다. 상기 중간 접착부(76e)의 최대 폭은 상기 허리부(We)의 폭 보다 크게 형성될 수 있다. 각 구성 요소들의 높이들은 다양하게 설정될 수 있다. 예를 들어, 도면에는 상기 상부 연결부(81e)의 높이가 가장 큰 것처럼 도시되었으나, 반드시 그러할 필요는 없다. 상기 연결부(51e)가 다층 구조물로 형성될수록, 각 구성 요소들의 상대적인 높이, 폭, 또는 크기 등은 다양하게 응용될 수 있기 때문이다.
도 8f를 참조하면, 연결부(51f)는 하부 연결부(61f) 및 범프부(91f)를 포함한다. 상기 범프부(91f)는 금속 재질로 스터드 또는 기둥 형태로 형성될 수 있다. 상기 범프부(91f)의 높이(Hf1)는 상기 하부 연결부(61f)의 높이(Hf2)보다 높게 형성될 수 있다. 상기 범프부(91f)의 측면의 하부의 일부는 상기 하부 연결부(61e)로 덮일 수 있다. 상기 하부 연결부(61e)는 구형 또는 반구형으로 형성될 수 있다. 상기 하부 연결부(61e)의 가상의 중심점은 하부 랜드(12f)의 표면보다 위 또는 아래에 위치될 수 있다. 이것은 도 8a 및 8b를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 8g를 참조하면, 연결부(51g)는 바닥 연결부(66g), 중간 연결부(76g), 및 범프부(91f)를 포함한다. 상기 범프부(91g)의 높이(Hg1)가 상기 중간 접착부(76g)의 높이(Hg2) 또는 상기 바닥 연결부(66g)의 높이(Hg3) 보다 크게 형성될 수 있다. 상기 연결부(51g)는 도 8c 내지 8f를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 8h를 참조하면, 연결부(51h)는 하부 연결부(61h), 중간 연결부(71h), 중간 접착부(76h), 및 범프부(91h)를 포함한다. 상기 범프부(91h)의 높이(Hh1)는 상기 중간 접착부(76h)의 높이(Hh2), 상기 중간 연결부(71h)의 높이(Hh3), 또는 상기 하부 연결부(61h)의 높이(Hh4)보다 크게 형성될 수 있다. 상기 중간 접착부(76h)의 높이(Hh2), 상기 중간 연결부(71h)의 높이(Hh3), 및/또는 상기 하부 연결부(61h)의 높이(Hh4)는 설계 기준(design rule)에 따라 다양하게 설정될 수 있다. 각 구성 요소들의 보다 구체적인 모양 및 설명은 도 8c 내지 8g를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 8i를 참조하면, 연결부(51i)는 상부 연결부(81i)와 하부 연결부(61i)를 구분 짓는 허리부(Wi)를 포함하고, 상기 하부 연결부(61i)는 측벽에 평탄부들(SWi)을 포함할 수 있다. 상기 평탄부들(SWi)은 상기 하부 연결부(61i)의 측벽의 일부로 형성될 수 있다. 상기 평탄부들(SWi)은 상기 하부 연결부(61i)의 하단부까지 연장될 수 있다.
도 8a 내지 8i에 도시된 상부 랜드들(17a-17h)은 도 2a 내지 2h, 3a 및/또는 3b에 보이는 상부 패키지들(105U, 205U)의 일부일 수 있고, 상기 하부 랜드들(12a-12h)은 상기 하부 패키지들(105L, 205L) 또는 하부 반도체 칩(115L, 215L)의 일부일 수 있다.
도 9a 내지 9i는 본 발명의 기술적 사상에 의한 패키지 적층 구조들의 다양한 연결부들과 비아 홀들의 모양을 개념적으로 도시한 도면들이다. 도 9a를 참조하면, 연결부(52a)는 하부 연결부(62a) 및 상부 연결부(82a)를 포함하고, 상기 상부 연결부(82a)는 상기 하부 연결부(62a)의 표면의 일부를 노출시키는 비아 홀(Va) 내에 형성될 수 있다. 상기 비아 홀(Va)의 최하단(Vla)의 폭(Dva)이 상기 하부 연결부(62a)의 최대 폭(Dla) 보다 작게 형성될 수 있다. 상기 비아 홀(Va)과 상기 허리부(Wa)의 사이에는 갭(Ga)이 형성될 수 있다.
도 9b를 참조하면, 연결부(52b)는 하부 연결부(52b) 및 상부 연결부(82b)를 포함하고, 상기 상부 연결부(82b)는 상기 하부 연결부(62b)의 표면의 대부분 또는 전부를 노출시키는 비아 홀(Vb) 내에 형성될 수 있다. 상기 하부 연결부(62b)는 측벽에 평탄부들(SWb)을 포함할 수 있다. 상기 비아 홀(Vb)의 최하단의 폭(Dvb)이 상기 하부 연결부(62b)의 최하단부의 폭(Dlb)보다 크게 형성될 수 있다. 따라서, 상기 비아 홀(Vb)과 상기 하부 연결부(62b)의 최하단 부의 사이에는 갭(Gbl)이 형성될 수 있다.
도 9c를 참조하면, 연결부(52c)는 하부 연결부(52c) 및 상부 연결부(82c)를 포함하고, 상기 상부 연결부(82c)는 상기 하부 연결부(62c)의 상부 표면의 전부를 노출시키는 비아 홀(Vc) 내에 형성될 수 있다. 상기 하부 연결부(62c)는 측벽에 평탄부들(SWc)을 포함할 수 있고, 상기 평탄부들(SWc)은 하부 표면(23c)까지 연장될 수 있다.
도 9a 내지 9c에 도시된 연결부들(52a, 52b, 52c)의 허리부들(Wa, Wb, Wc)과 상기 비아 홀들(Va, Vb, Vc)의 측벽들의 사이에는 각각 갭들(Ga, Gb, Gc)이 형성될 수 있다. 상기 비아 홀들(Va, Vb, Vc)은 상부가 넓고 하부가 좁은 형태로 측벽들이 기울어지도록 형성될 수 있다. 상기 비아 홀들(Va, Vb, Vc)의 측벽들이 기울어진 각도는 각각 다르게 설정될 수 있다. 예를 들어 10° 내지 30° 정도에서 자유롭게 설정될 수 있다. 상기 비아 홀들(Va, Vb, Vc)의 측벽들이 기울어지는 각도들은 인접한 다른 연결부들과의 간격, 피치 등을 고려하여 설정될 것이다. 상기 비아 홀들(Va, Vb, Vc)은 몰딩재들(32a, 32b, 32c)를 수직으로 관통하며 각각 하부 연결부들(62a, 62b, 62c)의 상면 및/또는 측면, 또는 하부 절연재(23a, 23b, 23c)의 표면의 일부를 노출시키도록 형성될 수 있다.
도 9d를 참조하면, 연결부(52d)는 메사형 연결부(67d) 및 상부 연결부(82d)를 포함하고, 상기 상부 연결부(82d)는 상기 메사형 연결부(67d)의 표면의 일부를 노출시키도록 형성된 비아 홀(Vd) 내에 형성될 수 있다. 상기 비아 홀(Vd)의 최하단의 폭(Dvd)이 상기 메사형 연결부(67d)의 수평 폭(Dmd)보다 크게 형성될 수 있다. 상기 메사형 연결부(67d)의 표면의 일부 상에는 갭(Gd)이 형성될 수 있다.
도 9e를 참조하면 연결부(52e)는 메사형 연결부(67e) 및 상부 연결부(82e)를 포함하고, 상기 상부 연결부(82e)는 상기 메사형 연결부(67e)의 측면의 일부를 노출시키도록 형성된 비아 홀(Ve) 내에 형성될 수 있다. 상기 비아 홀(Ve)의 최하단의 폭(Dve)이 상기 메사형 연결부(67e)의 수평 폭과 동일하게 형성될 수 있다. 상기 메사형 연결부(67e)의 측면의 일부와 상기 비아 홀(Ve)의 측벽의 사이에는 갭(Ge)이 형성될 수 있다.
도 9f를 참조하면, 상부 연결부(82f)는 메사형 연결부(67f) 및 상부 연결부(82f)를 포함하고, 상기 상부 연결부(82f)는 상기 메사형 연결부(67f)의 측면의 전부를 노출시키도록 형성된 비아 홀(Vf) 내에 형성될 수 있다. 상기 비아 홀(Vf)은 하부 연결부(62f)의 상부의 일부를 노출시킬 수도 있다. 상기 메사형 연결부(67f)의 측면의 일부와 상기 비아 홀(Vf)의 측벽의 사이에도 갭(Gf)이 형성될 수 있다.
도 9d 내지 9f에서도, 상기 비아 홀들(Vd, Ve, Vf)은 상부가 넓고 하부가 좁은 형태로 측벽들이 기울어지도록 형성될 수 있다. 상기 비아 홀들(Vd, Ve, Vf)은 몰딩재(32d, 32e, 32f)를 수직으로 관통하며 각각 상기 메사형 연결부들(67d, 67e, 67f)의 상면, 측면의 일부 또는 전부를 노출시키도록 형성될 수 있다.
도 9g를 참조하면, 연결부(52g)는 하부 연결부(62g), 메사형 연결부(67g), 중간 연결부(77g), 및 상부 연결부(82g)를 포함하고, 상기 상부 연결부(82g)는 상기 중간 연결부(77g)의 표면의 일부를 노출시키는 비아 홀(Vg) 내에 형성될 수 있다. 상기 중간 연결부(77g)의 표면의 일부와 상기 비아 홀(Vg)의 측벽 사이에도 갭(Gg)이 형성될 수 있다.
도 9h를 참조하면, 연결부(52h)는 하부 연결부(62h), 메사형 연결부(67h), 중간 연결부(77h), 및 상부 연결부(82h)를 포함하고, 상기 상부 연결부(82h)는 상기 메사형 연결부(67h)의 표면의 일부를 노출시키는 비아 홀(Vh) 내에 형성될 수 있다. 상기 비아 홀(Vh)은 상기 메사형 연결부(67h)의 측면의 일부를 더 노출시킬 수도 있다. 상기 메사형 연결부(67h)의 표면의 일부와 상기 비아 홀(Vh)의 측벽 사이에도 갭(Gh)이 형성될 수 있다.
도 9i를 참조하면, 연결부(52i)는 하부 연결부(62i), 메사형 연결부(67i), 중간 연결부(77i), 및 상부 연결부(82i)를 포함하고, 상기 상부 연결부(82i)는 상기 하부 연결부(62i)의 표면의 일부를 노출시키는 비아 홀(Vi) 내에 형성될 수 있다. 상기 하부 연결부(62i)의 표면의 일부와 상기 비아 홀(Vi)의 측벽 사이에도 갭(Gi)이 형성될 수 있다.
도 9g 내지 9i에서도, 상기 비아 홀들(Vg, Vh, Vi)은 상부가 넓고 하부가 좁은 형태로 측벽들이 기울어지도록 형성될 수 있다. 상기 비아 홀들(Vg, Vh, Vi)은 몰딩재(32g, 32h, 32i)를 수직으로 관통하며 각각 상기 중간 연결부(77h)의 표면의 일부 또는 전부, 상기 메사형 연결부(67h)의 표면의 일부 또는 전부, 상기 하부 연결부(62h)의 표면의 일부 또는 전부를 노출시키도록 형성될 수 있다. 상기 갭들(Gbl, Ga-Gi)은 에어 갭을 의미할 수 있다.
이하에서, 본 발명의 기술적 사상에 의한 다양한 실시예들에 의한 반도체 패키지들의 적층 구조를 형성하는 방법들이 설명된다. 도 10a 내지 10f는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 형성하는 방법에서, 먼저 상부 패키지를 형성하는 방법을 설명하기 위한 종 단면도들이다.
도 10a를 참조하면, 상부 랜드들(155U) 및 와이어 패드들(145)를 포함하는 상부 패키지 기판(110U)이 준비된다. 상기 상부 랜드들(155U) 및 상기 와이어 패드들(145)은 전기적으로 연결될 수 있다. 상기 상부 랜드들(155U) 및 상기 와이어 패드들(145)은 스크린 프린트 공정, 증착 공정, 부착 공정 또는 도금 공정 등을 이용하여 형성될 수 있다.
도 10b를 참조하면, 상기 상부 패키지 기판(110U) 상에 상부 반도체 칩들(115U)이 실장된다. 상기 상부 패키지 기판(110U)과 상기 상부 반도체 칩들(115U)의 사이에는 절연성 접착제가 개재될 수 있다. 상기 상부 반도체 칩들(115U)은 본딩 패드들(135)을 포함할 수 있다.
도 10c를 참조하면, 상기 본딩 패드들(135)과 상기 와이어 패드들(145)이 본딩 와이어들(140)을 통하여 서로 전기적으로 연결될 수 있다.
도 10d를 참조하면, 상기 상부 반도체 칩들(110U)을 덮는 상부 몰딩재(130U)가 형성되고 각 상부 반도체 칩들(105U) 별로 분리된다. 상기 상부 몰딩재(130U)는 에폭시 계열의 수지 또는 폴리이미드 등으로 구성될 수 있다. 상기 각 상부 반도체 칩들(105U) 별로 분리되는 것은 쏘잉 공정 또는 커팅 공정 등을 이용하여 수행될 수 있다.
도 10e를 참조하면, 상기 상부 반도체 패키지(105U)를 뒤집고, 상기 상부 랜드들(155U) 상에 상부 연결부(180)가 형성될 수 있다.
본 발명의 응용 실시예로, 도 10f를 참조하면 상기 상부 랜드들(155U) 상에 패키지 범프들(190)이 형성될 수 있다. 도 10e 또는 10f에서, 본 발명의 기술적 사상에 의한 상부 반도체 패키지(105U)가 완성될 수 있다.
도 11a 내지 11j는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 패키지들의 적층 구조를 형성하는 방법을 개념적으로 설명하기 위한 종단면도들이다. 도 11a를 참조하면, 하부 패키지 기판(110L) 상에 하부 랜드들(155L)이 형성된다. 상기 하부 랜드들(155L)은 스크린 프린팅 기술을 이용하여 형성될 수 있다. 또는, 증착 기술 부착 기술, 도금 기술 또는 잉크젯 기술 등을 이용하여 형성될 수도 있다. 이때, 칩 범프 랜드들(121)도 동시에 또는 다른 공정에서 형성될 수 있다. 즉, 상기 하부 패키지 기판(110L) 상에 상기 하부 랜드들(155L) 및 상기 칩 범프 랜드들(121)이 형성된다.
도 11b를 참조하면, 상기 하부 패키지 기판(110L) 상에 칩 범프들(120)이 형성된다. 상기 칩 범프들(120)은 스크린 프린팅 기술 공정, 잉크젯 공정 또는 솔더링 공정을 이용하여 형성될 수 있다. 상기 칩 범프들(120)은 상기 칩 범프 랜드들(121)과 각각 전기적으로 연결될 수 있다.
도 11c를 참조하면 상기 하부 랜드들(155L) 상에 하부 연결부들(160)이 형성된다. 상기 하부 연결부들(160)은 스크린 프린트 기술, 잉크젯 기술 또는 솔더링 기술 등 이용하여 형성될 수 있다. 상기 칩 범프들(120)을 형성하는 공정과 상기 하부 연결부들(160)을 형성하는 공정은 동시에 수행될 수도 있다. 즉, 상기 칩 범프들(120)과 상기 하부 연결부들(160)은 동시에 형성될 수도 있다. 도면에는 상기 칩 범프들(120)과 상기 하부 랜드들(160)이 비슷한 표면 높이를 가질 수도 있는 것처럼 도시되었으나 이것은 예시적인 것이다. 상기 하부 랜드들(160)이 상기 칩 범프들(120)보다 충분히 더 높게 형성될 수 있다. 상기 칩 범프들(120)과 상기 하부 랜드들(160)의 높이가 동일하다는 것은 두 구성 요소들이 동시에 형성된다는 의미로 이해될 수 있고, 상기 칩 범프들(120)과 상기 하부 랜드들(160)의 높이가 다르다는 것은 두 구성 요소들이 각각 다른 공정을 통하여 형성된다는 의미로 이해될 수 있다.
도 11d를 참조하면, 상기 칩 범프들(120) 상에 하부 반도체 칩들(115L)이 실장(mount)된다. 상기 하부 반도체 칩들(115L)은 플립 칩 설계를 가질 수 있으며 로직 소자일 수 있다. 상기 하부 연결부들(160)을 형성하는 공정과 상기 하부 반도체 칩들(115L)을 실장하는 공정의 순서는 바뀔 수 있다. 예를 들어, 상기 하부 연결부들(160)이 스크린 프린팅 기술 등을 이용하여 형성될 경우, 상기 하부 반도체 칩들(115L)을 실장하는 공정보다 먼저 수행될 수 있다. 그러나, 상기 하부 연결부들(160)이 솔더링 기술 등을 이용하여 형성될 경우, 상기 하부 반도체 칩들(115L)이 실장된 이후에 수행될 수도 있다.
도 11e를 참조하면, 상기 하부 반도체 칩들(115L) 상에 몰딩 제어 필름(135)이 형성된다. 상기 몰딩 제어 필름(135)은 상기 하부 반도체 칩들(115L)의 상부 표면에 밀착되도록 형성될 수 있다. 상기 몰딩 제어 필름(135)은 상기 하부 패키지 기판(110L)과의 사이에 공간을 확보할 수 있다. 부가하여, 상기 몰딩 제어 필름은 상기 하부 연결부들(160)의 표면과의 사이에도 공간을 확보할 수 있다. 상기 몰딩 제어 필름은 셀룰로오스, 아세테이트, 폴리 비닐, 폴리 우레탄 또는 그 이외의 다양한 재질의 테이프일 수 있다.
도 11f를 참조하면, 상기 하부 패키지 기판(110L)과의 사이의 공간에 하부 몰딩재(130L)가 필링(filling)된다. 상기 하부 몰딩재(130L)는 상기 하부 연결부들(160)을 덮고, 상기 하부 반도체 칩(115L)의 측면을 감싸며 및 상기 몰딩 제어 필름(135)의 하부 영역을 채우며 형성될 수 있다. 상기 하부 몰딩재(130L)은 상기 칩 범프들(120)의 주위에만 형성될 수도 있다. 다른 말로, 상기 하부 패키지 기판(110L)과 상기 하부 반도체 칩들(115L)의 사이에만 필링될 수도 있다. 즉, 상기 하부 반도체 칩들(115L)의 측면은 공기 중에 노출될 수도 있다. 이 경우, 상기 하부 몰딩재(130L)는 절연성 접착제일 수 있다. 또는, 상기 하부 반도체 칩들(115L)의 아래쪽 측면은 상기 몰딩재에 감싸일 수 있고, 상기 하부 반도체 칩들(115L)의 위쪽 측면은 공기 중에 노출될 수 있다. 이때, 상기 몰딩재(130L)은 상기 하부 연결부들(160)의 표면을 덮을 수 있다. 다른 말로, 상기 몰딩재(130L)는 상기 하부 패키지 기판(110L)과의 사이의 공간에 반쯤 필링될 수 있다.
도 11g를 참조하면, 상기 몰딩 제어 필름이 제거되고, 상기 하부 연결부들(160)의 표면을 노출시키는 레이저 드릴링 공정이 수행된다. 상기 레이저 드릴링 공정은 상기 하부 몰딩재(130L)를 선택적으로 제거하는 공정이며, 상기 하부 연결부들(160)의 표면의 전부 또는 일부를 노출시키는 오프닝들(O)을 형성하는 공정일 수 있다. 상기 하부 패키지 기판(110L)의 표면으로부터 상기 하부 연결부들(160)의 최상부 표면까지의 높이보다, 상기 하부 연결부들(160)의 최상부 표면으로부터 상기 몰딩재(130L)의 상부 표면까지의 높이가 더 크게 형성될 수 있다. 또는, 상기 하부 연결부들(160)의 체적보다 상기 오프닝들(O)의 공간이 더 크게 형성될 수 있다. 상기 오프닝들(O)을 비아 홀로 간주하면, 상기 비아 홀의 내부 공간이 상기 하부 연결부들(160)의 체적보다 더 크게 형성될 수 있다. 상기 크다는 의미는, 수직 높이, 수평 최대 폭, 또는 최대 지름 중 어느 하나를 의미할 수 있다.
도 11h를 참조하면, 상기 하부 패키지 기판(110L)의 아랫면에 솔더 볼들(125)이 형성된다. 상기 솔더 볼들(125)은 상기 칩 범프들(120)과 전기적으로 연결될 수 있다. 상기 솔더 볼들(125)은 솔더링 공정을 통해 형성될 수 있다. 상기 레이저 드릴링 공정과 상기 솔더 볼들(125)을 형성하는 공정의 순서는 바뀔 수 있다.
도 11i를 참조하면, 상기 하부 패키지 기판(110L) 및 상기 몰딩재(130L) 등이 각각 단일 하부 패키지(105L)로 분리된다. 상기 분리 공정은 쏘잉 공정, 드릴링 공정, 커팅 공정 등이 이용될 수 있다.
도 11j를 참조하면, 도 10e를 참조하여 도시된 상부 반도체 패키지(105U)의 상기 상부 연결부들(180)이 용기(t) 내의 솔더 용제(F, flux) 내에 담가 진다(dipped). 이 공정에서, 도면의 좌우 끝에서 보이듯이, 상기 용기(t)의 상면과 상기 상부 패키지 기판(110U)의 표면이 서로 맞닿거나 맞닿을 정도로 근접될 수 있다. 상기 용기(t)의 상면은 상기 상부 연결부들(180)이 플럭스에 담가지는 깊이를 결정하는 역할을 수행할 수 있다. 이때, 상기 상부 연결부들(180)이 충분히 클 경우, 상기 상부 연결부들(180)이 상기 용제(F) 내에 충분히 담그어질 수 있다. 또한, 상기 상부 연결부(180)가 크게 형성될수록, 상기 솔더 용제에 담가 지는 상기 상부 연결부들(180)의 표면적들이 평균화될 것이고, 그 표면적들은 상기 하부 연결부(160)와 물리적, 전기적으로 연결되기에 보다 적합할 것이기 때문이다. 상기 상부 연결부(180)의 크기 또는 표면적이라는 의미는 보다 구체적으로 상기 상부 연결부들(180)이 상기 상부 패키지 기판(110U)의 표면으로부터 돌출된 높이를 의미할 수 있다. 본 발명의 기술적 사상에 의하면, 상기 상부 연결부들(180)이 보다 크게 형성되는 것이 권장된다. 따라서, 본 발명의 기술적 사상은 물리적 및 전기적으로 보다 안정적인 연결 구조를 제공할 수 있다. 또한, 예를 들어, 상기 상부 패키지 기판(110U)이 미세하게 또는 눈에 띄게 휘어진(warped) 모양일 수 있다. 상기 상부 패키지 기판(110U)은 이상적으로는 평평해야 하나, 사실상 완전히 평탄하게 형성되기 어렵다. 이 경우, 상기 상부 연결부들(180)이 충분히 크게 형성되지 못하면, 플럭스 내에 담가지지 못하는 상기 상부 연결부들(180)이 발생할 수 있고, 또는 상기 상부 패키지 기판(110U)의 표면에 플럭스가 묻을 수도 있다. 그러므로, 본 발명의 기술적 사상에 따라, 상기 상부 연결부(180)가 충분히 크게 형성될 경우, 상기 상부 패키지 기판(110U)이 휘어짐에 따른 공정의 불안 요소가 충분히 해소될 수 있다.
도 11k를 참조하면, 상기 상부 반도체 패키지(105U)와 상기 하부 반도체 패키지(105L)가 적층된다. 상기 상부 연결부들(180)의 표면에는 용제(F)가 충분히 묻은 상태이나, 도면이 복잡해지는 것을 피하기 위하여 생략되었다. 이 공정에서 상기 하부 연결부들(160)과 상기 상부 연결부들(180)이 상기 오프닝들(O) 내에서 가열 및/또는 압착되어 물리적/전기적으로 결합 및/또는 연결될 수 있다. 이 공정에서, 상기 하부 연결부들(160) 및 상기 상부 연결부들(180)이 결합 및/또는 연결된 모양은 본 명세서에서 이미 다양하게 설명되었다. 상기 결합된다는 것은 일체화된다는 것으로 이해될 수도 있다.
도 11l을 참조하면, 도 10f를 참조하여 도시된 상부 반도체 패키지(105U)의 상기 패키지 범프들(190)이 솔더 용제(F) 내에 담가 진다. 도 11i 및 그 설명들을 참조하여 보다 상세하게 이해될 수 있다. 이후의 공정은 도 11k를 참조하여 보다 상세하게 이해될 수 있다. 부가하여, 칩 연결부들을 포함하는 반도체 패키지 적층 구조들을 형성하는 방법들은 이상에서 설명된 반도체 패키지 적층 구조들을 형성하는 방법들을 참조하여 충분히 이해될 수 있을 것이다. 한편, 솔더링 공정에서, 솔더 물질은 표면 장력 때문에 구형으로 형성되려는 경향이 있다. 따라서, 본 명세서에서 구형 또는 반구형이라고 설명되거나, 도면에 구형 또는 반구형으로 도시될 경우, 그 구성 요소는 솔더링 공정을 이용하여 형성될 수 있다는 의미로 이해될 수 있다. 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 각 구성 요소들은 실제 모양과 다르게 설명되거나 도시될 수 있다. 이외에, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 연구원은 상기 하부 연결부(160) 및 상기 상부 연결부(180)가 본 명세서에 첨부된 도면들 및 그 설명들로부터 다양한 모양으로 응용될 수 있다는 것을 충분히 예상할 수 있을 것이다.
도 12a 및 12b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들의 적층 구조를 포함하는 반도체 모듈들을 개념적으로 도시한 도면들이다. 도 12a 및 12b를 참조하면, 반도체 모듈들(500a, 500b)은 모듈 보드(510a, 510b), 상기 모듈 보드(510a, 510b) 상에 실장된 다수 개의 반도체 소자들(520)을 포함하고, 상기 다수 개의 반도체 소자들(520) 중 적어도 하나는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조들 중 하나를 포함한다. 상기 모듈 보드(510a, 510b)는 PCB일 수 있다. 상기 반도체 모듈(500a, 500b)은 상기 모듈 보드(510a, 510b)의 이 측면에 형성된 다수 개의 컨택 터미널들(530)을 포함할 수 있다. 상기 컨택 터미널들(530)은 상기 반도체 소자들(500a, 500b)과 각각 전기적으로 연결될 수 있다.
도 13은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들의 적층 구조를 포함하는 전자 시스템을 개념적으로 도시한 도면이다. 도 13을 참조하면, 전자 시스템(600)은 제어부(610, control unit), 입력부(620, input unit), 출력부(630, output unit), 및 저장부(640, storage unit)를 포함할 수 있다. 상기 제어부(610)는 상기 전자 시스템(600) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(610)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상에 의한 상기 반도체 모듈(500)을 포함할 수 있다. 또, 상기 제어부(610)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 포함할 수 있다. 상기 입력부(620)는 상기 제어부(610)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(620)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(620)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 포함할 수 있다. 상기 출력부(630)는 상기 제어부(610)로부터 전기적 명령 신호를 받아 상기 전자 시스템(600)이 처리한 결과를 출력할 수 있다. 상기 출력부(630)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(630)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 포함할 수 있다. 상기 저장부(640)는 상기 제어부(610)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(640)는 상기 제어부(610)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(640)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(640)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 포함할 수 있다. 상기 통신부(650)는 상기 제어부(610)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(650)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(650)는 본 발명의 기술적 사상에 의한 반도체 패키지들의 적층 구조를 포함할 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 소자일 수 있다.
그 외, 도면에 참조 부호가 표시되지 않았거나, 참조 부호만 표시된 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개념적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100, 200, 300: 반도체 패키지들의 적층 구조
105, 205, 305: 반도체 패키지
110, 210, 310: 패키지 기판
115, 215, 315: 반도체 칩
120, 220, 320: 칩 범프
121: 칩 범프 랜드
125, 225, 325: 솔더 볼
130, 230, 330: 몰딩재
135, 235, 335: 본딩 패드
140, 240, 340: 본딩 와이어
145, 245, 345: 와이어 패드
150, 250, 350: 패키지간 연결부
155, 255, 355: 상부 및 하부 랜드
160, 260, 360: 하부 연결부
165: 바닥 연결부 170: 중간 연결부
175: 중간 접착부 180: 상부 연결부
190: 패키지 범프 279: 재배선 구조
280: TSV 281: 칩 연결부
500: 반도체 모듈 510: 모듈 보드
520: 반도체 패키지 530: 컨택 터미널
600: 전자 시스템 610: 제어부
620: 입력부 630: 출력부
640: 저장부 650: 통신부

Claims (10)

  1. 하부 패키지 기판, 및
    상기 하부 패키지 기판의 상부 표면에 배치된 하부 반도체 칩을 포함하는 하부 반도체 패키지;
    상부 패키지 기판, 및
    상기 상부 패키지 기판의 상부 표면에 배치된 상부 반도체 칩을 포함하는 상부 반도체 패키지; 및
    상기 하부 패키지 기판과 상기 상부 패키지 기판을 연결하는 패키지간 연결부를 포함하고,
    상기 하부 반도체 패키지는,
    상기 하부 반도체 칩의 측면을 감싸고 상기 하부 반도체 칩의 상부 표면을 노출시키는 하부 몰딩재를 포함하고,
    상기 패키지간 연결부는,
    상기 하부 패키지 기판의 상부 표면 상에 형성된 제1 수직 높이를 가진 하부 연결부; 및
    상기 상부 패키지 기판의 하부 표면 상에 형성되고, 상기 제1 수직 높이보다 큰 제2 수직 높이를 가진 상부 연결부를 포함하며,
    상기 하부 몰딩재가 상기 상부 연결부의 측벽 일부분을 둘러싸는 반도체 패키지들의 적층 구조.
  2. 제1항에 있어서,
    상기 패키지간 연결부는,
    상기 하부 연결부와 상기 상부 연결부의 경계부인 허리부를 포함하며,
    상기 제1 수직 높이는 상기 하부 패키지 기판의 상부 표면으로부터 상기 허리부까지의 거리이고, 및
    상기 제2 수직 높이는 상기 상부 패키지 기판의 하부 표면으로부터 상기 허리부까지의 거리인 반도체 패키지들의 적층 구조.
  3. 제1항에 있어서,
    상기 하부 연결부는 제1 수평 최대 폭을 가지며, 상기 상부 연결부는 상기 제1 수평 최대 폭보다 더 큰 제2 수평 최대 폭을 갖는 반도체 패키지들의 적층 구조.
  4. 제1항에 있어서,
    상기 상부 연결부의 반경 또는 곡률이 상기 하부 연결부의 반경 또는 곡률보다 더 큰 반도체 패키지들의 적층 구조.
  5. 제1항에 있어서,
    상기 하부 연결부는 구형 또는 반구형 모양이고, 측벽에 평탄한 부분을 포함하는 반도체 패키지들의 적층 구조.
  6. 제1항에 있어서,
    상기 하부 몰딩재는 상기 상부 연결부의 측벽과 직접 접촉하며, 상기 하부 몰딩재의 상면이 상기 하부 연결부의 상면보다 높은 레벨에 위치하는 반도체 패키지들의 적층 구조.
  7. 제1항에 있어서,
    상기 상부 반도체 칩이 상기 하부 반도체 칩 보다 수평 폭이 넓은 반도체 패키지들의 적층 구조.
  8. 제1항에 있어서,
    상기 하부 반도체 칩의 상부 표면에, 상기 하부 반도체 칩의 상부 표면 상에 형성된 제1 전도부들과 상기 상부 패키지 기판의 하부 표면 상에 형성된 제2 전도부들을 전기적으로 연결하는 칩 연결부들을 더 포함하는 반도체 패키지들의 적층 구조.
  9. 제1항에 있어서,
    상기 하부 연결부는 메사형 모양인 반도체 패키지들의 적층 구조.
  10. 삭제
KR1020100052827A 2009-12-17 2010-06-04 반도체 패키지들, 그들의 적층 구조와 그 제조 방법들 KR101685652B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
US12/910,415 US8508954B2 (en) 2009-12-17 2010-10-22 Systems employing a stacked semiconductor package
CN2010105942754A CN102104035A (zh) 2009-12-17 2010-12-17 堆叠半导体封装及其制造方法以及包括该封装的系统
US13/934,942 US9042115B2 (en) 2009-12-17 2013-07-03 Stacked semiconductor packages
US14/693,352 US20150228627A1 (en) 2009-12-17 2015-04-22 Stacked semiconductor packages, methods for fabricating the same, and /or systems employing the same
US15/241,452 US9978721B2 (en) 2009-12-17 2016-08-19 Apparatus for stacked semiconductor packages and methods of fabricating the same
US15/971,600 US10403606B2 (en) 2009-12-17 2018-05-04 Method of fabricating a semiconductor package
US16/448,392 US10593652B2 (en) 2009-12-17 2019-06-21 Stacked semiconductor packages

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20090126345 2009-12-17
KR1020090126345 2009-12-17

Publications (2)

Publication Number Publication Date
KR20110069681A KR20110069681A (ko) 2011-06-23
KR101685652B1 true KR101685652B1 (ko) 2016-12-13

Family

ID=44401462

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100052827A KR101685652B1 (ko) 2009-12-17 2010-06-04 반도체 패키지들, 그들의 적층 구조와 그 제조 방법들

Country Status (1)

Country Link
KR (1) KR101685652B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9030022B2 (en) * 2011-10-24 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packages and methods for forming the same
KR101867955B1 (ko) * 2012-04-13 2018-06-15 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214509A (ja) * 2003-01-07 2004-07-29 Toshiba Corp 半導体装置およびそのアセンブリ方法
US20080076208A1 (en) * 2006-09-27 2008-03-27 Yen-Yi Wu Method of making a semiconductor package and method of making a semiconductor device
US20080157328A1 (en) * 2006-12-27 2008-07-03 Nec Electronics Corporation Semiconductor device and method for manufacturing same

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800478B1 (ko) * 2006-07-18 2008-02-04 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004214509A (ja) * 2003-01-07 2004-07-29 Toshiba Corp 半導体装置およびそのアセンブリ方法
US20080076208A1 (en) * 2006-09-27 2008-03-27 Yen-Yi Wu Method of making a semiconductor package and method of making a semiconductor device
US20080157328A1 (en) * 2006-12-27 2008-07-03 Nec Electronics Corporation Semiconductor device and method for manufacturing same

Also Published As

Publication number Publication date
KR20110069681A (ko) 2011-06-23

Similar Documents

Publication Publication Date Title
US10593652B2 (en) Stacked semiconductor packages
JP4467318B2 (ja) 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
US8823172B2 (en) Semiconductor package and method for fabricating the same
US8399992B2 (en) Package-on-package type semiconductor package
KR101719630B1 (ko) 반도체 패키지 및 그를 포함하는 패키지 온 패키지
EP2311088B1 (en) Through silicon via bridge interconnect
KR102229202B1 (ko) 트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법
US20060289972A1 (en) Semiconductor device
US10002853B2 (en) Stacked semiconductor package having a support and method for fabricating the same
US10141255B2 (en) Circuit boards and semiconductor packages including the same
JP2013162128A (ja) パッケージ−オン−パッケージタイプの半導体パッケージ及びその製造方法
KR20160004065A (ko) 반도체 패키지 및 이의 제조방법
EP2482311A2 (en) Semiconductor device, method of manufacturing semiconductor device, and electronic device
KR101685652B1 (ko) 반도체 패키지들, 그들의 적층 구조와 그 제조 방법들
CN104465580B (zh) 半导体封装
KR100950759B1 (ko) 스택 패키지
CN116364665A (zh) 具有改善的散热特性的半导体封装
US20240153919A1 (en) Semiconductor package
CN115497901B (zh) 改善凸点开裂失效的高密度封装装置和方法
KR20240010150A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant