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KR101676810B1 - 반도체 소자, 이를 포함하는 디스플레이 드라이버 집적 회로 및 디스플레이 장치 - Google Patents

반도체 소자, 이를 포함하는 디스플레이 드라이버 집적 회로 및 디스플레이 장치 Download PDF

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KR101676810B1
KR101676810B1 KR1020140149330A KR20140149330A KR101676810B1 KR 101676810 B1 KR101676810 B1 KR 101676810B1 KR 1020140149330 A KR1020140149330 A KR 1020140149330A KR 20140149330 A KR20140149330 A KR 20140149330A KR 101676810 B1 KR101676810 B1 KR 101676810B1
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KR
South Korea
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wiring
wirings
contact plug
semiconductor device
level
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김명수
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삼성전자주식회사
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Publication date
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Abstract

본 발명의 기술적 사상에 따른 반도체 소자, 이를 포함하는 디스플레이 드라이버 집적 회로 및 디스플레이 장치는 기판 상에 서로 이격되어 연장되는 제1 배선 및 제2 배선과, 상기 제1 배선 및 상기 제2 배선이 형성되는 레벨보다 높은 제1 레벨에서 제1 평면상에 연장되는 제3 배선과, 상기 제1 레벨보다 높은 제2 레벨에서 제2 평면상에 연장되는 제4 배선과, 상기 제1 배선과 상기 제3 배선을 연결시키는 제1 콘택 플러그와, 상기 제2 배선의 상면에 연결되는 제2 콘택 플러그와, 상기 제2 콘택 플러그의 상면과 연결되고 상기 제4 배선의 하면에 연결되는 제3 콘택 플러그를 포함하는 적층 콘택 플러그(Stacked contact plug)를 포함할 수 있다.

Description

반도체 소자, 이를 포함하는 디스플레이 드라이버 집적 회로 및 디스플레이 장치 {Semiconductor device and display driver IC including the same and display device including the same}
본 발명의 기술적 사상은 반도체 소자, 이를 포함하는 디스플레이 드라이버 집적 회로 및 디스플레이 장치에 관한 것으로, 특히 배선 구조를 포함하는 반도체 소자, 이를 포함하는 디스플레이 드라이버 집적 회로 및 디스플레이 장치에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 이에 따라 고도로 스케일링(scaling)된 반도체 소자에서 복수의 배선 라인과 이들 사이에 개재되는 복수의 콘택 플러그와의 사이의 이격 거리는 점차 감소할 수 있다. 그러나 공정상의 어려움으로 상기 배선 사이는 일정 범위 이상의 간격이 필요하여 배선수가 증가할수록 소자 자체의 소형화가 어려울 수 있다. 또한 소자의 소형화를 위해 배선의 너비를 감소시키는 것은 배선 저항을 증가시켜 소자의 성능을 떨어뜨릴 수 있다. 따라서, 이와 같은 문제를 해결할 수 있는 구조를 가지는 반도체 소자가 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적도를 증대할 수 있는 배선 레이아웃을 가지는 반도체 소자를 제공하는 것이다. 또한, 디스플레이 드라이버 집적 회로에 집적도를 증대한 배선 레이아웃을 적용하여 부피가 감소하고 고성능화된 디스플레이 드라이버 집적 회로 및 디스플레이 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자, 이를 포함하는 디스플레이 드라이버 집적 회로 및 디스플레이 장치를 제공한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는, 기판 상에 서로 이격되어 연장되는 제1 배선 및 제2 배선과, 상기 제1 배선 및 상기 제2 배선이 형성되는 레벨보다 높은 제1 레벨에서 제1 평면상에 연장되는 제3 배선과, 상기 제1 레벨보다 높은 제2 레벨에서 제2 평면상에 연장되는 제4 배선과, 상기 제1 배선과 상기 제3 배선을 연결시키는 제1 콘택 플러그와, 상기 제2 배선에 연결되는 제2 콘택 플러그와, 상기 제2 콘택 플러그와 연결되고 상기 제4 배선에 연결되는 제3 콘택 플러그를 포함하는 적층 콘택 플러그(Stacked contact plug)를 포함하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제2 콘택 플러그의 제1 너비는 상기 제3 콘택 플러그의 제2 너비보다 넓은 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 제3 배선 및 상기 제4 배선의 너비는 상기 제1 배선 및 상기 제2 배선의 너비보다 넓은 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제3 배선의 일부는 상기 기판과 수직한 방향으로 상기 제4 배선의 일부와 오버랩되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 평면상에 연장되는 상기 제3 배선의 너비는 일정하지 않을 수 있고, 상기 적층 콘택 플러그와 인접하는 영역에서의 상기 제3 배선의 제1 너비는 상기 적층 콘택 플러그와 인접하지 않는 영역에서의 상기 제3 배선의 제2 너비보다 작은 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제3 배선 및 상기 제4 배선은 각각 복수개이고, 상기 복수의 제3 배선 및 상기 복수의 제4 배선은 서로 번갈아 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 적층 콘택 플러그는 인접하는 상기 복수의 제3 배선들 사이에 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 적층 콘택 플러그의 좌측으로 인접하는 상기 제3 배선과 상기 적층 콘택 플러그 사이의 제1 간격은, 상기 적층 콘택 플러그와 우측으로 인접하는 상기 제3 배선과 상기 적층 콘택 플러그 사이의 제2 간격은 실질적으로 동일한 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 적층 콘택 플러그와 인접하는 영역에서의 상기 제3 배선과 상기 적층 콘택 플러그 사이의 수평 방향으로의 제1 간격은, 상기 적층 콘택 플러그와 인접하지 않는 영역에서의 상기 제3 배선들 사이의 수평 방향으로의 제2 간격과 실질적으로 동일한 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 하나의 상기 제1 배선과 하나의 상기 제3 배선을 연결시키는 제1 콘택 플러그는 복수개인 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 하나의 상기 제2 배선과 하나의 상기 제4 배선을 연결시키는 적층 콘택 플러그는 복수개인 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은 평행하게 연장되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 배선 및 상기 제2 배선은 제1 방향으로 평행하게 연장되고, 상기 제3 배선 및 상기 제4 배선은 상기 제1 방향과 수직인 제2 방향으로 평행하게 연장되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 하나의 상기 제1 배선 및 하나의 상기 제3 배선을 연결시키는 제1 콘택 플러그는 복수개이고, 상기 복수의 제1 콘택 플러그는 상기 제1 방향으로 나란히 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제1 콘택 플러그의 제1 높이와 상기 제2 콘택 플러그의 제2 높이는 실질적으로 동일한 것으로 특징으로 하는 반도체 소자일 수 있다.
일부 실시예들에서, 상기 제3 배선 및 상기 제4 배선은 서로 다른 복수의 금속 물질들의 적층 구조로 이루어진 것을 특징으로 하는 소자일 수 있다.
일부 실시예들에서, 상기 제1 배선과 상기 제2 배선은 동일한 레벨에 형성되는 것을 특징으로 하는 반도체 소자일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 디스플레이 드라이버 집적 회로는, 복수의 감마 전압들을 형성되는 감마 회로; 및 상기 감마 회로로부터 복수의 제3 배선들 및 복수의 제4 배선들을 통하여 제공받은 상기 복수의 감마 전압들 중 어느 하나를 선택하여 출력하는 복수의 디코더들을 포함하는 소스 드라이버를 포함하고, 상기 복수의 제3 배선들은, 기판 상의 제1 레벨에서 연장되고, 상기 제1 레벨보다 낮은 레벨에 형성된 복수의 제1 배선들과 복수의 제1 콘택 플러그들에 의해 각각 연결되고, 상기 복수의 제4 배선들은, 상기 복수의 제3 배선들과 번갈아 배치되면서, 상기 제1 레벨보다 높은 제2 레벨에서 연장되고, 상기 복수의 제4 배선들에 각각 연결되는 복수의 제2 콘택 플러그들과 상기 복수의 제2 콘택 플러그들에 연결되는 제3 콘택 플러그들을 포함하는 적층 콘택 플러그에 의해 상기 제1 레벨보다 낮은 레벨에 형성되는 복수의 제2 배선들과 각각 연결되는 디스플레이 드라이버 집적 회로일 수 있다.
일부 실시예들에서, 상기 복수의 제3 배선들 및 상기 복수의 제4 배선들은 각각 서로 다른 전압들이 인가되는 것을 특징으로 하는 디스플레이 드라이버 집적 회로일 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 디스플레이 장치는, 감마 회로로부터 복수의 제3 배선들 및 복수의 제4 배선들을 통하여 제공받은 복수의 감마 전압들 중 어느 하나를 선택하여 출력하는 소스 드라이버를 포함하는 디스플레이 드라이버 집적 회로와, 상기 디스플레이 드라이버 집적 회로를 제어하는 애플리케이션 프로세서와, 상기 디스플레이 드라이버 집적 회로로부터 출력된 감마 전압에 상응하는 신호들을 이용하여 화상을 출력하는 디스플레이 패널을 포함하고, 상기 복수의 제3 배선들은 기판 상의 제1 레벨에서 연장되고, 상기 복수의 제4 배선들은 상기 복수의 제3 배선들과 번갈아 배치되면서, 상기 제1 레벨보다 높은 제2 레벨에서 연장되고, 상기 복수의 제3 배선들은, 복수의 제1 콘택 플러그들에 의해 상기 제1 레벨보다 낮은 레벨에 형성된 복수의 제1 배선들과 각각 연결되고, 상기 복수의 제4 배선들은, 상기 복수의 제4 배선들에 각각 연결되는 복수의 제2 콘택 플러그들과 상기 복수의 제2 콘택 플러그들에 연결되는 제3 콘택 플러그들을 포함하는 적층 콘택 플러그에 의해 상기 제1 레벨보다 낮은 레벨에 형성되는 복수의 제2 배선들과 각각 연결되는 디스플레이 장치일 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자, 이를 포함하는 디스플레이 드라이버 집적 회로 및 디스플레이 장치에서는, 적층 비아에 연결된 배선을 도입하여 집적도를 증대 또는 극대화할 수 있는 배선 레이아웃을 구현함으로써 칩 사이즈를 감소시킬 수 있다. 또한 배선의 너비를 증가시킬 수 있어 배선 저항을 효과적으로 낮출 수 있다.
도 1a은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 평면 평면 레이아웃이다.
도 1b는 본 발명의 기술적 사상에 의한 실시예들에 따른 도 1a의 반도체 소자의 일부 구성의 단면도이다.
도 2a은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 평면 레이아웃이다.
도 2b 및 도 2c는 본 발명의 기술적 사상에 의한 실시예들에 따른 도 2a의 반도체 소자의 일부 구성의 단면도이다.
도 3a은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 평면 레이아웃이다.
도 3b 및 도 3c는 본 발명의 기술적 사상에 의한 실시예들에 따른 도 3a의 반도체 소자의 일부 구성의 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 평면 레이아웃이다.
도 5a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 평면 레이아웃이다.
도 5b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 평면 레이아웃이다.
도 6a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 평면 레이아웃이다.
도 6b는 본 발명의 기술적 사상에 의한 실시예들에 따른 도 6a의 반도체 소자의 일부 구성의 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 평면 레이아웃이다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 디스플레이 드라이버 집적 회로를 개략적으로 도시한 것이다.
도 10는 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 장치의 개략적인 블록도를 도시한 것이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 장치가 탑재되는 다양한 전자 제품의 응용 예를 도시한 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 개략적인 평면 평면 레이아웃이다.
도 1a를 참조하면, 기판(도시 생략) 상의 제1 배선(11a) 및 제2 배선(11b)은 동일한 방향으로 연장될 수 있으며, 서로 번갈아 형성될 수 있다. 상기 제1 배선(11a)은 제1 콘택 플러그(13a)에 의해 제3 배선(15-1)에 연결될 수 있다. 상기 제2 배선(11b)은, 상기 제2 배선(11b)의 상면에 연결되는 제2 콘택 플러그(13b)와 상기 제2 콘택 플러그(13b)의 상면에 연결되는 제3 콘택 플러그(17)를 포함하는 적층 콘택 플러그(Stacked contact plug)(SC)에 의해 제4 배선(19)과 연결될 수 있다.
상기 제1 배선(11a), 상기 제2 배선(11b), 상기 제3 배선(15-1) 및 상기 제4 배선(19)은 평행하게 연장될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 배선(11a) 및 상기 제2 배선(11b)은 제1 방향으로 연장되고, 상기 제3 배선(15-1) 및 상기 제4 배선(19)는 상기 제1 방향과 다른 제2 방향으로 연장될 수 있다. 일부 실시예들에서, 상기 제1 방향은 상기 제2 방향과 수직일 수 있다. 이에 대해서는 도 6a를 참조하여 후술하도록 한다.
상기 제1 배선(11a)과 상기 제2 배선(11b)은 각각 제1 콘택 플러그(13a) 및 상기 스택 콘택 플러그에 연결되는 차이가 있으므로 설명의 편의를 위해 부재 번호를 구별해 설명하도록 한다. 그러나 상기 제1 배선(11a)과 상기 제2 배선(11b)은 구조상의 차이가 있는 것은 아니고 실질적으로 서로 유사한 구조를 가질 수 있다.
도 1b는 본 발명의 기술적 사상에 의한 실시예들에 따른 도 1a의 반도체 소자(100)의 일부 구성의 단면도이다. 도 1b는 도 1a의 반도체 소자(100)의 A1-A1'선, A2-A2'선, A3-A3'선, A4-A4'선, 및 A5-A5'선의 단면도들을 연속적으로 도시하고, 상기 구성들과 동일한 레벨에 형성되는 주변 배선 구조를 도시한 것이다.
도 1b를 참조하면, 반도체 소자(100)는 기판(20)상에 서로 이격되어 연장되는 제1 배선(11a) 및 제2 배선(11b)과, 상기 제1 배선(11a) 및 상기 제2 배선(11b)이 형성되는 레벨보다 높은 제1 레벨에서 제1 평면상에 연장되는 제3 배선(15-1)과, 상기 제1 레벨보다 높은 제2 레벨에서 제2 평면상에 연장되는 제4 배선(19)을 포함한다. 그리고 상기 제1 배선(11a)과 상기 제3 배선(15-1)을 연결시키는 제1 콘택 플러그(13a)와, 상기 제2 배선(11b)의 상면에 연결되는 제2 콘택 플러그(13b)와 상기 제2 콘택 플러그(13b)의 상면과 연결되고 상기 제4 배선(19)의 하면에 연결되는 제3 콘택 플러그(17)를 포함하는 적층 콘택 플러그(SC)를 포함할 수 있다.
상기 제1 평면 및 상기 제2 평면은 각각 상기 기판(20) 상에서 상기 기판(20)의 주면 연장 방향과 평행하게 연장되는 면일 수 있다. 상기 제1 콘택 플러그(13a), 상기 제2 콘택 플러그(13b), 및 제3 콘택 플러그(17)는 상기 제1 평면 및 상기 제2 평면에 수직할 수 있다.
상기 제1 배선(11a) 및 상기 제2 배선(11b)은 상기 기판(20) 상에 형성된 제1 절연층(21)에 의해 한정될 수 있다. 상기 제1 배선(11a) 및 상기 제2 배선(11b)은 각각 복수개이고, 상기 복수의 제1 배선(11a) 및 상기 복수의 제2 배선(11b)은 서로 번갈아 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정된 것은 아니다. 상기 제1 배선(11a) 및 상기 제2 배선(11b)은 기판으로부터 동일한 레벨에서 각각 형성된 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 배선(11a) 및 상기 제2 배선(11b)은 기판 상의 서로 다른 레벨에서 각각 형성될 수 있다. 상기 제1 배선(11a)의 너비(BMW1)와 상기 제2 배선(11b)의 너비(BMW2)는 실질적으로 동일할 수 있으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 반도체 소자(100)는 A1-A1'선, A2-A2'선, A3-A3'선, A4-A4'선, 및 A5-A5'선의 단면도들에 의해 도시되는 배선 구조 외에 주변 배선 구조를 더 포함할 수 있다. 상기 주변 배선 구조에 포함되는 제1 주변 배선(31)은 상기 베이스 배선(11)과 동일한 레벨에 형성되고, 상기 제1 절연층(21)에 의해 한정될 수 있다. 상기 제1 주변 배선(31)상에 형성되는 제4 콘택 플러그(33)는 상기 제1,2 콘택 플러그(13)와 동일한 레벨에 형성되고, 상기 제2 절연층(23)을 관통하여 형성될 수 있다. 상기 제4 콘택 플러그(33)상에 형성되는 제2 주변 배선(35)은 상기 제3 배선(15-1)과 동일한 레벨에 형성되고, 상기 제3 절연층(25)에 의해 한정될 수 있다. 상기 제2 주변 배선(35)상에 형성되는 제5 콘택 플러그(37)는 상기 제3 콘택 플러그(17)를 형성하는 공정에 의해 동시에 형성될 수 있고, 상기 제4 절연층(27)을 관통하여 형성될 수 있다. 제3 주변 배선(39)은 상기 제5 콘택 플러그(37)과 연결되도록 형성될 수 있다. 상기 주변 배선 구조는 본 발명의 기술적 사상에 따른 특징적인 배선 구조를 포함하는 반도체 소자가 다른 주변 배선 구조를 포함할 수 있음을 예시한 것으로서, 반도체 소자(100)에 포함될 수 있는 주변 배선 구조는 도시된 바에 한정하지 않는다.
상기 제1 배선(11a) 및 상기 제2 배선(11b)은 일정한 이격 거리(BMS)를 유지할 수 있다. 이것은 배선을 형성하는 공정이나 실제 배선의 구동에 있어서 불량을 방지하기 위한 것이다. 상기 이격 거리(BMS)는 공정 조건 및 능력에 따라 조정될 수 있다.
제1 콘택 플러그(13a)는 제2 절연층(23)을 관통하여 상기 제1 배선(11a)과 상기 제3 배선(15-1)을 상호 연결할 수 있다.
제3 배선(15-1)은 제3 절연층(25)에 의해 한정되고, 상기 제1 콘택 플러그(13a)와 연결되도록 상기 제1 콘택 플러그(13a)상에 형성되어 있다. 상기 제3 배선(15-1)의 너비(MW1)는 상기 제1 배선(11a)의 너비(BMW1)보다 넓을 수 있다. 반도체 소자(100)에 포함되는 베이스 배선(11)은 일정한 범위 내에서 모두 배치되어야 한다. 그런데 상기 베이스 배선(11)간에는 일정한 이격 거리(BMS)를 유지하는 것이 필요하기 때문에, 동일한 제1 레벨에 형성되어 있는 상기 제1 배선(11a)의 너비(BMW1) 및 상기 제2 배선(11b)의 너비(BMW2)는 일정한 범위 내로 제약될 수 있다. 그러나, 상기 제3 배선(15-1)과 인접하여 배치되어야 할 상기 제4 배선(19)은 상기 제3 배선(15-1)이 형성되는 제1 레벨보다 높은 제2 레벨에 형성되어 있다. 따라서 상기 제3 배선(15-1)은 인접하는 배선에 의해 너비(MW1)가 제약되지 않을 수 있다. 상기 제3 배선(15-1)의 너비(MW1)가 넓어짐에 따라, 상기 제3 배선(15-1)의 저항이 감소할 수 있다. 따라서 반도체 소자(100)를 보다 효율적으로 구동시킬 수 있다. 다만 이 경우에도 상기 제3 배선(15-1)과 인접하여 배치되는 상기 적층 콘택 플러그(SC)와의 이격 거리(MCG)가 일정 범위 내로 제약될 수는 있다. 일부 실시예들에서, 상기 제3 배선(15-1)의 너비(MW1)는 약 0.05 ㎛ 내지 약 50 ㎛일 수 있다. 일부 실시예들에서, 상기 제3 배선(15-1)과 상기 적층 콘택 플러그(SC)와의 이격 거리(MCG)가 약 0.05 ㎛ 내지 약 50 ㎛일 수 있다.
제2 콘택 플러그(13b)는 상기 제2 절연층(23)을 관통하여 상기 제2 배선(11b)과 상기 제3 콘택 플러그(17)를 상호 연결할 수 있다. 상기 제1 콘택 플러그(13a) 및 상기 제2 콘택 플러그(13b)는 동일한 공정을 통해 형성될 수 있다. 이에 따라 상기 제1 콘택 플러그(13a)와 상기 제2 콘택 플러그(13b)는 실질적으로 동일한 높이를 가질 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제3 콘택 플러그(17)는 제3 절연층(25) 및 제4 절연층(27)을 관통하여, 상기 제2 콘택 플러그(13b)의 상면과 연결되도록 형성될 수 있다. 이에 따라, 상기 제2 콘택 플러그(13b)와 상기 제3 콘택 플러그(17)는 적층 콘택 플러그(SC) 구조를 형성할 수 있다. 일부 실시예들에서, 상기 제2 콘택 플러그(13b)의 상면의 너비(CW1)는 상기 제3 콘택 플러그(17)의 하면의 너비(CW2)보다 클 수 있다. 이것은 상기 제3 콘택 플러그(17)와 상기 제2 콘택 플러그(13b)의 전기적 연결이 잘 이루어지도록 하기 위한 것이다. 일부 실시예들에서, 상기 제2 콘택 플러그(13b)의 상면의 너비(CW1)는 약 50nm 내지 약 500nm 일 수 있다. 일부 실시예들에서, 상기 제2 콘택 플러그(13b)의 상면의 너비(CW1)는 상기 제3 콘택 플러그(17)의 하면의 너비(CW2)보다 약 1nm 내지 약 450nm만큼 클 수 있다.
제4 배선(19)은 상기 제4 절연층(27)상에 상기 적층 콘택 플러그(SC)와 연결되도록 형성될 수 있다. 상기 제4 배선(19)은 절연층(도시 생략)에 의해 한정될 수 있다. 상기 제4 배선(19)의 너비(MW2)는 상기 제3 배선(15-1)간의 이격 거리(MG1)보다 클 수 있다. 이에 따라, 상기 제4 배선(19)의 일부와 상기 제3 배선(15-1)의 일부는 상기 기판(20)과 수직한 방향으로 서로 오버랩될 수 있다.
상기 제4 배선(19)의 너비(MW2)는 상기 제2 배선(11b)의 너비(BMW2)보다 클 수 있다. 이것은 전술한 바와 같이 상기 제4 배선(19)과 인접하여 배치되었어야 할 제3 배선(15-1)이 상기 제4 배선(19)이 형성되는 제2 레벨보다 낮은 제1 레벨에 형성되어 있기 때문에, 상기 제4 배선(19)의 너비(MW2)에 대한 제약이 크지 않기 때문이다. 전술한 바와 같이 상기 제4 배선(19)의 너비(MW2)가 넓어짐에 따라, 상기 제4 배선(19)의 저항이 감소하여 반도체 소자(100)를 보다 효율적으로 구동시킬 수 있다. 다만 상기 제4 배선(19)간의 이격 거리(MG2)는 일정 범위 내로 제약될 수 있다.
상기 제1 배선(11a) 및 상기 제2 배선(11b)이 복수개이고 서로 번갈아 형성됨에 따라, 상기 복수의 제1 배선(11a)들 및 상기 복수의 제2 배선(11b)들과 각각 연결되는 복수의 제3 배선(15-1)들 및 복수의 제4 배선(19)들은 번갈아 형성될 수 있다. 이에 따라, 상기 적층 콘택 플러그(SC)는 인접하는 두 개의 제3 배선(15-1)들 사이에 형성되어 있을 수 있다. 일부 실시예들에서, 상기 적층 콘택 플러그(SC)와 좌측으로 인접하는 상기 제3 배선과 상기 적층 콘택 플러그(SC) 사이의 제1 간격과, 상기 적층 콘택 플러그와 우측으로 인접하는 상기 제3 배선 사이과 상기 적층 콘택 플러그(SC) 사이의 제2 간격이 실질적으로 동일할 수 있다.
일부 실시예들에서, 상기 제1 배선(11a)과 상기 제3 배선(15-1)을 연결시키는 상기 제1 콘택 플러그(13a)는 복수개일 수 있다. 일부 실시예들에서, 상기 제2 배선(11b)과 상기 제4 배선(19)을 연결시키는 적층 콘택 플러그(SC)는 복수개일 수 있다. 이에 대한 상세한 설명은 도 3a 내지 도 4를 참조하여 후술하도록 한다.
전술한 바와 같이, 반도체 소자(100)에 포함되는 배선의 너비 및 복수의 배선 사이의 간격 등의 설정은 상기 반도체 소자(100)의 성능에 직접적인 영향을 미칠 수 있다. 배선 간격이 너무 좁을 경우, 배선 물질 형성 후 배선 사이가 식각되지 않아 배선이 서로 단락되거나, 배선 물질의 갭필(gap-fill) 이 수행되기 어려워 배선이 불량으로 형성되는 등 배선 형성 공정이 어려울 수 있다. 또한 좁은 배선의 형성 후 이를 포함하는 반도체 소자가 실제 구동할 때, 일렉트로 마이그레이션(electro migration)이나 스트레스 마이그레이션(stress migration)과 같이 후발적으로 배선 구조가 변경되어 전기적 불량을 발생시킬 수 있다. 따라서, 배선 자체가 일정한 너비를 가지면서 배선간에도 일정한 간격을 유지해야 하는 설계상의 제약이 있을 수 있다. 특히, 디스플레이 드라이버 집적 회로(display driver IC; DDI)와 같이 매우 많은 배선 개수가 요구되는 경우, 배선 개수가 증가하더라도 배선간의 간격은 일정 범위 내로 유지하는 설계상의 제약 때문에 배선 개수 증가에 따라 이를 포함하는 디스플레이 드라이버 집적 회로 칩의 사이즈가 증가하는 문제가 있다. 또한, 배선이 길게 연장되어 장변의 길이가 단변의 길이에 비해 매우 큰 경우 배선 저항이 급격하게 증가하는 문제가 있는 바, 배선 개수가 증가하더라도 배선의 너비를 감소시키기 어려울 수 있다.
이에 따라, 본 발명은 복수의 배선들을 하부의 제3 배선(15-1) 및 상부의 제4 배선(19)과 같이 상하부에 나누어 배치하고 상부의 제4 배선(19)은 적층 콘택 플러그에 의해 연결하는 배선 구조를 포함함으로써, 공정 능력에 의해 결정되는 배선 간격은 유지하면서 배선의 레이아웃 영역을 감소시켜 반도체 소자의 부피를 감소시킬 수 있다. 또한, 상기 제3 배선(15-1)의 너비(MW1) 및 상기 제4 배선(19)의 너비(MW2)를 크게 형성할 수 있으므로, 배선 저항이 작아 반도체 소자(100)의 효율적인 구동이 가능하다. 또한 공정 과정에서의 배선의 단락 및 갭필 문제가 해소되어 반도체 소자 구동의 신뢰성 및 수율이 향상될 수 있고, 공정 고려 설계(Design For Manufacturing; DFM)가 가능하다.
본 발명은 매우 많은 배선 개수가 요구되는 반도체 소자에서 효과적일 수 있다. 일부 실시예들에서, 상기 반도체 소자(100)는 디스플레이 드라이버 집적 회로를 구현하는 데 포함될 수 있다. 상기 제3 배선(15-1) 및 상기 제4 배선(19)은 감마 회로와 소스 드라이버의 디코더를 연결하는 복수의 배선들일 수 있다.
상기 제3 배선(15-1) 및 상기 제4 배선(19)은 도전성 물질을 포함한다. 상기 제3 배선(15-1) 및 상기 제4 배선(19)은 적어도 하나의 금속 물질을 포함할 수 있다. 상기 제3 배선(15-1) 및 상기 제4 배선(19)은 동일한 물질을 포함할 수 있다. 일부 실시예들에서, 상기 제3 배선(15-1), 제4 배선(19), 상기 제1 콘택 플러그(13a), 상기 제2 콘택 플러그(13b), 및 상기 제3 콘택 플러그는(17) 동일한 물질을 포함할 수 있다.
일부 실시예들에서, 상기 제3 배선(15-1) 및 상기 제4 배선(19)은 서로 다른 복수의 금속 물질들의 적층 구조로 이루어질 수 있다.
도 2a은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(200)의 개략적인 평면 레이아웃이다. 도 1a에서 동일한 참조 부호는 동일한 부재를 나타내며, 이에 대한 중복되는 설명은 생략한다.
도 2a를 참조하면, 반도체 소자(200)는 도 1a 및 도1b에서 설명한 반도체 소자(100)와 유사하나, 제3 배선(15-2)의 구조를 달리하는 차이점이 있다.
기판(도시 생략) 상의 제1 배선(11a) 및 제2 배선(11b)은 동일한 방향으로 연장될 수 있으며, 서로 번갈아 형성될 수 있다. 상기 제1 배선(11a)은 제1 콘택 플러그(13a)에 의해 제3 배선(15-2)에 연결될 수 있다. 상기 제2 배선(11b)은, 상기 제2 배선(11b)의 상면에 연결되는 제2 콘택 플러그(13b)와 상기 제2 콘택 플러그(13b)의 상면에 연결되는 제3 콘택 플러그(17)를 포함하는 적층 콘택 플러그(Stacked contact plug)(SC)에 의해 제4 배선(19)과 연결될 수 있다. 상기 제3 배선(15-2) 및 상기 제4 배선(19)은 상기 제1 배선(11a) 및 상기 제2 배선(11b)과 동일한 방향으로 연장될 수 있다.
상기 제3 배선(15-2)의 너비는 일정하지 않을 수 있다. 상기 제3 배선(15-2)은 복수개일 수 있고, 평행하게 연장되는 상기 복수의 제3 배선(15-2) 사이에 상기 적층 콘택 플러그(SC)가 배치될 수 있다. 이 때, 상기 적층 콘택 플러그(SC)와 인접하는 영역에서의 상기 제3 배선(15-2) 너비(MW1a)는 상기 적층 콘택 플러그(SC)와 인접하지 않는 영역에서의 상기 제3 배선(15-2) 너비(MW1b)보다 작을 수 있다. 이것은 상기 제3 배선(15-2)을 상기 적층 콘택 플러그(SC)와 이격되도록 형성하기 위한 것이다.
상기 제3 배선(15-2)과 상기 적층 콘택 플러그(SC)와 인접하는 영역에서 상기 제3 배선(15-2)과 상기 적층 콘택 플러그(SC) 사이의 이격 거리(MCG')는, 전술한 바와 같이 공정 과정에서의 단락 및 갭필 문제에 의한 제약을 해소할 수 있을 수준으로 공전 조건에 따라 조정될 수 있다.
상기 적층 콘택 플러그(SC)와 인접하는 영역에서 인접하는 상기 제3 배선(15-2) 사이의 이격 거리(MG1a)는, 상기 적층 콘택 플러그(SC)와 인접하지 않는 영역에서 인접하는 상기 제3 배선(15-2) 사이의 이격 거리(MG1b)보다 클 수 있다. 상기 적층 콘택 플러그(SC)와 인접하지 않는 영역에서 인접하는 상기 제3 배선(15-2) 사이의 이격 거리(MG1b)는 전술한 바와 같이 공정 과정에서의 단락 및 갭필 문제에 의한 제약을 해소할 수 있을 수준으로 공전 조건에 따라 조정될 수 있다.
일부 실시예들에서, 상기 제3 배선(15-2)과 상기 적층 콘택 플러그(SC)가 인접하는 영역에서 상기 제3 배선(15-2)과 상기 적층 콘택 플러그(SC) 사이의 이격 거리(MCG')는, 상기 제3 배선(15-2)과 상기 적층 콘택 플러그(SC)가 인접하지 않는 영역에서의 인접하는 상기 제3 배선(15-2) 사이의 이격 거리(MG1b)와 실질적으로 동일할 수 있다. 이것은 적층 콘택 플러그(SC) 및 제3 배선(15-2)을 포함하는 도전성 구성 사이의 일정한 간격을 형성하기 위한 것이다. 상기 제3 배선(15-2)과 상기 적층 콘택 플러그(SC) 사이의 이격 거리(MCG'), 즉 상기 제3 배선(15-2) 사이의 이격 거리(MG1b)는 공정 과정에서의 단락 및 갭필 문제에 의한 제약을 해소할 수 있을 수준으로 공전 조건에 따라 조정될 수 있다.
도 2b 및 도 2c는 본 발명의 기술적 사상에 의한 실시예들에 따른 도 2a의 반도체 소자(200)의 일부 구성의 단면도이다. 도 2b는 도 2a의 반도체 소자(200)의 B1-B1'선, B2-B2'선, B3-B3'선, B4-B4'선 및 B5-B5'선의 단면도들을 연속적으로 도시하고, 상기 구성들과 동일한 레벨에 형성되는 주변 배선 구조를 도시한 것이다. 도 2c는 도 2a의 반도체 소자(200)의 C1-C1'선의 단면도를 도시하고, 상기 구성들과 동일한 레벨에 형성되는 주변 배선 구조를 도시한 것이다.
도 2b 및 도 2c를 참조하면, 도 2b는 상기 제3 배선(15-2)과 상기 적층 콘택 플러그(SC)와 인접하는 영역에서의 단면을 도시한 것이고, 도 2c는 상기 제3 배선(15-2)과 상기 적층 콘택 플러그(SC)가 인접하지 않는 영역에서의 단면을 도시한 것이다. 도 2b에 도시되는 상기 적층 콘택 플러그(SC)와 인접하는 영역에서의 상기 제3 배선(15-2) 너비(MW1a) 는, 도 2c에 도시되는 상기 적층 콘택 플러그(SC)와 인접하지 않는 영역에서의 상기 제3 배선(15-2) 너비(MW1b)(도 2c)보다 작을 수 있다.
이에 따라, 도 2b에 도시되는 상기 적층 콘택 플러그(SC)와 인접하는 영역에서 인접하는 상기 제3 배선(15-2) 사이의 이격 거리(MG1a)는, 도 2c에 도시되는 상기 적층 콘택 플러그(SC)와 인접하지 않는 영역에서 상기 제3 배선(15-2) 사이의 이격 거리(MG1b)보다 클 수 있다.
도 2b에 도시되는 상기 적층 콘택 플러그(SC)와 인접하는 영역에서의 상기 제3 배선(15-2)과 상기 적층 콘택 플러그(SC)간의 이격 거리(MCG')는, 도 2c에 도시되는 상기 적층 콘택 플러그(SC)와 인접하지 않는 영역에서 상기 제3 배선(15-2) 사이의 이격 거리(MG1b)와 실질적으로 유사할 수 있다.
도 2c는 도 2a 및 도2b에 도시된 제1 콘택 플러그(13a) 및 적층 콘택 플러그(SC)가 지나는 단면이 아니어서, 상기 제1 콘택 플러그(13a) 및 상기 적층 콘택 플러그(SC)가 도시되어 있지 않다. 일정한 방향으로 연장되는 베이스 배선(11), 제3 배선(15-2), 및 제4 배선(19)의 단면이 도시되어 있다. 주변 배선 구조는 예시적으로 도시한 것으로, 도 2c의 주변 배선 구조에서도 콘택 플러그들이 도시되지 않았으나 상기 제1 콘택 플러그(13a) 및 적층 콘택 플러그(SC)와 상기 주변 배선 구조에서의 콘택 플러그들간에 유기적인 연관 관계가 있는 것은 아니다.
도 3a은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(300)의 개략적인 평면 레이아웃이다.
도 3a를 참조하면, 반도체 소자(300)는 도 1a 및 도 1b에서 설명한 반도체 소자(100)와 유사하나, 제1 콘택 플러그(13a) 및 적층 콘택 플러그(SC)가 복수개 형성된다는 차이점이 있다.
기판(도시 생략) 상의 제1 배선(11a) 및 상기 제2 배선(11b)은 동일한 방향으로 연장될 수 있으며, 서로 번갈아 형성될 수 있다. 상기 제1 배선(11a)은 두 개의 제1 콘택 플러그(13a)에 의해 제3 배선(15-1)에 연결될 수 있다. 상기 제2 배선(11b)은, 상기 제2 배선(11b)의 상면에 연결되는 제2 콘택 플러그(13b)와 상기 제2 콘택 플러그(13b)들의 상면에 연결되는 제3 콘택 플러그(17)를 포함하는 적층 콘택 플러그(Stacked contact plug)(SC) 두 개에 의해 제4 배선(19)과 연결될 수 있다. 상기 제3 배선(15-1) 및 상기 제4 배선(19)은 상기 제1 배선(11a) 및 상기 제2 배선(11b)과 동일한 방향으로 연장될 수 있다.
상기 제1 배선(11a)과 상기 제3 배선(15-1)를 두 개의 제1 콘택 플러그(13a)로 연결함으로써, 상기 제1 콘택 플러그(13a)를 병렬 연결한 구조가 되므로 배선간의 연결 저항을 감소시킬 수 있다. 상기 제2 배선(11b)과 상기 제4 배선(19)을 두 개의 적층 콘택 플러그(SC)로 연결하는 경우에도 배선간의 연결 저항을 감소시킬 수 있다.
이와 같이, 본 발명의 기술적 사상에 의한 반도체 소자는 적어도 하나의 제1 콘택 플러그(13a)와 적어도 하나의 적층 콘택 플러그(SC)를 포함할 수 있다. 반도체 소자(300)는 두 개의 제1 콘택 플러그(13a) 및 두 개의 적층 콘택 플러그(SC)를 포함하는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 콘택 플러그(13a)는 두 개가 형성되고, 상기 적층 콘택 플러그(SC)는 한 개가 형성될 수 있다.
도 3b 및 도 3c는 본 발명의 기술적 사상에 의한 실시예들에 따른 도 3a의 반도체 소자(300)의 일부 구성의 단면도이다. 도 3b는 도 2a의 반도체 소자(300)의 D-D'선의 단면도를 도시하고, 상기 구성들과 동일한 레벨에 형성되는 주변 배선 구조를 도시한 것이다. 도 3d는 도 3a의 반도체 소자(300)의 E-E'선의 단면도를 도시하고, 상기 구성들과 동일한 레벨에 형성되는 주변 배선 구조를 도시한 것이다.
도 3b 및 도 3c를 참조하면, 두 개의 제1 콘택 플러그(13a)는 상기 제1 배선(11a)과 상기 제3 배선(15-1)을 양 쪽 노드(node)로서 공유하고 있으므로, 상기 제1 콘택 플러그(13a)에 의한 저항을 감소시킬 수 있다. 상기 제2 배선(11b)과 상기 제4 배선(19)을 두 개의 적층 콘택 플러그(SC)로 연결하는 경우에도 전술한 바에 의해 상기 적층 콘택 플러그(SC)에 의한 저항을 감소시킬 수 있다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(400)의 개략적인 평면 레이아웃이다.
도 4를 참조하면, 반도체 소자(400)는 도 1a 및 도 1b에서 설명한 반도체 소자(100)와 유사하나, 제1 콘택 플러그(13a) 및 적층 콘택 플러그(SC)가 복수개 형성되고, 제3 배선(15-3)의 구조를 달리하는 차이점이 있다.
제1 배선(11a)과 제3 배선(15-3)을 두 개의 제1 콘택 플러그(13a)로 연결하고, 제2 배선(11b)과 제4 배선(19)을 두 개의 적층 콘택 플러그(SC)로 연결하여, 상기 제1 콘택 플러그(13a) 및 상기 적층 콘택 플러그(SC)에 의한 연결 저항을 감소시킬 수 있다. 상세한 설명은 도 3a 및 도 3b에서 전술한 바와 같다.
상기 제3 배선(15-3)의 너비는 일정하지 않을 수 있다. 평행하게 연장되는 상기 복수의 제3 배선(15-3) 사이에 상기 두 개의 적층 콘택 플러그(SC)가 배치될 수 있다. 이 때, 두 개의 상기 적층 콘택 플러그(SC)와 인접하는 영역에서의 상기 제3 배선(15-3) 너비는 상기 적층 콘택 플러그(SC)와 인접하지 않는 영역에서의 상기 제3 배선(15-3) 너비보다 작을 수 있다. 이것은 상기 제3 배선(15-3)을 상기 두 개의 적층 콘택 플러그(SC)와 이격되도록 형성하기 위한 것이다.
도 5a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(500)의 개략적인 평면 레이아웃이다.
도 5a를 참조하면, 반도체 소자(500)는 도 1a 및 도 1b에서 설명한 반도체 소자(100)와 유사하나, 상기 제1 배선(41a) 및 상기 제2 배선(41b)의 방향이 제3 배선(45-1) 및 제4 배선(49)의 방향과 다른 차이점이 있다.
기판(도시 생략) 상의 제1 배선(41a) 및 상기 제2 배선(41b)은 제1 방향으로 각각 평행하게 연장될 수 있으며, 서로 번갈아 형성될 수 있다. 제3 배선(45-1) 및 제4 배선(49)은 상기 제1 방향과는 다른 제2 방향으로 각각 평행하게 연장되고, 제1 콘택 플러그(43a) 및 적층 콘택 플러그(Stacked contact plug)(SC)에 의해 제1 배선(41a) 및 상기 제2 배선(41b)과 각각 연결될 수 있다. 상기 적층 콘택 플러그(Stacked contact plug)(SC)는 상기 제2 배선(41b)의 상면에 연결되는 제2 콘택 플러그(43b)와 상기 제2 콘택 플러그(43b)들의 상면에 연결되는 제3 콘택 플러그(47)를 포함할 수 있다.
상기 제1 방향과 상기 제2 방향은 서로 수직인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 5b는 본 발명의 기술적 사상에 의한 실시예들에 따른 도 5a의 반도체 소자(500)의 일부 구성의 단면도이다. 도 5b는 도 5a의 반도체 소자(500)의 F1-F1'선, F2-F2'선, F3-F3'선, F4-F4'선 및 F5-F5'선의 단면도들을 연속적으로 도시하고, 상기 구성들과 동일한 레벨에 형성되는 주변 배선 구조를 도시한 것이다.
도 5b를 참조하면, 도 1b의 반도체 소자(100)와 상기 제1 배선(41a) 및 상기 제2 배선(41b)의 방향이 제3 배선(45-1) 및 제4 배선(49)의 방향이 다른 차이점만 있는 것이어서, 제1 배선(41a) 및 제2 배선(41b) 사이에 간격이 없도록 도시되어 있으나, 도 5a를 다시 참조하면 실제로 상기 제1 배선(41a) 및 상기 제2 배선(41b)는 서로 이격되어 연장된다.
도 6a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(600)의 개략적인 평면 레이아웃이다.
도 6a를 참조하면, 반도체 소자(600)는 도 5a 및 도 5b에서 설명한 반도체 소자(500)와 유사하나, 제1 콘택 플러그(43a)가 복수개 형성된다는 차이점이 있다.
기판(도시 생략) 상의 제1 배선(41a) 및 상기 제2 배선(41b)은 제1 방향(도 6a에서 x방향)으로 각각 평행하게 연장될 수 있으며, 서로 번갈아 형성될 수 있다. 제3 배선(45-1) 상기 제1 방향과는 다른 제2 방향(도 6a에서 y방향)으로 연장되고, 두 개의 제1 콘택 플러그(43a) 의해 상기 제1 배선(41a)에 연결될 수 있다. 이 경우, 상기 두 개의 제1 콘택 플러그(43a)는 상기 제1 배선(41a)이 연장되는 상기 제1 방향을 따라 순차적으로 형성될 수 있고, 상기 제3 배선(45-1)의 너비(MW3) 방향, 즉 상기 제1 방향을 따라 상기 제3 배선(45-1)과 연결될 수 있다. 상기 제3 배선(45-1)의 너비(MW3)는 상기 두 개의 제1 콘택 플러그(43a)가 각각 상기 제3 배선(45-1)에 연결될 수 있도록 넓게 형성될 수 있다.
각 배선들은 일정한 범위 내에서 형성되어야 하기 때문에 배선의 너비를 확장하기 어려울 수 있다. 그러나 본 발명에 따르면 상기 제3 배선(45-1)과 인접하여 배치되어야 할 상기 제4 배선(49)은 상기 제3 배선(45-1)이 형성되는 제1 레벨보다 높은 제2 레벨에 형성되어 있다. 따라서 상기 제3 배선(45-1)은 인접하는 배선에 의해 너비(MW3)가 제약되지 않을 수 있다. 다만 이 경우에도 상기 제3 배선(45-1)과 인접하여 배치되는 상기 적층 콘택 플러그(SC)와의 이격 거리가 일정 범위 내로 제약될 수는 있다.
상기 제3 배선(45-1)의 너비(MW3)가 넓어짐에 따라, 상기 제3 배선(45-1)의 저항이 감소할 수 있다. 또한, 상기 제1 배선(41a)과 상기 제3 배선(45-1)을 상기 두 개의 제1 콘택 플러그(43a)로 연결함에 따라 상기 제1 콘택 플러그(43a)에 의한 연결 저항이 감소할 수 있다. 따라서 반도체 소자(600)를 보다 효율적으로 구동시킬 수 있다.
제4 배선(49)은 상기 적층 콘택 플러그(Stacked contact plug)(SC)에 의해 상기 제2 배선(41b)과 연결될 수 있다.
도 6b는 본 발명의 기술적 사상에 의한 실시예들에 따른 도 6a의 반도체 소자(600)의 일부 구성의 단면도이다. 도 6b는 도 6a의 반도체 소자(600)의 G1-G1'선, G2-G2'선, G3-G3'선, G4-G4'선, 및 G5-G5'선의 단면도들을 연속적으로 도시하고, 상기 구성들과 동일한 레벨에 형성되는 주변 배선 구조를 도시한 것이다.
도 6b를 참조하면, 두 개의 제1 콘택 플러그(43a)는 제1 배선(41a)상에서 제3 배선(45-1)의 너비(MW3) 방향을 따라 나란히 배치되고, 상기 제3 배선(45-1)과 연결될 수 있다. 상기 제3 배선(45-1)의 너비(MW3)는 상기 두 개의 제1 콘택 플러그(43a)가 각각 상기 제3 배선(45-1)에 연결될 수 있도록 넓게 형성될 수 있다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(700)의 개략적인 평면 레이아웃이다.
도 7을 참조하면, 반도체 소자(700)는 도 5a 및 도 5b에서 설명한 반도체 소자(500)와 유사하나, 제1 콘택 플러그(43a)가 복수개 형성되고, 제3 배선(45-2)의 구조를 달리하는 차이점이 있다.
제1 배선(41a)과 제3 배선(45-2)을 두 개의 제1 콘택 플러그(43a)로 연결하여, 상기 제1 콘택 플러그(43a)에 의한 연결 저항을 감소시킬 수 있다. 상세한 설명은 도 3a 및 도 3b에서 전술한 바와 같다.
상기 제3 배선(45-2)의 너비는 일정하지 않을 수 있다. 평행하게 연장되는 상기 복수의 제3 배선(45-2) 사이에 상기 두 개의 적층 콘택 플러그(SC)가 배치될 수 있다. 이 때, 두 개의 상기 적층 콘택 플러그(SC)와 인접하는 영역에서의 상기 제3 배선(45-2) 너비는 상기 적층 콘택 플러그(SC)와 인접하지 않는 영역에서의 상기 제3 배선(45-2) 너비보다 작을 수 있다. 이것은 상기 제3 배선(45-2)을 상기 두 개의 적층 콘택 플러그(SC)와 이격되도록 형성하기 위한 것이다.
본 발명은 복수의 배선들을 상하부에 나누어 배치하고 상부 배선을 적층 콘택 플러그에 의해 연결하는 배선 구조를 포함함으로써, 공정 능력에 의해 결정되는 배선 간격은 유지하면서 배선의 레이아웃 영역을 감소시켜 반도체 소자의 부피를 감소시킬 수 있다. 또한, 상기 상하부 배선 각각의 너비를 크게 형성할 수 있으므로 배선 저항이 작아 반도체 소자의 효율적인 구동이 가능하다. 또한 공정 과정에서의 배선의 단락 및 갭필 문제가 해소되어 반도체 소자 구동의 신뢰성 및 수율이 향상될 수 있고, 공정 고려 설계(Design For Manufacturing; DFM)가 가능하다.
도 8a 내지 도 8d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a를 참조하면, 기판(20)상에 도전성 물질을 형성하고 베이스 배선(11)을 형성하도록 포토 공정 및 식각 공정을 수행한다. 이 경우, 주변 배선 구조의 제1 주변 배선(31)도 함께 형성할 수 있다. 이 후, 상기 베이스 배선(11)의 사이가 전기적으로 절연되도록 상기 베이스 배선(11)상에 제1 절연층(21)을 형성한다.
일부 실시예들에서, 상기 기판(20)은 반도체 웨이퍼이다. 일부 실시예들에서, 상기 기판(20)은 Si (silicon)을 포함한다. 다른 일부 실시예에서, 상기 기판(20)은 Ge (germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 기판(20)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(20)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(20)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(20)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 기판(20) 상에는 다양한 종류의 복수의 개별 소자 (individual devices)이 형성될 수 있다. 상기 복수의 개별 소자는 다양한 전자 소자 (microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 상기 기판(20)의 활성 영역(도시 생략)에 전기적으로 연결될 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연 구조물(도시 생략)에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
도 8a에서는 상기 기판(20)이 단일층으로 도시되어 있으나, 복수의 층이 적층된 구조일 수 있다. 또한 상기 기판(20)에 다른 소자들이 도시되지 않았으나, 다양한 소자 또는 배선들이 형성될 수 있다.
도 8b를 참조하면, 상기 제1 절연층(21) 및 상기 베이스 배선(11)을 덮는 제2 절연층(23)이 형성한다. 상기 제2 절연층(23)의 일부를 식각하여 상기 베이스 배선(11)을 노출시키는 제1 콘택홀 및 제2 콘택홀을 형성한다. 이 경우, 주변 배선 구조의 제4 콘택홀도 함께 형성할 수 있다. 상기 제1 콘택홀, 제2 콘택홀, 및 상기 제4 콘택홀 내에 도전성 물질을 채워 제1 콘택 플러그(13a), 제2 콘택 플러그(13b), 및 제4 콘택 플러그(33)를 형성한다.
도 8a 및 도 8b에서는 상기 제1 절연층(21)과 상기 제2 절연층(23)이 별도로 형성되었으나, 상기 기판(20) 상에 절연층을 두껍게 형성하여 상기 제1 절연층(21)과 상기 제2 절연층(23)을 동시에 형성할 수 있다. 이에 따라, 상기 제1 절연층(21)과 상기 제2 절연층(23)은 동일한 물질일 수 있다.
도 8c를 참조하면, 상기 제2 절연층(23), 제1 콘택 플러그(13a), 제2 콘택 플러그(13b), 및 제4 콘택 플러그(33)을 덮는 도전성 물질을 형성한다. 그 후, 상기 도전성 물질을 패터닝하여, 상기 제1 콘택 플러그(13a)에 연결되는 상기 제3 배선(15-1)과, 주변 배선 구조의 제4 콘택 플러그(33)에 연결되는 제2 주변 배선(35)을 형성한다. 이 경우, 상기 제3 배선(15-1)과 상기 제2 주변 배선(35)를 형성하기 위하여 반응성 이온 식각 방법(Reactive Ion Etching; RIE)을 이용하여 건식 식각할 수 있다. 이 후, 상기 제3 배선(15-1)의 사이가 전기적으로 절연되도록 상기 제3 배선(15-1) 상에 제3 절연층(25)을 형성한다.
도 8d를 참조하면, 제3 절연층(25), 제3 배선(15-1), 및 제2 주변 배선상(35)에 제4 절연층(27)을 형성한다. 제3 절연층(25)의 일부와 상기 제4 절연층(27)의 일부를 식각하여 상기 제2 콘택 플러그(13b)의 상면을 노출시키는 제3 콘택홀을 형성한다. 이 때 주변 배선 구조에서는 상기 제4 절연층(27)의 일부를 식각하여 상기 제2 주변 배선(35)의 상면을 노출시키는 제5 콘택홀을 동시에 형성할 수 있다. 상기 제3 콘택홀 및 상기 제5 콘택홀 내에 도전성 물질을 채워 제3 콘택 플러그(17) 및 제5 콘택 플러그(37)를 형성한다. 이에 따라, 상기 제2 콘택 플러그(13b)와 연결된 상기 제3 콘택 플러그(17)는 적층 콘택 플러그를 형성할 수 있다.
도 8c 및 도 8d에서는 상기 제3 절연층(25)과 상기 제4 절연층(27)이 별도로 형성되었으나, 상기 제2 절연층(23) 상에 절연층을 두껍게 형성하여 상기 제3 절연층(25)과 상기 제4 절연층(27)을 동시에 형성할 수 있다. 이에 따라, 상기 제3 절연층(25)과 상기 제4 절연층(27)은 동일한 물질일 수 있다.
그 후, 다시 도 1b를 참조하면, 상기 제4 절연층(27), 제3 콘택 플러그(17) 및 제5 콘택 플러그(37)를 덮는 도전성 물질을 형성한다. 그 후, 상기 도전성 물질을 패터닝하여, 상기 제3 콘택 플러그(17)에 연결되는 상기 제4 배선(19)과, 주변 배선 구조의 제5 콘택 플러그(37)에 연결되는 제3 주변 배선(39)을 형성하여, 도 1b의 반도체 소자(100)를 형성할 수 있다. 이 경우, 상기 제4 배선(19)과 상기 제3 주변 배선(39)를 형성하기 위하여 반응성 이온 식각 방법(Reactive Ion Etching; RIE)을 이용하여 건식 식각할 수 있다.
전술한 바와는 달리, 상기 베이스 배선(11), 제3 배선(15-1), 제4 배선(19), 제2 주변 배선(35), 및 제3 주변 배선(39)은 다마신(Damascene) 공정에 의해서도 형성될 수 있다. 이에 따라, 상기 기판(20)상에 제1 절연층(21)을 먼저 형성하고, 상기 베이스 배선(11) 및 상기 제1 주변 배선(31)을 한정하는 패턴으로 상기 제1 절연층(21)을 식각한다. 식각된 부분에 도전성 물질을 채우고 전면 식각, 예를 들어 CMP(Chemical Mechanical Polishing) 공정을 수행하여 상기 베이스 배선(11) 및 제1 주변 배선(31)을 형성할 수 있다. 상기 베이스 배선(11) 및 제1 주변 배선(31)을 형성한 방법을 이용하여 상기 제3 배선(15-1), 상기 제4 배선(19), 상기 제2 주변 배선(35), 및 상기 제3 주변 배선(39)도 형성할 수 있다.
일부 실시예들에서, 상기 다마신 공정을 이용해 제조한 반도체 소자에 포함되는 상기 베이스 배선(11), 제3 배선(15-1), 제4 배선(19), 제2 주변 배선(35), 및 제3 주변 배선(39)은 구리를 포함할 수 있다.
상기 베이스 배선(11), 제1 콘택 플러그(13a), 제2 콘택 플러그(13b), 제3 콘택 플러그(17), 제4 콘택 플러그(33), 제5 콘택 플러그(37), 상기 제3 배선(15-1), 제4 배선(19) 및 제2 주변 배선(35)은 도전성 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 도전성 물질은 W, WN, WC, Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나를 포함하는 단일막 또는 다중막, 또는 이들을 포함하는 합금으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 제3 배선(15-1) 및 상기 제4 배선(19)은 서로 다른 복수의 금속 물질들의 적층 구조로 이루어질 수 있다. 예를 들어, 상기 제3 배선(15-1) 및 상기 제4 배선(19)은 Al, Ti, 및 TiN를 포함하는 적층 구조로 이루어질 수 있다. 일부 실시예들에서, 상기 제3 배선(15-1) 및 상기 제4 배선(19)은 Cu, Ti, 및 TiN를 포함하는 적층 구조로 이루어질 수 있다.
일부 실시예들에서, 제1 콘택 플러그(13a), 제2 콘택 플러그(13b), 제3 콘택 플러그(17), 제4 콘택 플러그(33), 제5 콘택 플러그(37)는 W을 포함할 수 있다. 일부 실시예들에서, 상기 복수의 금속 물질들의 적층 구조로 이루어지는 상기 제3 배선(15-1) 및 상기 제4 배선(19)의 두께는 약 10 Å 내지 약 50000 Å일 수 있다.
일부 실시예들에서, 상기 제1,2,3,4 절연층(21,23,25,27)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함하는 디스플레이 드라이버 집적 회로를 개략적으로 도시한 것이다.
도 9를 참조하면, 디스플레이 드라이버 집적 회로(1000)는 도 1a의 기판 상에 형성되는 감마 회로부(1100); 및 상기 기판 상에 형성되고, 상기 감마 회로부(1100)로부터 전달받은 데이터 신호를 해독하는 복수의 디코더(60)들을 포함하는 소스 드라이버(1200, 1300)를 포함하고, 상기 감마 회로부(1100)로부터 상기 복수의 디코더(60)들로 연결되는 복수의 배선들(51)은, 기판 상의 제1 레벨에서 연장되는 복수의 제3 배선(51a)들, 상기 복수의 제3 배선(51a)들과 번갈아 배치되고 상기 제1 레벨보다 높은 제2 레벨로 연장되는 복수의 제4 배선(51b)들을 포함하고, 상기 복수의 제3 배선(51a)들은, 도 1a의 복수의 제1 콘택 플러그들에 의해 상기 제1 레벨보다 낮은 레벨에 형성된 도 1a의 복수의 제1 배선들과 각각 연결되고, 상기 복수의 제4 배선(51b)들은, 상기 복수의 제4 배선(51b)들의 하면에 각각 연결되는 도 1a의 복수의 제2 콘택 플러그들과 상기 복수의 제2 콘택 플러그들의 하면에 연결되는 도 1a의 제3 콘택 플러그(도시 생략)들을 포함하는 적층 콘택 플러그에 의해 상기 제1 레벨보다 낮은 레벨에 형성되는 도 1a의 복수의 제2 배선들과 각각 연결될 수 있다. 이와 같이, 본 발명의 반도체 소자에 포함되는 배선 구조를 따르면, 배선 사이의 간격은 유지하면서 복수의 배선들의 배선 레이아웃(L)을 감소시켜 반도체 소자의 부피를 감소시킬 수 있다.
상기 제3 배선(51a) 및 상기 제4 배선(51b)은 각각 도 1a 내지 도 7을 참조하여 설명한 반도체 소자(100, 200, 300, 400, 500, 600, 700)에 포함되는 제3 배선(15-1, 15-2, 15-3, 45-1, 45-2) 및 제4 배선(19, 49)일 수 있다. 상기 복수의 제3 배선(51a)들 및 상기 복수의 제4 배선(51b)들은 각각 서로 다른 전압들이 인가될 수 있다. 일부 실시예들에서, 상기 제3 배선(51a)의 배선 거리 및 상기 제4 배선(51b)의 배선 거리는 약 10 ㎛ 내지 30000 ㎛일 수 있다. 일부 실시예들에서, 상기 제3 배선(51a)의 배선 거리 및 상기 제4 배선(51b)의 배선 거리는 실질적으로 동일할 수 있다.
도 10는 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 장치(2000)의 블록도를 도시한 것이다.
도 10를 참조하면, 디스플레이 장치(2000)는 애플리케이션 프로세서(Application Processor)(2100)와, 디스플레이 드라이버 집적 회로(Display driver IC)(2200)와, 디스플레이 패널(Display panel)(2400)을 포함할 수 있다.
디스플레이 드라이버 집적 회로(2200)는 프로세서, 예컨대 애플리케이션 프로세서 (2100)의 제어에 따라 디스플레이 데이터를 디스플레이 패널(2400)에 디스플레이할 수 있다. 디스플레이 드라이버 집적 회로(2200)가 모바일 장치(Mobile Device)에 사용될 때, 디스플레이 드라이버 집적 회로(2200)는 모바일 디스플레이 드라이버 집적 회로로 불릴 수도 있다. 상기 디스플레이 드라이버 집적 회로(2200)는 도 9의 디스플레이 드라이버 집적 회로(1000)일 수 있다.
디스플레이 드라이버 집적 회로(2200)는 직렬 인터페이스(2210), 로직 회로(2230), 및 적어도 하나의 그래픽 메모리(2241, 2243)를 포함할 수 있다. 디스플레이 드라이버 집적 회로(2200)의 직렬 인터페이스(2210)는 애플리케이션 프로세서(2100)의 직렬 인터페이스(2210)와 직렬 통신을 수행한다.
적어도 하나의 그래픽 메모리(2241, 2243)는 디스플레이 패널(2400)에서 디스플레이될 이미지 데이터 또는 그래픽 데이터를 처리할 수 있다. 도시되지 않았으나, 일부 실시예들에서 그래픽 메모리(2241, 2243)을 대체하여 라인 버퍼(Line Buffer)를 사용할 수 있다.
디스플레이 드라이버 집적 회로(2200)는 적어도 하나의 소스 드라이버(2251, 2253), 감마 회로(2255), 적어도 하나의 게이트 드라이버(2261, 2263), 및 적어도 하나의 전력 원(2271, 2273)을 더 포함할 수 있다. 도 11에서는 예시적으로 두 개의 소스 드라이버들(2251, 2253), 감마 회로 (2255), 두 개의 게이트 드라이버들(2261, 2263), 및 두 개의 전력 원들(2271, 2273)이 도시하였으나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
소스 드라이버들(2251, 2253)은, 감마 회로(2255)로부터 출력된 대응되는 감마 전압들을 이용하여, 그래픽 메모리들(2241, 2243)로부터 출력된 이미지 데이터 또는 그래픽 데이터에 상응하는 신호들을 디스플레이 패널(2400)의 데이터 라인들로 구동 (Driving)할 수 있다. 상기 감마 회로로부터(2255)로부터 출력되어 상기 소스 드라이버들(2251, 2253)에 전달되는 감마 전압들은 도 1a 내지 도 7을 참조하여 설명 반도체 소자(100, 200, 300, 400, 500, 600, 700)에 포함되는 제3 배선(15-1, 15-2, 15-3, 45-1, 45-2) 및 제4 배선(19, 49)을 통해 전달될 수 있다. 게이트 드라이버들(2261, 2263)은 디스플레이 패널(2400)의 게이트 라인들을 구동할 수 있다.예를 들어, 소스 드라이버들(2251과 2253)과 게이트 드라이버들(2261, 2263)의 제어에 따라 디스플레이 패널(2400)의 픽셀들의 동작이 제어되므로, 그래픽 메모리들(2241, 2243)로부터 출력된 이미지 데이터 또는 그래픽 데이터에 상응하는 이미지가 디스플레이 패널(2400)에서 디스플레이될 수 있다.
두 개의 전력원들(2271, 2273)은 각 구성 요소(2210, 2230, 2231, 2220, 2241, 2243, 2251, 2253, 2255, 2261, 2263, 및 1400)로 필요한 전력을 공급한다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 장치가 탑재되는 다양한 전자 제품의 응용 예를 도시한 것이다.
도 11을 참조하면, 도 1a 내지 도 7을 참조하여 설명 반도체 소자(100, 200, 300, 400, 500, 600, 700), 도 9의 디스플레이 드라이버 집적 회로(1000), 및 도 10의 디스플레이 장치(2000)는 다양한 전자 제품에 채용될 수 있다. 휴대폰(3100), TV(3200), 은행의 현금 입출납을 자동적으로 대행하는 ATM기(3300), 엘리베이터(3400), 지하철 등에서 사용되는 티켓 발급기(3500), PMP(3600), e-book(3700), 네비게이션(3800) 등에 폭넓게 사용될 수 있다.
본 발명의 기술적 사상에 의한 다양한 실시예에 따른 디스플레이 장치(3000)에 포함되는 반도체 소자(100, 200, 300, 400, 500, 600, 700), 도 9의 디스플레이 드라이버 집적 회로(1000), 및 도 10의 디스플레이 장치(2000)는, 복수의 배선들을 상하부에 나누어 배치하고 상부 배선을 적층 콘택 플러그에 의해 연결하는 배선 구조를 포함함으로써, 공정 능력에 의해 결정되는 배선 간격은 유지하면서 배선의 레이아웃 영역을 감소시켜 반도체 소자의 부피를 감소시킬 수 있다. 또한 배선 저항을 적절히 확보하여 고속화 및 소형화될 수 있다.
11a, 11b:제1,2 배선, 13a, 13b: 제1,2 콘택 플러그, 15-1, 15-2, 15-3, 제3 배선, 17: 제3 콘택 플러그, 19:제4 배선, 20: 기판, 21, 23, 25, 27: 제1,2,3,4절연층, SC: 적층 콘택 플러그, MW1, MW1a, MW1b: 제3 배선의 너비, MG1, MG1a, MG1b: 제3 배선간의 이격 거리, MW2: 제4 배선의 너비, MG2: 제4 배선간의 이격 거리, BMW1: 제1 배선의 너비, BMW2: 제2 배선의 너비, MCG: 제3 배선과 적층 콘택 플러그간의 이격 거리, CW1: 제2 콘택 플러그 상면의 너비, CW2: 제3 콘택 플러그 하면의 너비, 31:제1 주변 배선, 33: 제4 콘택 플러그, 35:제2 주변 배선, 37: 제5 콘택 플러그, 39: 제3 주변 배선, 41a, 41b:제1,2 배선, 43a, 43b: 제1,2 콘택 플러그, 45-1, 45-2:제3 배선, 47: 제3 콘택 플러그, 49: 제4 배선

Claims (20)

  1. 기판 상에 교대로 배치되는 복수의 제1 배선들 및 복수의 제2 배선들과,
    상기 제1 배선 및 상기 제2 배선이 배치되는 레벨보다 높은 제1 레벨에서 제1 평면상에 연장되는 복수의 제3 배선들과,
    상기 제1 레벨보다 높은 제2 레벨에서 제2 평면상에 연장되는 복수의 제4 배선들과,
    상기 제1 배선과 상기 제3 배선을 연결시키는 제1 콘택 플러그와,
    상기 제2 배선에 연결되는 제2 콘택 플러그와, 상기 제2 콘택 플러그와 연결되고 상기 제4 배선에 연결되는 제3 콘택 플러그를 포함하는 적층 콘택 플러그를 포함하고,
    상기 복수의 제3 배선들 중 인접한 두 개의 제3 배선들간의 상기 제1 평면 상에서의 최소 이격 거리는, 상기 적층 콘택 플러그와 상기 제3 배선간의 상기 제1 평면 상에서의 최소 이격 거리와 실질적으로 동일하고,
    상기 복수의 제4 배선들 각각은 상기 인접한 두 개의 제3 배선들 각각의 일부를 덮는 반도체 소자.
  2. 제1 항에 있어서, 상기 제2 콘택 플러그의 제1 너비는 상기 제3 콘택 플러그의 제2 너비보다 넓은 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서, 상기 제3 배선 및 상기 제4 배선의 너비들은 상기 제1 배선 및 상기 제2 배선의 너비들보다 넓은 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서, 상기 제3 배선의 일부는 상기 기판의 주면(main surface)과 수직한 방향으로 상기 제4 배선의 일부와 오버랩되는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서, 상기 제1 평면상에 연장되는 상기 제3 배선은 변화하는 너비를 가질 수 있고,
    상기 적층 콘택 플러그와 인접하는 영역에서의 상기 제3 배선의 제1 너비는 상기 적층 콘택 플러그와 인접하지 않는 영역에서의 상기 제3 배선의 제2 너비보다 작은 것을 특징으로 하는 반도체 소자.
  6. 삭제
  7. 제1 항에 있어서, 상기 적층 콘택 플러그는 복수개이고, 복수의 적층 콘택 플러그들은 상기 복수의 제3 배선들 사이에 배치되는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서, 상기 복수의 제3 배선들 중 상기 적층 콘택 플러그의 제1 면과 인접하는 제3 배선과 상기 적층 콘택 플러그 사이의 제1 간격은,
    상기 복수의 제3 배선들 중 상기 적층 콘택 플러그의 제2 면과 인접하는 다른 제3 배선과 상기 적층 콘택 플러그 사이의 제2 간격과 실질적으로 동일한 것을 특징으로 하는 반도체 소자.
  9. 제1 항에 있어서, 상기 제1 배선과 상기 제3 배선을 연결시키는 상기 제1 콘택 플러그는 복수개인 것을 특징으로 하는 반도체 소자.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 제2 배선과 상기 제4 배선을 연결시키는 상기 적층 콘택 플러그는 복수개인 것을 특징으로 하는 반도체 소자.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 제1 배선, 상기 제2 배선, 상기 제3 배선 및 상기 제4 배선은 서로 평행하게 연장되는 것을 특징으로 하는 반도체 소자.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 제1 배선 및 상기 제2 배선은 제1 방향으로 서로 평행하게 연장되고, 상기 제3 배선 및 상기 제4 배선은 상기 제1 방향과 다른 제2 방향으로 서로 평행하게 연장되는 것을 특징으로 하는 반도체 소자.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12 항에 있어서, 상기 제1 배선 및 상기 제3 배선을 연결시키는 제1 콘택 플러그는 복수개이고, 상기 복수의 제1 콘택 플러그들은 상기 제1 방향을 따라 서로 나란히 배치되는 것을 특징으로 하는 반도체 소자.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서, 상기 제3 배선은 일정한 너비를 가지는 것을 특징으로 하는 반도체 소자.
  15. 복수의 감마 전압들이 형성되는 감마 회로; 및
    상기 감마 회로로부터 형성되고, 서로 교대로 배치되는 복수의 제3 배선들 및 복수의 제4 배선들을 통하여 제공받은 상기 복수의 감마 전압들 중 어느 하나를 선택하여 출력하는 복수의 디코더들을 포함하는 소스 드라이버;를 포함하고,
    상기 복수의 제3 배선들은, 기판 상의 제1 레벨에서 연장되고, 상기 제1 레벨보다 낮은 레벨에 배치된 복수의 제1 배선들과 복수의 제1 콘택 플러그들에 의해 각각 연결되고,
    상기 복수의 제4 배선들은, 상기 제1 레벨보다 높은 제2 레벨에서 연장되고, 상기 복수의 제4 배선들에 각각 연결되는 복수의 제2 콘택 플러그들과 상기 복수의 제2 콘택 플러그들에 연결되는 제3 콘택 플러그들을 포함하는 적층 콘택 플러그에 의해 상기 제1 레벨보다 낮은 레벨에 형성되는 복수의 제2 배선들과 각각 연결되고,
    상기 복수의 제3 배선들 중 인접한 두 개의 제3 배선들 간의 수평 방향으로의 최소 이격 거리는, 상기 적층 콘택 플러그와 상기 제3 배선들간의 상기 수평 방향으로의 최소 이격 거리와 실질적으로 유사하고,
    상기 복수의 제4 배선들 각각은 상기 인접한 두 개의 제3 배선들 각각의 일부를 덮는 디스플레이 드라이버 집적 회로.
  16. 제15 항에 있어서, 상기 복수의 제3 배선들 및 상기 복수의 제4 배선들은 각각 서로 다른 전압들이 인가되는 것을 특징으로 하는 디스플레이 드라이버 집적 회로.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    기판 상에 배치되는 복수의 제1 및 제2 배선들;
    상기 복수의 제1 배선들 상의 제1 레벨에 배치되는 복수의 제3 배선들;
    상기 제1 레벨 상의 제2 레벨에 배치되는 복수의 제4 배선들;
    상기 복수의 제1 배선들 중 어느 하나의 제1 배선은 상기 복수의 제3 배선들 중 어느 하나의 제3 배선과 복수의 제1 콘택 플러그들에 의해 서로 연결되고, 상기 복수의 제2 배선들 중 어느 하나의 제2 배선은 상기 복수의 제4 배선들 중 어느 하나의 제4 배선과 복수의 적층 콘택 플러그들에 의해 서로 연결되고,
    상기 제3 및 상기 제4 배선들은 서로 교대로 배치되고, 상기 제3 및 상기 제4 배선들의 너비들은 상기 제1 및 상기 제2 배선들의 너비들보다 넓은 반도체 소자.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제17 항에 있어서, 상기 적층 콘택 플러그들 각각은,
    상기 복수의 제2 배선들 중 어느 하나의 제2 배선과 연결된 제2 콘택 플러그; 및
    상기 제2 콘택 플러그와 연결되고, 상기 복수의 제4 배선들 중 어느 하나의 제4 배선과 연결된 제3 콘택 플러그;를 포함하는 것을 특징으로 하는 반도체 소자.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제17 항에 있어서, 상기 제4 배선들은 상기 제3 배선들과 상기 기판의 주면과 수직한 방향으로 오버랩되는 것을 특징으로 하는 반도체 소자.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제18 항에 있어서, 상기 적층 콘택 플러그들은 인접한 상기 제3 배선들 사이에 배치되고, 상기 제3 배선들은 변화하는 너비를 가지고,
    상기 적층 콘택 플러그와 인접하는 영역에서의 상기 제3 배선의 제1 너비는 상기 적층 콘택 플러그와 인접하지 않는 영역에서의 상기 제3 배선의 제2 너비보다 작은 것을 특징으로 하는 반도체 소자.
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