KR101662276B1 - 불 휘발성 메모리 장치 및 그것의 프로그램 및 읽기 방법들 - Google Patents

Abstract

여기에 제공되는 불 휘발성 메모리 장치는 복수의 비트 라인들과 복수의 워드 라인들의 매트릭스 형태로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 복수의 비트 라인들은 고속 셀 비트 라인들과 저속 셀 비트 라인들로 구분되며; 상기 복수의 비트 라인들에 각각 대응하는 복수의 레지스터들과; 상기 복수의 비트 라인들과 상기 복수의 레지스터들을 각각 연결하는 스위치 트랜지스터들과; 그리고 상기 복수의 레지스터들을 제어하도록 구성된 제어 로직을 포함하며, 비트 라인 셋업 구간 다음의 비트 라인 강제 구간 동안, 상기 고속 셀 비트 라인들에 대응하는 레지스터들은 상기 스위치 트랜지스터들이 제어 전압으로 구동된 상태에서 상기 고속 셀 비트 라인들로 강제 전압이 전달되도록 상기 제어 로직에 의해서 초기화된다.

Description

불 휘발성 메모리 장치 및 그것의 프로그램 및 읽기 방법들{NON-VOLATILE MEMORY DEVICE AND PROGRAM AND READ METHODS THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치에 관한 것이다.

반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.

MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.

불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.

본 발명의 목적은 프로그램 성능을 향상시킬 수 있는 불 휘발성 메모리 장치 및 그것의 프로그램 및 읽기 방법들을 제공하는 것이다.

본 발명의 일 특징은 복수의 비트 라인들과 복수의 워드 라인들의 매트릭스 형태로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와; 상기 복수의 비트 라인들은 고속 셀 비트 라인들과 저속 셀 비트 라인들로 구분되며; 상기 복수의 비트 라인들에 각각 대응하는 복수의 레지스터들과; 상기 복수의 비트 라인들과 상기 복수의 레지스터들을 각각 연결하는 스위치 트랜지스터들과; 그리고 상기 복수의 레지스터들을 제어하도록 구성된 제어 로직을 포함하는 불 휘발성 메모리 장치를 제공하는 것이며, 비트 라인 셋업 구간 다음의 비트 라인 강제 구간 동안, 상기 고속 셀 비트 라인들에 대응하는 레지스터들은 상기 스위치 트랜지스터들이 제어 전압으로 구동된 상태에서 상기 고속 셀 비트 라인들로 강제 전압이 전달되도록 상기 제어 로직에 의해서 초기화된다.

본 발명의 예시적인 실시예들에 따르면, 메모리 셀들의 프로그램 특성에 관계없이 메모리 셀들을 균일한 프로그램 속도로 프로그램하는 것이 가능하다.

도 1은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 2는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 갖는 메모리 셀 어레이를 보여주는 도면이다.
도 3a는 도 2의 점선 A-A'을 따라 절단된 메모리 셀 어레이의 단면을 보여주는 도면이다.
도 3b는 도 2의 점선 B-B'을 따라 절단된 메모리 셀 어레이의 단면을 보여주는 도면이다.
도 3c는 더블 패터닝 기법에 따라 형성된 홀수 및 짝수 비트 라인들의 폭들을 보여주는 도면이다.
도 4는 더블 패터닝 기법으로 제조된 메모리 셀들의 문턱 전압 산포를 보여주는 도면이다.
도 5는 2개의 비트 라인들과 관련된 읽기 및 쓰기 회로의 일부를 보여주는 블록도이다.
도 6은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 7은 본 발명의 다른 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다.
도 8은 도 7에서 설명된 프로그램 방법에 따라 형성되는 문턱 전압 분포들을 보여주는 도면이다.
도 9는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 10은 본 발명의 예시적인 실시예에 따른 도 9에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.

도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.

본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.

도 1은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.

도 1을 참조하면, 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치(1000)는 행들(또는, 워드 라인들)과 열들(또는, 비트 라인들)로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(100)를 포함한다. 각 메모리 셀은 1-비트 데이터 또는 M-비트(멀티-비트) 데이터(M은 2 또는 그 보다 큰 정수)를 저장한다. 메모리 셀 어레이(100)는 잘 알려진 단층 어레이 구조(single-layer array structure)(또는, 2차원 어레이 구조라고 불림) 또는 다층 어레이 구조(multi-layer array structure)(또는, 3차원 어레이 구조라고 불림)를 갖도록 구현될 것이다. 예시적인 3차원 어레이 구조가 미국특허 공개번호 제2008/0023747호에 "SEMICONDUCTOR MEMORY DEVICE WITH MEMORY CELLS ON MULTIPLE LAYERS"라는 제목으로 그리고 미국특허 공개번호 제2008/0084729호에 "SEMICONDUCTOR DEVICE WITH THREE-DIMENSIONAL ARRAY STRUCTURE"라는 제목으로 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

행 선택 회로(200)는 메모리 셀 어레이(100)의 행들에 대한 선택 및 구동 동작들을 수행하도록 구성된다. 전압 발생 회로(300)는 제어 로직(400)에 의해서 제어되며, 프로그램, 소거, 그리고 읽기 동작들에 필요한 전압들(예를 들면, 프로그램 전압, 패스 전압, 소거 전압, 읽기 전압, 등)을 생성하도록 구성된다. 읽기 및 쓰기 회로(500)는 제어 로직(400)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기로서 또는 쓰기 드라이버로서 동작한다. 예를 들면, 읽기 동작 동안, 읽기 및 쓰기 회로(500)는 선택된 행의 메모리 셀들로부터 데이터를 감지하는 감지 증폭기로서 동작한다. 프로그램 동작 동안, 읽기 및 쓰기 회로(500)는 프로그램 데이터에 따라 선택된 행의 메모리 셀들을 구동하는 쓰기 드라이버로서 동작한다. 읽기 및 쓰기 회로(500)는 비트 라인들에 또는 비트 라인 쌍들에 각각 대응하는 레지스터들(또는 페이지 버퍼들라 불림)을 포함한다. 메모리 셀들 각각이 멀티-비트 데이터를 저장하는 경우, 읽기 및 쓰기 회로(500)의 각 레지스터는 2개 또는 그 보다 많은 래치들을 갖도록 구성될 것이다. 메모리 셀들 각각이 단일-비트 데이터를 저장하는 경우, 읽기 및 쓰기 회로(500)의 각 레지스터는 하나 또는 그 보다 많은 래치들을 갖도록 구성될 것이다. 입출력 인터페이스(600)는 외부(예를 들면, 메모리 제어기 또는 호스트)와 인터페이스하도록 구성될 것이다. 예를 들면, 입출력 인터페이스(600)는 읽기 및 쓰기 회로(500)/제어 로직(400)과 외부 사이에서 인터페이스 기능을 제공할 것이다.

도 2는 올 비트 라인 메모리 구조 또는 오드-이븐 메모리 구조를 갖는 메모리 셀 어레이를 보여주는 도면이다. 메모리 셀 어레이(100)의 예시적인 구조들이 설명될 것이다. 일례로서, 메모리 셀 어레이(100)가 1024개의 메모리 블록들로 나눠진 낸드 플래시 메모리 장치가 설명될 것이다. 각 메모리 블록에 저장된 데이터는 동시에 소거될 수 있다. 일 실시예에 있어서, 메모리 블록은 동시에 소거되는 저장 소자들의 최소 단위이다. 각 메모리 블록에는, 예를 들면, 비트 라인들에 각각 대응하는 복수의 열들이 있다. 올 비트 라인 (all bit line: ABL) 구조라 불리는 일 실시예에 있어서, 메모리 블록의 모든 비트 라인들은 읽기 및 프로그램 동작들 동안 동시에 선택될 수 있다. 공통 워드 라인에 속하며 모든 비트 라인들과 연결된 저장 소자들은 동시에 프로그램될 수 있다.

예시적인 실시예에 있어서, 동일한 열에 속한 복수의 저장 소자들은 낸드 스트링(111)을 구성하도록 직렬로 연결된다. 낸드 스트링의 일 단자는 스트링 선택 라인(SSL)에 의해서 제어되는 선택 트랜지스터를 통해 대응하는 비트 라인에 연결되고, 다른 단자는 접지 선택 라인(GSL)에 의해서 제어되는 선택 트랜지스터를 통해 공통 소오스 라인(CSL)에 연결된다.

오드-이븐 구조(odd-even architecture)라 불리는 다른 예시적인 실시예에 있어서, 비트 라인들은 이븐 비트 라인들(BLe)과 오드 비트 라인들(BLo)로 구분된다. 오드/이븐 비트 라인 구조에 있어서, 공통 워드 라인에 속하고 오드 비트 라인들과 연결된 저장 소자들이 제 1 시간에 프로그램되는 반면에, 공통 워드 라인에 속하고 이븐 비트 라인들과 연결된 저장 소자들은 제 2 시간에 프로그램된다. 데이터는 다른 블록들로 프로그램될 수 있고 다른 메모리 블록들로부터 읽혀질 수 있다. 이러한 동작은 동시에 수행될 수 있다.

올 비트 라인 (all bit line: ABL) 구조의 경우, 비트 라인들은 읽기 및 쓰기 회로(500)에 속한 레지스터들(또는, 페이지 버퍼들이라 불림)에 각각 연결될 것이다. 이에 반해서, 오드-이븐 구조의 경우, 비트 라인들은 복수의 비트 라인 쌍들(이븐 비트 라인(BLei)과 오드 비트 라인(BLoi)으로 구성됨)로 구성되며, 비트 라인 쌍들은 읽기 및 쓰기 회로(500)에 속한 레지스터들(또는, 페이지 버퍼들이라 불림)에 각각 연결될 것이다.

예시적인 실시예에 있어서, 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치는 올 비트 라인 구조를 갖도록 구현될 것이다. 하지만, 오드-이븐 구조가 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치에 적용될 수 있음은 잘 이해될 것이다.

고집적화로 인해 액티브 영역들, 워드 라인들, 그리고 비트 라인들을 형성하는 것이 점차적으로 어렵기 때문에, 더블 패터닝 기법(Double Patterning Techique: DPT)을 이용하여 메모리 장치가 형성되어 오고 있다. 더블 패터닝 기법은 사진식각 장비의 한계를 극복하기 위한 패턴 기술이다. 더블 패터닝 기법에 따라 형성된 워드 라인들, 액티브 영역들, 그리고 비트 라인들이 도 3a 내지 도 3c에 도시되어 있다.

도 3a는 도 2의 점선 A-A'을 따라 절단된 메모리 셀 어레이의 단면을 보여주는 도면이고, 도 3b는 도 2의 점선 B-B'을 따라 절단된 메모리 셀 어레이의 단면을 보여주는 도면이다. 도 3c는 더블 패터닝 기법에 따라 형성된 홀수번째 및 짝수번째 비트 라인들의 폭들을 보여주는 도면이다.

먼저 도 3a을 참조하면, 워드 라인들의 폭들은 워드 라인이 짝수번째 워드 라인인 지 혹은 홀수번째 워드 라인인 지의 여부에 따라 다르다. 예를 들면, 짝수번째 워드 라인들의 폭들(Lg1)은 홀수번째 워드라인들의 폭들(Lg2)보다 좁다. 도 3b에 도시된 바와 같이, 짝수번째 워드 라인에 대응하는 메모리 셀의 액티브 폭(AW1)이 홀수번째 워드 라인에 대응하는 메모리 셀의 액티브 폭(AW2)보다 좁다. 도 3c를 참조하면, 짝수번째 비트 라인들의 폭들(BW1)은 홀수번째 비트 라인들의 폭들(BW2)보다 좁다. 도 3a 내지 도 3c에 도시된 워드 라인들, 액티브 영역들, 그리고 비트 라인들은 더블 패터닝 기법을 이용하여 형성될 것이다.

도 3a 내지 도 3c에서, "홀수번째(odd-numbered)" 및 "짝수번째(even-numbered)"라는 용어들은 예시적인 패턴 형성 순서 또는 패턴의 폭이 넓은 지 또는 좁은 지의 여부를 나타내는 데 사용될 것이다. 그러한 용어들이 실시예를 특정한 예로 제한하는 데 사용되지 않을 것이다. 예시적인 실시예에 있어서, "짝수번째"에 대응하는 패턴들이 "홀수번째"에 대응하는 패턴들에 앞서 형성될 것이다. 하지만, "짝수번째"에 대응하는 패턴들이 "홀수번째"에 대응하는 패턴들 다음에 형성될 수 있음은 잘 이해될 것이다.

더블 패터닝 기법을 통해 워드 라인들, 액티브 영역들, 그리고 비트 라인들을 형성하는 경우, 홀수번째 비트 라인들에 대응하는 메모리 셀들의 프로그램 속도는 짝수번째 비트 라인들에 대응하는 메모리 셀들의 프로그램 속도와 다를 것이다. 이는 문턱 전압 산포가 넓어짐을 의미한다. 더블 패터닝 기법으로 제조된 메모리 셀들의 문턱 전압 산포가 도 4에 도시되어 있다. 문턱 전압 산포(101)에 속한 메모리 셀들의 프로그램 속도(또는, 프로그램 특성)는 산포(102)에 속한 메모리 셀들의 프로그램 속도(또는, 프로그램 특성)과 다른 것이다. 결과적으로, 산포(101)의 최하위 레벨과 산포(102)의 최하위 레벨 사이에는 △V의 전압차가 존재할 것이다. 도 4에 도시된 산포들은 하나의 프로그램 상태에 대응할 것이다. 홀수번째 비트 라인들의 메모리 셀들의 프로그램 속도가 짝수번째 비트 라인들의 메모리 셀들의 프로그램 속도보다 빠른 지 또는 느린 지의 여부는 테스트 동작을 통해 또는 공정 결과(패턴의 폭, 절연막 두께, 등)에 의거하여 판별될 것이다. 하지만, 홀수번째 비트 라인들의 메모리 셀들의 프로그램 속도가 짝수번째 비트 라인들의 메모리 셀들의 프로그램 속도보다 빠른 지 또는 느린 지의 여부를 판별하는 것이 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 결과적으로, 더블 패터닝 기법이 사용됨에 따라, 메모리 셀들은 각 프로그램 상태에서 2개의 그룹들로 구분될 것이다. 하나의 그룹에 속한 메모리 셀들의 프로그램 특성/속도는 다른 하나의 그룹에 속한 메모리 셀들의 프로그램 특성/속도와 다를 것이다.

도 5는 2개의 비트 라인들과 관련된 읽기 및 쓰기 회로의 일부를 보여주는 블록도이다.

도 5를 참조하면, 비트 라인들(BLe, BLo)은 앞서 설명된 더블 패터닝 기법을 이용하여 형성될 것이다. 읽기 및 쓰기 회로(500)는 비트 라인들(BLe, BLo)에 각각 대응하는 레지스터들(501, 502)을 포함할 것이다. 레지스터들(501, 502) 각각은 적어도 2개의 래치들(LAT1, LAT2)을 포함할 것이다. 프로그램될 데이터는 각 레지스터의 래치(LAT1)에 로드되고, 래치(LAT1)에 로드된 데이터는 래치(LAT2)로 전달될 것이다. 데이터 로드 및 덤프 동작들은 제어 로직(400)의 제어에 따라 행해질 것이다. 비트 라인(BLe/BLo)은 제어 로직(400)의 제어하에 래치(LAT2)로 전달된 데이터에 따라 접지 전압(또는, 비트 라인 프로그램 전압) 또는 전원 전압(비트 라인 프로그램 금지 전압)으로 구동될 것이다. 예를 들면, 레지스터(501)의 래치(LAT2)에 데이터 '0'이 저장될 때, 비트 라인(BLe)은 스위치 트랜지스터(503)를 통해 접지 전압으로 설정될 것이다. 이는 비트 라인(BLe)에 연결된 스트링의 채널이 접지됨을 의미한다. 레지스터(501)의 래치(LAT2)에 데이터 '1'이 저장될 때, 비트 라인(BLe)은 스위치(503)를 통해 전원 전압으로 설정될 것이다. 이는 비트 라인(BLe)에 연결된 스트링의 채널이 (VCC-Vth)(Vth:스트링 선택 트랜지스터의 문턱 전압)의 전압으로 충전됨을 의미한다. 비트 라인들(BLe, BLo)과 레지스터들(501, 502)의 래치들(LAT2)은 스위치 트랜지스터들(503, 504)을 통해 각각 연결될 것이다. 스위치 트랜지스터들(503, 504)은 드라이버(505)에 의해서 제어될 것이다.

예시적인 실시예에 있어서, 스위치 트랜지스터들(503, 504)의 제어 전압은 비트 라인 셋업 구간 동안 비트 라인들(BLe, BLo)로 전원 전압을 충분히 전달할 수 있도록 결정될 것이다. 예를 들면, 비트 라인 셋업 구간 동안, 스위치 트랜지스터들(503, 504)의 게이트들에는 대략 (VCC+Vth)(Vth:스위치 트랜지스터의 문턱 전압)의 전압이 드라이버(505)로부터 전달될 것이다. 비트 라인 셋업 동작 이후 그리고 워드 라인 인에이블 동작 이전에, 스위치 트랜지스터들(503, 504)의 게이트들에는 대략 (△V+Vth)(Vth:스위치 트랜지스터의 문턱 전압)의 전압(또는, 강제 전압)이 드라이버(505)로부터 전달될 것이다. 이는 이후 상세히 설명될 것이다. 여기서, 도 4에 도시된 바와 같이, △V는 프로그램 속도가 느린 메모리 셀들의 산포(101)와 프로그램 속도가 빠른 메모리 셀들의 산포(102) 사이의 전압차를 나타낸다.

도 6은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다. 이하, 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.

설명에 앞서, 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치(1000)는 올 비트 라인 구조를 갖도록 구성될 것이다. 이는 메모리 셀 어레이(100)의 비트 라인들이 대응하는 레지스터들에 각각 연결됨을 의미한다. 즉, 선택된 워드 라인에 연결된 모든 메모리 셀들에 대한 프로그램/읽기 동작이 동시에 행해질 것이다. 설명의 편의상, 더블 패터닝 기법에 의해서 형성되는 2개의 비트 라인들(BLe, BLo)에 의거하여 프로그램 동작이 설명될 것이다. 앞서 설명된 바와 같이, 하나의 비트 라인(BLe)에 연결된 메모리 셀의 프로그램 속도는 다른 하나의 비트 라인(BLo)에 연결된 메모리 셀의 프로그램 속도와 다를 것이다. 프로그램 속도가 상대적으로 빠른 메모리 셀에 연결된 비트 라인을 "고속 셀 비트 라인"(fast cell bit line)이라 칭하고, 프로그램 속도가 상대적으로 느린 메모리 셀에 연결된 비트 라인을 "저속 셀 비트 라인"(slow cell bit line)이라 칭한다. 고속 셀 비트 라인과 저속 셀 비트 라인의 판별은, 예를 들면, 테스트 동작을 통해 행해지며, 그러한 판별 결과에 따라 결정된 프로그램 방법이 제어 로직(400)에 채용될 것이다. 고속 셀 비트 라인과 저속 셀 비트 라인의 구별이 더블 패터닝 기법으로 형성된 메모리 장치에 국한되지 않음은 잘 이해될 것이다. 고속 셀 비트 라인과 저속 셀 비트 라인의 구별은 다양한 원인들로 인해 행지될 수 있다.

S100 단계에서, 메모리 셀 어레이(100)에 프로그램될 데이터는 제어 로직(400)의 제어 하에 입출력 인터페이스(600)를 통해 읽기 및 쓰기 회로(500)에 속한 레지스터들(501, 502)에 로드될 것이다. 로드된 데이터는 레지스터들(501, 502)의 래치들(LAT1)에 저장될 것이다. 레지스터들(501, 502)의 래치들(LAT1)에 저장된 데이터는 제어 로직(400)의 제어에 따라 래치들(LAT2)로 각각 전달될 것이다. S110 단계에서, 비트 라인들(BLe, BLo)(도 5 참조)은 레지스터들(501, 502)에 로드된 데이터에 의거하여 전원 전압과 접지 전압 중 어느 하나로 설정될 것이다. 예를 들면, 레지스터들(501, 502)에 로드된 데이터가 데이터 '0'라고 가정하면, 비트 라인들(BLe, BLo)은 각각 접지 전압으로 설정될 것이다. 이때, 스위치 트랜지스터들(503, 504)에 인가되는 제어 전압은 (VCC+Vth)의 전압일 것이다.

S120 단계에서, 제어 로직(400)의 제어하에 고속 셀 비트 라인(예를 들면, BLe)은 강제 전압(Vf=△V)으로 구동될 것이다. 좀 더 구체적으로 설명하면, 레지스터들(501, 502)의 래치들(LAT2)에 있어서, 고속 셀 비트 라인(예를 들면, BLe)에 연결되는 레지스터(501)의 래치(LAT2)는 제어 로직(400)의 제어하에 데이터 '1'로 설정될 것이다. 이때, 저속 셀 비트 라인(예를 들면, BLo)에 연결되는 레지스터(502)의 래치(LAT2)의 값은 변화되지 않는다. 게다가, 스위치 트랜지스터들(503, 504)에 인가되는 제어 전압은 고속 셀 비트 라인(BLe)으로 강제 전압(Vf=△V)을 전달하기에 충분한 전압(예를 들면, △V+Vth)으로 설정될 것이다. 고속 셀 비트 라인(BLe)의 래치(LAT2)가 데이터 '1'로 설정되고 스위치 트랜지스터들(503, 504)에 인가되는 제어 전압이 강제 전압(Vf=△V)을 전달하기에 충분한 전압(예를 들면, △V+Vth)으로 설정됨에 따라, 고속 셀 비트 라인(BLe)은 스위치 트랜지스터(503)를 통해 강제 전압(Vf)으로 구동될 것이다. 이는 고속 셀 비트 라인(BLe)에 연결된 스트링의 채널이 강제 전압(Vf)으로 충전됨을 의미한다. 비록 스위치 트랜지스터들(503, 504)에 인가되는 제어 전압이 강제 전압(Vf=△V)을 전달하기에 충분한 전압(예를 들면, △V+Vth)으로 설정되더라도, 저속 셀 비트 라인(BLo)은 비트 라인 셋업 동작을 통해 설정된 전압(예를 들면, 데이터 '1'의 경우 VCC, 데이터 '0'의 경우 0V)으로 유지될 것이다.

고속 셀 비트 라인(BLe)이 강제 전압(Vf)으로 설정된 후, S130 단계에서, 잘 알려진 방식에 따라 워드 라인 인에이블 동작이 수행될 것이다. 예를 들면, 워드 라인 인에이블 구간 동안, 먼저, 선택된 메모리 블록의 모든 워드 라인들이 패스 전압으로 구동되고, 그 다음에 선택된 워드 라인이 프로그램 전압으로 구동될 것이다. 고속 셀 비트 라인에 연결된 스트링의 채널이 강제 전압(Vf)으로 충전되고, 저속 셀 비트 라인에 연결된 스트링의 채널이 0V의 전압으로 충전되어 있기 때문에, 고속 셀 비트 라인에 연결된 스트링의 선택된 메모리 셀은 저속 셀 비트 라인에 연결된 스트링의 선택된 메모리 셀보다 상대적으로 느리게 프로그램될 것이다. 다시 말해서, 고속 셀 비트 라인에 연결된 스트링의 선택된 메모리 셀과 저속 셀 비트 라인에 연결된 스트링의 선택된 메모리 셀은 동일한 프로그램 속도로 프로그램될 것이다. 이는, 도 4에서 설명된 것과 달리, 문턱 전압 산포의 넓어짐이 억제됨을 의미한다. 다시 말해서, 선택된 메모리 셀들은 하나의 문턱 전압 산포를 형성할 것이다.

S140 단계에서, 선택된 메모리 셀들이 요구되는 프로그램 상태를 갖도록 프로그램되었는 지의 여부가 판별될 것이다. 즉, 검증 읽기 동작이 수행될 것이다. 선택된 메모리 셀들이 요구되는 프로그램 상태로 프로그램된 것으로 판별되면, S150 단계에서, 프로그램 동작이 프로그램 패스로 처리될 것이다. 이후, 절차는 종료될 것이다. 만약 선택된 메모리 셀들이 요구되는 프로그램 상태로 프로그램되지 않은 것으로 판별되면, 절차는 S160 단계로 진행할 것이다. S160 단계에서, 프로그램 루프가 최대 루프에 도달하였는 지의 여부가 판별될 것이다. 프로그램 루프가 최대 루프에 도달하지 않은 것으로 판별되면, S170 단계에서, 프로그램 루프 횟수가 '1'만큼 증가될 것이다. 이후, 절차는 S110 단계로 진행할 것이다. 만약 프로그램 루프가 최대 루프에 도달한 것으로 판별되면, 프로그램 동작이 프로그램 페일로 처리될 것이다. 이후, 절차는 종료될 것이다.

비트 라인을 강제 전압으로 구동하는 것은 다양한 방식들을 통해 달성될 수 있다. 예를 들면, 강제 전압을 생성하도록 별도의 전압 발생기가 불 휘발성 메모리 장치에 제공되고, 고속 셀 비트 라인에 대응하는 래치의 데이터에 따라 고속 셀 비트 라인으로 강제 전압을 공급하는 회로가 읽기 및 쓰기 회로(500)에 제공될 수 있다.

도 7은 본 발명의 다른 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법을 설명하기 위한 흐름도이다. 이하, 본 발명의 다른 예시적인 실시예에 따른 불 휘발성 메모리 장치의 프로그램 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.

설명에 앞서, 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치(1000)는 올 비트 라인 구조를 갖도록 구성될 것이다. 이는 메모리 셀 어레이(100)의 비트 라인들이 대응하는 레지스터들에 각각 연결됨을 의미한다. 즉, 선택된 워드 라인에 연결된 모든 메모리 셀들에 대한 프로그램/읽기 동작이 동시에 행해질 것이다. 설명의 편의상, 더블 패터닝 기법에 의해서 형성되는 2개의 비트 라인들(BLe, BLo)에 의거하여 프로그램 동작이 설명될 것이다. 앞서 설명된 바와 같이, 하나의 비트 라인(BLe)에 연결된 메모리 셀의 프로그램 속도는 다른 하나의 비트 라인(BLo)에 연결된 메모리 셀의 프로그램 속도와 다를 것이다. 프로그램 속도가 상대적으로 빠른 메모리 셀에 연결된 비트 라인을 "고속 셀 비트 라인"(fast cell bit line)이라 칭하고, 프로그램 속도가 상대적으로 느린 메모리 셀에 연결된 비트 라인을 "저속 셀 비트 라인"(slow cell bit line)이라 칭한다. 고속 셀 비트 라인과 저속 셀 비트 라인의 판별은, 예를 들면, 테스트 동작을 통해 행해지며, 그러한 판별 결과에 따라 결정된 프로그램 방법이 제어 로직(400)에 채용될 것이다.

S200 단계에서, 메모리 셀 어레이(100)에 프로그램될 데이터는 제어 로직(400)의 제어하에 입출력 인터페이스(600)를 통해 읽기 및 쓰기 회로(500)에 속한 레지스터들(501, 502)에 로드될 것이다. 로드된 데이터는 레지스터들(501, 502)의 래치들(LAT1)에 저장될 것이다. 레지스터들(501, 502)의 래치들(LAT1)에 저장된 데이터는 제어 로직(400)의 제어에 따라 래치들(LAT2)로 각각 전달될 것이다. S210 단계에서, 비트 라인들(BLe, BLo)(도 5 참조)은 레지스터들(501, 502)에 로드된 데이터에 의거하여 전원 전압과 접지 전압 중 어느 하나로 설정될 것이다. 예를 들면, 레지스터들(501, 502)에 로드된 데이터가 데이터 '0'라고 가정하면, 비트 라인들(BLe, BLo)은 각각 접지 전압으로 설정될 것이다. 이때, 스위치 트랜지스터들(503, 504)에 인가되는 제어 전압은 (VCC+Vth)의 전압일 것이다.

S220 단계에서, 잘 알려진 방식에 따라 워드 라인 인에이블 동작이 수행될 것이다. 예를 들면, 워드 라인 인에이블 구간 동안, 먼저, 선택된 메모리 블록의 모든 워드 라인들이 패스 전압으로 구동되고, 그 다음에 선택된 워드 라인이 프로그램 전압으로 구동될 것이다. 즉, 선택된 메모리 셀들이 프로그램될 것이다.

S230 단계에서, 선택된 워드 라인에 전압 발생기(300)로부터 제공되는 제 1 검증 전압(Vvfy1_Si)이 인가된 상태에서 읽기/감지 동작이 수행될 것이다. 이때, 저속 셀 비트 라인(BLo)에 연결된 레지스터(502)는 제어 로직(400)의 제어에 따라 감지 동작을 수행하는 반면에, 고속 셀 비트 라인(BLe)에 연결된 레지스터(501)는 제어 로직(400)의 제어에 따라 감지 동작을 수행하지 않는다. S240 단계에서, 선택된 워드 라인에 전압 발생기(300)로부터 제공되는 제 2 검증 전압(Vvfy2_Si)이 인가된 상태에서 읽기/감지 동작이 수행될 것이다. 이때, 저속 셀 비트 라인(BLo)에 연결된 레지스터(502)는 제어 로직(400)의 제어에 따라 감지 동작을 수행하지 않는 반면에, 고속 셀 비트 라인(BLe)에 연결된 레지스터(501)는 제어 로직(400)의 제어에 따라 감지 동작을 수행할 것이다.

여기서, 제 1 및 제 2 검증 전압들(Vvfy1_Si, Vvfy2_Si)은 제어 로직(400)의 제어에 따라 전압 발생기(300)에 의해서 생성될 것이다. 제 1 및 제 2 검증 전압들(Vvfy1_Si, Vvfy2_Si)의 공급 순서는 변경될 수 있다.

S250 단계에서, 선택된 메모리 셀들이 요구되는 상태를 갖도록 프로그램되었는 지의 여부가 판별될 것이다. 즉, 검증 읽기 동작이 수행될 것이다. 선택된 메모리 셀들이 요구되는 상태로 프로그램된 것으로 판별되면, S260 단계에서, 프로그램 동작이 프로그램 패스로 처리될 것이다. 이후, 절차는 종료될 것이다. 만약 선택된 메모리 셀들이 요구되는 상태로 프로그램되지 않은 것으로 판별되면, 절차는 S270 단계로 진행할 것이다. S270 단계에서, 프로그램 루프가 최대 루프에 도달하였는 지의 여부가 판별될 것이다. 프로그램 루프가 최대 루프에 도달하지 않은 것으로 판별되면, S280 단계에서, 프로그램 루프 횟수가 '1'만큼 증가될 것이다. 이후, 절차는 S210 단계로 진행할 것이다. 만약 프로그램 루프가 최대 루프에 도달한 것으로 판별되면, 프로그램 동작이 프로그램 페일로 처리될 것이다. 이후, 절차는 종료될 것이다.

도 8은 도 7에서 설명된 프로그램 방법에 따라 형성되는 문턱 전압 분포들을 보여주는 도면이다.

도 7에서 설명된 프로그램 방법을 통해 메모리 셀들을 프로그램하는 경우, 도 8에 도시된 바와 같이, 하나의 프로그램 상태(Si)는 2개의 문턱 전압 분포들(201, 202)로 구성될 것이다. 문턱 전압 분포(201)는 검증 전압(Vvfy1_Si)을 기준으로 저속 셀 비트 라인들의 메모리 셀들로 구성되고, 문턱 전압 분포(202)는 검증 전압(Vvfy2_Si)을 기준으로 고속 셀 비트 라인들의 메모리 셀들로 구성될 것이다. 도 8에는 하나의 프로그램 상태가 도시되어 있다. 하지만, 셀 당 비트 수에 따라 보다 많은 프로그램 상태들이 분포될 수 있음은 잘 이해될 것이다. 이러한 경우, 모든 프로그램 상태들 각각은 2개의 검증 전압들을 기준으로 2개의 문턱 전압 분포들로 구성될 것이다. 저속 셀 비트 라인들의 메모리 셀들과 고속 셀 비트 라인들의 메모리 셀들에 대한 프로그램 검증이 독립적으로 제어되기 때문에, 고속 셀 비트 라인들의 메모리 셀들과 저속 셀 비트 라인들의 메모리 셀들에 대한 읽기 동작 역시 독립적으로 제어될 것이다. 즉, 도 8에서 알 수 있듯이, 저속 셀 비트 라인들의 메모리 셀들과 관련된 문턱 전압 산포(201)는 읽기 전압(VR1_Si)을 기준으로 판별되고, 고속 셀 비트 라인들의 메모리 셀들과 관련된 문턱 전압 산포(202)는 읽기 전압(VR2_Si)을 기준으로 판별될 것이다. 예를 들면, 각 프로그램 상태(Si)를 판별하는 방법은 선택된 워드 라인에 읽기 전압(VR1_Si)이 인가된 상태에서 감지 동작을 수행하고, 선택된 워드 라인에 읽기 전압(VR2_Si)이 인가된 상태에서 감지 동작을 수행하는 것을 포함할 것이다.

여기서, 각 프로그램 상태에 대응하는 검증 전압들(Vvfy1_Si, Vvfy2_Si) 사이의 전압차는 각 프로그램 상태에 대응하는 읽기 전압들(VR1_Si, VR2_Si) 사이의 전압차와 같다.

본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 메모리 장치일 것이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다.

본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 컴퓨팅 시스템이 도 9에 개략적으로 도시되어 있다.

본 발명에 따른 컴퓨팅 시스템은 버스(3001)에 전기적으로 연결된 마이크로프로세서(3100), 사용자 인터페이스(3200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(3300), 메모리 제어기(3400), 그리고 저장 매체로서 불 휘발성 메모리 장치(3500)를 포함한다. 불 휘발성 메모리 장치(3500)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 불 휘발성 메모리 장치(3500)에는 마이크로프로세서(3100)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(3400)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(3600)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 자명하다. 메모리 제어기와 불 휘발성 메모리 장치는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 반도체 드라이브/디스크(Solid State Drive/Disk: SSD)를 구성할 수 있다.

도 10은 본 발명의 예시적인 실시예에 따른 도 9에 도시된 메모리 제어기를 개략적으로 보여주는 블록도이다.

도 10을 참조하면, 제어기는 저장 매체에 데이터를 저장하도록 그리고 저장 매체로부터 데이터를 읽도록 구성될 것이다. 제어기는 호스트 인터페이스(4100), 메모리 인터페이스(4200), 처리 유니트(4300), 버퍼 메모리(4400), 그리고 오류 제어 유니트(4500)를 포함한다. 호스트 인터페이스(4100)는 외부 장치(예를 들면, 호스트)와 인터페이스하도록 구성되며, 메모리 인터페이스(4200)는 저장 매체와 인터페이스하도록 구성될 것이다. 처리 유니트(4300)는 제어기의 동작을 전반적으로 제어하도록 구성될 것이다. 버퍼 메모리(4400)는 저장 매체에 저장될 데이터를 또는 저장 매체로부터 읽혀진 데이터를 임시 저장하는 데 사용될 것이다. 또한, 버퍼 메모리(4400)는 처리 유니트(4300)의 작업 메모리(work memory)로서 사용될 수 있다. 오류 제어 유니트(4500)는 저장 매체로부터 읽혀진 데이터의 에러를 검출 및 정정하도록 구성될 것이다. 도 10에 도시된 바와 같이, 제어기에 코드 데이터를 저장하기 위한 롬(4600)이 추가적으로 제공될 수 있음은 잘 이해될 것이다.

본 발명의 예시적인 실시예에 있어서, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

본 발명의 다른 예시적인 실시예에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다.

전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.

본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 제어기는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

100: 메모리 셀 어레이
200: 행 선택 회로
300: 전압 발생 회로
400: 제어 로직
500: 읽기 및 쓰기 회로
600: 입출력 인터페이스

Claims (10)

1. 복수의 비트 라인들과 복수의 워드 라인들의 매트릭스 형태로 배열된 메모리 셀들을 갖는 메모리 셀 어레이와;
   상기 복수의 비트 라인들은 고속 셀 비트 라인들과 저속 셀 비트 라인들로 구분되며;
   상기 복수의 비트 라인들에 각각 대응하는 복수의 레지스터들과;
   상기 복수의 비트 라인들과 상기 복수의 레지스터들을 각각 연결하는 스위치 트랜지스터들과; 그리고
   상기 복수의 레지스터들을 제어하도록 구성된 제어 로직을 포함하며,
   비트 라인 셋업 구간 다음의 비트 라인 강제 구간 동안, 상기 고속 셀 비트 라인들에 대응하는 레지스터들은 상기 스위치 트랜지스터들이 제어 전압으로 구동된 상태에서 상기 고속 셀 비트 라인들로 강제 전압이 전달되도록 상기 제어 로직에 의해서 초기화되는 불 휘발성 메모리 장치.
2. 제 1 항에 있어서,
   상기 제어 전압은 상기 강제 전압보다 스위치 트랜지스터의 문턱 전압만큼 높은 불 휘발성 메모리 장치.
3. 제 1 항에 있어서,
   상기 제어 전압은 상기 비트 라인 셋업 구간 동안 비트 라인 인가 전압보다 스위치 트랜지스터의 문턱 전압만큼 높게 설정되는 불 휘발성 메모리 장치.
4. 제 1 항에 있어서,
   상기 복수의 레지스터들 각각은 적어도 2개의 래치들을 포함하며, 상기 적어도 2개의 래치들 중 제 1 래치는 외부로부터 제공되는 프로그램 데이터를 저장하도록 구성되고, 상기 적어도 2개의 래치들 중 제 2 래치는 상기 제 1 래치로부터 상기 프로그램 데이터를 전달받도록 구성되는 불 휘발성 메모리 장치.
5. 제 4 항에 있어서,
   상기 고속 셀 비트 라인들에 대응하는 레지스터들의 제 2 래치들은 상기 비트 라인 강제 구간 동안 초기화되는 불 휘발성 메모리 장치.
6. 제 4 항에 있어서,
   상기 저속 셀 비트 라인들에 대응하는 레지스터들의 제 2 래치들은 상기 비트 라인 강제 구간 동안 초기화되지 않는 불 휘발성 메모리 장치.
7. 제 1 항에 있어서,
   상기 복수의 워드 라인들, 상기 복수의 비트 라인들, 그리고 상기 메모리 셀들의 액티브 영역들은 더블 패터닝 기법으로 형성되는 불 휘발성 메모리 장치.
8. 고속 셀 비트 라인들과 저속 셀 비트 라인들로 구분된 비트 라인들을 포함하는 불 휘발성 메모리 장치의 프로그램 방법에 있어서:
   프로그램 데이터에 따라 상기 고속 셀 비트 라인들과 상기 저속 셀 비트 라인들을 비트 라인 프로그램 전압과 비트 라인 프로그램 금지 전압 중 어느 하나로 설정하고;
   상기 고속 셀 비트 라인들이 상기 비트 라인 프로그램 전압과 상기 비트 라인 프로그램 금지 전압 중 어느 하나로 설정된 후, 상기 프로그램 데이터와 무관하게 상기 고속 셀 비트 라인들을 모두 강제 전압으로 구동하고;
   상기 강제 전압은 상기 비트 라인 프로그램 전압보다 높고 상기 비트 라인 프로그램 금지 전압보다 낮으며;
   워드 라인 인에이블 동작을 수행하는 것을 포함하는 것을 특징으로 하는 프로그램 방법.
9. 제 8 항에 있어서,
   상기 프로그램 데이터와 무관하게 상기 고속 셀 비트 라인들을 모두 강제 전압으로 구동하는 것은
   상기 고속 셀 비트 라인들에 대응하는 래치들을 초기화시키고
   제어 전압에 의해서 제어되는 스위치 트랜지스터들을 통해 상기 고속 셀 비트 라인들과 상기 대응하는 래치들을 연결하는 것을 포함하는 것을 특징으로 하는 프로그램 방법.
10. 제 9 항에 있어서,
    상기 제어 전압은 상기 강제 전압보다 스위치 트랜지스터의 문턱 전압만큼 높은 것을 특징으로 하는 프로그램 방법.

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