KR101641171B1

KR101641171B1 - 게이트 구동회로 및 이를 구비한 표시 장치

Info

Publication number: KR101641171B1
Application number: KR1020100013974A
Authority: KR
Inventors: 이홍우; 이응규; 이종환; 김성만
Original assignee: 삼성디스플레이 주식회사
Priority date: 2010-02-17
Filing date: 2010-02-17
Publication date: 2016-07-21
Anticipated expiration: 2030-02-17
Also published as: US8619070B2; US20110199363A1; KR20110094523A

Abstract

복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제n(n은 자연수) 스테이지는 풀업부, 제1 모드 가변부 및 제2 모드 가변부를 포함한다. 풀업부는 입력 전압에 응답하여 제1 클럭 신호의 제1 레벨 전압을 상기 제n 스테이지의 출력신호로 출력한다. 제2 모드 가변부는 수직개시신호 또는 이전 스테이지 중 어느 하나의 출력신호에 응답하여 제1 방향 신호를 상기 풀업부의 제어부에 인가한다. 제2 모드 가변부는 다음 스테이지 중 어느 하나의 출력신호 또는 상기 수직개시신호에 응답하여 상기 제1 방향 신호와 다른 제2 방향 신호를 상기 풀업부의 제어부에 인가한다.

Description

게이트 구동회로 및 이를 구비한 표시 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE HAVING THE GATE DRIVING CIRCUIT}

본 발명은 게이트 구동회로 및 이를 구비한 표시 장치에 관한 것으로, 보다 상세하게는 양방향 구동을 위한 게이트 구동회로 및 이를 구비한 표시 장치를 제공하는 것이다.

표시 장치용 패널 모듈의 제조 원가를 절감하고 전체 사이즈를 줄이기 위하여 패널의 표시 영역에 위치하는 스위칭 소자 형성 공정 진행 시 패널의 주변 영역에 게이트 구동회로를 동시에 형성하는 이른바 ASG(Amorphous Silicon Gate) 기술이 적용되고 있다. 상기 패널에 상기 게이트 구동회로가 직접 형성하는 경우, 상기 게이트 구동회로는 복수의 게이트 신호들을 정해진 순서대로 순차적으로 출력한다.

최근, 상기 패널에 일반적으로 순방향 영상을 표시하고 동작 모드에 따라서 상기 패널을 180도로 회전시켜 역방향 영상을 표시하는 패널 개발이 활발해지고 있다. 이 경우, 상기 패널에 집적된 상기 게이트 구동회로의 출력 순서가 고정됨에 따라서 영상 데이터의 출력 순서를 변화시키는 방식이 사용되고 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 양방향 구동을 위한 게이트 구동회로를 제공하는 것이다

본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제n(n은 자연수) 스테이지는 풀업부, 제1 모드 가변부 및 제2 모드 가변부를 포함한다. 상기 풀업부는 입력 전압에 응답하여 제1 클럭 신호의 제1 레벨 전압을 상기 제n 스테이지의 출력신호로 출력한다. 상기 제1 모드 가변부는 수직개시신호 또는 이전 스테이지 중 어느 하나의 출력신호에 응답하여 제1 방향 신호를 상기 풀업부의 제어부에 인가한다. 상기 제2 모드 가변부는 다음 스테이지 중 어느 하나의 출력신호 또는 상기 수직개시신호에 응답하여 상기 제1 방향 신호와 다른 제2 방향 신호를 상기 풀업부의 제어부에 인가한다. 상기 제1 및 제2 모드 가변부 중 적어도 하나는 상기 제1 또는 제2 방향 신호의 하이 전압에 응답하여 턴-온되는 제1 박막 트랜지스터와, 상기 이전 스테이지 중 어느 하나의 출력신호 또는 다음 스테이지 중 어느 하나의 출력신호에 응답하여 상기 제1 또는 제2 방향 신호를 상기 풀업부의 제어부에 전달하는 제2 박막 트랜지스터 및 상기 제1 박막 트랜지스터를 통해 상기 제2 박막 트랜지스터와 연결되고, 상기 이전 스테이지 중 어느 하나의 출력신호 또는 다음 스테이지 중 어느 하나의 출력신호에 응답하여 상기 제1 또는 제2 방향 신호를 상기 풀업부의 제어부에 전달하는 상기 제3 박막 트랜지스터를 포함하는 가변 소자를 포함한다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예 따른 표시 장치는 표시 패널, 게이트 구동회로 및 메인 구동회로를 포함한다. 상기 표시 패널은 서로 교차하는 게이트 배선들 및 데이터 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 게이트 구동회로는 상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함한다. 상기 메인 구동회로는 상기 표시 패널에 표시되는 영상의 방향에 따라서 상기 게이트 구동회로에 제1 방향 신호 및 제2 방향 신호를 제공한다. 상기 게이트 구동회로의 제n(n은 자연수) 스테이지는 입력 전압에 응답하여 제1 클럭 신호의 제1 레벨 전압을 상기 제n 스테이지의 출력신호로 출력하는 풀업부와, 수직개시신호 또는 이전 스테이지 중 어느 하나의 출력신호에 응답하여 제1 방향 신호를 상기 풀업부의 제어부에 인가하는 제1 모드 가변부, 및 다음 스테이지 중 어느 하나의 출력신호 또는 상기 수직개시신호에 응답하여 상기 제1 방향 신호와 다른 제2 방향 신호를 상기 풀업부의 제어부에 인가하는 제2 모드 가변부를 포함하고, 상기 제1 및 제2 모드 가변부 중 적어도 하나는 상기 제1 또는 제2 방향 신호의 하이 전압에 응답하여 턴-온되는 제1 박막 트랜지스터와, 상기 이전 스테이지 중 어느 하나의 출력신호 또는 다음 스테이지 중 어느 하나의 출력신호에 응답하여 상기 제1 또는 제2 방향 신호를 상기 풀업부의 제어부에 전달하는 제2 박막 트랜지스터 및 상기 제1 박막 트랜지스터를 통해 상기 제2 박막 트랜지스터와 연결되고, 상기 이전 스테이지 중 어느 하나의 출력신호 또는 다음 스테이지 중 어느 하나의 출력신호에 응답하여 상기 제1 또는 제2 방향 신호를 상기 풀업부의 제어부에 전달하는 상기 제3 박막 트랜지스터를 포함하는 가변 소자를 포함한다.

본 발명의 실시예들에 따르면, 제1 및 제2 방향 신호들의 레벨에 따라서 제1 및 제2 모드 가변부들의 동작 모드를 변경시킴으로써 게이트 구동회로를 순방향 및 역방향으로 선택적으로 구동할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로에 대한 블록도이다.
도 3은 도 2에 도시된 제n 스테이지에 대한 상세한 회로도이다.
도 4는 도 3에 도시된 제1 또는 제2 모드 가변부에 대한 회로도이다.
도 5는 도 4에 도시된 제1 또는 제2 모드 가변부에 대한 평면도이다.
도 6a는 도 2에 도시된 게이트구동회로가 순방향 구동될 때의 동작을 설명하기 위한 블록도이다.
도 6b는 도 6a에 도시된 제n 스테이지의 입출력신호에 대한 파형도들이다.
도 7a는 도 2에 도시된 게이트구동회로가 순방향 구동될 때의 동작을 설명하기 위한 블록도이다.
도 7b는 도 7a에 도시된 제n 스테이지의 입출력신호에 대한 파형도들이다.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 경우, 이는 다른 부분 바로 위에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 아래에 있다고 할 경우, 이는 다른 부분 바로 아래에 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 게이트 구동회로(200), 데이터 구동회로(400), 메인 구동회로(500) 및 인쇄회로기판(600)을 포함한다.

상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 게이트 배선들, 데이터 배선들 및 복수의 화소부를 포함한다. 각 화소부(P)는 게이트 배선(GL)과 데이터 배선(DL)에 전기적으로 연결된 화소 스위칭 소자(TRp)와, 상기 화소 스위칭 소자(TRp)와 전기적으로 연결된 액정 커패시터(CLC) 및 상기 액정 커패시터(CLC)와 병렬 연결된 스토리지 커패시터(CST)를 포함한다.

상기 게이트 구동회로(200)는 상기 게이트 배선들에 하이 레벨의 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지들(SRC1,.., SRCn-1, SRCn, SRCn+1,..., SRCm)(여기서, n＜m은 자연수)을 포함한다. 상기 게이트 구동회로(200)는 바람직하게 상기 게이트 배선들의 단부에 대응하는 상기 주변 영역(PA)에 집적된다.

상기 데이터 구동회로(400)는 상기 데이터 배선들에 데이터 신호들을 출력하는 소스 구동칩(410)과, 상기 소스 구동칩(410)이 실장되어 상기 인쇄회로기판(600)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로기판(430)을 포함한다. 여기서는 상기 소스 구동칩(410)이 상기 연성회로기판(430)에 실장되는 것을 예로 하였으나, 상기 소스 구동칩(410)이 직접 상기 표시 패널(100)에 실장될 수 있다. 또한 상기 소스 구동칩(410)을 구성하는 트랜지스터를 상기 표시 영역(DA)의 화소 스위칭 소자(TRp)와 동일한 공정에 의해 상기 주변 영역(PA)에 직접 형성할 수 있다. 상기 메인 구동회로(500)는 상기 인쇄회로기판(600) 상에 실장되고, 상기 게이트 구동회로(200) 및 상기 데이터 구동회로(400) 각각에 게이트 제어신호 및 데이터 제어신호를 제공한다.

예를 들면, 상기 게이트 제어신호는 수직개시신호(STV), 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 게이트 오프신호(VSS), 제1 방향 신호(VD1) 및 제2 방향 신호(VD2)를 포함한다.

상기 게이트 구동회로(200)에 제1 레벨 전압(VON)(이하, 하이 전압으로 명칭함)의 제1 방향 신호(VD1)와 제2 레벨 전압(VSS)(이하, 로우 전압 으로 명칭함)의 제2 방향 신호(VD2)가 인가되면, 상기 스테이지들((SRC1,.., SRCn-1, SRCn, SRCn+1,..., SRCm)은 순방향(DIR)으로 순차 구동하여 제1 내지 제m 게이트 신호들(G1,..., Gn-1, Gn, Gn+1,...,Gm) 순서로 출력한다. 반면, 상기 게이트 구동회로(200)에 로우 전압(VSS)의 제1 방향 신호(VD1)와 하이 전압(VON)의 제2 방향 신호(VD2)가 인가되면, 상기 스테이지들(SRC1,.., SRCn-1, SRCn, SRCn+1,..., SRCm)은 역방향(DIRr)으로 순차 구동하여 제m 내지 제1 게이트 신호들(Gm,..., Gn+1, Gn, Gn-1,...,G1) 순서로 출력한다.

도 2는 도 1에 도시된 게이트 구동회로에 대한 블록도이다.

도 1 및 도 2를 참조하면, 상기 게이트 구동회로(200)는 서로 종속적으로 연결된 제1 내지 제m 스테이지(SRC1 ~ SRCm)와, 제1 더미 스테이지(SRCd1) 및 제2 더미 스테이지(SRCd2)를 포함하는 쉬프트 레지스터를 포함한다.

제1 내지 제m 스테이지(SRC1 ~ SRCm)는 m 개의 게이트 배선들과 각각 연결되어 상기 게이트 배선들에 m개의 게이트 신호들을 출력한다. 상기 제1 더미 스테이지(SRCd1)는 상기 제1 스테이지(SRC1)의 동작을 제어하고, 상기 제2 더미 스테이지(SRCd2)는 상기 제m 스테이지(SRCm)의 동작을 제어한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)은 게이트 배선들과 연결되지 않는다.

각 스테이지는 제1 클럭단자(CT1), 제2 클럭단자(CT2), 제1 방향단자(DT1), 제2 방향단자(DT2), 전압단자(VT), 출력단자(OT), 제1 입력단자(IN1) 및 제2 입력단자(IN2)를 포함한다.

상기 제1 클럭단자(CT1)는 제1 클럭 신호(CK1) 또는 상기 제1 클럭 신호(CK)와 다른 제2 클럭 신호(CK2)를 수신한다.

예를 들면, 홀수 번째 스테이지(SRCd1, ..., SRCn-1,..., SRCd2)의 상기 제1 클럭단자(CT1)는 상기 제2 클럭 신호(CK2)를 수신하고, 짝수 번째 스테이지(SRC1,..., SRCn,..., SRCm)의 상기 제1 클럭단자(CT1)는 상기 제1 클럭 신호(CK1)를 수신한다. 상기 제1 및 제2 클럭 신호(CK1, CK2) 각각은 하이 전압(VON)에 대응하는 펄스와 로우 전압(VSS)을 가지며, 상기 펄스의 듀티비는 50 ％ 또는 50％ 미만일 수 있다.

상기 제2 클럭단자(CT2)는 상기 제1 클럭단자(CT1)에 수신된 클럭 신호와 다른 클럭 신호를 수신한다. 예를 들면, 홀수 번째 스테이지(SRCd1, ..., SRCn-1,..., SRCd2)의 상기 제2 클럭단자(CT2)는 상기 제1 클럭 신호(CK1)를 수신하고, 짝수 번째 스테이지(SRC1,..., SRCn,..., SRCm)의 상기 제2 클럭단자(CT2)는 상기 제2 클럭 신호(CK2)를 수신한다.

상기 제1 방향단자(DT1)는 제1 방향 신호(VD1)를 수신하고, 상기 제2 방향단자(DT2)는 제2 방향 신호(VD2)를 수신한다. 예를 들면, 상기 게이트 구동회로(200)를 순방향(DIR)으로 구동하기 위해서는 상기 제1 방향 신호(VD1)는 하이 전압(VON)이고, 상기 제2 방향 신호(VD2)는 로우 전압(VSS)이다. 반면, 상기 게이트 구동회로(200)를 역방향(DIRr)으로 구동하기 위해서는 상기 제1 방향 신호(VD1)는 로우 전압(VSS)이고, 상기 제2 방향 신호(VD2)는 하이 전압(VON)이다.

상기 출력단자(OT)는 게이트 배선과 연결되고 출력 신호를 출력한다. 상기 출력 신호는 상기 게이트 배선에 인가되는 게이트 신호이다.

상기 전압단자(VT)는 상기 출력단자(OT)로 출력되는 상기 게이트 신호를 로우 레벨로 유지하기 위한 로우 전압(VSS)을 수신한다.

상기 제1 입력단자(IN1)는 수직개시신호(STV) 또는 이전 스테이지의 출력 신호를 수신한다. 상기 출력 신호는 이전 스테이지의 출력단자(OT)로부터 출력되는 하이 전압의 게이트 신호이다. 예를 들면, 첫 번째 스테이지인, 제1 더미 스테이지(SRCd1)의 상기 제1 입력단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 상기 제1 더미 스테이지(SRCd1)를 제외한 스테이지들(SRC1,.., SRCn-1, SRCn,..., SRCm, SRCd2)의 제1 입력단자(IN1)는 이전 스테이지의 출력 신호를 각각 수신한다. 예컨대, 제n 스테이지(SRCn)의 이전 스테이지는 제1 내지 제n-1 스테이지들(SRC1,.., SRCn-1) 중 하나 일 수 있다.

상기 제2 입력단자(IN2)는 다음 스테이지의 출력 신호 또는 수직개시신호(STV)가 제공된다. 상기 제1 더미 스테이지 내지 제m 스테이지(SRCd1, SRC1,.., SRCn-1, SRCn,..., SRCm)의 상기 제2 입력단자(IN2)는 다음 스테이지의 출력 신호를 수신한다. 상기 출력 신호는 다음 스테이지의 출력단자(OT)로부터 출력되는 하이 전압(VON)의 게이트 신호이다. 상기 제2 더미 스테이지(SRCd2)의 상기 제2 입력단자(IN2)는 상기 수직개시신호(STV)를 수신한다. 예컨대, 제n 스테이지(SRCn)의 다음 스테이지는 제n+1 내지 제m 스테이지들(SRCn+1,.., SRCm) 중 하나 일 수 있다.

도 3은 도 2에 도시된 제n 스테이지에 대한 상세한 회로도이다.

도 2 및 도 3을 참조하면, 상기 제n 스테이지(SRCn)는 제1 모드 가변부(210), 충전부(220), 풀업부(230), 제2 모드 가변부(250), 스위칭부(270), 제1 유지부(281), 제2 유지부(282) 및 제3 유지부(283)를 포함한다.

상기 제1 모드 가변부(210)는 Q 노드(Q)에 하이 전압(VON)을 인가하는 충전 모드와 상기 Q 노드(Q)에 로우 전압(VOFF)을 인가하는 방전 모드로 동작한다. 상기 제1 모드 가변부(210)는 이전 스테이지(SRCn-1)의 출력 신호인 제m-1 게이트 신호(Gn-1)를 수신하는 제1 입력단자(IN1)와 연결된 제어부, 제1 방향 신호(VD1)를 수신하는 제1 방향단자(DT1)와 연결된 제1 전극부 및 상기 Q 노드와 연결된 제2 전극부를 포함한다. 상기 Q 노드(Q)는 상기 충전부(220)의 일단과 연결된다.

상기 제1 모드 가변부(210)는 하이 전압(VON)의 상기 제1 방향 신호(VD1)가 수신된 상태에서 상기 제n-1 게이트 신호(Gn-1)의 하이 전압(VON)이 수신되면, 상기 제1 모드 가변부(210)는 상기 충전 모드로 동작하여 상기 제1 방향 신호(VD1)의 상기 하이 전압(VON)을 상기 Q 노드(Q)에 제공한다. 상기 충전부(220)는 상기 Q 노드(Q)에 인가된 상기 하이 전압(VON)을 충전한다.

한편, 로우 전압(VSS)의 상기 제1 방향 신호(VD1)가 수신된 상태에서 상기 제n-1 게이트 신호(Gn-1)의 하이 전압(VON)이 수신되면, 상기 제1 모드 가변부(210)는 상기 방전 모드로 동작하여 상기 Q 노드(Q)의 전압을 상기 로우 전압(VSS)으로 방전시킨다. 상기 제1 모드 가변부(210)는 상기 제1 방향 신호(VD1)의 레벨에 따라서 동작 모드가 가변된다.

상기 풀업부(230)는 제1 트랜지스터(TR1)를 포함하고, 상기 제1 트랜지스터(TR1)는 상기 Q 노드(Q)에 연결된 제어부, 제1 클럭단자(CT1)와 연결된 입력부 및 출력 단자(OT)와 연결된 출력부를 포함한다. 상기 풀업부(230)의 제어부가 상기 충전부(220)의 일단과 연결되고, 상기 출력 단자(OT)는 상기 출력 노드(O)에 연결된다. 상기 충전부(220)의 제1 단은 상기 Q 노드(Q)와 연결되고, 제2 단은 상기 출력 노드(O)와 연결되는 커패시터이다.

상기 풀업부(230)의 제어부에는 상기 충전부(220)에 충전된 충전 전압(VC)이 인가된 상태에서 상기 제1 클럭단자(CT1)에 상기 제1 클럭 신호(CK1)의 하이 전압(VON)이 수신되면 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 이때, 상기 Q 노드(Q)는 상기 하이 전압(VON)에서 부스팅 전압(VBT)으로 부스팅 된다. 상기 부스팅 전압(VBT)이 상기 풀업부(230)에 인가되면, 상기 풀업부(230)는 상기 제1 클럭 신호(CK1)의 하이 전압(VON)을 제n 게이트 신호(Gn)로 출력한다.

상기 제2 모드 가변부(250)는 상기 Q 노드(Q)에 로우 전압(VSS)을 인가하는 상기 방전 모드와 상기 Q 노드(Q)에 하이 전압(VON)을 인가하는 상기 충전 모드로 동작한다. 상기 제2 모드 가변부(250)는 상기 제2 입력단자(IN2)에 연결된 제어부, 상기 Q 노드(Q)에 연결된 제1 전극부 및 제2 방향단자(DT2)와 연결된 제2 전극부를 포함한다.

상기 제2 모드 가변부(250) 로우 전압(VSS)의 상기 제2 방향 신호(VD2)가 수신된 상태에서 상기 제n+1 게이트 신호(Gn+1)의 하이 전압(VON)이 수신되면, 상기 제2 모드 가변부(250)는 상기 방전 모드로 동작하여 상기 제2 방향 신호(VD2)의 상기 로우 전압(VSS)을 상기 Q 노드(Q)에 제공한다.

한편, 상기 제2 모드 가변부(250)는 하이 전압(VON)의 상기 제2 방향 신호(VD2)가 수신된 상태에서 상기 제n+1 게이트 신호(Gn+1)의 하이 전압(VON)이 수신되면, 상기 제2 모드 가변부(250)는 상기 충전 모드로 동작하여 상기 제2 방향 신호(VD2)의 상기 하이 전압(VON)을 상기 Q 노드(Q)에 제공한다. 상기 제2 모드 가변부(250)는 상기 제2 방향 신호(VD2)의 레벨에 따라서 동작모드가 가변된다.

상기 스위칭부(270)는 제12 트랜지스터(TR12), 제7 트랜지스터(TR7), 제13 트랜지스터(TR13) 및 제8 트랜지스터(TR8)를 포함한다. 상기 제12 트랜지스터(TR12)는 제어부와 입력부가 상기 제1 클럭단자(CT1)에 연결되고, 출력부가 상기 제13 트랜지스터(TR13)의 입력부 및 상기 제7 트랜지스터(TR7)의 제어부와 연결된다. 상기 제7 트랜지스터(TR7)는 입력부가 상기 제1 클럭단자(CT1)에 연결되고, 출력부가 상기 제8 트랜지스터(TR8)의 입력부와 연결된다. 상기 제7 트랜지스터(TR7)의 출력부는 N 노드(N)에 연결된다. 상기 스위칭부(270)는 상기 N 노드(N)에 인가되는 전압을 제어한다.

상기 스위칭부(270)는 상기 제1 클럭단자(CT1)에 수신된 상기 제1 클럭 신호(CK1)에 동기된 신호를 상기 N 노드(N)에 인가하고, 상기 출력 노드(O)에 하이 전압(VON)이 인가되면 상기 제8 및 제13 트랜지스터들(TR8, TR13)이 턴-온 되어 상기 N 노드(N)의 전압을 상기 로우 전압(VSS)으로 방전시킨다.

상기 제1 유지부(281)는 제5 트랜지스터(TR5)를 포함하고, 상기 제5 트랜지스터(TR5)는 상기 제2 클럭단자(CT2)에 연결된 제어부와, 상기 출력 노드(O)에 연결된 입력부 및 상기 전압 단자(VT)에 연결된 출력부를 포함한다. 상기 제1 유지부(281)는 상기 제2 클럭단자(CT2)에 하이 전압의 제2 클럭 신호(CK2)가 수신되면 상기 출력 노드(O)의 전압을 상기 전압 단자(VT)에 수신된 상기 로우 전압(VSS)으로 방전한다.

상기 제2 유지부(282)는 제10 트랜지스터(TR10)를 포함하고, 상기 제10 트랜지스터(TR10)는 제1 클럭단자(CT1)에 연결된 제어부, 상기 Q 노드(Q)에 연결된 입력부 및 출력 노드(O)에 연결된 출력부를 포함한다. 상기 제2 유지부(282)는 상기 프레임의 나머지 구간 동안 상기 제1 클럭단자(CT1)에 수신된 제1 클럭 신호(CT1)에 응답하여 상기 Q 노드(Q)의 전압을 상기 출력 노드(O)의 로우 전압(VSS)으로 유지시킨다.

상기 제3 유지부(283)는 제3 트랜지스터(TR3)를 포함하고, 상기 제3 트랜지스터(TR3)는 제어부가 상기 N 노드(N)에 연결되고, 입력부가 상기 출력 노드(O)에 연결되고, 출력부가 상기 전압 단자(VT)에 연결된다. 상기 제3 유지부(283)는 상기 N 노드(N)에 하이 전압이 인가되면 상기 출력 노드(O)의 전압을 상기 전압 단자(VT)에 수신되는 상기 로우 전압(VSS)으로 방전한다.

도 4는 도 3에 도시된 제1 또는 제2 모드 가변부에 대한 회로도이다. 도 5는 도 4에 도시된 제1 또는 제2 모드 가변부에 대한 평면도이다.

도 4 및 도 5를 참조하면, 상기 제1 모드 가변부(210) 또는 제2 모드 가변부(250)는 가변 소자(TRV)를 포함한다. 상기 가변 소자(TRV)는 상기 제1 또는 제2 방향 신호(VD1or VD2)의 하이 전압(VON)에 응답하여 턴-온 되는 제1 박막 트랜지스터(TFT1)와, 제n-1 또는 제n+1 게이트 신호(Gn-1 or Gn+1)에 응답하여 상기 제1 또는 제2 방향 신호(VD1or VD2)를 상기 풀업부(230)의 제어부(Q)에 전달하는 제2 박막 트랜지스터(TFT2) 및 상기 제1 박막 트랜지스터(TFT1)를 통해 상기 제2 박막 트랜지스터(TFT2)와 연결되고 제n-1 또는 제n+1 게이트 신호(Gn-1 or Gn+1)에 응답하여 상기 제1 또는 제2 방향 신호(VD1or VD2)를 상기 풀업부(230)의 제어부(Q)에 전달하는 상기 제3 박막 트랜지스터(TFT3)를 포함한다. 즉, 상기 가변 소자(TRV)는 상기 제n-1 또는 제n+1 게이트 신호(Gn-1 or Gn+1)를 수신되는 제어부(CP), 상기 제1 또는 제2 방향 신호(VD1 or VD2)가 수신되는 제1 전극부(EP1) 및 상기 풀업부(230)의 제어부인 상기 Q 노드(Q)와 연결된 제2 전극부(EP2)를 포함한다.

상기 제1 박막 트랜지스터(TFT1)는 제1 제어 전극(CE1), 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)을 포함한다. 상기 제1 제어 전극(CE1)은 상기 제1 전극부(EP1)와 연결되고, 제1 입력 전극(IE1)은 제3 박막 트랜지스터(TFT3)와 연결되고, 제1 출력 전극(OE1)은 상기 제2 박막 트랜지스터(TFT2)와 연결된다.

상기 제2 박막 트랜지스터(TFT2)는 제2 제어 전극(CE2), 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)을 포함한다. 상기 제2 제어 전극(CE2)은 상기 제어부(CP)와 연결되고 상기 제2 입력 전극(IE2)은 상기 제1 전극부(EP1)와 연결되고 상기 제2 출력 전극(OE2)은 상기 제2 전극부(EP2)와 연결된다.

상기 제3 박막 트랜지스터(TFT3)는 제3 제어 전극(CE3), 제3 입력 전극(IE3) 및 제3 출력 전극(OE3)을 포함한다. 상기 제3 제어 전극(CE3)은 상기 제어부(CP)와 연결되고 상기 제3 입력 전극(IE3)은 상기 제1 전극부(EP1)와 연결되고 상기 제3 출력 전극(OE3)은 상기 제1 박막 트랜지스터(TFT1)와 연결된다.

상기 제1, 제2 및 제3 입력 전극들(IE1, IE2, IE3)은 U자형 구조를 가지고, 제1, 제2 및 제3 출력 전극들(OE1, OE2, OE3)은 상기 U자형 구조의 상기 제1, 제2 및 제3 입력 전극들(IE1, IE2, IE3) 각각과 어긋난 U자형 구조를 가진다. 상기 제2 및 제3 박막 트랜지스터들(TFT1, TFT2) 각각의 폭 대 길이 비(W/L)를 가진다.

예를 들면, 상기 제1 전극부(EP1)에 로우 전압(VSS)이 인가된 상태에서 상기 제어부(CP)에 하이 전압(VON)이 수신되면, 상기 가변 소자(TRV)는 상기 방전 모드로 동작한다. 상기 제1 박막 트랜지스터(TFT1)는 턴-오프 되고, 상기 제2 및 제3 박막 트랜지스터들(TFT2, TFT3)은 각각 턴-온 된다. 상기 제1 박막 트랜지스터(TFT1)가 턴-오프 됨에 따라서 상기 제3 박막 트랜지스터(TFT3)는 동작하지 않는다. 상기 방전 모드시, 상기 가변 소자(TRV)는 상기 제2 박막 트랜지스터(TFT2)만 동작되어 상기 제2 전극부(EP2)와 연결된 상기 Q 노드(Q)에 제1 전류량의 전류가 흐른다. 상기 방전 모드시, 상기 가변 소자(TRV)의 채널폭 대 채널길이의 비는 상기 제2 박막 트랜지스터(TFT2)의 채널폭 대 채널길이의 비와 실질적으로 동일하다.

한편, 상기 제1 전극부(EP1)에 하이 전압(VON)이 인가된 상태에서 상기 제어부(CP)에 하이 전압(VON)이 수신되면 상기 가변 소자(TRV)는 상기 충전 모드로 동작한다. 상기 제1, 제2 및 제3 박막 트랜지스터들(TFT1, TFT2, TFT3)은 턴-온 된다. 상기 제2 전극부(EP2)에는 상기 제2 박막 트랜지스터(TFT2)를 경유한 전류와 상기 제3 박막 트랜지스터(TFT3)를 경유한 전류가 흐르게 된다. 상기 충전 모드시, 상기 가변 소자(TRV)는 상기 제2 및 제3 박막 트랜지스터들(TFT2, TFT3)에 의해 동작되어 상기 제2 전극부(EP2)와 연결된 상기 Q 노드(Q)에 상기 제1 전류량의 약 2배 정도의 전류가 흐른다. 상기 충전 모드시, 상기 가변 소자(TRV)의 채널폭 대 채널길이의 비는 상기 제2 박막 트랜지스터(TFT2)의 채널폭 대 채널길이의 비의 2배 정도이다. 상기 가변 소자(TRV)의 채널폭 대 채널길이 비를 동작 모드에 따라서 가변적으로 조절하여 동작 특성을 향상시킬 수 있다.

본 실시예에 따르면, 상기 제1 및 제2 모드 가변부들(210, 250)은 도 4 및 도 5에서 설명된 바와 같이, 동작 모드에 따라서 채널의 폭 대 길이 비가 가변된다.

도 6a는 도 2에 도시된 게이트구동회로가 순방향 구동될 때의 동작을 설명하기 위한 블록도이다. 도 6b는 도 6a에 도시된 제n 스테이지의 입출력신호에 대한 파형도들이다.

도 4 및 도 6a를 참조하면, 상기 게이트 구동회로(200)에는 수직개시신호(STV), 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제1 방향 신호(VD1=VON), 제2 방향 신호(VD2=VSS) 및 로우 전압(VSS)이 인가된다. 상기 제1 및 제2 클럭 신호들(CK1, CK2)은 서로 다른 신호들이고, 각각의 하이 전압에 대응하는 펄스의 듀티비(DT)는 50 ％ 이거나, 50％ 보다 작을 수 있다.

상기 수직개시신호(STV)가 첫 번째 스테이지인, 제1 더미 스테이지(SCRd1) 및 마지막 스테이지인, 제2 더미 스테이지(SCR2)에 인가되고, 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제1 방향 신호(VD1=VON), 제2 방향 신호(VD2=VSS) 및 로우 전압(VSS)은 전체 스테이지들에 각각 인가된다. 상기 하이 전압(VON)의 상기 제1 방향 신호(VD1)에 따라서 각 스테이지의 제1 모드 가변부(210)는 상기 충전 모드로 동작하고, 상기 로우 전압(VSS)의 상기 제2 방향 신호(VD2)에 따라서 각 스테이지의 제2 모드 가변부(250)는 상기 방전 모드로 동작한다.

상기 제1 더미 스테이지(SCRd1)는 상기 수직개시신호(STV)가 제1 모드 가변부(210)에 수신되면 상기 제1 더미 스테이지(SCRd1)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제1 더미신호(DD1)를 출력한다. 상기 제1 더미신호(DD1)는 제1 스테이지(SCR1)의 제1 모드 가변부(210)에 인가된다. 상기 제1 더미신호(DD1)는 게이트 배선에 제공되지 않고 상기 제1 스테이지(SCR1)의 개시신호로 사용된다.

상기 제1 스테이지(SCR1)는 상기 제1 더미신호(DD1)가 제1 모드 가변부(210)에 수신되면 상기 제1 스테이지(SCR1)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제1 게이트 신호(G1)를 출력한다. 상기 하이 전압(VON)의 상기 제1 게이트 신호(G1)가 상기 제1 더미 스테이지(SCRd1)의 제2 모드 가변부(250)에 인가되면 상기 제1 더미 스테이지(SCRd1)는 로우 전압(VSS)의 제1 더미 신호(DD1)를 출력한다.

상기 제2 스테이지(SCR2)는 상기 제1 게이트 신호(G1)가 제1 모드 가변부(210)에 수신되면 상기 제2 스테이지(SCR2)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제2 게이트 신호(G2)를 출력한다. 상기 하이 전압(VON)의 상기 제2 게이트 신호(G2)가 상기 제1 스테이지(SCR1)의 제2 모드 가변부(250)에 인가되면 상기 제1 스테이지(SCR1)는 로우 전압(VSS)의 제1 게이트 신호(G1)를 출력한다. 상기 제2 스테이지(SCR2)는 제2 모드 가변부(250)에 상기 하이 전압(VON)의 제3 게이트 신호(G3)가 인가되면 로우 전압(VSS)의 제2 게이트 신호(G2)를 출력한다.

제n 스테이지(SCRn)는 제n-1 게이트 신호(Gn-1)가 제1 모드 가변부(210)에 수신되면 상기 제n 스테이지(SCRn)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제n 게이트 신호(Gn)를 출력한다.

제n+1 스테이지(SCRn+1)는 제n 게이트 신호(Gn)가 제1 모드 가변부(210)에 수신되면 상기 제n+1 스테이지(SCRn+1)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제n+1 게이트 신호(Gn+1)를 출력한다. 상기 하이 전압(VON)의 상기 제n+1 게이트 신호(Gn+1)가 상기 제n 스테이지(SCRn)의 제2 모드 가변부(250)에 인가되면 상기 제n 스테이지(SCRn)는 로우 전압(VSS)의 제n 게이트 신호(Gn)를 출력한다.

제m-1 스테이지(SCRm-1)는 제m-2 게이트 신호(Gm-2)가 제1 모드 가변부(210)에 수신되면 상기 제m-1 스테이지(SCRm-1)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제m-1 게이트 신호(Gm-1)를 출력한다.

제m 스테이지(SCRm)는 제m-1 게이트 신호(Gm-1)가 제1 모드 가변부(210)에 수신되면 상기 제m 스테이지(SCRm)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제m 게이트 신호(Gm)를 출력한다. 상기 하이 전압(VON)의 상기 제m 게이트 신호(Gm)가 상기 제m-1 스테이지(SCRm-1)의 제2 모드 가변부(250)에 인가되면 상기 제m-1 스테이지(SCRm-1)는 로우 전압(VSS)의 제m-1 게이트 신호(Gm-1)를 출력한다.

제2 더미 스테이지(SCRd2)는 제m 게이트 신호(Gm)가 제1 모드 가변부(210)에 수신되면 상기 제2 더미 스테이지(SCRd2)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제2 더미신호(DD2)를 출력한다. 상기 하이 전압(VON)의 상기 제2 더미신호(DD2)가 상기 제m 스테이지(SCRm)의 제2 모드 가변부(250)에 인가되면 상기 제m 스테이지(SCRm)는 로우 전압(VSS)의 제m 게이트 신호(Gm)를 출력한다.

상기 제2 더미 스테이지(SCRd2)의 제2 모드 가변부(250)에 다음 프레임의 수직개시신호(STV)가 수신되면 상기 제2 더미 스테이지(SCRd2)는 로우 전압(VSS)의 제2 더미신호(DD2)를 출력한다. 상기 제2 더미신호(DD2)는 게이트 배선에 제공되지 않고 상기 제m 게이트 신호(Gm)를 로우 전압(VSS)으로 방전시키는 제어신호로 사용된다.

도 3, 도 4 및 도 6b를 참조하면, 제n 스테이지(SCRn)의 제1 클럭단자(CT1)는 제1 클럭 신호(CK1)를 수신하고, 제2 클럭단자(CT2)는 제2 클럭 신호(CK2)를 수신한다. 전압단자(VT)는 로우 전압(VSS)을 수신한다. 상기 제1 및 제2 클럭 신호들(CK1, CK2)는 서로 다른 신호들이고, 각각의 하이 전압에 대응하는 펄스의 듀티비(DT)는 50％ 이거나, 50％ 보다 작을 수 있다.

순방향 모드에 따라서, 제1 방향단자(DT1)는 하이 전압(VON)의 제1 방향 신호(VD1)를 수신하고, 제2 방향단자(DT2)는 로우 전압(VSS)의 제2 방향 신호(VD2)를 수신한다. 이에 따라서, 제1 모드 가변부(210)의 제1 전극부(EP1)는 하이 전압(VON)의 상기 제1 방향 신호(VD1)를 수신하고, 제2 모드 가변부(250)의 제1 전극부(EP1)는 로우 전압(VSS)의 상기 제2 방향 신호(VD2)를 수신한다.

한 프레임 중 제n-1 구간(Tn-1)에, 상기 제1 모드 가변부(210)의 제어부(CP)는 하이 전압(VON)의 제n-1 게이트 신호(Gn-1)를 수신하고, 이에 응답하여 상기 제1 모드 가변부(210)의 제2 및 제3 박막 트랜지스터들(TFT2, TFT3)이 동작되어 상기 하이 전압(VON)의 상기 제1 방향 신호(VD1)를 상기 Q 모드(Q)에 인가한다. 상기 Q 노드(Q)에 인가된 상기 하이 전압(VON)의 상기 제1 방향 신호(VD1)는 충전부(220)에 충전된다. 한편, 상기 N 노드(N)는 상기 제1 클럭 신호(CK1)에 동기된 로우 전압(VSS)이 인가된다.

제n 구간(T)에, 하이 전압(VON)의 상기 제1 클럭 신호(CK1)가 풀업부(230)에 수신되면, 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 상기 풀업부(230)의 제어부와 연결된 상기 Q 노드(Q)는 부스팅 전압(VBT)으로 부스팅 된다. 즉, 상기 Q 노드(Q)는 제n-1 구간(Tn-1)에 상기 하이 전압(VON)을 갖고, 제n 구간(Tn)에 상기 부스팅 전압(VBT)을 갖는다. 상기 Q 노드(Q)에 상기 부스팅 전압(VBT)이 인가되는 상기 제n 구간(Tn) 동안, 상기 풀업부(230)는 상기 제1 클럭 신호(CK1)의 하이 전압(VON)을 제n 게이트 신호(Gn)의 하이 전압(VON)으로 출력한다. 상기 하이 전압(VON)의 제n 게이트 신호(Gn)가 출력되는 동안, 상기 제8 및 제13 트랜지스터들(TR8, TR13)은 상기 제n 게이트 신호(Gn)의 하이 전압(VN)에 응답하여 턴-온 되고 이에 따라 상기 N 노드(N)는 로우 전압(VSS)으로 방전된다.

제n+1 구간(Tn+1)에, 제n+1 게이트 신호(Gn+1)가 제2 모드 가변부(250)에 수신되면, 상기 제2 모드 가변부(250)의 제어부(CP)는 하이 전압(VON)의 제n+1 게이트 신호(Gn+1)를 수신하고, 이에 응답하여 상기 제2 모드 가변부(250)는 제2 박막 트랜지스터(TFT2)만 동작되어 상기 로우 전압(VSS)의 상기 제2 방향 신호(VD2)를 상기 Q 모드(Q)에 인가한다. 즉, 상기 제2 모드 가변부(250)는 상기 Q 노드(Q)의 부스팅 전압(VBT)을 상기 로우 전압(VSS)으로 방전시킨다.

제n+1 구간(Tn+1)후, 프레임의 나머지 구간에서는 상기 제1 유지부(281)는 제2 클럭 신호(CK2)의 하이 전압(VON)에 응답하여 출력 노드(O)의 전압을 상기 로우 전압(VSS)으로 방전시키고, 상기 제2 유지부(282)는 제1 클럭 신호(CK1)의 하이 전압(VON)에 응답하여 상기 Q 노드(Q)의 전압을 상기 로우 전압(VSS)으로 방전시킨다. 또한, 상기 제3 유지부(283)는 상기 N 노드(N)에 인가된 하이 전압(VON)에 응답하여 상기 출력 노드(O)의 전압을 상기 로우 전압(VSS)으로 방전시킨다. 상기 제1, 제2 및 제3 유지부들(281, 282, 283)은 프레임의 나머지 구간 동안 상기 제n 게이트 신호(Gn)의 로우 전압(VSS)을 유지시킨다.

도 7a는 도 2에 도시된 게이트구동회로가 순방향 구동될 때의 동작을 설명하기 위한 블록도이다. 도 7b는 도 7a에 도시된 제n 스테이지의 입출력신호에 대한 파형도들이다.

도 4 및 도 7a를 참조하면, 상기 게이트 구동회로(200)에는 수직개시신호(STV), 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제1 방향 신호(VD1=VSS), 제2 방향 신호(VD2=VON) 및 로우 전압(VSS)이 인가된다.

상기 수직개시신호(STV)가 첫 번째 스테이지인, 제1 더미 스테이지(SCRd1) 및 마지막 스테이지인, 제2 더미 스테이지(SCR2)에 인가되고, 제1 클럭 신호(CK1), 제2 클럭 신호(CK2), 제1 방향 신호(VD1=VON), 제2 방향 신호(VD2=VSS) 및 로우 전압(VSS)은 전체 스테이지들에 각각 인가된다. 상기 로우 전압(VSS)의 상기 제1 방향 신호(VD1)에 따라서 각 스테이지의 제1 모드 가변부(210)는 상기 방전 모드로 동작하고, 상기 하이 전압(VON)의 상기 제2 방향 신호(VD2)에 따라서 각 스테이지의 제2 모드 가변부(250)는 상기 충전 모드로 동작한다.

상기 제2 더미 스테이지(SCRd2)는 상기 수직개시신호(STV)가 제2 모드 가변부(250)에 수신되면 상기 제2 더미 스테이지(SCRd2)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제2 더미신호(DD2)를 출력한다. 상기 제2 더미신호(DD2)는 제m 스테이지(SCRm)의 제2 모드 가변부(250)에 인가된다. 상기 제2 더미신호(DD2)는 게이트 배선에 제공되지 않고 상기 제m 스테이지(SCRm)의 개시신호로 사용된다.

상기 제m 스테이지(SCRm)는 상기 제2 더미신호(DD2)가 제2 모드 가변부(250)에 수신되면 상기 제m 스테이지(SCRm)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제m 게이트 신호(Gm)를 출력한다. 상기 하이 전압(VON)의 상기 제m 게이트 신호(Gm)가 상기 제2 더미 스테이지(SCRd2)의 제1 모드 가변부(210)에 인가되면 상기 제2 더미 스테이지(SCRd2)는 로우 전압(VSS)의 제2 더미 신호(DD2)를 출력한다.

상기 제m-1 스테이지(SCRm-1)는 상기 제m 게이트 신호(Gm)가 제2 모드 가변부(250)에 수신되면 상기 제m-1 스테이지(SCRm-1)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제m-1 게이트 신호(Gm-1)를 출력한다. 상기 하이 전압(VON)의 상기 제m-1 게이트 신호(Gm-1)가 상기 제m 스테이지(SCR1)의 제1 모드 가변부(210)에 인가되면 상기 제m 스테이지(SCRm)는 로우 전압(VSS)의 제m 게이트 신호(Gm)를 출력한다. 상기 제m-1 스테이지(SCRm-1)는 제1 모드 가변부(210)에 상기 하이 전압(VON)의 제m-2 게이트 신호(Gm-2)가 인가되면, 로우 전압(VSS)의 제m-1 게이트 신호(Gm-1)를 출력한다.

제n+1 스테이지(SCRn+1)는 제n+2 게이트 신호(Gn+1)가 제2 모드 가변부(250)에 수신되면 상기 제n+1 스테이지(SCRn+1)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제n+1 게이트 신호(Gn+1)를 출력한다.

제n 스테이지(SCRn)는 제n+1 게이트 신호(Gn+1)가 제2 모드 가변부(250)에 수신되면 상기 제n+2 스테이지(SCRn+2)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제n+2 게이트 신호(Gn+2)를 출력한다. 상기 하이 전압(VON)의 상기 제n 게이트 신호(Gn)가 상기 제n+1 스테이지(SCRn+1)의 제1 모드 가변부(210)에 인가되면 상기 제n+1 스테이지(SCRn)는 로우 전압(VSS)의 제n+1 게이트 신호(Gn)를 출력한다.

제2 스테이지(SCR2)는 제3 게이트 신호(G3)가 제2 모드 가변부(250)에 수신되면 상기 제2 스테이지(SCR2)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제2 게이트 신호(G2)를 출력한다.

제1 스테이지(SCR1)는 제2 게이트 신호(G2)가 제2 모드 가변부(250)에 수신되면 상기 제1 스테이지(SCR1)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제1 게이트 신호(G1)를 출력한다. 상기 하이 전압(VON)의 상기 제1 게이트 신호(G1)가 상기 제2 스테이지(SCR2)의 제1 모드 가변부(210)에 인가되면 상기 제2 스테이지(SCR2)는 로우 전압(VSS)의 제2 게이트 신호(G2)를 출력한다.

제1 더미 스테이지(SCRd1)는 제1 게이트 신호(G1)가 제2 모드 가변부(250)에 수신되면 상기 제1 더미 스테이지(SCRd1)는 동작되어 제1 트랜지스터(TR1)를 통해 하이 전압(VON)의 제1 더미신호(DD1)를 출력한다. 상기 하이 전압(VON)의 상기 제1 더미신호(DD1)가 상기 제1 스테이지(SCR1)의 제1 모드 가변부(210)에 인가되면 상기 제1 스테이지(SCR1)는 로우 전압(VSS)의 제1 게이트 신호(G1)를 출력한다.

상기 제1 더미 스테이지(SCRd1)의 제1 모드 가변부(210)에 다음 프레임의 수직개시신호(STV)가 수신되면 상기 제1 더미 스테이지(SCRd1)는 로우 전압(VSS)의 제1 더미신호(DD1)를 출력한다. 상기 제1 더미신호(DD1)는 게이트 배선에 제공되지 않고 상기 제1 게이트 신호(G1)를 로우 전압(VSS)으로 방전시키는 제어신호로 사용된다.

도 3, 도 4 및 도 7b를 참조하면, 제n 스테이지(SCRn)의 제1 클럭단자(CT1)는 제1 클럭 신호(CK1)를 수신하고, 제2 클럭단자(CT2)는 제2 클럭 신호(CK2)를 수신한다. 전압단자(VT)는 로우 전압(VSS)을 수신한다.

역방향 모드에 따라서, 제1 방향단자(DT1)는 로우 전압(VSS)의 제1 방향 신호(VD1)를 수신하고, 제2 방향단자(DT2)는 하이 전압(VON)의 제2 방향 신호(VD2)를 수신한다. 이에 따라서, 제2 모드 가변부(250)의 제1 전극부(EP1)는 하이 전압(VON)의 상기 제2 방향 신호(VD2)를 수신하고, 제1 모드 가변부(210)의 제1 전극부(EP1)는 로우 전압(VSS)의 상기 제2 방향 신호(VD2)를 수신한다.

한 프레임 중 제n+1 구간(Tn+1)에, 상기 제2 모드 가변부(250)의 제어부(CP)는 하이 전압(VON)의 제n+1 게이트 신호(Gn+1)를 수신하고, 이에 응답하여 상기 제2 모드 가변부(250)의 제2 및 제3 박막 트랜지스터들(TFT2, TFT3)이 동작되어 상기 하이 전압(VON)의 상기 제2 방향 신호(VD2)를 상기 Q 모드(Q)에 인가한다. 상기 Q 노드(Q)에 인가된 상기 하이 전압(VON)의 상기 제2 방향 신호(VD2)는 충전부(220)에 충전된다. 한편, 상기 N 노드(N)는 상기 제1 클럭 신호(CK1)에 동기된 로우 전압(VSS)이 인가된다.

제n 구간(T)에, 하이 전압(VON)의 상기 제1 클럭 신호(CK1)가 풀업부(230)에 수신되면, 상기 풀업부(230)는 부트스트랩(Bootstrap) 된다. 상기 풀업부(230)의 제어부와 연결된 상기 Q 노드(Q)는 부스팅 전압(VBT)으로 부스팅 된다. 즉, 상기 Q 노드(Q)는 제n+1 구간(Tn+1)에 상기 하이 전압(VON)을 갖고, 제n 구간(Tn)에 상기 부스팅 전압(VBT)을 갖는다. 상기 Q 노드(Q)에 상기 부스팅 전압(VBT)이 인가되는 상기 제n 구간(Tn) 동안, 상기 풀업부(230)는 상기 제1 클럭 신호(CK1)의 하이 전압(VON)을 제n 게이트 신호(Gn)의 하이 전압(VON)으로 출력한다. 상기 하이 전압(VON)의 제n 게이트 신호(Gn)가 출력되는 동안, 상기 제8 및 제13 트랜지스터들(TR8, TR13)은 상기 제n 게이트 신호(Gn)의 하이 전압(VN)에 응답하여 턴-온 되고 이에 따라 상기 N 노드(N)는 로우 전압(VSS)으로 방전된다.

제n-1 구간(Tn-1)에, 제n-1 게이트 신호(Gn-1)가 제1 모드 가변부(210)에 수신되면, 상기 제1 모드 가변부(210)의 제어부(CP)는 하이 전압(VON)의 제n-1 게이트 신호(Gn-1)를 수신하고, 이에 응답하여 상기 제1 모드 가변부(210)는 제2 박막 트랜지스터(TFT2)만 동작되어 상기 로우 전압(VSS)의 상기 제1 방향 신호(VD1)를 상기 Q 모드(Q)에 인가한다. 즉, 상기 제1 모드 가변부(210)는 상기 Q 노드(Q)의 부스팅 전압(VBT)을 상기 로우 전압(VSS)으로 방전시킨다.

제n-1 구간(Tn-1)후, 프레임의 나머지 구간에서는 상기 제1 유지부(281)는 제2 클럭 신호(CK2)의 하이 전압(VON)에 응답하여 출력 노드(O)의 전압을 상기 로우 전압(VSS)으로 방전시키고, 상기 제2 유지부(282)는 제1 클럭 신호(CK1)의 하이 전압(VON)에 응답하여 상기 Q 노드(Q)의 전압을 상기 로우 전압(VSS)으로 방전시킨다. 또한, 상기 제3 유지부(283)는 상기 N 노드(N)에 인가된 하이 전압(VON)에 응답하여 상기 출력 노드(O)의 전압을 상기 로우 전압(VSS)으로 방전시킨다. 상기 제1, 제2 및 제3 유지부들(281, 282, 283)은 프레임의 나머지 구간 동안 상기 제n 게이트 신호(Gn)의 로우 전압(VSS)을 유지시킨다.

100 : 표시 패널 200 : 게이트 구동회로
400 : 데이터 구동회로 500 : 메인 구동회로
600: 인쇄회로기판 210 : 제1 모드 가변부
220 : 충전부 230 : 풀업부
250 : 제2 모드 가변부 270 : 스위칭부
281 : 제1 유지부 282 : 제2 유지부
283 : 제3 유지부

Claims

복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제n(n은 자연수) 스테이지는
입력 전압에 응답하여 제1 클럭 신호의 제1 레벨 전압을 상기 제n 스테이지의 출력신호로 출력하는 풀업부;
수직개시신호 또는 이전 스테이지 중 어느 하나의 출력신호에 응답하여 제1 방향 신호를 상기 풀업부의 제어부에 인가하는 제1 모드 가변부; 및
다음 스테이지 중 어느 하나의 출력신호 또는 상기 수직개시신호에 응답하여 상기 제1 방향 신호와 다른 제2 방향 신호를 상기 풀업부의 제어부에 인가하는 제2 모드 가변부를 포함하고, 상기 제1 및 제2 모드 가변부 중 적어도 하나는
상기 제1 또는 제2 방향 신호의 제1 레벨 전압에 응답하여 턴-온되는 제1 박막 트랜지스터;
상기 이전 스테이지 중 어느 하나의 출력신호 또는 다음 스테이지 중 어느 하나의 출력신호에 응답하여 상기 제1 또는 제2 방향 신호를 상기 풀업부의 제어부에 전달하는 제2 박막 트랜지스터; 및
상기 제1 박막 트랜지스터를 통해 상기 제2 박막 트랜지스터와 연결되고, 상기 이전 스테이지 중 어느 하나의 출력신호 또는 다음 스테이지 중 어느 하나의 출력신호에 응답하여 상기 제1 또는 제2 방향 신호를 상기 풀업부의 제어부에 전달하는 제3 박막 트랜지스터를 포함하는 가변 소자를 포함하고,
상기 제2 박막 트랜지스터의 제어 전극은 상기 제3 박막 트랜지스터의 제어 전극에 연결되는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제1 방향 신호가 제1 레벨 전압이고 상기 제2 방향 신호가 제2 레벨 전압이면, 상기 제1 모드 가변부는 상기 풀업부의 제어부에 상기 제1 방향 신호를 인가하고, 상기 풀업부는 상기 제1 방향 신호에 기초하여 상기 제n 스테이지의 출력신호를 출력하는 것을 특징으로 하는 게이트 구동회로.
제2항에 있어서, 상기 제2 모드 가변부는 상기 이전 스테이지 중 어느 하나의 출력신호 또는 다음 스테이지 중 어느 하나의 출력신호에 응답하여 상기 풀업부의 제어부에 인가된 전압을 상기 제2 방향 신호로 방전하는 것을 특징으로 하는 게이트 구동회로.
제3항에 있어서, 상기 제1 모드 가변부에 포함된 가변 소자의 채널 폭 대 채널 길이의 비는 상기 제2 모드 가변부에 포함된 가변 소자의 채널 폭 대 채널 길이의 비 보다 큰 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제1 방향 신호가 제2 레벨 전압이고 상기 제2 방향 신호가 제1 레벨 전압이면, 상기 제2 모드 가변부는 상기 풀업부의 제어부에 상기 제2 방향 신호를 인가하고, 상기 풀업부는 상기 제2 방향 신호에 기초하여 상기 제n 스테이지의 출력신호를 출력하는 것을 특징으로 하는 게이트 구동회로.
제5항에 있어서, 상기 제1 모드 가변부는 상기 이전 스테이지 중 어느 하나의 출력신호 또는 다음 스테이지 중 어느 하나의 출력신호에 응답하여 상기 풀업부의 제어부에 인가된 전압을 상기 제1 방향 신호로 방전하는 것을 특징으로 하는 게이트 구동회로.
제6항에 있어서, 상기 제2 모드 가변부에 포함된 가변 소자의 채널 폭 대 채널 길이의 비는 상기 제1 모드 가변부에 포함된 가변 소자의 채널 폭 대 채널 길이의 비 보다 큰 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서, 상기 제1 클럭 신호와 다른 제2 클럭 신호의 제1 레벨 전압에 응답하여 상기 풀업부의 출력부에 인가된 전압을 제2 레벨 전압으로 방전하는 제1 유지부; 및
상기 제1 클럭 신호의 제1 레벨 전압에 응답하여 상기 풀업부의 제어부에 인가된 전압을 제2 레벨 전압으로 방전하는 제2 유지부를 더 포함하는 게이트 구동회로.
제1항에 있어서, 상기 풀업부의 제어부에 제1 레벨 전압이 인가되면 제2 전압 레벨을 출력하고, 상기 풀업부의 제어부에 제2 전압 레벨이 인가되면 제1 레벨 전압 및 제2 레벨 전압을 갖는 상기 제1 클럭 신호와 동기된 신호를 출력하는 스위칭부; 및
상기 스위칭부로부터 출력된 제1 레벨 전압에 응답하여 상기 풀업부의 출력부에 인가된 전압을 제2 레벨 전압으로 방전하는 제3 유지부를 더 포함하는 게이트 구동회로.
서로 교차하는 게이트 배선들 및 데이터 배선들이 형성되어 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
상기 주변 영역에 집적되고, 상기 게이트 배선들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하는 게이트 구동회로; 및
상기 표시 패널에 표시되는 영상의 방향에 따라서 상기 게이트 구동회로에 제1 방향 신호 및 상기 제1 방향 신호와 다른 제2 방향 신호를 제공하는 메인 구동회로를 포함하며,
상기 게이트 구동회로의 제n(n은 자연수) 스테이지는
입력 전압에 응답하여 제1 클럭 신호의 제1 레벨 전압을 제n 스테이지의 출력신호로 출력하는 풀업부;
수직개시신호 또는 이전 스테이지 중 어느 하나의 출력신호에 응답하여 상기 제1 방향 신호를 상기 풀업부의 제어부에 인가하는 제1 모드 가변부; 및
다음 스테이지 중 어느 하나의 출력신호 또는 상기 수직개시신호에 응답하여 상기 제2 방향 신호를 상기 풀업부의 제어부에 인가하는 제2 모드 가변부를 포함하고, 상기 제1 및 제2 모드 가변부 중 적어도 하나는
상기 제1 또는 제2 방향 신호의 제1 레벨 전압에 응답하여 턴-온되는 제1 박막 트랜지스터;
상기 이전 스테이지 중 어느 하나의 출력신호 또는 다음 스테이지 중 어느 하나의 출력신호에 응답하여 상기 제1 또는 제2 방향 신호를 상기 풀업부의 제어부에 전달하는 제2 박막 트랜지스터; 및
상기 제1 박막 트랜지스터를 통해 상기 제2 박막 트랜지스터와 연결되고, 상기 이전 스테이지 중 어느 하나의 출력신호 또는 다음 스테이지 중 어느 하나의 출력신호에 응답하여 상기 제1 또는 제2 방향 신호를 상기 풀업부의 제어부에 전달하는 제3 박막 트랜지스터를 포함하는 가변 소자를 포함하고,
상기 제2 박막 트랜지스터의 제어 전극은 상기 제3 박막 트랜지스터의 제어 전극에 연결되는 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제1 방향 신호가 제1 레벨 전압이고 상기 제2 방향 신호가 제2 레벨 전압이면, 상기 제1 모드 가변부는 상기 풀업부의 제어부에 상기 제1 방향 신호를 인가하고, 상기 풀업부는 상기 제1 방향 신호에 기초하여 상기 제n 스테이지의 출력신호를 출력하는 것을 특징으로 하는 표시 장치.
제11항에 있어서, 상기 제2 모드 가변부는 상기 이전 스테이지 중 어느 하나의 출력신호 또는 다음 스테이지 중 어느 하나의 출력신호에 응답하여 상기 풀업부의 제어부에 인가된 전압을 상기 제2 방향 신호로 방전하는 것을 특징으로 하는 표시 장치.
제12항에 있어서, 상기 제1 모드 가변부에 포함된 가변 소자의 채널 폭 대 채널 길이의 비는 상기 제2 모드 가변부에 포함된 가변 소자의 채널 폭 대 채널 길이의 비 보다 큰 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제1 방향 신호가 제2 레벨 전압이고 상기 제2 방향 신호가 제1 레벨 전압이면, 상기 제2 모드 가변부는 상기 풀업부의 제어부에 상기 제2 방향 신호를 인가하고, 상기 풀업부는 상기 제2 방향 신호에 기초하여 상기 제n 스테이지의 출력신호를 출력하는 것을 특징으로 하는 표시 장치.
제14항에 있어서, 상기 제1 모드 가변부는 상기 이전 스테이지 중 어느 하나의 출력신호 또는 다음 스테이지 중 어느 하나의 출력신호에 응답하여 상기 풀업부의 제어부에 인가된 전압을 상기 제1 방향 신호로 방전하는 것을 특징으로 하는 표시 장치.
제15항에 있어서, 상기 제2 모드 가변부에 포함된 가변 소자의 채널 폭 대 채널 길이의 비는 상기 제1 모드 가변부에 포함된 가변 소자의 채널 폭 대 채널 길이의 비 보다 큰 것을 특징으로 하는 표시 장치.
제10항에 있어서, 상기 제1 클럭 신호와 다른 제2 클럭 신호의 제1 레벨 전압에 응답하여 상기 풀업부의 출력부에 인가된 전압을 제2 레벨 전압으로 방전하는 제1 유지부; 및
상기 제1 클럭 신호의 제1 레벨 전압에 상기 풀업부의 제어부에 인가된 전압을 제2 레벨 전압으로 방전하는 제2 유지부를 더 포함하는 표시 장치.
제10항에 있어서, 상기 풀업부의 제어부에 하이 전압이 인가되면 로우 전압을 출력하고, 상기 풀업부의 제어부에 로우 전압이 인가되면 제1 레벨 전압 및 제2 레벨 전압을 갖는 상기 제1 클럭 신호와 동기된 신호를 출력하는 스위칭부; 및
상기 스위칭부로부터 출력된 제1 레벨 전압에 응답하여 상기 풀업부의 출력부에 인가된 전압을 제2 레벨 전압으로 방전하는 제3 유지부를 더 포함하는 표시 장치.