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KR101621644B1 - 박막 트랜지스터 및 표시 장치 - Google Patents

박막 트랜지스터 및 표시 장치 Download PDF

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Publication number
KR101621644B1
KR101621644B1 KR1020147031153A KR20147031153A KR101621644B1 KR 101621644 B1 KR101621644 B1 KR 101621644B1 KR 1020147031153 A KR1020147031153 A KR 1020147031153A KR 20147031153 A KR20147031153 A KR 20147031153A KR 101621644 B1 KR101621644 B1 KR 101621644B1
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KR
South Korea
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oxide semiconductor
semiconductor layer
thin film
izto
layer
Prior art date
Application number
KR1020147031153A
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KR20150005591A (ko
Inventor
신야 모리타
아야 미키
히로아키 타오
도시히로 구기미야
Original Assignee
가부시키가이샤 고베 세이코쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 고베 세이코쇼 filed Critical 가부시키가이샤 고베 세이코쇼
Publication of KR20150005591A publication Critical patent/KR20150005591A/ko
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Publication of KR101621644B1 publication Critical patent/KR101621644B1/ko

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    • H01L27/1225—
    • H01L29/78606—
    • H01L29/7869—
    • H01L29/78693—
    • H01L29/78696—

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  • Thin Film Transistor (AREA)

Abstract

본 발명의 과제는 산화물 반도체층을 구비한 박막 트랜지스터의 스위칭 특성 및 스트레스 내성이 양호하고, 특히 스트레스 인가 전후의 임계값 전압 변화량이 작아 안정성이 우수한 박막 트랜지스터를 제공하는 것이다. 본 발명의 박막 트랜지스터는 기판 상에 적어도 게이트 전극; 게이트 절연막; 산화물 반도체층; 소스-드레인 전극; 상기 게이트 절연막, 상기 산화물 반도체층 및 상기 소스-드레인 전극을 보호하는 보호막을 갖는 박막 트랜지스터이며, 산화물 반도체층은 In, Zn, Sn 및 O로 구성되는 제2 산화물 반도체층과, In, Ga, Zn 및 O로 구성되는 제1 산화물 반도체층을 갖는 적층체이고, 제2 산화물 반도체층은 게이트 절연막 상에 형성되어 있음과 함께, 제1 산화물 반도체층은 제2 산화물 반도체층과 보호막 사이에 형성되어 있다.

Description

박막 트랜지스터 및 표시 장치 {THIN-FILM TRANSISTOR AND DISPLAY DEVICE}
본 발명은 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 사용되는 박막 트랜지스터(TFT) 및 당해 TFT를 구비한 표시 장치에 관한 것이다.
아몰퍼스(비정질) 산화물 반도체는 범용의 아몰퍼스 실리콘(a-Si)에 비해 높은 캐리어 이동도(전계 효과 이동도라고도 불림. 이하, 간단히 「이동도」라고 칭하는 경우가 있음)를 갖고, 광학 밴드 갭이 커, 저온에서 성막할 수 있다. 그로 인해, 대형ㆍ고해상도ㆍ고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등으로의 적용이 기대되고 있다.
상기 산화물 반도체로서, 인듐, 갈륨, 아연 및 산소를 포함하는 아몰퍼스 산화물 반도체(In-Ga-Zn-O, 이하 「IGZO」라고 칭하는 경우가 있음)를 들 수 있다. 예를 들어, 비특허문헌 1 및 2에는 In:Ga:Zn＝1.1:1.1:0.9(원자％비)의 산화물 반도체 박막을 박막 트랜지스터(TFT)의 반도체층(활성층)에 사용한 것이 개시되어 있다. 또한, 특허문헌 1에는 In, Ga, Zn 및 O를 포함하는 아몰퍼스 산화물 반도체(IGZO)가 개시되어 있다.
한편, 특허문헌 2에는 인듐, 아연, 주석 및 산소를 포함하는 아몰퍼스 산화물 반도체(In-Zn-Sn-O, 이하 「IZTO」라고 칭하는 경우가 있음)가 사용되어 있다.
최근에 있어서의 표시 장치의 대화면화, 고정세화나 고속 구동화에 대응하기 위해서는, 우수한 특성을 갖는 재료가 요구되고 있다. 구체적으로는 산화물 반도체를 박막 트랜지스터의 반도체층으로서 사용하는 경우, 캐리어 이동도가 높을 뿐만 아니라, TFT의 스위칭 특성(트랜지스터 특성, TFT 특성)이 우수한 것이 요구된다. 즉, (1) 온 전류(게이트 전극과 드레인 전극에 정전압을 가했을 때의 최대 드레인 전류)가 높고, (2) 오프 전류(게이트 전극에 부전압을, 드레인 전압에 정전압을 각각 가했을 때의 드레인 전류)가 낮고, (3) S값(Subthreshold Swing, 서브스레숄드 스윙, 드레인 전류를 1자리수 올리는 데 필요한 게이트 전압)이 낮고, (4) 임계값(드레인 전극에 정전압을 가하고, 게이트 전압에 정부 중 어느 하나의 전압을 가했을 때에 드레인 전류가 흐르기 시작하는 전압이고, 임계값 전압이라고도 불림)이 시간적으로 변화되지 않아 안정되고(기판면 내에서 균일한 것을 의미함), 또한, (5) 이동도가 높은 것 등이 요구된다.
또한, 상기 산화물 반도체층을 사용한 박막 트랜지스터는 전압 인가나 광조사 등의 스트레스에 대한 내성(스트레스 내성)이 우수한 것이 요구된다. 예를 들어, 게이트 전극에 전압을 계속해서 인가했을 때나, 광흡수가 개시되는 청색대를 계속해서 조사했을 때에, 박막 트랜지스터의 보호막과 반도체층 계면에 차지가 트랩되어, 임계값 전압이 시프트되는 등의 스위칭 특성이 변화되는 것이 지적되어 있다. 또한 액정 패널 구동 시나, 게이트 전극에 부바이어스를 가하여 화소를 점등시킬 때 등에 액정 셀로부터 누설된 광이 박막 트랜지스터에 조사되지만, 이 광이 박막 트랜지스터에 스트레스를 주어 특성 열화의 원인이 된다. 실제로 박막 트랜지스터를 사용할 때, 전압 인가에 의한 스트레스에 의해 스위칭 특성이 변화되면, 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치 자체의 신뢰성 저하를 초래한다. 따라서 스트레스 내성의 향상(스트레스 인가 전후의 변화량이 적은 것)이 요망되고 있다. 특히, 디스플레이가 대형화, 고속 구동화될수록 이동도가 높아, 스트레스 내성의 향상이 요구되는 경향이 있다.
상기의 전압 인가나 광조사 등의 스트레스에 의한 TFT 특성의 열화는 스트레스 인가 중에, 산화물 반도체 그 자체에 결함이 형성되거나, 산화물 반도체층 표면과 당해 산화물 반도체층 등을 보호하는 보호막의 계면에 결함이 형성되는 것 등에 기인하는 것이 알려져 있다. 혹은, 소스-드레인 전극을 에칭할 때에 산화물 반도체층이 대미지를 받아 TFT 특성이 저하되는 것을 방지하는 목적으로, 산화물 반도체층 상에 에치 스토퍼층이 형성되는 경우가 있지만, 이 경우에도, 산화물 반도체층 표면과 에치 스토퍼층의 계면에 결함이 형성되어, TFT 특성이 저하되는 것이 알려져 있다. 상기 보호막 및 에치 스토퍼층으로서, SiO2, Al2O3, HfO2 등의 산화물계막이 일반적으로 자주 사용된다. 그러나, 산화물 반도체층의 표면(보호막 또는 에치 스토퍼층과의 계면)에 물 분자나 산소 분자가 흡착되면 산화물 반도체층 중의 캐리어의 증감이 발생하므로, 임계값 전압의 시프트가 발생하여, 신뢰성의 저하를 초래한다.
이와 같이 최근의 디스플레이의 대형화, 고속 구동화에 대응할 수 있으므로, TFT 특성과 스트레스 내성이 우수한 재료가 한층 요구되고 있었다.
일본 특허 출원 제4568828호 공보 일본 특허 출원 공개 제2008-243928호 공보
고체 물리, VOL44, P621(2009) 네이처(Nature), VOL 432, P488(2004)
본 발명은 상기 사정을 감안하여 이루어진 것이다. 본 발명의 목적은 산화물 반도체층을 구비한 박막 트랜지스터의 스위칭 특성 및 스트레스 내성이 양호하고, 특히 스트레스 인가 전후의 임계값 전압 변화량이 작아 안정성이 우수함과 함께 높은 이동도를 갖는 박막 트랜지스터 및 상기 박막 트랜지스터를 구비한 표시 장치를 제공하는 데 있다.
더욱 바람직하게는, 본 발명의 목적은 습식 에칭성도 양호한 산화물 반도체층을 구비한 박막 트랜지스터를 제공하는 데 있다. 상세하게는, 박막 트랜지스터의 제조 과정(산화물 반도체층의 습식 에칭)에서 발생하는 잔사 등을 억제하여, 상기 잔사 등에 기인하는 상기 각종 특성의 열화를 억제하는 박막 트랜지스터를 제공하는 데 있다.
상기 과제를 해결할 수 있었던 본 발명에 관한 박막 트랜지스터는 기판 상에 적어도 게이트 전극; 게이트 절연막; 산화물 반도체층; 소스-드레인 전극; 상기 게이트 절연막, 상기 산화물 반도체층 및 상기 소스-드레인 전극을 보호하는 보호막을 갖는 박막 트랜지스터이며, 상기 산화물 반도체층은 In, Zn, Sn 및 O로 구성되는 제2 산화물 반도체층과, In, Ga, Zn 및 O로 구성되는 제1 산화물 반도체층을 갖는 적층체이고, 상기 제2 산화물 반도체층은 상기 게이트 절연막 상에 형성되어 있음과 함께, 상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층과 상기 보호막 사이에 형성되어 있는 것에 요지를 갖는다.
상기 과제를 해결할 수 있었던 본 발명에 관한 그 밖의 박막 트랜지스터는 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 산화물 반도체층의 표면을 보호하는 에치 스토퍼층, 소스-드레인 전극을 갖는 박막 트랜지스터이며, 상기 산화물 반도체층은 In, Zn, Sn 및 O로 구성되는 제2 산화물 반도체층과, In, Ga, Zn 및 O로 구성되는 제1 산화물 반도체층을 갖는 적층체이고, 상기 제2 산화물 반도체층은 상기 게이트 절연막 상에 형성되어 있음과 함께, 상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층과 상기 보호막 사이에 형성되어 있는 것에 요지를 갖는다.
또한, 제2 산화물 반도체층에 포함되는 금속 원소의 함유량(원자％)을 각각, [In], [Zn], [Sn]으로 했을 때, 제2 산화물 반도체층의 박막 조성이 이하의 식을 만족시키는 것이 바람직하다.
(i) [In]/([In]＋[Sn])≤0.50일 때는 하기 식 1을 만족시키고,
(ii) [In]/([In]＋[Sn])>0.50일 때는 하기 식 2를 만족시킨다.
[식 1]
Figure 112014106596309-pct00001
[식 2]
Figure 112014106596309-pct00002
또한, 제2 산화물 반도체층의 박막 조성은 하기 식 3을 만족시키는 것이 바람직하다.
[식 3]
Figure 112014106596309-pct00003
본 발명에서는 제2 산화물 반도체층과 상기 게이트 절연막 사이에, Ga을 포함하는 제3 산화물 반도체층이 형성되어 있는 것도 바람직한 실시 형태이다. 제3 산화물 반도체층은 In, Ga, Zn 및 O로 구성되는 것도 바람직하다.
또한, 제2 산화물 반도체층의 두께가 3㎚ 이상인 것이 바람직하다. 또한, 산화물 반도체층의 박막 밀도는 6.0g/㎤ 이상인 것이 바람직하다.
본 발명에는 상기 어느 하나에 기재된 박막 트랜지스터를 구비한 표시 장치도 포함된다.
본 발명의 박막 트랜지스터는 스위칭 특성 및 스트레스 내성이 우수하고, 특히 스트레스 인가 전후의 임계값 전압의 변화가 작고, 또한 높은 이동도를 갖고 있다. 그로 인해, 본 발명에 따르면, TFT 특성 및 스트레스 내성이 우수한 박막 트랜지스터를 제공할 수 있었다. 또한 본 발명의 보다 바람직한 구성에 따르면, 습식 에칭성도 양호한 산화물 반도체층을 구비한 박막 트랜지스터를 제공할 수 있었다. 그 결과, 상기 박막 트랜지스터를 구비한 표시 장치는 전기적 안정성(광조사에 대한 신뢰성)이 매우 향상된다.
도 1은 종래의 산화물 반도체층(단층)을 구비한 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 2는 본 발명에 사용되는 산화물 반도체층으로서, 제2 산화물 반도체층(IZTO, 기판측에서 볼 때 하측)과 제1 산화물 반도체층의 적층체(IGZO, 기판측에서 볼 때 상측)를 구비한 박막 트랜지스터를 설명하기 위한 개략 단면도(에치 스토퍼층 있음)이다.
도 3은 본 발명에 사용되는 다른 산화물 반도체층으로서, 제2 산화물 반도체층(IZTO, 중앙), 제1 산화물 반도체층의 적층체(IGZO, 기판측에서 볼 때 상측), 제3 산화물 반도체층(Ga 함유 산화물, 기판측에서 볼 때 하측)을 구비한 박막 트랜지스터를 설명하기 위한 개략 단면도(에치 스토퍼층 없음)이다.
도 4는 본 발명에 사용되는 다른 산화물 반도체층으로서, 제2 산화물 반도체층(IZTO, 중앙), 제1 산화물 반도체층의 적층체(IGZO, 기판측에서 볼 때 상측), 제3 산화물 반도체층(Ga 함유 산화물, 기판측에서 볼 때 하측)을 구비한 박막 트랜지스터를 설명하기 위한 개략 단면도(에치 스토퍼층 있음)이다.
도 5a는 종래예(No.1)로서 IZTO 단층막을 산화물 반도체층에 사용하여 제작한 TFT의 Id-Vg 특성을 나타내는 도면이다.
도 5b는 본 발명에 의한 IGZO와 IZTO의 적층막(2층 구조)을 산화물 반도체층에 사용하여 제작한 TFT의 Id-Vg 특성을 나타내는 도면이다.
도 6a는 산화물 반도체층으로서 IZTO(단층)를 사용한 종래예(No.1)에 있어서의, 스트레스 인가 시간과 임계값 전압(Vth)의 변화를 나타내는 도면이다.
도 6b는 산화물 반도체층으로서 제2 산화물 반도체층(IZTO:기판측에서 볼 때 하측)과 제1 산화물 반도체층(IGZO:기판측에서 볼 때 상측)의 적층 구조(2층 구조)를 사용한 본 발명예(No.2)에 있어서의, 스트레스 인가 시간과 임계값 전압(Vth)의 변화를 나타내는 도면이다.
도 7은 종래예(No.1)와 본 발명예(No.2, 3)의 임계값 전압과 스트레스 인가 시간의 관계를 플롯한 도면이다.
본 발명자들은 기판 상에 적어도 게이트 전극; 게이트 절연막; 산화물 반도체층; 소스-드레인 전극; 상기 게이트 절연막, 상기 산화물 반도체층 및 상기 소스-드레인 전극을 보호하는 보호막; 또는, 기판 상에 적어도 게이트 전극, 게이트 절연막, 산화물 반도체층, 산화물 반도체층의 표면을 보호하는 에치 스토퍼층, 소스-드레인 전극을 갖는 TFT에 있어서, TFT 특성 및 스트레스 내성을 향상시키기 위해, 다양한 검토를 거듭해 왔다. 그 결과, 게이트 절연막과, 보호막 또는 에치 스토퍼층(이하, 보호막 또는 에치 스토퍼층을 총칭하여 「보호막군」이라고 칭하는 경우가 있음) 사이에, 게이트 절연막측으로부터 차례대로 IZTO(제2 산화물 반도체층)와 IGZO(제1 산화물 반도체층)의 적층 구조를 포함하는 산화물 반도체층을 설치하는 것이 유효한 것; 바람직하게는, IZTO(제2 산화물 반도체층)의 조성을 상기 식 1 또는 상기 식 2로 제어하면 소기의 목적이 달성되는 것을 발견하여, 본 발명을 완성하였다.
즉, 제2 산화물 반도체층(IZTO)을 구성하는 In, Zn, Sn은 산소와의 결합이 약하다. 한편, 보호막 또는 에치 스토퍼층은 SiO2 등의 절연체(산화물계 막)로 구성되어 있다. 그로 인해, 종래와 같이 산화물 반도체층을 단층 구조로 하여, 제2 산화물 반도체층(IZTO)을 직접, 보호막 또는 에치 스토퍼층(보호막군)과 접촉시키는 구조로 한 경우, 산화물 반도체층과 보호막군의 계면은 이종 재료의 접촉에 기인하여, 제2 산화물 반도체층(IZTO)의 계면에 산소 결함에 의한 포획 준위를 형성하기 쉽다. 이와 같은 포획 준위는 박막 트랜지스터의 이동도를 저하시키거나, 스트레스 내성 등의 안정성을 저하시키는 원인이 된다.
따라서, 본 발명에서는 제2 산화물 반도체층(IZTO)과 보호막군의 계면에 안정된 산화물을 형성하는 원소로서 In, Ga, Zn 및 O로 구성되는 제1 산화물 반도체층(IGZO)을 개재시킴으로써, 보호막군과 제2 산화물 반도체층(IZTO)의 계면의 결함 밀도를 저감시키고 있다.
따라서, 본 발명에서는 전류가 많이 흐르는 게이트 절연막측에는 이동도가 높은 제2 산화물 반도체층(IZTO)을 형성하고, 그 표면(보호막측 또는 에치 스토퍼층측)에 제1 산화물 반도체층(IGZO)을 형성함으로써, 고이동도와 고신뢰성(즉, 양호한 TFT 특성과 스트레스 내성)의 양립을 실현할 수 있었다.
또한, 본 발명의 바람직한 형태에서는 제2 산화물 반도체층(IZTO)의 조성을 식 1 또는 식 2의 범위로 제어하고 있으므로, 스퍼터 레이트를 저하시키지 않고, 높은 TFT 특성을 확보할 수 있다.
또한, 본 발명의 바람직한 형태에서는 제2 산화물 반도체층(IZTO)의 조성을 식 3의 범위로 제어하고 있으므로, 습식 에칭성이 향상된다.
본 명세서에서는, [In]/([In]＋[Zn]＋[Sn])으로 나타나는 비를 「전체 금속 원소 중의 In비」라고 칭하고, 한편, [In]/([In]＋[Sn])으로 나타나는 비를 「In비」라고 칭하여, 양자를 구별하는 경우가 있다. 상기의 정의에 따라서, [Zn]/([In]＋[Zn]＋[Sn])으로 나타나는 비를 「전체 금속 원소 중의 Zn비」라고 칭하는 경우가 있다.
또한, 상술한 바와 같이 본 명세서에서는 보호막 및 에치 스토퍼층을 총칭하여, 보호막군이라고 칭하는 경우가 있다.
우선, 본 발명의 박막 트랜지스터를 특징짓는 산화물 반도체층(IZTO와 IGZO의 적층 구조) 중 제2 산화물 반도체층(구성 원소:In, Zn, Sn 및 O)에 대해 설명한다.
산화물 반도체 중에서도 In, Zn, Sn 및 O로 구성되는 아몰퍼스 산화물 반도체는 범용의 아몰퍼스 실리콘(a-Si)에 비해 높은 캐리어 이동도를 갖고, 광학 밴드 갭이 커, 저온에서 성막할 수 있다는 이점이 있다.
상기 금속(In, Zn, Sn)에 대해, 각 금속 사이의 비율은 이들 금속을 포함하는 산화물이 아몰퍼스상을 갖고, 또한 반도체 특성을 나타내는 범위이면 특별히 한정되지 않는다. 단, 스퍼터 레이트를 저하시키지 않고, 양호한 TFT 특성을 확보하기 위해서는, 제2 산화물 반도체층(IZTO)에 포함되는 금속 원소의 함유량(원자％)을 각각, [In], [Zn], [Sn]으로 했을 때, 제2 산화물 반도체층의 박막 조성이 (i) [In]/([In]＋[Sn])≤0.50일 때는 하기 식 1을 만족시키고, (ii) [In]/([In]＋[Sn])>0.50일 때는 하기 식 2를 만족시키는 것이 바람직하다.
[식 1]
Figure 112014106596309-pct00004
[식 2]
Figure 112014106596309-pct00005
즉, [In]/([In]＋[Sn])으로 나타나는 In비＝0.50을 경계로 하여, (i) In비≤0.50일 때는, 전체 금속 원소 중에 차지하는 In의 비(전체 금속 원소 중의 In비)가 상기 식 1을 만족시키는 것으로 하고, (ii) In비>0.50일 때는, 전체 금속 원소 중의 In비가 상기 식 2를 만족시킬 필요가 있다. 그 이유는 이하와 같다.
IZTO는 In이 많으면 TFT가 도체화된다(스위칭하지 않게 됨)는 문제가 있다. 따라서, TFT를 스위칭시키기 위해서는, 필연적으로 산소 분압을 높일 필요가 있지만, 산소 분압을 높게 하면, 스퍼터 레이트가 저하된다는 문제가 있다. 이들 문제를 고려하여, 스퍼터 레이트를 높게(산소 분압을 낮게) 유지하면서, TFT를 스위칭시키기 위해서는, 전체 금속 원소 중의 In비{구체적으로는, [In]/([In]＋[Zn]＋[Sn])}로 나타나는 In비를 적절하게 제어하는 것이 필요하다.
한편, TFT로서 사용하는 경우의 전제 조건인 스위칭 특성을 고려하면, In이나 Sn이 많은 영역에서는 캐리어가 증가하여 도체화되기 쉬워(스위칭하지 않음)지지만, In이 많은 영역에서는 In이 강하게 작용하고 있다. 따라서, 높은 스퍼터 레이트를 유지하면서 양호한 TFT 특성을 구비시키기 위해서는, In과 Sn의 합계에 대한 In비([In]/([In]＋[Sn])로 나타나는 In비에 따라서, 전체 금속 원소 중의 In비를 적절하게 제어하는 것이 유효하다.
이와 같은 관점에 기초하여 더 검토한 결과, In비＝0.50을 경계로 하여, 상기 식 1 또는 식 2와 같이 제어하면 된다는 지식에 도달하여, 본 발명을 완성하였다.
상기 식 2의 상한은 반도체로서 적절한 캐리어 밀도의 범위(1×1015∼18/㎤)를 구비하는 것도 고려하여 설정된 것이다. 보다 바람직하게는 0.25 이하이다.
또한, 상기 식 1, 2의 좌변, 즉 전체 금속 원소 중의 In비([In]/([In]＋[Zn]＋[Sn])의 하한은 상기 특성과의 관계로부터는 특별히 한정되지 않지만, 고이동도의 확보 등을 고려하면, 어떤 경우든, 0.05 이상인 것이 바람직하고, 보다 바람직하게는 0.1 이상이다.
또한, 본 발명에서는 전체 금속 원소 중의 Sn비([Sn]/([In]＋[Zn]＋[Sn])도 적절하게 제어하는 것이 바람직하고, 이에 의해, 특히 이동도가 한층 향상된다. Sn도 In과 마찬가지로, 캐리어의 전도 패스의 역할을 담당하고 있기 때문이다. 전체 금속 원소 중의 바람직한 Sn비는 0.05 이상이고, 보다 바람직하게는 0.08 이상이다. 또한, 그 상한은 IZTO를 구성하는 다른 금속 원소와의 밸런스로 적절하게 제어하는 것이 바람직하다. 예를 들어, 후기하는 실시예의 No.15를 구성하는 IZTO([In]＝8원자％, [Zn]＝85원자％, [Sn]＝7원자％)에 있어서, [Zn]은 변화시키지 않고 [In]＝11원자％, [Sn]＝4원자％로 하고, 전체 금속 원소 중의 Sn비＝0.04로 한 경우는, 이동도가 10.1㎠/Vs로 저하된 것을 확인하고 있다(표에는 나타내지 않음).
또한, 상기 식 3은 본 발명의 본질적인 해결 과제(TFT 특성 및 스트레스 내성의 향상)와는 무관계이지만, 본 발명의 바람직한 해결 과제인 습식 에칭 시의 잔사 발생 방지에 관련되는 식이다. 습식 에칭 시에는 잔사가 발생하지 않는 것이 바람직하지만, 본 발명자들의 실험에 따르면, 잔사의 발생에는 주로 Zn이 관여하고 있고, 산화물막 중의 Zn량의 증가에 의해 습식 에칭 시에 잔사가 발생하는 것이 판명되었다. 따라서, 바람직하게는 습식 에칭 시에 잔사를 발생시키지 않기 위해, 전체 금속 원소 중의 Zn비(구체적으로는, [Zn]/([In]＋[Zn]＋[Sn])와의 관계에서 상기 식 3을 설정하였다. 양호한 습식 에칭성을 확보하기 위해서는, 전체 금속 원소 중의 Zn비는 작을수록 좋고, 0.830 이하인 것이 바람직하다. 보다 바람직하게는 0.6 이하이다.
또한, 전체 금속 원소 중의 Zn비의 하한은 습식 에칭성의 관점에서는 특별히 한정되지 않지만, 에칭 레이트가 낮을수록 패터닝에 시간이 걸리는 것 등을 고려하면, 예를 들어 0.40 이상인 것이 바람직하고, 0.45 이상인 것이 보다 바람직하다.
다음에, 본 발명의 박막 트랜지스터를 특징짓는 산화물 반도체층(IZTO와 IGZO의 적층 구조) 중 제1 산화물 반도체층(구성 원소:In, Ga, Sn 및 O)에 대해 설명한다.
상술한 바와 같이, 본 발명에서는 제2 산화물 반도체층(IZTO)과 보호막군 사이에 제1 산화물 반도체층(IGZO)을 개재시킴으로써, 특히 광 및 부바이어스 스트레스를 인가하는 스트레스 시험에 있어서의 스트레스 내성이 향상되어, 인가 시간이 길어져도, 임계값 전압이 부측으로 시프트하는 양을 저감할 수 있다. 제1 산화물 반도체층(IGZO)을 제2 산화물 반도체층(IZTO)과 보호막군의 계면에 개재시킴으로써, 상기 계면에 있어서의 결함을 저감하여, 계면 구조를 안정화하는 효과가 있다고 추정된다.
즉, 제1 산화물 반도체층(IGZO)을 구성하는 In, Ga, Zn 및 O 중, 특히 Ga은 산화물 생성 자유 에너지가 제2 산화물 반도체층(IZTO)을 구성하는 In, Zn, Sn보다도 낮고, 또한 산소와 강하게 결합하여, 안정된 산화물을 형성하는 원소이다. Ga은 다른 원소에 비해, 산화물 반도체 중에서 잉여 전자의 원인이 되는 산소 결손의 발생을 억제하는 효과가 있다고 추정된다. 이와 같이 Ga의 첨가에 의해 안정된 산화물이 계면에 견고하게 형성되므로 산소 결손이 저감되어, 제2 산화물 반도체층(IZTO)의 계면에 있어서의 결함이 억제됨으로써, 전압이나 광 등의 스트레스에 대한 내성이 향상되는 것이라고 생각된다. 또한, IGZO는, 이동도에 관해서는 Ga을 포함하지 않는 IZTO에 비해 떨어지지만, 본 발명에서는 IGZO의 단층 구조가 아니고, IGZO와 IZTO의 적층 구조로 하고 있으므로, 산화물 반도체층 전체의 이동도는 거의 저감하지 않는다.
또한, 본 발명과 같이, 보호막군의 아래에 IGZO를 설치함으로써, 게이트 절연막 상에 IZTO를 설치한 경우와 마찬가지로, 광학 밴드 갭이 커, 저온에서 성막할 수 있다는 이점이 있다. 따라서, 제1 산화물 반도체층(IGZO)을, 보호막군과 제2 산화물 반도체층(IZTO) 사이에 개재시킴으로써, IZTO 반도체층 단독의 경우에 문제가 되는 보호막군과의 계면에 있어서의 포획 준위의 형성 억제에 우수한 효과를 발휘하여, TFT 특성과 스트레스 내성이 보다 한층 우수한 박막 트랜지스터를 얻을 수 있다.
제1 산화물 반도체층(IGZO)을 구성하는 전체 금속의 합계 함유량에 대한 Ga의 바람직한 함유량(전체 금속 원소 중 바람직한 Ga비)은 캐리어 밀도나 반도체의 안정성 등을 고려하여 결정하면 된다. Ga 함유량이 지나치게 적으면, 산소 결손의 발생 억제 효과를 충분히 얻을 수 없는 경우가 있다. 제1 산화물 반도체층(IGZO)에 있어서의 전체 금속 원소 중의 Ga비(％)는, 바람직하게는 10원자％ 이상, 보다 바람직하게는 15원자％ 이상, 더욱 바람직하게는 20원자％ 이상으로 한다. 한편, Ga 함유량이 지나치게 많으면, 캐리어 밀도가 저하되므로, 산화물 반도체층 전체의 온 전류가 감소하는 경우가 있다. 따라서, 전체 금속 원소 중의 Ga비는 바람직하게는 80원자％ 이하, 보다 바람직하게는 70원자％ 이하, 더욱 바람직하게는 60원자％ 이하이다.
상기 제1 산화물 반도체층(IGZO)을 구성하는 모재 성분인 각 금속 원소 사이의 비율(In:Ga:Zn)에 대해서도, 상기 금속을 포함하는 산화물이 아몰퍼스상을 갖고, 또한 반도체 특성을 나타내는 범위이면 특별히 한정되지 않고 적절히 설정할 수 있다.
상기 제1 산화물 반도체층의 바람직한 조성은, 예를 들어 In:Ga:Zn＝1:1:1 내지 2:2:1이다.
본 발명의 박막 트랜지스터를 특징짓는 산화물 반도체층은 상술한 제2 산화물 반도체층(IZTO)과 제1 산화물 반도체층(IGZO)의 적층 구조이다. 상기 제2 산화물 반도체층(IZTO)은 게이트 절연막 상에 형성되고, 제1 산화물 반도체층(IGZO)은 상기 제2 산화물 반도체층(IZTO)과 상기 보호막 사이에 형성되어 있다. 상기한 바와 같이 제2 산화물 반도체층(IZTO)은 보호막과의 계면에서 산소 결손에 의한 포획 준위를 형성하기 쉽고, 이것이 안정성 저하의 원인으로 되어 있다. 본 발명에서는 제1 산화물 반도체층(IGZO)을 제2 산화물 반도체층(IZTO)과 보호막군 사이에 형성함으로써, 상술한 문제를 해소하여 TFT 특성 및 스트레스 내성의 양쪽을 향상시킬 수 있다. 또한, IZTO는 IGZO에 비해 이동도가 높으므로, 전류가 많이 흐르는 게이트 절연막측에 IZTO를 배치함으로써, 높은 이동도를 실현할 수 있다.
상기 제2 산화물 반도체층(IZTO)의 두께는 특별히 한정되지 않지만, 제2 산화물 반도체층(IZTO)이 지나치게 얇으면 기판면 내의 특성(이동도, S값, Vth 등의 TFT 특성)에 편차가 발생할 우려가 있으므로, 바람직하게는 3㎚ 이상, 보다 바람직하게는 5㎚ 이상으로 한다. 한편, 제2 산화물 반도체층(IZTO)의 두께가 지나치게 두꺼우면, IZTO의 성막에 시간을 필요로 해 생산 비용이 증가하는 경우가 있으므로, 바람직하게는 200㎚ 이하, 보다 바람직하게는 80㎚ 이하로 한다.
또한, 상기 제1 산화물 반도체층(IGZO)의 두께도 특별히 한정되지 않지만, 제1 산화물 반도체층(IGZO)의 두께가 지나치게 얇으면 상기 제1 산화물 반도체층을 형성한 효과가 충분히 발휘되지 않는 경우가 있으므로, 바람직하게는 3㎚ 이상, 보다 바람직하게는 5㎚ 이상으로 한다. 한편, 제1 산화물 반도체층(IGZO)이 지나치게 두꺼우면, 이동도가 저하될 우려가 있으므로, 바람직하게는 100㎚ 이하, 보다 바람직하게는 80㎚ 이하로 한다.
상기 제2 산화물 반도체층과 제1 산화물 반도체층으로 구성되는 산화물 반도체층의 두께(합계 막 두께)는 각각의 두께가 상기 범위 내로 제어되어 있으면 된다. 단, 그 합계 막 두께가 지나치게 두꺼워지면 생산 비용이 증가하거나, 박막 트랜지스터의 박형화를 저해하게 되므로, 바람직하게는 300㎚ 이하, 보다 바람직하게는 200㎚ 이하이다.
본 발명을 특징짓는 산화물 반도체층은 게이트 절연막측으로부터 차례대로 상기 제2 산화물 반도체층(IZTO)과 제1 산화물 반도체층(IGZO)의 2층 구조로 구성되어 있어도 되지만, 게이트 절연막과 상기 제2 산화물 반도체층(IZTO) 사이에, Ga을 포함하는 산화물로 구성되는 제3 산화물 반도체층을 개재시킨 3층 구조[즉, 게이트 절연막측으로부터 차례대로 제3 산화물 반도체층(Ga 함유 산화물), 제2 산화물 반도체층(IZTO), 제1 산화물 반도체층(IGZO)의 3층의 적층 구조]로 구성되어 있어도 된다. 게이트 절연막이 상기 보호막군과 동일한 산화물계 절연막(SiO2 등)으로 형성되어 있는 경우, 게이트 절연막과 제2 산화물 반도체층(IZTO)의 계면에 있어서, 상기한 보호막군과의 계면과 동일하게 산소 결함에 기인하는 스트레스 내성의 저하가 발생하는 경우가 있지만, 상기 제3 산화물 반도체층(Ga 함유 산화물)을 개재시킴으로써, 이 문제를 해소할 수 있다.
따라서, 상기 제3 산화물 반도체층은 적어도 Ga을 함유하고 있으면 된다. 예를 들어, 그 대표예로서, 제1 산화물 반도체층(IGZO)과 마찬가지로, In-Ga-Zn-O를 들 수 있다. 그 밖에, Ga2O3, Ga-Zn-O, In-Ga-O 등도 들 수 있다. 제3 산화물 반도체층을 구성하는 Ga 함유 산화물이 In-Ga-Zn-O로 구성되어 있는 경우, 전술한 제1 산화물 반도체층(IGZO)과 동일한 조성(전체 금속 원소 중의 Ga비;In:Ga:Zn비)이어도 되고, 또는 다른 조성으로 할 수도 있다. 상기 제3 산화물 반도체층을 구성하는 Ga 함유 산화물이 제1 산화물 반도체층(IGZO)과 동일한 조성을 갖는 경우, 그 상세는 전술한 제1 산화물 반도체층과 동일하다.
상기 제3 산화물 반도체층(Ga 함유 산화물)의 두께도 특별히 한정되지 않는다. 단, 제3 산화물 반도체층의 두께가 지나치게 얇으면, 제3 산화물 반도체층을 형성한 효과가 충분히 발휘되지 않는 경우가 있으므로, 바람직하게는 3㎚ 이상, 보다 바람직하게는 5㎚ 이상으로 한다. 한편, 제3 산화물 반도체층(Ga 함유 산화물)의 두께가 지나치게 두꺼우면 이동도가 저하될 우려가 있으므로, 바람직하게는 50㎚ 이하, 보다 바람직하게는 40㎚ 이하로 한다.
상기 산화물 반도체층(제1과 제2 산화물 반도체층 전체, 또는 제1 내지 제3 산화물 반도체층 전체)의 합계 막 밀도(평균)는 높을수록 좋고, 바람직하게는 6.0g/㎤ 이상이다. 상기의 합계 막 밀도가 높아지면, 막 중의 결함이 감소하여 막질이 향상되므로, TFT 소자의 이동도가 증대하고, 전기 전도성도 높아져 안정성이 향상된다. 더욱 바람직한 밀도는 6.1g/㎤ 이상, 더욱 바람직하게는 6.2g/㎤ 이상이다.
다음에, 본 발명을 특징짓는 산화물 반도체층에 있어서, IZTO를 포함하는 제2 산화물 반도체층과 IGZO를 포함하는 제1 산화물 반도체층을 포함하는 적층 구조 [2층 구조(도 2) 또는 3층 구조(도 3, 도 4)]의 바람직한 실시 형태에 대해, 도면을 사용하여, 종래예(도 1)와 대비하면서 설명한다.
도 1(종래예) 및 도 2(본 발명예)는 산화물 반도체층을 구비한 박막 트랜지스터를 설명하기 위한 개략 단면도이고, 모두, 에치 스토퍼층(9)을 갖는 에치 스토퍼형의 예이다. 여기서는, 에치 스토퍼층(9)을 갖는 경우에 대해 설명하지만, 본 발명은 이에 한정되지 않고, 예를 들어 후기하는 도 3과 같이, 에치 스토퍼층(9)을 갖지 않는 백 채널 에치형에도 적용할 수 있다.
우선, 종래예에서는 도 1에 도시한 바와 같이 산화물 반도체층(4C)이 단층으로 구성되어 있고, 산화물 반도체층(4C)(단층)은 에치 스토퍼층(9)과 직접 접촉하는 구성이었다.
한편, 도 2는 본 발명의 바람직한 실시 형태이고, 산화물 반도체층은 제2 산화물 반도체층(IZTO)(4)과 제1 산화물 반도체층(IGZO)(4A)의 적층체(2층 구조)로 구성되어 있다. 제1 산화물 반도체층(IGZO)(4A)은 제2 산화물 반도체층(IZTO)(4)과 보호막(6) 사이에 형성되고, 제1 산화물 반도체층(4A)(IGZO)은 에치 스토퍼층(9)과 직접 접촉하도록 구성되어 있다.
또한, 도 3 및 도 4는 3층 구조의 산화물 반도체층을 갖는 바람직한 실시 형태의 예이다. 즉, 도 3 및 도 4에서는 전술한 도 2에 기재된 2층 구조[게이트 절연막측으로부터 차례대로 제2 산화물 반도체층(IZTO)(4)과 제1 산화물 반도체층(IGZO)(4A)의 2층 구조]에 있어서, 게이트 절연막(3)과 제2 산화물 반도체층(IZTO)(4) 사이에, Ga을 포함하는 제3 산화물 반도체층(4B)를 갖고 있다.
이들 중 도 3은 에치 스토퍼층(9)을 갖지 않는 백 채널 에치형이고, 제1 산화물 반도체층(IGZO)(4A)은 보호막(6)과 직접 접촉하도록, 제2 산화물 반도체층(4)과 보호막(6) 사이에 형성되어 있다. 이에 대해, 도 4는 에치 스토퍼층(9)을 갖는 에치 스토퍼형이고, 제1 산화물 반도체층(IGZO)(4A)은 에치 스토퍼층(9)과 직접 접촉하도록 제2 산화물 반도체층(IZTO)(4)과 보호막(6) 사이에 형성되어 있다. 상술한 바와 같이 제3 산화물 반도체층(Ga 함유 산화물)(4B)은 도 3, 도 4의 어느 것에 있어서도, 제2 산화물 반도체층(IZTO)(4)과 게이트 절연막(3) 사이에 형성되어 있다. 게이트 절연막(3)이 산화물계 절연막인 경우에는, 도 3, 도 4와 같이 IZTO[제2 산화물 반도체층(4)]를 중심으로 Ga 함유 산화물[제3 산화물 반도체층(4B)] 및 IGZO[제1 산화물 반도체층(4A)]가 배치된 샌드위치 구조로 하는 것이 권장된다.
이상, 본 발명에 사용되는 산화물 반도체층에 대해 설명하였다.
상기 IZTO를 포함하는 제2 산화물 반도체층과 IGZO를 포함하는 제1 산화물 반도체층(또한, Ga 함유 산화물을 포함하는 제3 산화물 반도체층)은 스퍼터링법으로 스퍼터링 타깃(이하, 「타깃」이라고 하는 경우가 있음)을 사용하여 성막하는 것이 바람직하다. 스퍼터링법에 따르면, 성분이나 막 두께의 막 면내 균일성이 우수한 박막을 용이하게 형성할 수 있다. 단, 이에 한정되지 않고, 도포법 등의 화학적 성막법에 의해 산화물을 형성해도 된다.
스퍼터링법에 사용되는 타깃으로서, 전술한 원소를 포함하여, 원하는 산화물과 동일 조성의 스퍼터링 타깃을 사용하는 것이 바람직하고, 이에 의해, 조성 어긋남이 적어, 원하는 성분 조성의 박막을 형성할 수 있다.
구체적으로는 제2 산화물 반도체층(IZTO)을 성막하는 타깃으로서, In, Zn 및 Sn으로 구성되는 산화물 타깃을 사용할 수 있다.
또한, 제1 산화물 반도체층(IGZO)을 성막하는 타깃으로서, In, Ga 및 Zn으로 구성되는 산화물 타깃을 사용할 수 있다.
또한, 제3 산화물 반도체층을 성막하는 타깃으로서, Ga을 함유하는 산화물 타깃을 사용할 수 있다. 상기 제3 산화물 반도체층이 전술한 제1 산화물 반도체층(IGZO)과 마찬가지로, In, Ga, Zn 및 O로 구성되어 있는 경우, 바람직하게는 당해 조성에 따라서, In, Ga 및 Zn으로 구성되는 산화물 타깃 등을 사용할 수 있다.
여기서, 이들 산화물 반도체층을 스퍼터링법으로 성막하는 경우, 진공 상태를 유지한 상태에서 연속적으로 성막하는 것이 바람직하다. 이들 산화물 반도체층을 대기 중에 폭로하여 성막하면, 공기 중의 수분이나 유기 성분이 박막 표면에 부착되어, 오염(품질 불량)의 원인이 되기 때문이다.
상기한 각 타깃은, 예를 들어 분말 소결법에 의해 제조할 수 있다.
상기 타깃을 사용하여 스퍼터링하는 데 있어서는, 기판 온도를 대략 실온∼200℃ 정도로 제어하고, 산소 첨가량을 적절하게 제어하여 행하는 것이 바람직하다. 산소 첨가량은 스퍼터링 장치의 구성이나 타깃 조성 등에 따라서 적절하게 제어하면 되지만, 대략 반도체 캐리어 농도가 1015 내지 1016㎝-3로 되도록 산소량을 첨가하는 것이 바람직하다. 또한, 스퍼터링 성막 시의 가스압, 스퍼터링 타깃으로의 투입 파워, T-S 사이 거리(스퍼터링 타깃과 기판의 거리) 등을 적절하게 제어하여, 산화물 반도체층의 밀도를 조정하는 것이 바람직하다. 예를 들어, 성막 시의 전체 가스압은 스퍼터 원자끼리의 산란이 억제되므로 낮을수록 좋고, 치밀(고밀도)한 막을 성막할 수 있다. 바람직한 가스압은 대략 1 내지 3mTorr의 범위 내이다. 또한, 투입 파워도 낮을수록 좋지만, 대략 DC 또는 RF로 2.0W/㎠ 이상으로 설정하는 것이 권장된다.
또한, 성막 후의 열처리 조건도 적절하게 제어하는 것이 바람직하다. 산화물 반도체층(전체)의 밀도는 성막 후의 열처리 조건에 의해서도 영향을 받기 때문이다. 성막 후의 열처리는, 예를 들어 대기 분위기 하에서, 대략 250 내지 400℃로 10분 내지 3시간 정도 행하는 것이 바람직하다. 이와 같은 열처리는, 예를 들어 TFT의 제조 과정에 있어서의 열 이력에 있어서도 제어하는 것이 가능하다. 예를 들어, 프리 어닐 처리(산화막 반도체층을 습식 에칭한 후의 패터닝 후의 열처리)를 상기 범위에서 행함으로써 산화물 반도체층(전체)의 밀도를 높일 수 있다.
본 발명의 박막 트랜지스터(TFT)는 상술한 2층 또는 3층의 적층 구조를 포함하는 산화물 반도체층을 구비하고 있는 점에 특징이 있고, 그 이외의 구성 요건은 게이트 절연막을 포함하여 특별히 한정되지 않는다. 즉, 본 발명의 TFT를 구성하는 게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극(소스 전극과 드레인 전극은 통합하여, 소스-드레인 전극이라고 하는 경우가 있음), 보호막 또는 에치 스토퍼층은 TFT의 분야에 있어서 통상 사용되는 것이면 특별히 한정되지 않는다.
또한, 보호막은 전술한 도 1 내지 도 4에 있어서도 도시한 바와 같이 소스-드레인 전극의 상측에 형성되지만, 게이트 절연막, 상기 산화물 반도체층, 소스-드레인 전극을 보호하는 취지로 형성되는 것이다.
이하, 도 4를 참조하면서, 본 발명에 관한 TFT의 제조 방법의 바람직한 실시 형태를 설명한다. 도 4 및 이하의 제조 방법은 산화물 반도체층이 3층 구조[기판측으로부터 차례로 제3 산화물 반도체층(Ga 함유 산화물)(4B), 제2 산화물 반도체층(IZTO)(4), 제1 산화물 반도체층(4A)(IGZO)의 순으로 적층]인 경우의 바람직한 실시 형태의 일례를 나타내지만, 본 발명은 이에 한정되는 취지가 아니다. 예를 들어, 도 4에는 3층 구조의 산화물 반도체층을 도시하고 있지만, 이에 한정되지 않고, 도 2에 도시한 바와 같은 2층 구조여도 된다. 또한, 예를 들어 도 2 내지 도 4에는 보텀 게이트형 구조의 TFT를 도시하고 있지만, 이에 한정되지 않고, 기판측(상측)으로부터 차례대로, 게이트 전극, 게이트 절연막, 산화물 반도체층, 소스-드레인 전극, 소스-드레인 전극 등을 보호하는 보호막(하측)을 갖는 톱 게이트형의 TFT여도 된다. 톱 게이트형 TFT에 있어서도, 제2 산화물 반도체층(IZTO)과 보호막 사이에 제1 산화물 반도체층(IGZO)을 개재시키면 되고, 또한 제2 산화물 반도체층(IZTO)과 게이트 절연막 사이에 제3 산화물 반도체층(Ga 함유 산화물)을 개재시켜도 된다.
도 4에 도시한 바와 같이, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 Ga 함유 산화물을 포함하는 제3 산화물 반도체층(4B), 제2 산화물 반도체층(IZTO)(4), 제1 산화물 반도체층(IGZO)(4A)이 형성되어 있다. 제1 산화물 반도체층(IGZO)(4A) 상에는 소스-드레인 전극(5)이 형성되고, 그 위에 에치 스토퍼층(9), 보호막(절연막)(6)이 형성되고, 콘택트 홀(7)을 통해 투명 도전막(8)이 드레인 전극(5)에 전기적으로 접속되어 있다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)을 형성하는 방법은 특별히 한정되지 않고 통상 사용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어, 게이트 전극(2)으로서, Mo, Al, Cu의 금속 또는 이들의 합금을 바람직하게 사용할 수 있다. 또한, 게이트 절연막(3)으로서는, 실리콘 질화막(SiN), 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 등이 대표적으로 예시된다. 그 밖에, Al2O3이나 Y2O3 등의 산화물이나, 이들을 적층한 것을 사용할 수도 있다.
계속해서 산화물 반도체층[제3 산화물 반도체층(Ga 함유 산화물)(4B), 제2 산화물 반도체층(IZTO)(4), 제1 산화물 반도체층(4A)(IGZO)의 순]을 형성한다.
이들 중 제1 산화물 반도체층(4A)(IGZO) 및 제3 산화물 반도체층(Ga 함유 산화물)(4B)은, 바람직하게는 제1 산화물 반도체층(4A)을 구성하는 Ga을 포함하는 스퍼터링 타깃(적합하게는 In-Ga-Zn-O)을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있다.
마찬가지로, 제2 산화물 반도체층(4)(IZTO)도 In, Zn 및 Sn을 포함하는 산화물의 스퍼터링 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막할 수 있다. 제3 산화물 반도체층(4B), 제2 산화물 반도체층(4), 제1 산화물 반도체층(4A)은 순차적으로, 진공 일환으로 연속 성막하는 것이 바람직하다. 이때, 제21 산화물 반도체(IZTO)의 조성을, 상기한 식 1 또는 식 2를 만족시키도록 제어하면, 스퍼터링 레이트 및 TFT 특성이 향상되므로, 바람직하다. 또한, 상기 식 3을 만족시키도록 제어하면, 습식 에칭성도 향상되므로, 바람직하다.
상기 구성의 산화물 반도체층을 습식 에칭한 후, 패터닝한다. 패터닝 직후에, 산화물 반도체층의 막질 개선을 위해 열처리(프리 어닐)를 행하는 것이 바람직하다. 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하여, 트랜지스터 성능이 향상되게 된다. 바람직한 프리 어닐 조건으로서는, 예를 들어 온도:약 250 내지 400℃, 시간:약 10분 내지 1시간 등을 들 수 있다.
프리 어닐 후, 에치 스토퍼층(9)을 형성해도 된다. 에치 스토퍼층(9)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 사용하면 되고, 예를 들어 보호막과 마찬가지로, SiO2 등의 절연막으로 형성하면 된다. 소스-드레인 전극(5)에 에칭을 실시할 때에 산화물 반도체층이 대미지를 받아 트랜지스터 특성이 저하될 우려가 있으므로, 이와 같은 경우는 에치 스토퍼층(9)을 형성하는 것이 바람직하다.
무엇보다, 제조 방법에 따라서는 에칭 시에 에치 스토퍼층(9)을 설치하지 않아도 산화물 반도체층에 대미지를 부여하지 않는 경우도 있으므로, 필요에 따라서 에치 스토퍼층(9)을 형성하면 된다. 예를 들어, 리프트 오프법에 의해 소스-드레인 전극을 가공하는 경우는 산화물 반도체층으로의 대미지가 없으므로, 에치 스토퍼층(9)은 필요없다(도 3의 백 채널 에치형을 참조).
소스-드레인 전극(5)의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어, 게이트 전극과 마찬가지로, Mo, Al, Cu 등의 금속, 또는 이들의 합금을 사용해도 된다. 전극의 형성은 스퍼터링법이 널리 사용된다.
그 후, 소스-드레인 전극(5) 상에 보호막(6)을 CVD(Chemical Vapor Deposition)법에 의해 성막한다. CVD법에 의한 보호막(6)으로서는, 예를 들어 SiO2나 SiON, SiN 등이 사용된다. 또한, 스퍼터링법을 사용하여 보호막(6)을 형성해도 된다.
산화물 반도체층의 표면은 CVD에 의한 플라즈마 대미지에 의해 용이하게 도통화되어 버리므로[아마 제1 산화물 반도체(IGZO) 표면에 생성되는 산소 결손이 전자 도너로 되기 때문이라고 추정됨], 보호막(6)의 성막 전에 N2O 플라즈마 조사를 행해도 된다. N2O 플라즈마의 조사 조건은, 예를 들어 하기 문헌에 기재된 조건을 채용하면 된다.
J.㎩rk 외, Appl.Phys.Lett., 1993, 053505(2008)
다음에, 통상법에 기초하여, 콘택트 홀(7)을 통해 투명 도전막(8)을 드레인 전극(5)에 전기적으로 접속한다. 투명 도전막(8) 및 드레인 전극(5)의 종류는 특별히 한정되지 않고 통상 사용되는 것을 사용할 수 있다. 드레인 전극(5)으로서는, 예를 들어 전술한 소스-드레인 전극에서 예시한 것을 사용할 수 있다.
본원은 2012년 5월 9일에 출원된 일본 특허 출원 제2012-107813호에 기초하는 우선권의 이익을 주장하는 것이다. 2012년 5월 9일에 출원된 일본 특허 출원 제2012-107813호의 명세서의 전체 내용이, 본원에 참고를 위해 원용된다.
실시예
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 하기 실시예에 의해 제한되지 않고, 전술ㆍ후술하는 취지에 적합할 수 있는 범위에서 적당히 변경을 가하여 실시하는 것도 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다.
전술한 방법에 기초하여, 구성이 다른 복수의 산화물 반도체층을 갖는 TFT[도 1(산화물 반도체층＝단층의 종래예), 도 2(산화물 반도체층＝2층 구조, 에치 스토퍼층 있음), 도 4(산화물 반도체층＝3층 구조, 에치 스토퍼층 있음)]를 제작하여, 보호막 또는 에치 스토퍼층의 형성 전후의 TFT 특성을 평가하였다.
우선, 유리 기판(1)(코닝사제 이글 2000, 직경 100㎜×두께 0.7㎜) 상에 게이트 전극(2)으로서 Mo 박막을 100㎚ 및 게이트 절연막(3)으로서 SiO2(200㎚)를 순차적으로 성막하였다. 게이트 전극(2)은 순Mo의 스퍼터링 타깃을 사용하고, DC 스퍼터법에 의해, 성막 온도:실온, 성막 파워 밀도:3.8W/㎠, 캐리어 가스:Ar, 가스압:2mTorr, Ar 가스 유량:20sccm으로 성막하였다. 또한, 게이트 절연막(3)은 플라즈마 CVD법을 사용하여, 캐리어 가스:SiH4와 N2O의 혼합 가스, 성막 파워:1.27W/㎤, 성막 시의 가스압:133㎩, 성막 온도:320℃에서 성막하였다.
다음에, 표 1 및 표 2에 기재된 다양한 조성 및 구조의 산화물 반도체층을, 산화물 반도체층의 조성에 따른 조성을 갖는 산화물 스퍼터링 타깃을 사용하여 하기 조건의 스퍼터링법에 의해 성막하였다. 표 1 및 표 2에 있어서 No.가 동일한 것은 동일한 산화물 반도체층을 의미한다. 표 1에는 제2 산화물 반도체층(IZTO)의 조성을 나타낸다. 표 2에는 제1 산화물 반도체층(IGZO)의 조성 및 막 두께와, 제2 산화물 반도체층(IZTO)의 막 두께를 나타냄과 함께, 제3 산화물 반도체층(여기서는 IGZO)을 갖는 것에 대해서는 그 막 두께를 나타낸다.
구체적으로는 표 1 중, No.1(종래예)은 도 1의 구성예(산화물 반도체층＝단층)이고, 상기 산화물 반도체층(4C)으로서 아몰퍼스 IZTO의 산화물 반도체층(원자％비 In:Zn:Sn＝20:57:23;단층)을 게이트 절연막(3) 상에 성막하였다. 즉, No.1에서는, 본 발명에 있어서의 제1 산화물 반도체층(IGZO)(4A)은 성막하고 있지 않다.
No.2 내지 4, 6 내지 11, 15 내지 18은 도 2의 구성예(산화물 반도체층＝2층 구조)이고, 게이트 절연막(3) 상에 제2 산화물 반도체층(4)(IZTO:원자％비는 No.1과 동일함)을 성막한 후, 제1 산화물 반도체층(4A)(IGZO;조성은 표 2를 참조)을 성막하였다.
No.5는 도 1의 다른 구성예(산화물 반도체층＝단층)이고, 상기 산화물 반도체층(4C)으로서 제1 산화물 반도체층(IGZO:원자％비 In:Ga:Zn＝1:1:1; 단층)을 게이트 절연막(3) 상에 성막하였다.
No.12 내지 14는 도 4의 구성예(산화물 반도체층＝3층 구조)이고, 제3 산화물 반도체층(4B)(제1 산화물 반도체층과 동일한 조성)을 성막하고, 제2 산화물 반도체층(4)(IZTO:원자％비는 No.1과 동일함)을 성막하고, 계속해서 제1 산화물 반도체층(4A)(IGZO;조성은 표 2를 참조)을 성막하여 3층 구조의 산화물 반도체층을 형성하였다.
또한, 각 산화물 반도체층은 표 1, 표 2에 대응하는 조성의 IZTO 스퍼터링 타깃(제2 산화물 반도체층), IGZO 스퍼터링 타깃(제1 산화물 반도체층, 제3 산화물 반도체층)을 사용하여 성막하였다. 본 실시예에 있어서 상기 식 1 또는 식 2를 만족시키는 예(표 1 및 표 2를 참조)는 1.5Å/sec 이상으로, 높은 스퍼터 레이트가 얻어졌다(표에는 나타내지 않음). 또한, 스퍼터 레이트의 값은 스퍼터링 장치나 성막 조건 등에 따라서도 크게 다르고, 본 발명은 이에 한정되는 취지가 아니다.
또한, 제2 산화물 반도체층(IZTO)(4)과 제1 산화물 반도체층(IGZO)(4A)의 2층 구조, 또한 제3 산화물 반도체층(4B)(Ga 함유 산화물)을 적층한 3층 구조를 성막하는 데 있어서는, 각 층의 성막 도중에 챔버를 대기 개방하지 않고, 연속적으로 성막을 행하였다. 이와 같이 하여 얻어진 산화물 반도체층 중의 금속 원소의 각 함유량은 XPS(X-ray Photoelectron Spectroscopy)법에 의해 분석하였다.
제2 산화물 반도체층(IZTO)(4), 제1 산화물 반도체층(IGZO)(4A), 제3 산화물 반도체층(4B)(Ga 함유 산화물)의 성막은 모두 DC 스퍼터링법을 사용하여 성막하였다. 스퍼터링에 사용한 장치는 알박사제 「CS-200」이고, 스퍼터링 조건은 이하와 같다.
기판 온도:실온
가스압:1mTorr
산소 분압:O2/(Ar＋O2)×100＝4％
성막 파워 밀도:2.55W/㎠
상기와 같이 하여 산화물 반도체층을 성막한 후, 포토리소그래피 및 습식 에칭에 의해 패터닝을 행하였다. 웨트 에천트액으로서는, 간토 카가쿠사제 「ITO-07N」을 사용하였다. 본 실시예에 있어서 상기 식 3을 만족시키는 예(표 1을 참조)는 실산화물 반도체층에 대해 습식 에칭에 의한 잔사는 없고, 적절하게 에칭할 수 있었던 것을 확인하였다. 즉, 상기 식 3을 만족시키는 것은, 제1과 제2 산화물 반도체층 사이(제3 산화물 반도체층을 갖는 경우는, 제1과 제2와 제3 산화물 반도체층 사이)에 에칭 레이트 차에 의한 현저한 단차 없이, TFT 디바이스로서 산화물 반도체층을 적정하게 에칭할 수 있었던 것을 확인하였다. 이에 대해, 상기 식 3을 만족시키지 않는 것은 습식 에칭성이 저하되었다. 참고를 위해, 표 3의 최우측란에는 「습식 에칭성」의 란을 형성하여, 상기와 같이 양호한 습식 에칭성을 나타낸 것에 「양호」를 부여하고, 습식 에칭성이 저하된 것에 「불량」을 부여하였다.
산화물 반도체층을 패터닝한 후, 막질을 향상시키기 위해 프리 어닐 처리를 행하였다. 프리 어닐은 대기 분위기에서 350℃에서 1시간 행하였다.
다음에, 에치 스토퍼층(9)으로서, 플라즈마 CVD법을 사용하여 채널층 상에 실리콘 산화막(SiOx)을 성막하였다. 구체적으로는, 기판 온도:200℃, 투입 전력:RF 100W, 캐리어 가스:SiH4와 N2O의 혼합 가스에 의해 성막하였다. 또한, 에치 스토퍼층(9)은 게이트 절연막과 동일한 장치를 사용하여 성막하였다.
다음에, 순Mo을 사용하여, 리프트 오프법에 의해 소스-드레인 전극(5)을 형성하였다. 구체적으로는 포토레지스트를 사용하여 패터닝을 행한 후, Mo 박막을 DC 스퍼터링법에 의해 성막(막 두께는 200㎚)하였다. 소스-드레인 전극용 Mo 박막의 성막 조건은 투입 파워:DC 300W, 가스압:2mTorr, 기판 온도:실온으로 하였다. 전극의 패터닝은 포토리소그래피를 사용하고, 혼산 에천트(인산, 질산 및 아세트산의 혼합액)를 사용하여 습식 에칭에 의해 가공하였다. TFT의 채널 길이를 10㎛, 채널 폭을 25㎛로 하였다.
이와 같이 하여 소스-드레인 전극(5)을 형성한 후, 그 위에 보호막(6)을 형성하였다. 보호막(6)으로서, SiO2(막 두께 200㎚)와 SiN(막 두께 150㎚)의 적층막(합계 막 두께 350㎚)을 사용하였다. 상기 SiO2 및 SiN의 형성은 삼코사제 「PD-220NL」을 사용하고, 플라즈마 CVD법을 사용하여 행하였다. 본 실시예에서는 N2O 가스에 의해 플라즈마 처리를 행한 후, SiO2막 및 SiN막을 순차 형성하였다. SiO2막의 형성에는 N2O 및 SiH4의 혼합 가스를 사용하고, SiN막의 형성에는 SiH4, N2, NH3의 혼합 가스를 사용하였다. 어떤 경우든 성막 파워를 100W, 성막 온도를 150℃로 하였다.
다음에, 포토리소그래피 및 건식 에칭에 의해, 보호막(6)에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀(7)을 형성하였다. 다음에, DC 스퍼터링법을 사용하여, 캐리어 가스:아르곤 및 산소 가스의 혼합 가스, 성막 파워:200W, 가스압:5mTorr에 의해 투명 도전막(8)으로서 ITO막(막 두께 80㎚)을 성막하고, 도 1(No.1, 5), 도 2(No.2 내지 4, 6 내지 11, 15 내지 18), 도 4(No.12 내지 14)의 TFT를 각각 제작하였다.
이와 같이 하여 얻어진 각 TFT에 대해, 이하와 같이 하여 (1) 트랜지스터 특성(드레인 전류-게이트 전압 특성, Id-Vg 특성), (2) 임계값 전압, (3) 전계 효과 이동도 및 (4) 광조사와 부바이어스 스트레스 인가 후의 스트레스 내성을 평가하였다.
(1) 트랜지스터 특성(드레인 전류-게이트 전압 특성, Id-Vg 특성)의 측정
트랜지스터 특성의 측정은 Agilent Technology사제 「HP4156C」의 반도체 파라미터 애널라이저를 사용하였다. 상세한 측정 조건은 이하와 같다.
소스 전압:0V
드레인 전압:10V
게이트 전압:-30 내지 30V(측정 간격:0.25V)
기판 온도:실온
또한, 일부의 실험예의 드레인 전류-게이트 전압 특성(Id-Vg 특성)의 결과(그래프)를, 도 5의 (a)(No.1), 도 5의 (b)(No.2)에 나타낸다.
(2) 임계값 전압(Vth)
임계값 전압이라 함은, 대략적으로 말하면, 트랜지스터가 오프 상태(드레인 전류가 낮은 상태)로부터 온 상태(드레인 전류가 높은 상태)로 이행할 때의 게이트 전압의 값이다. 본 실시예에서는 드레인 전류가, 온 전류와 오프 전류 사이의 1nA 부근일 때의 전압을 임계값 전압으로 정의하고, 각 TFT의 임계값 전압을 측정하였다. 본 실시예에서는 Vth가 －5V 이상인 것을 합격으로 하였다. 또한, 표 중, 「-」라 함은, 측정 조건의 전압 범위(－30V로부터 30V 사이)에 있어서 스위칭하지 않았던 것(도체화한 것)을 의미한다.
(3) 이동도(전계 효과 이동도 μFE)
캐리어 이동도(전계 효과 이동도 μFE)는 TFT 특성으로부터 Vd>Vg－VT인 포화 영역에서 도출하였다. 포화 영역에서는 Vg, VT를 각각 게이트 전압, 임계값 전압, Id를 드레인 전류, L, W를 각각 TFT 소자의 채널 길이, 채널 폭, Ci를 게이트 절연막의 정전 용량, μFE를 전계 효과 이동도로 하였다(하기 수 1). μFE는 이하의 식으로부터 도출된다. 본 실시예에서는 포화 영역을 만족시키는 게이트 전압 부근에 있어서의 드레인 전류-게이트 전압 특성(Id－Vg 특성)으로부터 전계 효과 이동도 μFE를 도출하였다.
[수 1]
Figure 112014106596309-pct00006
본 실시예에서는 전계 효과 이동도가 14㎠/Vs(No.1의 값 17.5㎠/Vs×0.8배) 이상을 합격으로 평가하였다.
(4) 스트레스 내성(임계값 전압의 변화)의 평가(스트레스로서 광조사＋부바이어스를 인가)
본 실시예에서는 실제의 패널 구동 시의 환경(스트레스)을 모의하여, 게이트 전극에 부바이어스를 곱하면서 광(백색광)을 조사하는 스트레스 인가 시험을 행하였다. 스트레스 인가 조건은 이하와 같다. 광의 파장으로서는, 산화물 반도체의 밴드 갭에 가깝고, 트랜지스터 특성이 변동되기 쉬운 400㎚ 정도를 선택하였다.
소스 전압:0V
드레인 전압:10V
게이트 전압:－20V
기판 온도:60℃
광 스트레스
파장:400㎚
조도(TFT에 조사되는 광의 강도):0.1μW/㎠
광원:OPTOSUPPLY사제 LED(ND 필터에 의해 광량을 조정)
스트레스 인가 시간:2시간
상세하게는, 스트레스 인가 전후의 임계값 전압(Vth)을 상기의 방법에 기초하여, 측정하고, 그 차(ΔVth)를 측정하였다. 본 발명에서는 ΔVth(절댓값)가 －2.2V 미만[No.1 (ΔVth＝－2.8V)×0.8]인 것을 합격으로 하였다.
이들 결과를 표 3에 나타낸다. 또한, 표 3에 「(2) 내지 (4)의 종합 판정」의 란을 형성하여, (2) 임계값 전압, (3) 이동도 및 (4) 임계값 전압 변화가 모두 합격인 것을 「합격」으로 판정하고, 상기 (2) 내지 (4) 중 적어도 하나가 불합격인 것을 「불합격」으로 판정하였다.
Figure 112014106596309-pct00007
Figure 112014106596309-pct00008
Figure 112014106596309-pct00009
우선, No.2 내지 4, 6 내지 9, 12 내지 14는 IZTO가, 본 발명에서 규정하는 식 1 또는 식 2의 관계를 만족시키는 예이고, 상기 (2) 내지 (4)의 모두에 있어서 양호한 결과를 나타냈다. 또한 이들은 IZTO가, 본 발명에서 규정하는 식 3의 관계도 만족시키므로, 양호한 습식 에칭성을 나타냈다.
또한, No.15는 본 발명의 바람직한 해결 과제인 「습식 에칭성의 향상」을 발휘시키기 위해서는, 본 발명에서 규정하는 식 3을 만족시키는 것이 필요한 것을 뒷받침하는 참고예이다. 즉, 상기 No.15는 본 발명에서 규정하는 식 2의 관계를 만족시킨다[따라서, 상기 (2) 내지 (4) 모두가 양호함]는 의미에서는 본 발명예이지만, 본 발명에서 규정하는 식 3의 관계를 만족시키지 않으므로, 습식 에칭성이 저하되었다.
우선, 트랜지스터 특성에 대해서는, No.2 내지 4, 6 내지 9(본 발명예:산화물 반도체층＝2층 구조), No.12 내지 15(본 발명예:산화물 반도체층＝3층 구조)는 도 1(종래예, IZTO 단층)과 마찬가지로, 양호한 스위칭 특성을 나타냈다.
도 5의 (a)와 도 5의 (b)는 No.1(종래예)과 No.2(본 발명예)의 TFT 특성(Id－Vg 특성)을 나타내고 있다. 도 5의 (a)에 도시한 바와 같이 No.1에서는, 게이트 전압 Vg를 마이너스측으로부터 플러스측으로 증가시키면, Vg＝0V 부근에서 드레인 전류 Id가 급격하게 증가하고, 또한 임계값 전압, S값, 이동도도 양호해, 양호한 스위칭 특성을 나타내고 있었다. 한편, 본 발명의 요건을 만족시키는 No.2도 도 5의 (b)에 도시한 바와 같이, 상기 No.1과 마찬가지로, Vg＝0V 부근에서 드레인 전류 Id가 급격하게 증가하였다. 또한, 임계값 전압, S값, 이동도도 양호해, 양호한 스위칭 특성을 나타냈다.
또한, No.3, 4, 6 내지 9, No.12 내지 15에 대해서도, 상기 No.2와 마찬가지로 양호한 스위칭 특성을 나타냈다(TFT 특성의 도면은 나타내지 않음).
또한, 상기 No.2 내지 4, 6 내지 9, 12 내지 15에 있어서의 산화물 반도체층의 막 밀도는 대략 6.1g/㎤ 정도로 양호했다.
한편, 스트레스 내성에 대해서는, No.2 내지 4, 6 내지 9, 12 내지 15는 종래예(No.1)에 비해 양호한 스트레스 내성을 나타냈다.
도 6의 (a)와 도 6의 (b)는 각각 No.1과 No.2의 임계값 전압의 변화량과 스트레스 인가 시간의 관계를 나타내고 있다. 도 6의 (a)에 도시한 바와 같이, No.1은 스트레스 인가 개시와 함께 임계값 전압은 마이너스측으로 시프트하고 있고, 스트레스 인가 시간 7200초(2시간) 경과 후의 임계값 전압의 변화량(ΔVth)은 －2.8V였다. 한편, 도 6의 (b)에 도시한 바와 같이, No.2의 임계값 전압의 변화량은 No.1과 비교하면 작고, 스트레스 인가 시간 7200초(2시간) 경과 후의 임계값 전압의 변화량(ΔVth)은 －1.0V였다.
또한, 도 7은 No.1 내지 3의 임계값 전압의 변화량 ΔVth(V)와 스트레스 인가 시간(초)의 관계를 나타내고 있다. No.1은 스트레스 인가 시간의 경과에 수반하여 임계값 전압(Vth)이 마이너스측으로 시프트하고 있고, 2시간 경과 후의 임계값 전압의 변화량(ΔVth)은 －2.8V이다. 한편, No.2, No.3에서는, TFT의 임계값 전압 변화량(ΔVth)은 No.1과 비교하면 임계값 전압(Vth)의 마이너스측의 시프트는 억제되어 있고, 2시간 경과 후의 임계값 전압의 변화량(ΔVth)은 －1.0V(No.2), －0.8V(No.3)였다.
No.2, 3과 동일한 경향은 No.4, 6 내지 9, 12 내지 15에 있어서도 확인되었다. 즉, No.4, 6 내지 9(산화물 반도체층＝2층 구조), 12 내지 15(산화물 반도체층＝3층 구조)에 대해서도, 상기 No.2, 3과 마찬가지로, 고이동도를 가짐과 함께, 광과 부바이어스 스트레스 인가에 의한 TFT 특성의 변동을 억제하는 효과가 있어, 스트레스 내성이 우수한 것이 확인되었다.
특히, 스트레스 내성에 착안하면, 상기 본 발명예와 같이, Ga을 포함하는 IGZO를 포함하는 제1 산화물 반도체층을, IZTO를 포함하는 제2 산화물 반도체층과 보호막 또는 에치 스토퍼층 사이에 개재시킴으로써 IGZO를 갖지 않는 No.1(종래예)에 비해, 광과 부바이어스 스트레스 인가에 의한 TFT 특성의 변동 억제 효과가 향상되는 것이 확인되었다. 이는, Ga을 첨가한 상기 제1 산화물 반도체층을 개재시킴으로써, 상기 산화물 반도체층과 보호막 또는 에치 스토퍼층의 계면의 결합을 안정시켜, 결함이 형성되기 어려운 상태로 되어 있기 때문이라고 추측된다.
상술한 스트레스 인가에 의한 TFT 특성 변동 억제 효과는, 특히 No.12 내지 14와 같이, Ga 함유 산화물을 포함하는 제3 산화물 반도체층(본 실시예에서는 IGZO)을 게이트 절연막과 제2 산화물 반도체층(IZTO) 사이에 개재시킴으로써, 한층 촉진되었다. 이는, 상기 제3 산화물 반도체층을 갖지 않는 예(예를 들어, No.6 내지 8)와 비교하면, 잘 알 수 있다. 상세하게는, 제2 산화물 반도체층(IZTO)의 조성이 동일한 No.6(제3 산화물 반도체층 없음)과 No.12(제3 산화물 반도체층 있음), No.7(제3 산화물 반도체층 없음)과 No.13(제3 산화물 반도체층 있음), No.8(제3 산화물 반도체층 없음)과 No.14(제3 산화물 반도체층 있음)를 각각 대비하면, No.12 내지 14에서는 광과 부바이어스 스트레스 인가에 의한 TFT 특성의 변동을 억제하는 효과가 한층 향상되었다.
한편, No.1(종래예, 산화물 반도체층＝IZTO만을 포함하는 단층)의 스트레스 내성이 떨어진 이유는, 광조사에 의해 생성된 정공이 바이어스 인가에 의해 에치 스토퍼층과 산화물 반도체층의 계면의 결함에 축적되었기 때문이라고 생각된다.
또한, No.5는 산화물 반도체층이 IGZO만을 포함하는 단층의 종래예이다. No.5는 IGZO를 가지므로, 스트레스 내성은 양호하지만, 본 발명에서 규정하는 IZTO를 포함하는 제2 산화물 반도체층을 설치하지 않았으므로, 이동도가 낮았다.
또한, No.10과 No.11은 산화물 반도체층＝IZTO(제2 산화물 반도체층)＋IGZO(제1 산화물 반도체층)의 2층 구조의 예이지만, IZTO가, 본 발명에서 규정하는 식 1의 관계를 만족시키지 않는 예이다. 상세하게는, 이들은 모두 IZTO를 구성하는 Zn량이 적고 캐리어 밀도가 높게 되어 있으므로, 상기 식 1의 관계를 만족시키지 않고, 임계값 전압이 마이너스측으로 커져(No.10의 Vth＝－16V, No.11의 Vth＝－22V), TFT 특성이 저하되었다. 그로 인해, No.10과 No.11에서는, ΔVth의 변화는 측정하고 있지 않다(표 3 중, 「-」).
또한, No.16 내지 18은 제2 산화물 반도체층인 IZTO 중의 금속 원소의 함유량의 밸런스가 나쁘고, 본 발명에서 규정하는 식 1 또는 식 2의 관계를 만족시키지 않는 예이고, TFT 특성이 저하되었다(표 1을 참조).
상세하게는, No.16은 In량이 많기 때문에(표 1의 [In]＝35원자％), 캐리어 밀도가 커져 버려, 임계값 전압이 마이너스측으로 커지고(표 3의 Vth＝－17V), 또한 이동도도 저하되었다. 그로 인해, No.16에서는, ΔVth의 변화는 측정하고 있지 않다(표 3 중, 「-」).
또한, No.17, 18은 Sn량에 비해 Zn량이 적고 도체화되어 있어, 임계값 전압 등은 측정할 수 없었다(표 3 중, 「-」).
이상으로부터, 본 발명의 요건을 만족시키는 산화물 반도체층을 구비한 TFT를 사용하면, 종래의 단층 구조의 산화물 반도체층을 사용한 TFT(No.1, 5)에 비해, TFT 특성 및 스트레스 내성의 양쪽을 높일 수 있었다.
1 : 기판
2 : 게이트 전극
3 : 게이트 절연막
4 : 제2 산화물 반도체층
4A : 제1 산화물 반도체층
4B : 제3 산화물 반도체층
4C : 산화물 반도체층
5 : 소스-드레인 전극
6 : 보호막(절연막)
7 : 콘택트 홀
8 : 투명 도전막
9 : 에치 스토퍼층

Claims (10)

  1. 기판 상에 적어도, 게이트 전극과; 게이트 절연막과; 산화물 반도체층과; 소스-드레인 전극과; 상기 게이트 절연막, 상기 산화물 반도체층 및 상기 소스-드레인 전극을 보호하는 보호막을 갖는 박막 트랜지스터이며,
    상기 산화물 반도체층은,
    In, Zn, Sn 및 O로 구성되는 제2 산화물 반도체층과,
    In, Ga, Zn 및 O로 구성되는 제1 산화물 반도체층을 갖는 적층체이고,
    상기 제2 산화물 반도체층은 상기 게이트 절연막 상에 형성되어 있음과 함께,
    상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층과 상기 보호막 사이에 형성되어 있으며,
    상기 제2 산화물 반도체층에 포함되는 금속 원소의 함유량(원자％)을 각각, [In], [Zn], [Sn]으로 했을 때, 상기 제2 산화물 반도체층의 박막 조성이,
    (i) [In]/([In]＋[Sn])≤0.50일 때는 하기 식 1을 만족시키고,
    (ii) [In]/([In]＋[Sn])>0.50일 때는 하기 식 2를 만족시키는 것인, 박막 트랜지스터.
    [식 1]
    Figure 112016000244641-pct00022

    [식 2]
    Figure 112016000244641-pct00023
  2. 기판 상에 적어도, 게이트 전극과, 게이트 절연막과, 산화물 반도체층과, 상기 산화물 반도체층의 표면을 보호하는 에치 스토퍼층을 갖는 박막 트랜지스터이며,
    상기 산화물 반도체층은,
    In, Zn, Sn 및 O로 구성되는 제2 산화물 반도체층과,
    In, Ga, Zn 및 O로 구성되는 제1 산화물 반도체층을 갖는 적층체이고,
    상기 제2 산화물 반도체층은 상기 게이트 절연막 상에 형성되어 있음과 함께,
    상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층과 상기 에치 스토퍼층 사이에 형성되어 있으며,
    상기 제2 산화물 반도체층에 포함되는 금속 원소의 함유량(원자％)을 각각, [In], [Zn], [Sn]으로 했을 때, 상기 제2 산화물 반도체층의 박막 조성이,
    (i) [In]/([In]＋[Sn])≤0.50일 때는 하기 식 1을 만족시키고,
    (ii) [In]/([In]＋[Sn])>0.50일 때는 하기 식 2를 만족시키는 것인, 박막 트랜지스터.
    [식 1]
    Figure 112016000244641-pct00024

    [식 2]
    Figure 112016000244641-pct00025
  3. 삭제
  4. 제1항 또는 제2항에 있어서, 상기 제2 산화물 반도체층의 박막 조성이, 또한 하기 식 3을 만족시키는 것인, 박막 트랜지스터.
    [식 3]
    Figure 112014106596309-pct00012
  5. 제1항에 있어서, 상기 제2 산화물 반도체층과 상기 게이트 절연막 사이에, Ga을 포함하는 제3 산화물 반도체층이 형성되어 있는, 박막 트랜지스터.
  6. 제2항에 있어서, 상기 제2 산화물 반도체층과 상기 게이트 절연막 사이에, Ga을 포함하는 제3 산화물 반도체층이 형성되어 있는, 박막 트랜지스터.
  7. 제5항 또는 제6항에 있어서, 상기 제3 산화물 반도체층은 In, Ga, Zn 및 O로 구성되는 것인, 박막 트랜지스터.
  8. 제1항 또는 제2항에 있어서, 상기 제2 산화물 반도체층의 두께가 3㎚ 이상인, 박막 트랜지스터.
  9. 제1항 또는 제2항에 있어서, 상기 산화물 반도체층의 박막 밀도가 6.0g/㎤ 이상인, 박막 트랜지스터.
  10. 제1항 또는 제2항에 기재된 박막 트랜지스터를 구비한, 표시 장치.
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