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KR101609411B1 - 비대칭 전극 조립체 및 비대칭 전극 조립체를 구비한 비대칭 이차전지 - Google Patents

비대칭 전극 조립체 및 비대칭 전극 조립체를 구비한 비대칭 이차전지 Download PDF

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KR101609411B1
KR101609411B1 KR1020120158403A KR20120158403A KR101609411B1 KR 101609411 B1 KR101609411 B1 KR 101609411B1 KR 1020120158403 A KR1020120158403 A KR 1020120158403A KR 20120158403 A KR20120158403 A KR 20120158403A KR 101609411 B1 KR101609411 B1 KR 101609411B1
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KR
South Korea
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electrode plate
cells
cell group
unit
positive electrode
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안경진
김민수
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주식회사 엘지화학
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Abstract

본 발명은 이차전지가 설치되는 기기의 공간 활용도를 높이기 위하여 사용될 수 있는, 비대칭 전극 조립체 및 비대칭 전극 조립체를 구비한 비대칭 이차전지에 관한 것으로서, 본 발명의 바람직한 실시예에 따른 비대칭 전극 조립체는: 제1 양극판과, 제1 음극판과, 상기 제1 양극판과 상기 제1 음극판 사이에 개재되어 상기 제1 양극판과 상기 제1 음극판을 절연하는 제1 세퍼레이터를 구비한 복수 개의 제1 단위셀들; 제2 양극판과, 제2 음극판과, 상기 제2 양극판과 상기 제2 음극판 사이에 개재되어 상기 제2 양극판과 상기 제2 음극판을 절연하는 제2 세퍼레이터를 구비하며, 상기 제1 단위셀들보다 좁은 폭을 갖는 복수 개의 제2 단위셀들; 및 서로 인접한 제1 단위셀들을 절연하기 위하여 서로 인접한 제1 단위셀들 사이에 개재되거나, 서로 인접한 제2 단위셀들을 절연하기 위하여 서로 인접한 제2 단위셀들 사이에 개재되거나, 서로 인접한 제1 단위셀과 제2 단위셀을 절연하기 위하여 서로 인접한 제1 단위셀과 제2 단위셀 사이에 개재되는 제3 세퍼레이터;를 구비한다.

Description

비대칭 전극 조립체 및 비대칭 전극 조립체를 구비한 비대칭 이차전지{asymmetric electrode assembly and asymmetric secondary battery having asymmetric electrode assembly}
본 발명은, 이차전지가 설치되는 기기의 공간 활용도를 높이기 위하여 사용될 수 있는, 비대칭 전극 조립체 및 비대칭 전극 조립체를 구비한 비대칭 이차전지에 관한 것이다.
일반적으로, 모바일 기기에 대한 기술 개발과 수요의 증가로 이차 전지의 수요 또한 급격히 증가하고 있으며, 그 중에서도 에너지 밀도와 작동 전압이 높고 보존과 수명 특성이 우수한 리튬(이온/폴리머) 이차전지는 각종 모바일 기기는 물론 다양한 전자제품의 에너지원으로 널리 사용되고 있다.
한국공개특허 제2008-0052869호를 참조하면, 일반적인 이차전지의 구조가 개시되어 있으며, 더욱 상세하게는 좌우대칭이며 대략 직육면체 형상인 파우치형 이차전지의 구조가 개시되어 있다.
통상적으로는 이차전지가 설치되는 기기의 공간활용 측면에 있어서, 이러한 직육면체 형상의 이차전지가 유리하다. 그러나, 특정한 경우에는 직육면체 형상의 이차전지가 오히려 기기의 공간활용을 제약하는 경우가 있다. 예컨대, 본체부와, 이에 회동 가능하게 연결된 디스플레이부를 갖는 노트북 컴퓨터의 경우, 본체부의 일단(주로 디스플레이가 연결되는 부위)의 두께가 가장 두꺼우며, 본체부의 타단(주로 터치 패드가 배치된 부위)의 두께가 가장 얇은 경우가 많다.
이러한 노트북 컴퓨터에 통상적인 직육면체 형상의 이차전지를 설치하면, 본체부의 일단의 두께에 맞춰 본체부의 타단부까지 두꺼워지게 된다. 이처럼, 직육면체 형상의 이차전지가 기기의 공간활용도를 저하시키는 경우가 있다.
본 발명은 상술한 문제점을 해결하기 위해 착상된 것으로서, 전체적으로 직육면체가 아닌 비대칭형상의 전극 조립체 및 비대칭 전극 조립체를 구비한 비대칭 이차전지를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 비대칭 전극 조립체는: 제1 양극판과, 제1 음극판과, 상기 제1 양극판과 상기 제1 음극판 사이에 개재되어 상기 제1 양극판과 상기 제1 음극판을 절연하는 제1 세퍼레이터를 구비한 복수 개의 제1 단위셀들; 제2 양극판과, 제2 음극판과, 상기 제2 양극판과 상기 제2 음극판 사이에 개재되어 상기 제2 양극판과 상기 제2 음극판을 절연하는 제2 세퍼레이터를 구비하며, 상기 제1 단위셀들보다 좁은 폭을 갖는 복수 개의 제2 단위셀들; 및 서로 인접한 제1 단위셀들을 절연하기 위하여 서로 인접한 제1 단위셀들 사이에 개재되거나, 서로 인접한 제2 단위셀들을 절연하기 위하여 서로 인접한 제2 단위셀들 사이에 개재되거나, 서로 인접한 제1 단위셀과 제2 단위셀을 절연하기 위하여 서로 인접한 제1 단위셀과 제2 단위셀 사이에 개재되는 제3 세퍼레이터;를 구비한다.
바람직하게, 상기 복수 개의 제1 단위셀들은 적층되어 제1 단위셀군을 이루고, 상기 복수 개의 제2 단위셀들은 적층되어 제2 단위셀군을 이루며, 상기 제2 단위셀군은 상기 제1 단위셀군의 일면에 배치된다.
바람직하게, 상기 제1 단위셀들(또는 제2 단위셀들)은 일방향 폴딩 방식으로 적층되어 상기 제1 단위셀군(또는 제2 단위셀군)을 이루고, 상기 제2 단위셀들(또는 제1 단위셀들)은 지그재그 폴딩 방식으로 적층되어 상기 제2 단위셀군(또는 제1 단위셀군)을 이룬다.
바람직하게, 상기 제1 단위셀들(또는 제2 단위셀들)은 일방향 폴딩 방식으로 적층되어 상기 제1 단위셀군(또는 제2 단위셀군)을 이루고, 상기 제2 단위셀들(또는 제1 단위셀들)은 상기 일방향의 역방향 폴딩 방식으로 적층되어 상기 제2 단위셀군(또는 제1 단위셀군)을 이루며, 상기 제1 단위셀군(또는 제2 단위셀군)은 상기 제2 단위셀군(또는 제1 단위셀군) 상에 폴딩하여 적층된다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 다른 실시예에 따른 비대칭 전극 조립체는: 제1 양극판과 제1 음극판이 교대로 적층되고, 상기 제1 양극판(또는 제1 음극판)은 상기 제1 음극판(또는 제1 양극판)보다 1개층 더 배치되고, 상기 제1 양극판과 상기 제1 음극판을 절연하는 제1 세퍼레이터가 상기 제1 양극판과 상기 제1 음극판 사이에 개재된 복수 개의 제1 바이셀들; 제2 양극판과 제2 음극판이 교대로 적층되고, 상기 제2 양극판(또는 제2 음극판)은 상기 제2 음극판(또는 제2 양극판)보다 1개층 더 배치되고, 상기 제2 양극판과 상기 제2 음극판을 절연하는 제2 세퍼레이터가 상기 제2 양극판과 상기 제2 음극판 사이에 개재되며, 상기 제1 바이셀들보다 좁은 폭을 갖는 복수 개의 제2 바이셀들; 및 서로 인접한 제1 바이셀들을 절연하기 위하여 서로 인접한 제1 바이셀들 사이에 개재되거나, 서로 인접한 제2 바이셀들을 절연하기 위하여 서로 인접한 제2 바이셀들 사이에 개재되거나, 서로 인접한 제1 바이셀과 제2 바이셀을 절연하기 위하여 서로 인접한 제1 바이셀과 제2 바이셀 사이에 개재되는 제3 세퍼레이터;를 구비한다.
바람직하게, 상기 복수 개의 제1 바이셀들은 적층되어 제1 바이셀군을 이루고, 상기 복수 개의 제2 바이셀들은 적층되어 제2 바이셀군을 이루며, 상기 제2 바이셀군은 상기 제1 바이셀군의 일면에 배치된다.
바람직하게, 상기 제1 바이셀들(또는 제2 바이셀들)은 일방향 폴딩 방식으로 적층되어 상기 제1 바이셀군(또는 제2 바이셀군)을 이루고, 상기 제2 바이셀들(또는 제1 바이셀들)은 지그재그 폴딩 방식으로 적층되어 상기 제2 바이셀군(또는 제1 바이셀군)을 이룬다.
바람직하게, 상기 제1 바이셀들(또는 제2 바이셀들)은 일방향 폴딩 방식으로 적층되어 상기 제1 바이셀군(또는 제2 바이셀군)을 이루고, 상기 제2 바이셀들(또는 제1 바이셀들)은 상기 일방향의 역방향 폴딩 방식으로 적층되어 상기 제2 바이셀군(또는 제1 바이셀군)을 이루며, 상기 제1 바이셀군(또는 제2 바이셀군)은 상기 제2 바이셀군(또는 제1 바이셀군) 상에 폴딩하여 적층된다.
상기와 같은 목적을 달성하기 위하여 본 발명의 바람직한 실시예에 따른 비대칭 이차전지는, 제1항 내지 제8항 중 어느 한 항에 따른 비대칭 전극 조립체; 상기 비대칭 전극 조립체의 광폭부를 수용하는 제1 수납부와, 상기 비대칭 전극 조립체의 협폭부를 수용하는 제2 수납부를 갖는 케이스; 및 상기 비대칭 전극 조립체에 전기적으로 연결되는 전극 리드(lead);를 포함한다.
바람직하게, 상기 전극 리드는 상기 비대칭 전극 조립체의 일측에 위치한다.
바람직하게, 상기 전극 리드는 상기 비대칭 전극 조립체의 양측에 위치한다.
본 발명에 따르면, 전체적으로 직육면체가 아닌 비대칭형상의 전극 조립체 및 비대칭 전극 조립체를 구비한 비대칭 이차전지를 제공하는 것에 의하여 기기의 공간활용도를 향상시킬 수 있다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 전술된 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되지 않아야 한다.
도 1은 본 발명의 제1 실시예에 따른 비대칭 전극 조립체를 제조하기 위한 비대칭 전극 조립체용 구조체의 개략적인 단면도이다.
도 2는 도 1의 전극 조립체용 구조체를 이용하여 제조된 본 발명의 제1 실시예에 따른 비대칭 전극 조립체의 개략적인 단면도이다.
도 3는 본 발명의 제2 실시예에 따른 비대칭 전극 조립체를 제조하기 위한 비대칭 전극 조립체용 구조체의 개략적인 단면도이다.
도 4은 도 3의 전극 조립체용 구조체를 이용하여 제조된 본 발명의 제2 실시예에 따른 비대칭 전극 조립체의 개략적인 단면도이다.
도 5은 본 발명의 제3 실시예에 따른 비대칭 전극 조립체의 개략적인 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 비대칭 전극 조립체의 개략적인 단면도이다.
도 7는 본 발명의 바람직한 실시예에 따른 비대칭 이차전지의 사시도이다.
도 8은 도 7의 Ⅹ-Ⅹ'선에 따른 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 비대칭 전극 조립체 및 비대칭 전극 조립체를 구비한 비대칭 이차전지에 대하여 상세히 설명하기로 한다.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과하고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도면에서 각 구성요소 또는 그 구성요소를 이루는 특정 부분의 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 따라서, 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그러한 설명은 생략하도록 한다.
<제1 실시예>
도 1은 본 발명의 제1 실시예에 따른 비대칭 전극 조립체를 제조하기 위한 비대칭 전극 조립체용 구조체의 개략적인 단면도이고, 도 2는 도 1의 전극 조립체용 구조체를 이용하여 제조된 본 발명의 제1 실시예에 따른 비대칭 전극 조립체의 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 비대칭 전극 조립체(100)는, 복수 개의 제1 단위셀들(110, 120, 130)과, 상기 제1 단위셀들(110, 120, 130)보다 좁은 폭을 갖는 복수 개의 제2 단위셀들(140, 150, 160)과, 제3 세퍼레이터(106)를 포함한다.
상기 제1 단위셀(110, 120, 130)은, 제1 양극판(112)과, 제1 음극판(114)과, 제1 세퍼레이터(116)를 구비하며, 상기 제1 세퍼레이터(116)는 상기 제1 양극판(112)과 상기 제1 음극판(114) 사이에 개재되어 상기 제1 양극판(112)과 상기 제1 음극판(114)을 절연한다. 그리고, 상기 제2 단위셀(140, 150, 160)은. 제2 양극판(142)과, 제2 음극판(144)과, 제2 세퍼레이터(146)를 구비하며, 상기 제2 세퍼레이터(146)는 상기 제2 양극판(142)과 상기 제2 음극판(144) 사이에 개재되어 상기 제2 양극판(142)과 상기 제2 음극판(144)을 절연한다.
상기 제1 양극판(112)과 제2 양극판(142)은 통상적으로 알루미늄(Al) 재질의 양극 집전체와, 상기 양극 집전체의 양면에 형성된 양극 활물질층을 갖는다. 또한, 상기 제1 음극판(114)과 제2 음극판(144)은 통상적으로 구리(Cu) 재질의 음극 집전체와, 상기 음극 집전체의 양면에 형성된 음극 활물질층을 갖는다.
제1 양극판(112)과 제2 양극판(142)은 양극탭을 갖고, 제1 음극판(114)과 제2 음극판(144)은 음극탭을 가지며, 상기 양극탭과 음극탭은 전극 활물질이 도포되지 않은 무지부 영역에 해당한다. 또한, 양극탭 및 음극탭은 각각 양극 집전체 및 음극 집전체와 일체로 형성된다.
이와 같이, 상기 제2 단위셀(140, 150, 160)은 상기 제1 단위셀(110, 120, 130)과 기본적으로 그 구조가 동일하다. 다만, 제2 단위셀(140, 150, 160)은 제1 단위셀(110, 120, 130)보다 좁은 폭을 갖는다. 즉, 제2 양극판(142)은 제1 양극판(112)보다 폭이 좁고, 제2 음극판(144)은 제1 음극판(114)보다 폭이 좁고, 제2 세퍼레이터(146)는 제1 세퍼레이터(116)보다 폭이 좁다.
도 2를 참조하면, 복수 개의 제1 단위셀들(110, 120, 130)은 적층되어 제1 단위셀군을 이루고, 복수 개의 제2 단위셀들(140, 150, 160)은 적층되어 제2 단위셀군을 이루며, 제2 단위셀군은 제1 단위셀군의 하면에 배치되어 있다. 물론, 제2 단위셀군은 제1 단위셀군의 상면에 배치되어 있어도 무방하다.
제3 세퍼레이터(106)는 서로 인접한 단위셀들 사이를 절연하기 위하여 서로 인접한 단위셀들 사이에 개재된다. 구체적으로 상기 제3 세퍼레이터(106)는, 서로 인접한 제1 단위셀들을 절연하기 위하여 서로 인접한 제1 단위셀들 사이(도면부호 110과 120의 사이, 도면부호 110과 130의 사이)에 개재되거나, 서로 인접한 제2 단위셀들을 절연하기 위하여 서로 인접한 제2 단위셀들 사이(도면부호 140과 150의 사이, 도면부호 150과 160의 사이)에 개재되거나, 서로 인접한 제1 단위셀과 제2 단위셀을 절연하기 위하여 서로 인접한 제1 단위셀과 제2 단위셀 사이(도면부호 120과 140의 사이)에 개재될 수 있다. 또한, 제3 세퍼레이터(106)는 제1 단위셀들(110, 120, 130)과 제2 단위셀들(140, 150, 160)의 측면을 감싸도록 배치된다.
제1 실시예에 따른 비대칭 전극 조립체(100)를 형성하기 위하여 예컨대, 도 1의 비대칭 전극 조립체용 구조체가 사용될 수 있다. 상기 비대칭 전극 조립체용 구조체는, 제3 세퍼레이터(106)와, 상기 제3 세퍼레이터(106)에 배치된 제1 단위셀들(110, 120, 130)과 제2 단위셀들(140, 150, 160)을 구비한다. 제1 단위셀들(110, 120, 130)은 제3 세퍼레이터(106)의 상면에 배치되어 있고, 제2 단위셀들(140, 150, 160)은 제3 세퍼레이터(106)의 하면과 상면에 교대로 배치되어 있다.
이하에서는, 상기 비대칭 전극 조립체용 구조체를 이용하여 제1 실시예에 따른 비대칭 전극 조립체(100)를 제조하는 예시적인 과정에 대하여 설명하도록 한다.
먼저, 도 1의 최우측편의 제1 단위셀(110) 및 제3 세퍼레이터(106)를 화살표 방향을 따라 반시계 방향으로 폴딩하여, 제3 세퍼레이터(106)의 'A'영역에 위치시킨다. 이어서, 'A'영역 위에 위치한 제1 단위셀(110) 및 제3 세퍼레이터(106)를 화살표 방향을 따라 반시계 방향으로 폴딩하여 제1 단위셀(120)에 적층한다. 이와 마찬가지 방식으로 2개의 제1 단위셀들(110, 120) 및 제3 세퍼레이터(106)를 화살표 방향을 따라 반시계 방향으로 폴딩하여 제1 단위셀(130)에 적층하면, 3개의 제1 단위셀들(110, 120, 130)이 적층되어 제1 단위셀군을 이루게 된다. 즉, 제1 단위셀군은 일방향 폴딩 방식으로 적층된 제1 단위셀들(110, 120, 130)에 의하여 형성된다.
다음으로, 도 1의 최좌측면의 'B'영역의 제3 세퍼레이터(106)를 화살표 방향을 따라 반시계 방향으로 폴딩하여, 제2 단위셀(160)을 덮게 한다. 이어서, 제2 단위셀(160)과 제3 세퍼레이터(106)를 화살표 방향을 따라 시계 방향으로 폴딩하여 제2 단위셀(150)에 적층한다. 그리고, 2개의 제2 단위셀(150, 160)과 제3 세퍼레이터(106)를 화살표 방향을 따라 반시계 방향으로 폴딩하여 제2 단위셀(140)에 적층한다. 즉, 제2 단위셀군은 지그재그 폴딩 방식으로 적층된 제2 단위셀들(140, 150, 160)에 의하여 형성된다.
상기 제1 단위셀군을 상기 제2 단위셀군에 폴딩하여 적층하거나, 반대로 상기 제2 단위셀군을 상기 제1 단위셀군에 폴딩하여 적층하면, 제1 실시예에 따른 비대칭 전극 조립체(100)가 형성된다.
도 2에 도시되어 있지는 않으나, 제2 단위셀들(140, 150, 160)의 양측면 중 제3 세퍼레이터(106)가 둘러싸이지 않고 개방된 부분은 별도의 처리를 통하여 절연처리 할 수 있다. 예컨대, 이러한 절연처리의 일례로서 제3 세퍼레이터(106)와 동일한 재질로 상기 개방된 부분을 감싸는 방식을 택할 수 있다.
상술한 제1 실시예에 따른 비대칭 전극 조립체(100)를 제조하는 예시적인 과정에 의하면, 제1 단위셀들(110, 120, 130)은 일방향 폴딩 방식으로 적층되고, 제2 단위셀들(140, 150, 160)은 지그재그 폴딩 방식으로 적층되는 경우만을 설명하였으나, 그 반대의 경우도 가능하다. 즉, 제2 단위셀들(140, 150, 160)이 일방향 폴딩 방식으로 적층되고, 제1 단위셀들(110, 120, 130)이 지그재그 폴딩 방식으로 적층될 수 있음은 물론이다.
도 1 및 도 2에서는 설명의 편의를 위하여, 제1 단위셀들(110, 120, 130), 제2 단위셀들(140, 150, 160), 및 제3 세퍼레이터(106)의 두께는 폭에 비하여 과장된 사이즈로 도시되었으며, 이로 인해, 도 2에서 비대칭 전극 조립체(100)의 두께(H1)도 폭(W1)보다 두껍게 도시되었음을 밝혀둔다.
도 1에서 제1 단위셀군을 형성하기 위한 일방향 폴딩 방식을 수행하게 되면, 점점 더 많은 개수의 제1 단위셀을 폴딩해야 하기 때문에 1회의 폴딩때마다 필요한 제3 세퍼레이터(106)의 길이는 점점 더 길어지게 된다. 한편, 도 1에서는 각각의 제1 단위셀들(110, 120, 130)에 대응되는 제3 세퍼레이터(106)의 구간별 길이가 동일한 것으로 도시되어 있으나, 이는 표현상 편의를 위한 것임을 당업자는 이해하여야 할 것이다.
<제2 실시예>
도 3는 본 발명의 제2 실시예에 따른 비대칭 전극 조립체를 제조하기 위한 비대칭 전극 조립체용 구조체의 개략적인 단면도이고, 도 4은 도 3의 전극 조립체용 구조체를 이용하여 제조된 본 발명의 제2 실시예에 따른 비대칭 전극 조립체의 개략적인 단면도이다.
제2 실시예와 제1 실시예는 다음과 같은 차이가 있다. 첫째, 비대칭 전극 조립체(1OO, 100A)를 제조하기 위한 비대칭 전극 조립체용 구조체에서, 제3 세퍼레이터(106) 상의 단위셀들의 배치방식이 다르다. 둘째, 비대칭 전극 조립체용 구조체를 폴딩하여 비대칭 전극 조립체(100, 100A)를 형성하는 방식이 다르다. 따라서, 제2 실시예에 대한 설명에 있어서, 제1 실시예와 공통되는 특징에 대한 설명은 생략하고, 차이가 나는 특징에 대하여 중점적으로 설명하도록 한다.
도 4를 참조하면 제1 실시예와 마찬가지로 제2 실시예는, 복수 개의 제1 단위셀들(110, 120, 130)은 적층되어 제1 단위셀군을 이루고, 복수 개의 제2 단위셀들(140, 150, 160)은 적층되어 제2 단위셀군을 이루며, 제2 단위셀군은 제1 단위셀군의 하면에 배치되어 있다.
도 4에 도시된 제2 실시예에 따른 비대칭 전극 조립체(100A)를 형성하기 위하여 예컨대, 도 3의 비대칭 전극 조립체용 구조체가 사용될 수 있다. 상기 비대칭 전극 조립체용 구조체는, 제3 세퍼레이터(106)와, 상기 제3 세퍼레이터(106)에 배치된 제1 단위셀들(110, 120, 130)과 제2 단위셀들(140, 150, 160)을 구비한다. 제1 단위셀들(110, 120, 130)과 제2 단위셀들(140, 150, 160)은 모두 제3 세퍼레이터(106)의 상면에 배치되어 있다.
이하에서는, 상기 비대칭 전극 조립체용 구조체를 이용하여 제2실시예에 따른 비대칭 전극 조립체(100A)를 제조하는 예시적인 과정에 대하여 설명하도록 한다.
먼저, 도 3의 최우측편의 제1 단위셀(110) 및 제3 세퍼레이터(106)를 화살표 방향을 따라 반시계 방향으로 폴딩하여, 제3 세퍼레이터(106)의 'A'영역에 위치시킨다. 이어서, 'A'영역 위에 위치한 제1 단위셀(110) 및 제3 세퍼레이터(106)를 화살표 방향을 따라 반시계 방향으로 폴딩하여 제1 단위셀(120)에 적층한다. 이와 마찬가지 방식으로 2개의 제1 단위셀들(110, 120) 및 제3 세퍼레이터(106)를 화살표 방향을 따라 반시계 방향으로 폴딩하여 제1 단위셀(130)에 적층하면, 3개의 제1 단위셀들(110, 120, 130)이 적층되어 제1 단위셀군을 이루게 된다. 즉, 제1 단위셀군은 일방향(즉, 반시계 방향) 폴딩 방식으로 적층된 제1 단위셀들(110, 120, 130)에 의하여 형성된다.
다음으로, 도 3의 최좌측편의 제2 단위셀(160) 및 제3 세퍼레이터(106)를 화살표 방향을 따라 시계 방향으로 폴딩하여, 제3 세퍼레이터(106)의 'C'영역에 위치시킨다. 이어서, 'C'영역 위에 위치한 제2 단위셀(160) 및 제3 세퍼레이터(106)를 화살표 방향을 따라 시계 방향으로 폴딩하여 제2 단위셀(150)에 적층한다. 이와 마찬가지 방식으로 2개의 제2 단위셀들(150, 160) 및 제3 세퍼레이터(106)를 화살표 방향을 따라 시계 방향으로 폴딩하여 제2 단위셀(140)에 적층하면, 3개의 제2 단위셀들(140, 150, 160)이 적층되어 제2 단위셀군을 이루게 된다. 즉, 제2 단위셀군은 상기 제1 단위셀군을 폴딩한 방향의 역방향(시계 방향) 폴딩 방식으로 적층된 제2 단위셀들(140, 150, 160)에 의하여 형성된다.
상기 제1 단위셀군을 상기 제2 단위셀군에 폴딩하여 적층하거나, 반대로 상기 제2 단위셀군을 상기 제1 단위셀군에 폴딩하여 적층하면, 제2 실시예에 따른 비대칭 전극 조립체(100A)가 형성된다.
상술한 제2 실시예에 따른 비대칭 전극 조립체(100A)를 제조하는 예시적인 과정에 의하면, 제1 단위셀들(110, 120, 130)은 반시계 방향 폴딩에 의하여 적층되고, 제2 단위셀들(140, 150, 160)은 시계 방향 폴딩에 의하여 적층되는 경우만을 설명하였으나, 그 반대의 경우도 가능하다. 즉, 제2 단위셀들(140, 150, 160)이 반시계 방향 폴딩에 의하여 적층되고, 제1 단위셀들(110, 120, 130)이 시계 방향 폴딩에 의하여 적층될 수 있음은 물론이다.
또한, 제1 실시예를 설명하기 위한 도 1 및 도 2와 마찬가지로, 제2 실시예를 설명하기 위한 도 3 및 도 4도에서, 제1 단위셀(110, 120, 130), 제2 단위셀(140, 150, 160), 및 제3 세퍼레이터(106)의 두께는 폭에 비하여 과장된 사이즈로 도시되었으며, 이로 인해, 도 4에서 비대칭 전극 조립체(100A)의 두께(H1)도 폭(W1)보다 두껍게 도시되었다. 그리고, 도 3에서 각각의 제1 단위셀들(110, 120, 130)에 대응되는 제3 세퍼레이터(106)의 구간별 길이가 동일한 것으로 도시되어 있고, 각각의 제2 단위셀들(140, 150, 160)에 대응되는 제3 세퍼레이터(106)의 구간별 길이가 동일한 것으로 도시되어 있으나, 이는 표현상 편의를 위한 것임을 당업자는 이해하여야 할 것이다.
<제3 실시예>
도 5은 본 발명의 제3 실시예에 따른 비대칭 전극 조립체(200)의 개략적인 단면도이다.
제1 실시예가 단위셀을 구비한 것에 비해 제3 실시예는 바이셀을 구비하고 있다는 점에서 두 실시예는 차이가 나지만, 제3 실시예에 따른 비대칭 전극 조립체(200)를 제조하는 방식은 제1 실시예에서 설명한 일방향 폴딩 방식과 지그재그 폴딩 방식을 혼용한 제조 방식과 동일하다. 따라서, 제조 방식에 대한 설명은 추후에 간략하게만 다루도록 한다.
도 5를 참조하면, 본 발명의 제3 실시예에 따른 비대칭 전극 조립체(200)는, 복수 개의 제1 바이셀들(210, 220, 230)과, 상기 제1 바이셀들(210, 220, 230)보다 좁은 폭을 갖는 복수 개의 제2 바이셀들(240, 250, 260)과, 제3 세퍼레이터(206)를 포함한다.
상기 제1 바이셀(210, 220, 230)은, 제1 양극판(212)과, 제1 음극판(214)과, 제1 세퍼레이터(216)를 구비하며, 제1 바이셀(210, 220, 230)은 두 가지 종류(제1종, 제2종)로 형성된다. 제1종은, 제1 양극판(212)이 제1 음극판(214)보다 1개층 더 배치되며 제1 양극판(212)과 제1 음극판(214)을 절연하는 제1 세퍼레이터(216)가 제1 양극판(212)과 제1 음극판(214) 사이에 개재되어 형성된다. 제2종은, 제1 음극판(214)이 제1 양극판(212)보다 1개층 더 배치되며 제1 양극판(212)과 제1 음극판(214)을 절연하는 제1 세퍼레이터(216)가 제1 양극판(212)과 제1 음극판(214) 사이에 개재되어 형성된다. 즉, 제1종 제1 바이셀(210)은 제1 양극판(212), 제1 세퍼레이터(216), 제1 음극판(214), 제1 세퍼레이터(216), 제1 양극판(212)의 순서로 적층되어 형성되며, 제2종 제1 바이셀(220, 230)은 제1 음극판(214), 제1 세퍼레이터(216), 제1 양극판(212), 제1 세퍼레이터(216), 제1 음극판(214)의 순서로 적층되어 형성된다.
상기 제2 바이셀(240, 250, 260)은, 제2 양극판(242)과, 제2 음극판(244)과, 제2 세퍼레이터(246)를 구비하며, 제2 바이셀(240, 250, 260)은 두 가지 종류(제1종, 제2종)로 형성된다. 제1종은, 제2 양극판(242)이 제2 음극판(244)보다 1개층 더 배치되며 제2 양극판(242)과 제2 음극판(244)을 절연하는 제2 세퍼레이터(246)가 제2 양극판(242)과 제2 음극판(244) 사이에 개재되어 형성된다. 제2종은, 제2 음극판(244)이 제2 양극판(242)보다 1개층 더 배치되며 제2 양극판(242)과 제2 음극판(244)을 절연하는 제2 세퍼레이터(246)가 제2 양극판(242)과 제2 음극판(244) 사이에 개재되어 형성된다. 즉, 제1종 제2 바이셀(240, 260)은 제2 양극판(242), 제2 세퍼레이터(246), 제2 음극판(244), 제2 세퍼레이터(246), 제2 양극판(242)의 순서로 적층되어 형성되며, 제2종 제2 바이셀(250)은 제2 음극판(244), 제2 세퍼레이터(246), 제2 양극판(242), 제2 세퍼레이터(246), 제2 음극판(244)의 순서로 적층되어 형성된다.
제3 실시예와 같이 바이셀을 사용하는 경우에는, 제조된 비대칭 전극 조립체(200)에 구비된 어느 하나의 바이셀과 이에 인접한 다른 하나의 바이셀의 서로 대향하는 면에서 양극과 음극이 만나도록 제1종 바이셀(210, 240, 260)과 제2종 바이셀(220, 230, 250)을 적절하게 배치하여야 한다. 예컨대, 도 5를 참조하면, 제1 바이셀(210)은 제1종 제1 바이셀이고, 이에 인접한 제1 바이셀(220)은 제2종 제1 바이셀이며, 이 제1 바이셀들(210, 220)의 서로 대향하는 면은 양극과 음극이 만나도록 적절히 배치된 것을 확인할 수 있다.
제3 세퍼레이터(206)는 서로 인접한 바이셀들 사이를 절연하기 위하여 서로 인접한 바이셀들 사이에 개재된다. 구체적으로 상기 제3 세퍼레이터(206)는, 서로 인접한 제1 바이셀들을 절연하기 위하여 서로 인접한 제1 바이셀들 사이(도면부호 210과 220의 사이, 도면부호 210과 230의 사이)에 개재되거나, 서로 인접한 제2 바이셀들을 절연하기 위하여 서로 인접한 제2 바이셀들 사이(도면부호 240과 250의 사이, 도면부호 250과 260의 사이)에 개재되거나, 서로 인접한 제1 바이셀과 제2 바이셀을 절연하기 위하여 서로 인접한 제1 바이셀과 제2 바이셀 사이(도면부호 220과 240의 사이)에 개재될 수 있다. 또한, 제3 세퍼레이터(206)는 제1 바이셀들(210, 220, 230)과 제2 바이셀들(240, 250, 260)의 측면을 감싸도록 배치된다.
도 5를 참조하면, 복수 개의 제1 바이셀들(210, 220, 230)은 적층되어 제1 바이셀군을 이루고, 상기 복수 개의 제2 바이셀들(240, 250, 260)은 적층되어 제2 바이셀군을 이루며, 상기 제2 바이셀군은 상기 제1 바이셀군의 하면에 배치되어 있다. 물론, 제2 바이셀군은 제1 바이셀군의 상면에 배치되어 있어도 무방하다.
또한, 제1 바이셀군은 일방향 폴딩방식으로 적층된 제1 바이셀들(210, 220, 230)에 의하여 형성되고, 제2 바이셀군은 지그재그 폴딩방식으로 적층된 제2 바이셀들(240, 250, 260)에 의하여 형성된다. 그리고, 상기 제1 바이셀군을 상기 제2 바이셀군에 폴딩하여 적층하거나, 반대로 상기 제2 바이셀군을 상기 제1 바이셀군에 폴딩하여 적층하면, 제3 실시예에 따른 비대칭 전극 조립체(200)가 형성된다.
도 5에 도시되어 있지는 않으나, 제2 바이셀들(240, 250, 260)의 양측면 중 제3 세퍼레이터(206)가 둘러싸이지 않고 개방된 부분은 별도의 처리를 통하여 절연처리 할 수 있다. 예컨대, 이러한 절연처리의 일례로서 제3 세퍼레이터(206)와 동일한 재질로 상기 개방된 부분을 감싸는 방식을 택할 수 있다.
도 5에서는 설명의 편의를 위하여, 제1 바이셀들(210, 220, 230), 제2 바이셀들(240, 250, 260), 및 제3 세퍼레이터(206)의 두께는 폭에 비하여 과장된 사이즈로 도시되었으며, 이로 인해, 도 5에서 비대칭 전극 조립체(200)의 두께(H2)도 폭(W2)보다 두껍게 도시되었음을 밝혀둔다.
<제4 실시예>
도 6은 본 발명의 제4 실시예에 따른 비대칭 전극 조립체(200A)의 개략적인 단면도이다.
제4 실시예는 바이셀을 이용하여 비대칭 전극 조립체를 제조한다는 점에 있어서 제3 실시예와 동일하나, 비대칭 전극 조립체용 구조체를 폴딩하여 비대칭 전극 조립체를 형성하는 방식이 다르다. 따라서, 제4 실시예에 대한 설명에 있어서, 제3 실시예와 공통되는 특징에 대한 설명은 생략하고, 차이가 나는 특징에 대하여 중점적으로 설명하도록 한다.
도 6을 참조하면 제3 실시예와 마찬가지로 제4 실시예는, 복수 개의 제1 바이셀들(210, 220, 230)은 적층되어 제1 바이셀군을 이루고, 복수 개의 제2 바이셀들(240, 250', 260')은 적층되어 제2 바이셀군을 이루며, 제2 바이셀군은 제1 바이셀군의 하면에 배치되어 있다.
한편, 제4 실시예에 따른 비대칭 전극 조립체(200A)를 제조하는 방식은 제2 실시예에서 설명한 방식과 동일하다. 즉, 제1 바이셀들(210, 220, 230)을 일방향으로 폴딩 적층하여 제1 바이셀군을 형성하고, 제2 바이셀들(240, 250', 260')을 상기 일방향의 역방향으로 폴딩 적층하여 제2 바이셀군을 형성하며, 상기 제1 바이셀군을 상기 제2 바이셀군에 폴딩하여 적층하거나, 반대로 상기 제2 바이셀군을 상기 제1 바이셀군에 폴딩하여 적층하면, 제4 실시예에 따른 비대칭 전극 조립체(200A)가 형성된다.
도 6에서는 설명의 편의를 위하여, 제1 바이셀들(210, 220, 230), 제2 바이셀들(240, 250', 260'), 및 제3 세퍼레이터(206)의 두께는 폭에 비하여 과장된 사이즈로 도시되었으며, 이로 인해, 도 6에서 비대칭 전극 조립체(200A)의 두께(H2)도 폭(W2)보다 두껍게 도시되었음을 밝혀둔다.
<비대칭 이차전지>
도 7는 본 발명의 바람직한 실시예에 따른 비대칭 이차전지의 사시도이고, 도 8은 도 7의 Ⅹ-Ⅹ'선에 따른 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 바람직한 실시예에 따른 비대칭 이차전지(1000)는, 비대칭 전극 조립체(100)와, 상기 비대칭 전극 조립체(100)를 수용하는 케이스(300)와, 상기 비대칭 전극 조립체(100)에 전기적으로 연결되는 전극 리드(400, lead)를 포함한다. 상기 비대칭 전극 조립체(100)를 대신하여, 제2, 제3, 제4 실시예에 따른 비대칭 전극 조립체(100A, 200, 200A)가 사용될 수 있음은 자명하며, 이외에도 비대칭 형상으로 형성된 다양한 전극 조립체가 케이스(300)에 수용될 수 있음은 물론이다.
케이스(300)는 하부 케이스(310) 및 상부 케이스(320)를 포함한다. 하부 케이스(310)에는 비대칭 전극 조립체(100)의 광폭부(제1 단위셀군 또는 제1 바이셀군에 해당)를 수용하는 제1 수납부(312)와, 비대칭 전극 조립체(100)의 협폭부(제2 단위셀군 또는 제2 바이셀군에 해당)를 수용하는 제2 수납부(314)가 형성되며, 비대칭 전극 조립체(100)는 수납부(312, 314)에 전해액과 함께 수납된다. 상부 케이스(320)를 하부 케이스(310)에 덮은 후, 하부 케이스(310)의 가장자리와 상부 케이스(320)의 가장자리를 맞닿게 하여 이 가장자리들을 열융착함으로써 케이스(300)가 밀봉된다. 이 열융착된 부위를 씰링부(330)라 하며, 상기 씰링부(330)는 전극 리드(400)의 단부를 제외한 전극 리드(400)의 나머지 부분과, 케이스(300)의 가장자리를 씰링한다.
전극 리드(400)는 양극판 또는 음극판에 형성된 전극탭의 일측에 부착되어 전극탭이 연장되는 방향을 따라 연장되며, 양극탭 및 음극탭 각각에 부착되는 전극 리드(400)는 서로 그 재질이 다를 수 있다. 즉, 양극탭에 부착되는 전극 리드(400)는 양극판과 동일한 알루미늄(Al) 재질이며, 음극탭에 부착되는 전극 리드(400)는 음극판과 동일한 구리(Cu) 또는 니켈(Ni)이 코팅된 구리(Cu) 재질인 것이 일반적이다.
한편, 도 7에는 두 개의 전극 리드(400) 모두가 비대칭 전극 조립체(100)의 일측에 위치한 구조만이 도시되어 있으나, 이와 달리, 전극 리드(400)가 비대칭 전극 조립체(100)의 양측에 위치한 구조도 본 발명의 범위에 포함되는 것임을 밝혀둔다. 또한, 도 7에서는 케이스(300)로 파우치형이 채용된 경우를 예로 들었으나, 캔 타입(can type)의 케이스도 채용될 수 있음은 물론이다.
본 발명에 따르면, 비대칭 전극 조립체(100, 100A, 200, 200A)와, 비대칭 이차전지(1000)를 제공할 수 있으므로, 이차전지를 설치하기 위한 공간이 직육면체가 아닌 비대칭 형상으로 형성되는 기기의 공간활용도를 높일 수 있고, 결과적으로 이러한 기기를 소형화할 수 있는 효과가 있다.
이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
100, 100A, 200, 200A : 전극 조립체
106, 206 : 제3 세퍼레이터
110, 120, 130 : 제1 단위셀
112, 212 : 제1 양극판
114, 214 : 제1 음극판
116, 216 : 제1 세퍼레이터
140, 150, 160 : 제2 단위셀
142, 242 : 제2 양극판
144, 244 : 제2 음극판
146, 246 : 제2 세퍼레이터
210, 220, 230 : 제1 바이셀
240, 250, 250', 260, 260' : 제2 바이셀
300 : 케이스
310 : 하부 케이스
312 : 제1 수납부
314 : 제2 수납부
320 : 상부 케이스
330 : 씰링부
400 : 전극 리드
1000 : 비대칭 이차전지

Claims (11)

  1. 제1 양극판과, 제1 음극판과, 상기 제1 양극판과 상기 제1 음극판 사이에 개재되어 상기 제1 양극판과 상기 제1 음극판을 절연하는 제1 세퍼레이터를 구비한 복수 개의 제1 단위셀들;
    제2 양극판과, 제2 음극판과, 상기 제2 양극판과 상기 제2 음극판 사이에 개재되어 상기 제2 양극판과 상기 제2 음극판을 절연하는 제2 세퍼레이터를 구비하며, 상기 제1 단위셀들보다 좁은 폭을 갖는 복수 개의 제2 단위셀들; 및
    서로 인접한 제1 단위셀들을 절연하기 위하여 서로 인접한 제1 단위셀들 사이에 개재되거나, 서로 인접한 제2 단위셀들을 절연하기 위하여 서로 인접한 제2 단위셀들 사이에 개재되거나, 서로 인접한 제1 단위셀과 제2 단위셀을 절연하기 위하여 서로 인접한 제1 단위셀과 제2 단위셀 사이에 개재되는 제3 세퍼레이터;를 구비하고,
    상기 복수 개의 제1 단위셀들은 적층되어 제1 단위셀군을 이루고, 상기 복수 개의 제2 단위셀들은 적층되어 제2 단위셀군을 이루며, 상기 제2 단위셀군은 상기 제1 단위셀군의 일면에 배치되며,
    상기 제1 단위셀들(또는 제2 단위셀들)은 일방향 폴딩 방식으로 적층되어 상기 제1 단위셀군(또는 제2 단위셀군)을 이루고,
    상기 제2 단위셀들(또는 제1 단위셀들)은 지그재그 폴딩 방식으로 적층되어 상기 제2 단위셀군(또는 제1 단위셀군)을 이루는 것을 특징으로 하는 비대칭 전극 조립체.
  2. 제1 양극판과, 제1 음극판과, 상기 제1 양극판과 상기 제1 음극판 사이에 개재되어 상기 제1 양극판과 상기 제1 음극판을 절연하는 제1 세퍼레이터를 구비한 복수 개의 제1 단위셀들;
    제2 양극판과, 제2 음극판과, 상기 제2 양극판과 상기 제2 음극판 사이에 개재되어 상기 제2 양극판과 상기 제2 음극판을 절연하는 제2 세퍼레이터를 구비하며, 상기 제1 단위셀들보다 좁은 폭을 갖는 복수 개의 제2 단위셀들; 및
    서로 인접한 제1 단위셀들을 절연하기 위하여 서로 인접한 제1 단위셀들 사이에 개재되거나, 서로 인접한 제2 단위셀들을 절연하기 위하여 서로 인접한 제2 단위셀들 사이에 개재되거나, 서로 인접한 제1 단위셀과 제2 단위셀을 절연하기 위하여 서로 인접한 제1 단위셀과 제2 단위셀 사이에 개재되는 제3 세퍼레이터;를 구비하고,
    상기 복수 개의 제1 단위셀들은 적층되어 제1 단위셀군을 이루고, 상기 복수 개의 제2 단위셀들은 적층되어 제2 단위셀군을 이루며, 상기 제2 단위셀군은 상기 제1 단위셀군의 일면에 배치되며,
    상기 제1 단위셀들(또는 제2 단위셀들)은 일방향 폴딩 방식으로 적층되어 상기 제1 단위셀군(또는 제2 단위셀군)을 이루고,
    상기 제2 단위셀들(또는 제1 단위셀들)은 상기 일방향의 역방향 폴딩 방식으로 적층되어 상기 제2 단위셀군(또는 제1 단위셀군)을 이루며,
    상기 제1 단위셀군(또는 제2 단위셀군)은 상기 제2 단위셀군(또는 제1 단위셀군) 상에 폴딩하여 적층된 것을 특징으로 하는 비대칭 전극 조립체.
  3. 제1 양극판과 제1 음극판이 교대로 적층되고, 상기 제1 양극판(또는 제1 음극판)은 상기 제1 음극판(또는 제1 양극판)보다 1개층 더 배치되고, 상기 제1 양극판과 상기 제1 음극판을 절연하는 제1 세퍼레이터가 상기 제1 양극판과 상기 제1 음극판 사이에 개재된 복수 개의 제1 바이셀들;
    제2 양극판과 제2 음극판이 교대로 적층되고, 상기 제2 양극판(또는 제2 음극판)은 상기 제2 음극판(또는 제2 양극판)보다 1개층 더 배치되고, 상기 제2 양극판과 상기 제2 음극판을 절연하는 제2 세퍼레이터가 상기 제2 양극판과 상기 제2 음극판 사이에 개재되며, 상기 제1 바이셀들보다 좁은 폭을 갖는 복수 개의 제2 바이셀들; 및
    서로 인접한 제1 바이셀들을 절연하기 위하여 서로 인접한 제1 바이셀들 사이에 개재되거나, 서로 인접한 제2 바이셀들을 절연하기 위하여 서로 인접한 제2 바이셀들 사이에 개재되거나, 서로 인접한 제1 바이셀과 제2 바이셀을 절연하기 위하여 서로 인접한 제1 바이셀과 제2 바이셀 사이에 개재되는 제3 세퍼레이터;를 구비하고,
    상기 복수 개의 제1 바이셀들은 적층되어 제1 바이셀군을 이루고, 상기 복수 개의 제2 바이셀들은 적층되어 제2 바이셀군을 이루며, 상기 제2 바이셀군은 상기 제1 바이셀군의 일면에 배치되며,
    상기 제1 바이셀들(또는 제2 바이셀들)은 일방향 폴딩 방식으로 적층되어 상기 제1 바이셀군(또는 제2 바이셀군)을 이루고,
    상기 제2 바이셀들(또는 제1 바이셀들)은 지그재그 폴딩 방식으로 적층되어 상기 제2 바이셀군(또는 제1 바이셀군)을 이루는 것을 특징으로 하는 비대칭 전극 조립체.
  4. 제1 양극판과 제1 음극판이 교대로 적층되고, 상기 제1 양극판(또는 제1 음극판)은 상기 제1 음극판(또는 제1 양극판)보다 1개층 더 배치되고, 상기 제1 양극판과 상기 제1 음극판을 절연하는 제1 세퍼레이터가 상기 제1 양극판과 상기 제1 음극판 사이에 개재된 복수 개의 제1 바이셀들;
    제2 양극판과 제2 음극판이 교대로 적층되고, 상기 제2 양극판(또는 제2 음극판)은 상기 제2 음극판(또는 제2 양극판)보다 1개층 더 배치되고, 상기 제2 양극판과 상기 제2 음극판을 절연하는 제2 세퍼레이터가 상기 제2 양극판과 상기 제2 음극판 사이에 개재되며, 상기 제1 바이셀들보다 좁은 폭을 갖는 복수 개의 제2 바이셀들; 및
    서로 인접한 제1 바이셀들을 절연하기 위하여 서로 인접한 제1 바이셀들 사이에 개재되거나, 서로 인접한 제2 바이셀들을 절연하기 위하여 서로 인접한 제2 바이셀들 사이에 개재되거나, 서로 인접한 제1 바이셀과 제2 바이셀을 절연하기 위하여 서로 인접한 제1 바이셀과 제2 바이셀 사이에 개재되는 제3 세퍼레이터;를 구비하고,
    상기 복수 개의 제1 바이셀들은 적층되어 제1 바이셀군을 이루고, 상기 복수 개의 제2 바이셀들은 적층되어 제2 바이셀군을 이루며, 상기 제2 바이셀군은 상기 제1 바이셀군의 일면에 배치되며,
    상기 제1 바이셀들(또는 제2 바이셀들)은 일방향 폴딩 방식으로 적층되어 상기 제1 바이셀군(또는 제2 바이셀군)을 이루고,
    상기 제2 바이셀들(또는 제1 바이셀들)은 상기 일방향의 역방향 폴딩 방식으로 적층되어 상기 제2 바이셀군(또는 제1 바이셀군)을 이루며,
    상기 제1 바이셀군(또는 제2 바이셀군)은 상기 제2 바이셀군(또는 제1 바이셀군) 상에 폴딩하여 적층된 것을 특징으로 하는 비대칭 전극 조립체.
  5. 제1항 내지 제4항 중 어느 한 항의 비대칭 전극 조립체;
    상기 비대칭 전극 조립체의 광폭부를 수용하는 제1 수납부와, 상기 비대칭 전극 조립체의 협폭부를 수용하는 제2 수납부를 갖는 케이스; 및
    상기 비대칭 전극 조립체에 전기적으로 연결되는 전극 리드(lead);를 포함하는 비대칭 이차전지.
  6. 제5항에 있어서,
    상기 전극 리드는 상기 비대칭 전극 조립체의 일측에 위치한 것을 특징으로 하는 비대칭 이차전지.
  7. 제5항에 있어서,
    상기 전극 리드는 상기 비대칭 전극 조립체의 양측에 위치한 것을 특징으로 하는 비대칭 이차전지.
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