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KR101609229B1 - 희생층의 에칭 속도를 증가시키는 방법 및 이 방법으로 제조된 디바이스 - Google Patents

희생층의 에칭 속도를 증가시키는 방법 및 이 방법으로 제조된 디바이스 Download PDF

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KR101609229B1
KR101609229B1 KR1020137021344A KR20137021344A KR101609229B1 KR 101609229 B1 KR101609229 B1 KR 101609229B1 KR 1020137021344 A KR1020137021344 A KR 1020137021344A KR 20137021344 A KR20137021344 A KR 20137021344A KR 101609229 B1 KR101609229 B1 KR 101609229B1
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KR
South Korea
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layer
substrate
cavity
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미카엘 르노
조셉 대미언 고든 레이시
비크람 조쉬
토머스 엘. 맥과이어
Original Assignee
카벤디시 키네틱스, 인크.
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Publication date
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Abstract

본 발명은 일반적으로 MEMS 또는 NEMS 디바이스를 제조하는 방법 및 이 디바이스에 관한 것이다. 캔틸레버 구조체에 비해 더 낮은 재결합 계수를 가지는 물질의 박막 층은 캔틸레버 구조체, RF 전극 및 풀오프 전극 위에 증착될 수 있다. 박막층은 공동으로 도입되는 에칭 가스로 하여금 공동 내에 전체 에칭제 재결합 속도를 감소시켜 공동 내에 희생 물질의 에칭 속도를 증가시킬 수 있게 한다. 에칭제 그 자체는 희생 물질의 최상부 층이 제일 먼저 에칭되도록 캔틸레버 구조체의 앵커 부분과 선형으로 정렬된 캡슐 층 내 개구를 통해 도입될 수 있다. 이후 밀봉 물질이 공동을 밀봉할 수 있고 이 밀봉 물질은 공동을 통해 앵커 부분으로 연장하여 앵커 부분에 추가적인 강도를 제공한다.

Description

희생층의 에칭 속도를 증가시키는 방법 및 이 방법으로 제조된 디바이스{METHOD FOR INCREASING A SACRIFICIAL LAYER ETCHING RATE AND DEVICE FORMED THEREOF}
본 발명의 실시예는 일반적으로 공동(cavity)에 포함된 MEMS(micro-electromechanical system) 또는 NEMS(nano-electromechanical system)를 박리 에칭(release etching)하는 방법에 관한 것이다.
MEMS 또는 NEMS 제조 공정의 핵심 부분은 주변 희생 물질(surrounding sacrificial material)로부터 구조체(structure)를 박리시켜서 공동 내에서 구조체를 이동시키는 것이다. 희생 물질을 제거하는 단계는 희생 에칭 또는 박리 에칭이라고도 언급된다. 희생 에칭 또는 박리 에칭은 기술적 및 경제적 관점에서 중요하다.
기술적 측면에서 디바이스는 희생 에칭 또는 박리 에칭 동안 용이하게 파괴될 수 있다. 경제적 측면에서 박리 에칭 단계는 종종 웨이퍼마다 박리 에칭 시간이 최대 수 시간 동안 지속하여 제조 공정에서 최대 긴 단계이다. 긴 에칭 시간은 낮은 처리량 속도를 초래하고 박리 장비의 소유 비용이 높은 경우 또는 추가적인 자본 비용이 요구되는 경우 유닛당 비용을 매우 증가시킬 수 있다.
그러므로, 공동 내에 포함된 MEMS 또는 NEMS를 박리 에칭하는 방법 및 이러한 방법을 사용하여 제조된 안정적인 디바이스에 대한 요구가 이 기술 분야에 존재한다.
본 발명은 일반적으로 금속 MEMS 또는 NEMS 디바이스를 제조하는 방법 및 이러한 디바이스에 관한 것이다. 캔틸레버 구조체(cantilever structure)에 비해 더 낮은 재결합 계수(recombination coefficient)를 가지는 물질의 박막층(thin layer)이 캔틸레버 구조체, RF 전극 및 풀오프(pull-off) 전극 위에 증착될 수 있다. 박막 층은 공동 내에 에칭제 가스의 전체 에칭제 재결합 속도를 감소시켜서 공동 내 희생 물질의 에칭 속도를 증가시킨다. 에칭제 그 자체는 희생 물질의 최상부 층이 에칭 공정을 제일 먼저 완료하도록 캔틸레버 구조체의 앵커 부분(anchor portion)과 선형으로 정렬된 캡슐 층(encapsulating layer) 내 개구를 통해 도입될 수 있다. 이후, 밀봉 물질(sealing material)이 이 공동을 밀봉하고 공동을 통해 앵커 부분으로 연장하여 앵커 부분에 추가적인 강도를 제공할 수 있다.
일 실시예에서, 디바이스는 관통하여 연장하는 하나 이상의 비아(via)를 구비하는 기판을 포함하며, 상기 비아는 상기 기판 아래에 있는 하나 이상의 층과 전기적으로 연결된 전기적으로 전도성 물질로 채워진다. 디바이스는, 상기 기판에 연결되고 상기 기판의 상부면과 수직인 방향으로 연장하는 벽부(wall)와, 이 벽부에 연결된 지붕(roof)을 더 포함하며, 상기 벽부, 지붕, 및 기판은 집합적으로 공동을 둘러싼다. 디바이스는, 공동 내에서 둘러싸이고 상기 공동 내에서 이동가능하고 상기 전기적으로 전도성 물질에 연결된 캔틸레버 구조체를 추가적으로 포함한다. 캔틸레버 구조체는 제1 재결합 계수를 가지는 물질의 제1 층과, 지붕을 향하는 제2 층을 구비하는 다층 구조체를 포함한다. 제2 층은 제1 재결합 계수보다 더 낮은 제2 재결합 계수를 가지는 물질을 포함한다.
다른 실시예에서, 방법은 기판 위에 제1 절연 층을 증착하는 단계; 상기 제1 절연층을 에칭하여 상기 기판의 적어도 일부를 노출시키고 비아를 형성하는 단계; 상기 제1 절연층 위에 제1 희생층을 증착하는 단계; 및 상기 제1 희생층을 에칭하여 형성될 공동을 위한 외부 경계(outer boundary)를 적어도 부분적으로 한정하고 상기 비아를 통해 기판을 노출시키는 단계를 포함한다. 본 방법은 기판 위에 및 제1 희생층 위에 구조적 층을 증착하는 단계를 더 포함한다. 구조적 층은 제1 재결합 계수를 가지는 물질을 포함한다. 본 방법은 구조적 층을 에칭하여 캔틸레버 디바이스의 형상을 적어도 부분적으로 한정하고 제1 희생층의 적어도 일부를 노출시키는 단계와, 상기 구조적 층 위에 제2 절연 층을 증착하는 단계를 더 포함한다. 제2 절연층은 제1 재결합 계수보다 더 낮은 제2 재결합 계수를 가지는 물질을 포함한다. 본 방법은 제2 절연층과 구조적 층을 에칭하여 상기 캔틸레버 디바이스의 형상을 적어도 부분적으로 한정하고 제1 희생 층의 적어도 일부를 노출시키는 단계와; 상기 제1 희생층 위에 및 제2 절연층 위에 제2 희생층을 증착하는 단계; 상기 제2 희생층을 에칭하여 제1 희생층과 제2 희생층이 형성될 공동의 형상을 집합적으로 한정하는 단계; 및 제2 희생층 위에 제3 절연층을 증착하는 단계를 더 포함한다. 본 방법은 제3 절연층 위에 전극 층을 증착하는 단계; 상기 전극 층 위에 캡슐 층을 증착하는 단계; 상기 캡슐 층에 개구를 에칭하는 단계; 상기 개구를 통해 에칭제를 도입하는 단계; 및 상기 제1 희생층과 제2 희생층을 에칭하여 제1 희생층과 제2 희생층을 제거하여 상기 공동을 형성하고 상기 캔틸레버 디바이스를 상기 공동 내에서 자유로이 이동시키는 단계를 추가적으로 포함한다.
다른 실시예에서, 방법은 기판 위에 제1 희생층을 증착하는 단계; 상기 제1 희생층으로부터 물질을 제거하여 비아를 형성하고 기판의 적어도 일부를 노출시키는 단계; 상기 제1 희생층 위에 및 비아 내에 캔틸레버 구조체를 형성하는 단계; 상기 캔틸레버 구조체 위에 제2 희생층을 증착하는 단계; 및 상기 제2 희생층, 제1 희생 층 및 기판 위에 캡슐 층을 증착하여 공동 경계의 적어도 일부를 형성하는 단계를 포함한다. 본 방법은 캡슐 층의 적어도 일부를 제거하여 제2 희생층을 노출시키고 비아와 축방향으로 정렬된 개구를 형성하는 단계; 상기 개구를 통해 에칭 가스를 제2 희생층으로 도입하는 단계; 및 제2 희생층과 제1 희생층을 에칭하여 공동을 형성하고 상기 공동 내에서 캔틸레버 구조체를 자유롭게 하는 단계를 추가적으로 포함한다.
본 발명의 전술된 특징의 방식이 상세히 이해될 수 있도록 하기 위하여 앞서 간략히 요약된 본 발명의 보다 상세한 설명이 이제 첨부 도면을 참조하여 실시예에 관하여 이루어질 수 있으며 이들 중 일부는 첨부 도면에 도시된다. 그러나, 첨부 도면은 본 발명의 단지 대표적인 실시예를 도시하는 것일 뿐 본 발명의 범위를 제한하는 것으로 해석되어서는 아니되며, 본 발명은 다른 동등한 효과의 실시예로 실시될 수 있다는 것이 주목된다.
도 1a 내지 도 1i는 여러 처리 단계에서 MEMS 디바이스의 개략 단면을 도시한다.
이해를 용이하게 하기 위해 동일한 참조 부호는 가능한 한 도면에 공통인 동일한 요소를 지시하는데 사용된다. 일 실시예에 개시된 요소는 특정 언급 없이 다른 실시예에서도 유리하게 사용될 수 있는 것으로 이해된다.
본 발명은 일반적으로 MEMS 또는 NEMS 디바이스를 제조하는 방법 및 그 디바이스에 관한 것이다. 캔틸레버 구조체에 비해 더 낮은 재결합 계수를 가지는 물질의 박막층은 캔틸레버 구조체, RF 전극 및 풀오프 전극 위에 증착될 수 있다. 박막 층은 공동 내에 에칭제 가스의 전체 에칭제 재결합 속도를 감소시켜서 공동 내에 희생 물질의 에칭 속도를 증가시킨다. 에칭제 그 자체는 희생 물질의 최상부 층이 제일 먼저 에칭 공정을 완료하도록 캔틸레버 구조의 앵커 부분과 선형적으로 정렬된 캡슐 층 내 개구를 통해 도입될 수 있다. 이후, 밀봉 물질이 공동을 밀봉하고 이 공동을 통해 앵커 부분으로 연장하여 앵커 부분에 추가적인 강도를 제공할 수 있다.
공동 내에 둘러싸인 금속 부분을 포함하는 캔틸레버 디바이스에 따른 하나의 전반적인 문제는 둘러싸인 디바이스 및 공동이 금속으로 만들어진 대부분 영역(large fractional area)을 구비한다는 것이다. 희생 물질이 유기 물질이고 사용되는 박리 화학종이 수소 및/또는 산소 기반이라면, 에칭 이온은 금소 표면과 상호작용하는 것으로 인하여 재결합하여 에칭 속도를 저하시킬 수 있다. 여기서 설계는 설계/디바이스의 제약으로 가능한 한 많이 모든 비코팅된 금속이나 금속 질화물 표면들을 이격시키는 것을 수반한다.
도 1a 내지 도 1i는 여러 처리 단계에서 MEMS 디바이스의 개략 단면도이다. 디바이스는 기판(102)을 포함한다. 기판(102)은 일반적인 기판으로 도시되지만, 이 기판은 반도체 웨이퍼와 같은 단일층 물질 또는 상보적인 금속 산화물 반도체(complementary metal oxide semiconductor)(CMOS) 디바이스와 같은 다층 구조체일 수 있는 것으로 이해된다. 단일 층 물질에서 디바이스는 형성된 후에 CMOS 디바이스와 같은 디바이스에 부착될 수 있다.
기판(102) 내에는 여러 구조체들이 매립된다. 여기에는 디바이스로부터 기판(102) 아래 층으로 전기 접속을 제공하는 전기 접속부/접점(104, 106)이 있다. 또 RF 전극(112)으로부터 제1 거리만큼 이격된 위치로부터 RF 전극(112)에 더 가까운 제2 거리로 디바이스를 풀링(pull)하는데 사용되는 풀인(pull-in) 전극(108, 110)이 있다. 전기 접속부(104, 106), 풀인 전극(108, 110), 및 RF 전극(112)은 에칭과 같은 공정에 의하여 기판(102)으로부터 물질을 제거하는 단계, 전기적으로 전도성 물질을 블랭킹 증착하는 단계, 및 에칭이나 화학적 기계적 연마와 같은 공정에 의하여 여분의 전기 전도성 물질을 제거하는 것에 의해 모두 형성될 수 있다. 사용될 수 있는 적절한 전기 전도성 물질은, 구리, 알루미늄, 티타늄, 텅스텐, 티타늄 질화물, 티타늄 알루미늄 질화물, 및 이들의 조합을 포함한다. 전기 전도성 물질이 내부에 형성된 기판 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 옥시질화물, 및 이들의 조합과 같은 전기 절연성 물질을 포함할 수 있다. 대안적으로, 전기 접속부(104, 106), 풀인 전극(108, 110), 및 RF 전극(112)은 기판(102) 위 전기 전도성 물질을 제일 먼저 블랭킷 증착하는 것에 의해 모두 형성될 수 있다. 이후, 전기 전도성 물질의 여분의 부분은 에칭과 같은 공정에 의해 제거하여 전기 접속부(104, 106), 풀인 전극(108, 110), 및 RF 전극(112)의 최종 형상을 형성한다. 이후, 전기 절연성 물질은 블랭킷 증착 공정에 의하여 노출된 기판(102)과 전기 접속부(104, 106), 풀인 전극(108, 110), 및 RF 전극(112) 위에 증착될 수 있다. 여분의 전기 절연성 물질은 에칭이나 CMP와 같은 공정에 의하여 제거될 수 있다.
설계의 제약 또는 물질과 관련된 MEMS 특성은 공동 또는 MEMS 물질을 변화시키는 것을 어렵게 한다. 그러나, 재결합은 표면 현상(surface phenomena)이므로, 일부 나타난 표면의 재결합 계수를 감소시키도록 작업할 수 있다. 이것은 수반된 에칭제에 대해 낮은 재결합 계수를 가지는 물질로 일부 임계 표면(critical surface)을 코팅하는 것에 의해 달성될 수 있다. 에칭제로서 수소 또는 산소 라디칼(radical)을 고려하면, 효과적인 재결합 억제제(recombination inhibitor)는 일반적으로 포화된 격자 결합을 갖는 물질 또는 절연 물질일 수 있다. 이들은 실리콘 질화물, 실리콘 산화물, 실리콘 옥시질화물, 및 일부 절연성 금속 산화물(알루미늄 산화물, 티타늄 산화물, 하프늄 산화물) 또는 절연성 금속 질화물(알루미늄 질화물)을 포함하나 이로 제한되지 않는다.
전기적으로 전도성인 물질은 전기 절연성 물질과는 다른 재결합 계수를 구비할 수 있다. 그리하여, 공동으로부터 희생 물질을 제거하는 에칭 공정 동안, 에칭 라디칼은 노출될 때 전기적으로 전도성인 물질에 재결합할 수 있다. 라디칼이 재결합하므로, 에칭 속도는 감소하고 처리량은 저하된다. 그리하여 전기 절연성 층(114)은 기판(102) 및 전기 접속부(104, 106), 풀인 전극(108, 110), 및 RF 전극(112) 위에 증착된다. 전기 절연성 층(1140은 약 100nm 내지 약 225nm의 두께를 구비한다. 일 실시예에서 두께는 약 175nm 내지 약 210nm일 수 있다. 절연 층(114)은 풀인 전극(108, 110) 및 RF 전극(112)이 적절히 기능할 수 있을 만큼 충분히 얇을 필요가 있다. 절연층(114)의 두께와 이 절연층(114)을 위해 선택된 물질은 디바이스의 커패시턴스 요구조건에 의해 구동된다. 사용될 수 있는 적절한 전기 절연성 물질은 실리콘 질화물, 실리콘 산화물, 또는 이들의 조합을 포함한다. 다른 전기 절연성 물질이 그 위에 형성되거나 제거될 수 있는 희생 물질보다 훨씬 더 느린 에칭 속도를 가지는 한, 다른 전기 절연성 물질이 또한 사용될 수 있는 것으로 이해된다.
전기 절연성 층(114) 위에는 희생 층(116)이 증착될 수 있다. 희생층(116)은 캔틸레버 디바이스의 형상 뿐아니라 디바이스가 형성되는 공동의 형상을 한정하는 것을 도와주는데 사용되는 층이다. 희생층(116)에 사용될 수 있는 적절한 물질은 비정질 실리콘, 실리콘 이산화물, 실리콘 질화물, 실리콘 산화물, 실리콘 옥시질화물과 같은 화합물을 포함하는 실리콘, 카본 백본(carbon backbone)을 가지는 긴 체인 분자(long chain molecule)를 포함하는 스핀온 글라스(spin-on glass) 또는 스핀온 유전체 및 이들의 조합을 포함한다. 전기 절연성 층(114)을 위해 선택된 물질과 희생층(116)을 위해 선택된 물질은 상이한 에칭 속도를 구비하여 희생 층(116)이 전기 절연성 층(114)으로부터 너무 많은 물질을 제거함이 없이 제거될 수 있는 것이 중요하다. 희생층(116)은 원자 층 증착(atomic layer deposition)(ALD), 화학적 증기 증착(chemical vapor deposition)(CVD), 물리적 증기 증착(physical vapor deposition)(PVD), 스핀 코팅(pin coating), 및 다른 잘 알려진 증착 방법을 구비하는 방법에 의해 증착될 수 있다. 증착 후에, 희생 층(116)은 고온에 노출되어 희생층(116)을 어닐링(anneal)하거나 경화(cure)할 수 있다.
비아(118)는 희생층(116)과 전기 절연성 층(114)을 통과하여 형성되어 전기 접속부(104, 106)의 적어도 일부를 노출시킨다. 비아(118)는 희생층(116) 위에 마스크를 두거나 형성한 후에 마스크 개구를 통해 에칭하여 물질을 제거하는 것에 의해 형성될 수 있다. 절연층(114)은 원하는 경우 전술된 기술을 사용하는 것에 의해 희생층(116)의 증착 전에 에칭될 수 있다. 최종 구조는 도 1a에 도시된다.
비아(118)를 형성한 후에, 캔틸레버 디바이스의 제1 구조적 층(120)을 위한 물질이 증착된다. 이 물질은 비아(118)를 통해 노출된 전기 접점(104, 106)으로 증착되어 디바이스에 전기 접속을 제공한다. 증착 후에 물질은 제1 구조적 층을 위해 원하는 최종 구조를 형성하도록 형성된다. 물질은 그 위에 마스크를 증착하거나 형성한 후에 노출된 물질을 에칭하는 것에 의해 형성된다. 마스크는 이후 도 1b에 도시된 바와 같이 제1 구조적 층(120)을 남기고 제거된다. 제1 구조적 층에 사용될 수 있는 적절한 물질은 티타늄 질화물, 티타늄 알루미늄, 텅스텐, 구리, 티타늄 알루미늄 질화물 알루미늄, 및 이들의 조합을 포함하며, 티타늄 질화물-알루미늄-티타늄 질화물과 같은 다층 구조체를 포함한다. 제1 구조적 층(120)을 위한 물질은 PVD와 같은 적절한 증착 공정에 의해 증착될 수 있다.
제1 구조적 층(120) 위에 형성된 희생적 물질이 제거될 수 있으므로, 제1 구조적 층(120)은 제거 공정 동안 에칭제에 노출될 수 있다. 제1 구조적 층(120)을 위한 물질은 에칭 라디칼의 재결합을 가능하게 하여 에칭 속도를 감소시키고 처리량을 감소시킨다. 전술된 절연층(114)과 유사하게, 제2 절연층(122)은 제2 절연층(122)이 제1 구조적 층(120)에 비해 더 낮은 재결합 계수를 가지도록 제1 구조적 층(120) 위에 증착될 수 있다. 절연층(114)에 적절한 증착 방법 및 물질은 또한 제2 절연층(122)에 적합하지만, 그 물질과 물질 두께가 반드시 동일할 필요는 없다. 제2 절연 층(122)은 에칭되어 제1 구조적 층(120)을 커버하지 않는 물질을 제거하고 제1 희생 층(116)의 일부를 노출한다. 비아는 원하는 경우 이 시간에 제2 절연 층(122)을 통과하여 에칭되거나 제2 희생 층(124)의 형성 이후에 에칭될 수 있다.
제2 희생 층(124)은 제2 절연층(122)과 및 노출된 제1 희생층(116) 모두 위에 형성될 수 있다. 제2 희생 층(124)은 제1 희생 층(116)에 대해 전술된 바와 같은 물질을 포함할 수 있고 유사한 방법으로 형성될 수 있다. 그러나, 층(116, 124)을 위한 방법과 물질은 반드시 동일한 것일 필요는 없는 것으로 이해된다. 제2 희생층(124)은 에칭되어 공동을 위한 경계의 적어도 일부를 한정하고, 형성될 그 다음 구조적 층의 형성을 적어도 부분적으로 한정한다. 비아(126)는 제2 희생층(124)( 및 아직 형성되지 않았다면 제2 절연층)을 통해 에칭되어 도 1c에 도시된 바와 같이 제1 구조적 층(120)을 노출시킨다. 비아(126)는 종국적으로 물질로 충진되어 그 다음 구조적 층을 지지하고 구조적 층들 사이에 전기적 접속을 제공한다.
비아(126) 내에 및 제2 희생층(124) 위에는 제2 구조적 층(128)을 형성하는 물질이 증착된다. 물질은 도 1d에 도시된 바와 같이 제2 구조적 층(128)의 원하는 최종 구조를 형성하도록 형성된다. 비아(126) 내 물질은 제1 구조적 층(120)으로부터 제2 구조적 층(128)을 이격시켜 와플(waffle) 같은 구조를 형성하도록 포스트(post)를 형성한다. 사용될 수 있는 물질과 적절한 증착 방법은 제1 구조적 층(120)에 대해 전술된 것들을 포함한다. 제1 구조적 층(120)과 제2 구조적 층(128)에 사용되는 물질과 증착 방법은 반드시 동일한 것일 필요는 없는 것으로 이해된다. 제2 구조적 층(128) 위에 형성된 희생 물질이 제거될 수 있으므로, 제2 구조적 층(128)은 제거 공정 동안 에칭제에 노출될 수 있다. 제2 구조적 층(128)을 위한 물질은 에칭 라디칼의 재결합을 가능하게 하여 에칭 속도를 감소시켜 처리량을 감소시킬 수 있다. 전술된 절연층(114)과 유사하게, 제3 절연층(129)은 제2 구조적 층(128)에 비해 더 낮은 재결합 계수를 가지도록 제3 절연층(129)은 제2 구조적 층(128) 위에 증착될 수 있다.
제1 및 제2 절연층(114, 122) 모두와 유사하게, 제3 절연층(129)은 제2 구조적 층(128)에 비해 더 낮은 재결합 계수를 구비한다. 사용될 수 있는 증착 방법 및 적절한 물질은 제1 및 제2 절연층(114, 122)에 대해 전술된 방법 및 물질을 포함한다. 절연층에 대한 방법 및 물질은 반드시 동일한 것일 필요는 없는 것으로 이해된다. 제3 절연층(129)과 제2 구조적 층(128)은 에칭되어 도 1e에 도시된 바와 같이 최종 캔틸레버 형상을 형성하고 제2 희생 층(124)을 노출시킨다.
제3 희생층(130)은 노출된 제2 희생층(124)과 제3 절연층(129) 위에 형성된다. 제1 및 제2 희생층(116, 124)에 대해 전술된 바와 같이 적절한 증착 방법 및 물질이 사용될 수 있으나, 이 방법과 물질은 반드시 동일한 것일 필요는 없다. 제1 희생층(116), 제2 희생층(124), 및 제3 희생층(130)의 최종 형상은 형성될 공동의 형상을 집합적으로 한정한다.
제4 절연층(132)은 제3 희생층(130) 위에 증착된다. 제4 절연층(132)은 풀오프(pull-off) 전극이 희생 물질을 제거하는데 사용된 에칭 이온에 노출되는 것을 방지하는데 사용된다. 따라서, 제4 절연층(132)은 제1, 제2, 및 제3 절연층(114, 122, 129)에 대해 전술된 바와 같은 물질 및 공정에 의하여 제조될 수 있다. 그러나, 절연층에 대한 방법 및 물질은 반드시 동일한 것일 필요는 없는 것으로 이해된다.
전기 전도성 층은 제4 절연층(132) 위에 증착되어 풀오프 전극(134)을 형성한다. 미도시되었으나, 풀오프 전극(134)은 기판(102) 아래 또는 풀오프 전극(134) 위의 층에 전기적으로 연결될 수 있다. 비아(136)는 제4 절연층(132) 및 풀오프 전극(134)을 통해 에칭될 수 있다. 비아(136)는 도 1e에 도시된 바와 같이 전기 접점(104)과 선형적으로 정렬되도록 형성된다. 후술되는 바와 같이, 비아(136)를 전기 접점(104, 106)과 선형적으로 정렬시키는 것은 디바이스의 구조적 일체성(structural integrity)을 증가시키는 것을 도와준다.
에칭 가스는 비아(136)를 통해 도입될 수 있다. 주어진 박리 홀(release hole)에 대해 최고 가능한 에칭 속도를 얻기 위하여 박리 화학종이 최적화될 수 있다. 에칭 가스에 산소를 추가하는 것은 박리 에칭 속도에 귀중한 영향을 제공하는 것을 밝혀졌다. 더 높은 압력을 사용하고 에칭 가스에 최대 10퍼센트 2가 산소(diatomic oxygen)를 사용하는 것은 폴리아릴렌 에테르(PolyArylene Ether)(PAE) 기반 희생 물질과 같은 탄소 기반 희생 물질에 대해 에칭 속도를 개선시킬 수 있는 것으로 밝혀졌다. 이것은 주어진 분압(partial pressure)에서 더 빠른 에칭 속도(한계 단계의 활성화 에너지의 저하), 수소 플라즈마와 양(positive)의 촉매 작용을 통한 에칭제 수율의 증가, 또는 금속 표면에 수소 및/또는 산소의 재결합 속도를 제한하는 금속 표면의 부분 패시베이션과 같은 다수의 이유에 의해 설명될 수 있다.
에칭 공정 동안, 에칭제는 분자 수소 또는 산소로 구성된다. 이들 종은 플라즈마 반응기에 의해 낮은 내지 중간 압력에서 생성된다. 수반된 압력(즉, 약 1mTorr 내지 약 50mTorr)에서, 평균 자유 행로(mean free path)는 공동의 임의의 임계 치수(critical dimension)에 비해 크다. 이것은 가스 위상(H+H→H2)에서 원자-원자 충돌이 거의 드물고 원자 종의 결핍을 초래하지 않는다는 것을 의미한다. 한편, 원자-표면 충돌은 극히 빈번하고 충돌의 결과는 표면 특성에 의해 결정된다. 예를 들어, 에칭제 E(E는 수소(H) 또는 산소(O)이다)와 표면 S를 고려해보자. 원자-표면 충돌은 표면에 에칭제의 흡수, 즉 E+S→Eads를 초래한다. 희생층 표면에서 흡수된 에칭제는 유기 물질과 작용하고 이를 에칭한다(CxNyHzO(s) + Hads 및/또는 Oads-> CH4(g), NO(g), N02(g), C02(g), H20(g) 등).
금속 표면에서 흡수된 에칭제는 잠재적으로 재결합한다(Eads → E2+2S). 표면에서 재결합이 일어나는 효율은 재결합 계수를 특징으로 할 수 있다. 재결합 계수가 높으면 높을수록, 원자 에칭제의 손실이 더 크다. 이것은 궁극적으로 이용가능한 에칭제의 플럭스(flux)의 감소를 초래하여 희생 에칭 속도의 감소를 초래한다. 수소 및/또는 산소가 재결합하는 금속은 구리, 백금, 티타늄, 티타늄 질화물, 티타늄 알루미늄 합금(TixAly), 티타늄 알루미늄 질화물 합금(TixAlyN), 탄탈륨 질화물, 크롬, 및 텅스텐을 포함하나 이로 제한되지 않는다.
공동을 에칭하는 것은 최장 처리 단계 중 하나이고 금속 표면에서 능동 에칭 이온의 손실에 의해 제한된다. 금속 표면 위의 절연 층이 이 문제를 해결한다. 상부에서 에칭 홀은 하부 희생층 전에 상부 희생층을 제거하는 것에 의해 디바이스는 박리 동안 지붕에 들러붙지 않으므로 상부 희생층을 제일 먼저 제거할 수 있게 한다. 공동의 지붕은 박리가 고온 공정이므로 박리 동안 벤딩(bend)될 수 있다. MEMS 디바이스는 상부가 지붕에 여전히 부착된 상태에서 하부를 제일 먼저 박리한 것이라면, 공동의 움직임은 MEMS 디바이스를 아래에 있는 전기 접점에 유지하는 비아를 파괴할 수 있다. 상부를 제일 먼저 박리하는 것에 의해 이 문제는 해결된다. 에칭 홀은 아래에 있는 MEMS 비아 위에 있도록 위치된다. 이후, 물질로 충진될 때 이 충진은 각 단부에서 유지된 MEMS 디바이스에 강도를 추가한다.
비아(136)의 위치로 인해 제3 희생 층(130)은 도 1f에 도시된 바와 같이 제일 먼저 제거되어 공동을 형성하기 시작할 수 있다. 제3 희생층(130)을 제거하는 것은 제일 먼저 제3 절연층(129)이 제4 절연층(132)으로부터 이격되고 직접 연결되지 않게 한다. 에칭 동안 공동(138) 내 온도와 및 심지어 압력이 증가되어 제4 절연층(132)과 풀오프 전극(134)의 팽창을 야기할 수 있다. 제3 희생 층(130)이 마지막으로 제거된 경우 디바이스는 임의의 팽창 동안 손상될 수 있다.
이후, 제2 희생 층(124)이 도 1g에 도시된 바와 같이 제거되고 제1 희생 층(116)이 제거되어 공동(138)을 완전히 형성하고 도 1h에 도시된 바와 같이 디바이스를 자유롭게 한다. 밀봉 물질(140)은 비아(136)를 밀봉하고 심지어 비아(136)를 충진하도록 증착되어 밀봉 물질이 노출된 제2 절연층(122) 위에 증착되게 한다. 밀봉 물질(140)은 공동(138)만을 밀봉하는 것이 아니라 디바이스에 추가적인 구조적 지지를 제공한다. 비아(136)를 통해 연장하는 밀봉 물질(140)은 공동(138)의 지붕의 추가적인 지지를 제공하며 전기 바이어스가 풀인 전극(108, 110) 또는 풀오프 전극(134)에 인가되는 것에 응답하여 디바이스가 공동 내에서 이동할 때 디바이스가 전기 접점(104)으로부터 파괴되는 것을 방지하는 것에 의해 디바이스의 구조적 일체성을 유지하는 것을 도와준다. 바이어스가 풀인 전극(108, 110) 또는 풀오프 전극에 인가될 때, 디바이스는 RF 전극(112)으로부터 더 멀어지거나 더 가까이 이동한다. 큰 응력이 전기 접점(104, 106)와의 접속부에서 디바이스에 가해질 수 있다. 밀봉 물질(140)이 제2 절연층(122)에 연결되는 것으로 인해 밀봉 물질(140)은 최대 응력이 발생하는 위치를 전기 접점(104, 106)으로부터 이격된 위치로 시프트하는 것에 의해 응력을 감소시킨다.
컨틸레버 구조체에 비해 더 낮은 재결합 계수를 갖는 물질의 박막층은 캔틸레버 구조체 위에 증착되는 것으로 설명되었으나, 이 박막층은 캔틸레버 구조체 아래 또는 심지어 캔틸레버 구조체를 캡슐화하는 것으로 박막층이 증착될 수도 있는 것으로 고려되는 것으로 이해된다. 또한 각 희생층에 대응하는 위치에 박리 홀을 추가하여 에칭 속도를 증가시키는 것이 더 고려된다. 상부 박리 홀을 사용하고 노출된 금속 표면 위에 절연 물질을 증착시키는 것의 잇점은 독립적인 요소를 통한 더 낮은 에칭 구배와 더 높은 처리량 및 더 낮은 제조 비용을 초래하는 더 빠른 에칭을 포함한다.
전술된 설명은 본 발명의 실시예에 관한 것이지만, 본 발명의 다른 및 추가적인 실시예는 본 발명의 기본 범위를 벗어남이 없이 고안될 수 있고 그 범위는 이하 청구범위에 의해 결정된다.

Claims (23)

  1. 관통하는 하나 이상의 비아(via)를 구비하는 기판으로서, 상기 비아는 상기 기판 아래에 있는 하나 이상의 층과 전기적으로 연결된 전기적으로 전도성인 물질로 충진된, 기판;
    상기 기판에 연결되고 상기 기판의 상부면에 수직인 방향으로 연장하는 벽부(wall);
    상기 벽부, 지붕 및 상기 기판이 집합적으로 공동(cavity)을 둘러싸도록 상기 벽부에 연결된 지붕(roof); 및
    상기 공동 내에서 둘러싸이고 상기 공동 내에서 이동가능하며 상기 전기적으로 전도성인 물질에 연결된 캔틸레버 구조체(cantilever structure)로서, 상기 캔틸레버 구조체는 제1 재결합 계수를 가지는 물질의 제1 층과, 상기 제1 재결합 계수보다 더 낮은 제2 재결합 계수를 가지는 물질을 포함하고 상기 지붕을 향하는 제2 층을 구비하는 다층 구조체를 포함하는, 캔틸레버 구조체;를 포함하고,
    상기 하나 이상의 비아 바로 위에 있는 하나 이상의 위치에서 상기 캔틸레버 구조체에 연결된 충진 물질을 더 포함하며, 상기 충진 물질은 상기 캔틸레버 구조체로부터 상기 지붕으로 연장하는 것을 특징으로 하는 디바이스.
  2. 제1항에 있어서,
    상기 제1 층은 티타늄 알루미늄 질화물, 티타늄 질화물 및 이들의 조합으로 구성된 그룹으로부터 선택된 것을 특징으로 하는 디바이스.
  3. 제2항에 있어서,
    상기 제2 층은 실리콘 질화물, 실리콘 산화물, 및 이들의 조합으로 구성된 그룹으로부터 선택된 것을 특징으로 하는 디바이스.
  4. 삭제
  5. 관통하는 하나 이상의 비아(via)를 구비하는 기판으로서, 상기 비아는 상기 기판 아래에 있는 하나 이상의 층과 전기적으로 연결된 전기적으로 전도성인 물질로 충진된, 기판;
    상기 기판에 연결되고 상기 기판의 상부면에 수직인 방향으로 연장하는 벽부(wall);
    상기 벽부, 지붕 및 상기 기판이 집합적으로 공동(cavity)을 둘러싸도록 상기 벽부에 연결된 지붕(roof); 및
    상기 공동 내에서 둘러싸이고 상기 공동 내에서 이동가능하며 상기 전기적으로 전도성인 물질에 연결된 캔틸레버 구조체(cantilever structure)로서, 상기 캔틸레버 구조체는 제1 재결합 계수를 가지는 물질의 제1 층과, 상기 제1 재결합 계수보다 더 낮은 제2 재결합 계수를 가지는 물질을 포함하고 상기 지붕을 향하는 제2 층을 구비하는 다층 구조체를 포함하는, 캔틸레버 구조체;를 포함하고,
    상기 지붕에 연결된 전극; 및
    상기 전극이 상기 전기적으로 절연성 층에 의해 상기 공동으로부터 절연되도록 상기 전극에 연결된 전기적으로 절연성인 층;을 더 포함하는 것을 특징으로 하는 디바이스.
  6. 관통하는 하나 이상의 비아(via)를 구비하는 기판으로서, 상기 비아는 상기 기판 아래에 있는 하나 이상의 층과 전기적으로 연결된 전기적으로 전도성인 물질로 충진된, 기판;
    상기 기판에 연결되고 상기 기판의 상부면에 수직인 방향으로 연장하는 벽부(wall);
    상기 벽부, 지붕 및 상기 기판이 집합적으로 공동(cavity)을 둘러싸도록 상기 벽부에 연결된 지붕(roof); 및
    상기 공동 내에서 둘러싸이고 상기 공동 내에서 이동가능하며 상기 전기적으로 전도성인 물질에 연결된 캔틸레버 구조체(cantilever structure)로서, 상기 캔틸레버 구조체는 제1 재결합 계수를 가지는 물질의 제1 층과, 상기 제1 재결합 계수보다 더 낮은 제2 재결합 계수를 가지는 물질을 포함하고 상기 지붕을 향하는 제2 층을 구비하는 다층 구조체를 포함하는, 캔틸레버 구조체;를 포함하는 디바이스로서,
    상기 기판은 내부에 배치된 하나 이상의 전극을 구비하고,
    상기 디바이스는 상기 캔틸레버 구조체와 상기 하나 이상의 전극 사이에서 상기 기판 위에 배치된 전기적으로 절연성인 층을 더 포함하는 것을 특징으로 하는 디바이스.
  7. 제6항에 있어서,
    상기 캔틸레버 구조체는 상기 전기적으로 전도성인 물질에 연결된 하나 이상의 앵커 부분(anchor portion), 와플 부분(waffle portion), 및 상기 하나 이상의 앵커 부분과 상기 와플 부분 사이에 연결된 벤딩 부분(bending portion)을 포함하는 것을 특징으로 하는 디바이스.
  8. 관통하는 하나 이상의 비아(via)를 구비하는 기판으로서, 상기 비아는 상기 기판 아래에 있는 하나 이상의 층과 전기적으로 연결된 전기적으로 전도성인 물질로 충진된, 기판;
    상기 기판에 연결되고 상기 기판의 상부면에 수직인 방향으로 연장하는 벽부(wall);
    상기 벽부, 지붕 및 상기 기판이 집합적으로 공동(cavity)을 둘러싸도록 상기 벽부에 연결된 지붕(roof); 및
    상기 공동 내에서 둘러싸이고 상기 공동 내에서 이동가능하며 상기 전기적으로 전도성인 물질에 연결된 캔틸레버 구조체(cantilever structure)로서, 상기 캔틸레버 구조체는 제1 재결합 계수를 가지는 물질의 제1 층과, 상기 제1 재결합 계수보다 더 낮은 제2 재결합 계수를 가지는 물질을 포함하고 상기 지붕을 향하는 제2 층을 구비하는 다층 구조체를 포함하는, 캔틸레버 구조체;를 포함하고,
    상기 캔틸레버 구조체는,
    제1 구조적 층;
    상기 제1 구조적 층 위에 배치된 제1 전기적으로 절연성인 층;
    상기 제1 전기적으로 절연성인 층으로부터 연장하는 복수의 포스트(post);
    상기 복수의 포스트 위에 배치된, 제1 재결합 계수를 가지는 물질의 상기 제1 층; 및
    상기 제2 층;을 포함하는 것을 특징으로 하는 디바이스.
  9. 기판 위에 제1 절연층을 증착하는 단계;
    상기 기판의 적어도 일부를 노출시켜 비아를 형성하도록 상기 제1 절연층을 에칭하는 단계;
    상기 제1 절연층 위에 제1 희생층을 증착하는 단계;
    형성될 공동을 위한 외부 경계를 적어도 부분적으로 한정하고 상기 비아를 통해 상기 기판을 노출시키도록 상기 제1 희생층을 에칭하는 단계;
    상기 기판 위에 및 상기 제1 희생층 위에 제1 재결합 계수를 가지는 물질을 포함하는 구조적 층을 증착하는 단계;
    상기 구조적 층 위에, 상기 제1 재결합 계수보다 더 낮은 제2 재결합 계수를 가지는 물질을 포함하는 제2 절연층을 증착하는 단계;
    캔틸레버 디바이스의 형상과 상기 공동의 외부 경계를 적어도 부분적으로 한정하고 상기 제1 희생층의 적어도 일부를 노출시키도록 상기 제2 절연층과 상기 구조적 층을 에칭하는 단계;
    상기 제1 희생층 위에 및 상기 제2 절연층 위에 제2 희생층을 증착하는 단계;
    상기 제1 희생층과 상기 제2 희생층이 형성될 공동의 형상을 집합적으로 한정하도록 상기 제2 희생층을 에칭하는 단계;
    상기 제2 희생층 위에 제3 절연층을 증착하는 단계;
    상기 제3 절연층 위에 전극 층을 증착하는 단계;
    상기 전극 층 위에 캡슐 층을 증착하는 단계;
    상기 캡슐 층에 개구를 에칭하는 단계;
    상기 개구를 통해 에칭제를 도입하는 단계; 및
    상기 제1 희생층과 제2 희생층을 제거하여 상기 공동을 형성하고 상기 캔틸레버 디바이스를 상기 공동 내에서 자유로이 이동시키도록, 상기 제1 희생층과 상기 제2 희생층을 에칭하는 단계;를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    상기 개구를 통해 상기 제2 절연층 위에 충진 물질을 증착하는 단계를 더 포함하고, 상기 충진 물질은 상기 개구를 통해 상기 제2 절연층으로부터 연장하는 것을 특징으로 하는 방법.
  11. 제9항에 있어서,
    상기 제1 희생층과 상기 제2 희생층을 에칭하는 단계는 상기 제1 희생층에 대한 상기 에칭 공정을 완료하기 전에 상기 제2 희생층에 대한 에칭 공정을 완료하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제9항에 있어서,
    상기 캡슐층에 개구를 에칭하는 단계는 상기 개구가 상기 비아와 선형으로 정렬되도록 상기 캡슐 층을 통해 상기 개구를 에칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제9항에 있어서,
    상기 구조적 층을 증착하는 단계는 티타늄 알루미늄 질화물 층과 티타늄 질화물 층으로 구성된 그룹으로부터 선택된 구조적 층을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제13항에 있어서,
    상기 제2 절연층을 증착하는 단계는 실리콘 질화물 또는 실리콘 산화물을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제9항에 있어서,
    상기 제1 절연층을 증착하는 단계, 상기 제2 절연층을 증착하는 단계, 및 상기 제3 절연층을 증착하는 단계의 각각은 실리콘 질화물 또는 실리콘 산화물을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제9항에 있어서,
    상기 구조적 층은 제1 구조적 층이며, 상기 방법은,
    상기 제2 절연층을 노출시키도록 상기 제2 희생층을 통해 비아를 에칭하는 단계;
    상기 비아 내에 구조적 포스트를 증착하는 단계;
    상기 제2 희생층과 상기 구조적 포스트 위에 제2 구조적 층을 증착하는 단계;
    상기 제2 구조적 층 위에 제4 절연층을 증착하는 단계; 및
    상기 캔틸레버 디바이스의 형상을 더 한정하고 상기 공동의 외부 경계를 더 한정하도록 상기 제4 절연층과 상기 제2 구조적 층을 에칭하는 단계;를 더 포함하는 것을 특징으로 하는 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101609229B1 (ko) 2011-01-14 2016-04-20 카벤디시 키네틱스, 인크. 희생층의 에칭 속도를 증가시키는 방법 및 이 방법으로 제조된 디바이스
US9630836B2 (en) * 2015-09-30 2017-04-25 Mems Drive, Inc. Simplified MEMS device fabrication process
US10000373B2 (en) * 2016-01-27 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. Nano-electromechanical system (NEMS) device structure and method for forming the same
GB2599072A (en) * 2020-08-12 2022-03-30 Indira Kunhiraman Manoj A toilet covering
KR102671793B1 (ko) 2023-10-31 2024-06-04 부성스틸(주) 위생 및 편의 구조의 스마트 변기장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001056920A2 (en) * 2000-02-01 2001-08-09 Motorola, Inc. Micro-electromechanical system device
US20080297992A1 (en) 2007-05-31 2008-12-04 Susumu Obata Hollow sealing structure and manufacturing method for hollow sealing structure
WO2010140792A2 (en) 2009-06-02 2010-12-09 Korea Advanced Institute Of Science And Technology Method for manufacturing 3-dimensional structures using thin film with columnar nano pores and manufacture thereof

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046659A (en) * 1998-05-15 2000-04-04 Hughes Electronics Corporation Design and fabrication of broadband surface-micromachined micro-electro-mechanical switches for microwave and millimeter-wave applications
US6939809B2 (en) * 2002-12-30 2005-09-06 Robert Bosch Gmbh Method for release of surface micromachined structures in an epitaxial reactor
JP2006062016A (ja) 2004-08-26 2006-03-09 Nippon Telegr & Teleph Corp <Ntt> 微細構造の製造方法
JP4489651B2 (ja) * 2005-07-22 2010-06-23 株式会社日立製作所 半導体装置およびその製造方法
CN100573768C (zh) * 2007-11-08 2009-12-23 重庆大学 双稳态微机电继电器
US8592925B2 (en) * 2008-01-11 2013-11-26 Seiko Epson Corporation Functional device with functional structure of a microelectromechanical system disposed in a cavity of a substrate, and manufacturing method thereof
FR2932791B1 (fr) * 2008-06-23 2010-06-18 Commissariat Energie Atomique Procede de realisation d'une structure comportant un element mobile au moyen d'une couche sacrificielle heterogene.
US8445306B2 (en) * 2008-12-24 2013-05-21 International Business Machines Corporation Hybrid MEMS RF switch and method of fabricating same
JP2010162629A (ja) 2009-01-14 2010-07-29 Seiko Epson Corp Ｍｅｍｓデバイスの製造方法
US8901950B2 (en) * 2009-02-19 2014-12-02 Advantest America, Inc Probe head for a microelectronic contactor assembly, and methods of making same
CN102001616A (zh) * 2009-08-31 2011-04-06 上海丽恒光微电子科技有限公司 装配和封装微型机电系统装置的方法
WO2011114628A1 (ja) * 2010-03-18 2011-09-22 パナソニック株式会社 Ｍｅｍｓ素子、およびｍｅｍｓ素子の製造方法
KR101609229B1 (ko) 2011-01-14 2016-04-20 카벤디시 키네틱스, 인크. 희생층의 에칭 속도를 증가시키는 방법 및 이 방법으로 제조된 디바이스
CN102616727B (zh) * 2011-01-31 2015-04-29 中芯国际集成电路制造(上海)有限公司 Mems器件及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001056920A2 (en) * 2000-02-01 2001-08-09 Motorola, Inc. Micro-electromechanical system device
US20080297992A1 (en) 2007-05-31 2008-12-04 Susumu Obata Hollow sealing structure and manufacturing method for hollow sealing structure
WO2010140792A2 (en) 2009-06-02 2010-12-09 Korea Advanced Institute Of Science And Technology Method for manufacturing 3-dimensional structures using thin film with columnar nano pores and manufacture thereof

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