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KR101579839B1 - 높은 슬루 레이트를 가지는 출력버퍼, 출력버퍼 제어방법 및 이를 구비하는 디스플레이 구동장치 - Google Patents

높은 슬루 레이트를 가지는 출력버퍼, 출력버퍼 제어방법 및 이를 구비하는 디스플레이 구동장치 Download PDF

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KR101579839B1
KR101579839B1 KR1020090130026A KR20090130026A KR101579839B1 KR 101579839 B1 KR101579839 B1 KR 101579839B1 KR 1020090130026 A KR1020090130026 A KR 1020090130026A KR 20090130026 A KR20090130026 A KR 20090130026A KR 101579839 B1 KR101579839 B1 KR 101579839B1
Authority
KR
South Korea
Prior art keywords
output
control signal
transistor
output buffer
circuit
Prior art date
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KR1020090130026A
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English (en)
Other versions
KR20110072914A (ko
Inventor
안창호
권재욱
서기원
이성호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to TW099131064A priority patent/TWI549429B/zh
Priority to US12/941,459 priority patent/US8466909B2/en
Publication of KR20110072914A publication Critical patent/KR20110072914A/ko
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Abstract

높은 슬루 레이트를 가지는 출력버퍼, 출력버퍼 제어방법 및 이를 구비하는 디스플레이 구동장치가 개시된다. 본 발명에 따른 출력버퍼는 제1전압 레일과 제2전압 레일 사이에서 구동되며, 제1제어신호에 응답하여 제1출력단자로 소스라인 구동 신호를 출력하고, 제2제어신호에 응답하여 제2출력단자로 소스라인 구동 신호를 출력하는 제1출력 버퍼; 제3전압 레일과 제4전압 레일 사이에서 구동되며, 상기 제1제어신호에 응답하여 제3출력단자로 소스라인 구동 신호를 출력하고, 상기 제2제어신호에 응답하여 제4출력단자로 소스라인 구동 신호를 출력하는 제2출력 버퍼; 및 상기 제1제어신호와 상기 제2제어신호에 응답하여, 상기 출력단자들과 상기 출력 버퍼들의 네거티브 입력단자를 연결하는 피드백 회로를 포함하며, 상기 제1출력 버퍼의 상기 제1출력단자와 상기 제2출력 버퍼의 상기 제3출력단자가 서로 연결되며, 상기 제1출력 버퍼의 상기 제2출력단자와 상기 제2출력 버퍼의 상기 제4출력단자가 서로 연결되는 것을 특징으로 한다. 본 발명에 따르면, 소비전류 증가 없이 높은 슬루 레이트(high slew rate)를 구현할 수 있다.

Description

높은 슬루 레이트를 가지는 출력버퍼, 출력버퍼 제어방법 및 이를 구비하는 디스플레이 구동장치{OUTPUT BUFFER HAVING HIGH SLEW RATE, METHOD FOR CONTROLLING TNE OUTPUT BUFFER, AND DISPLAY DRIVE IC USING THE SAME}
본 발명은 높은 슬루 레이트를 가지는 디스플레이 구동장치에 관한 것으로, 보다 상세하게는 높은 슬루 레이트를 가지는 출력버퍼, 출력버퍼 제어방법 및 이를 구비하는 디스플레이 구동장치에 관한 것이다.
일반적으로 디스플레이 장치의 패널(Panel)을 구동하기 위한 집적회로(DDI: Display Driver IC, 디스플레이 구동 집적회로 혹은 디스플레이 구동장치라 함)의 경우 대형화에 따른 부하 커패시턴스(load capacitance)의 증가와 수평 주기(horizontal period)의 감소로 인해 슬루 레이트(slew rate)가 중요한 요소로 대두되고 있다. 또한, 패널(Panel) DDI 실장환경 측면에서 보면, 종래에는 소스(Source) IC(Integrated Circuit)가 하나의 액정만을 구동하였으나, 근래에서 소스(Source) IC가 두 개 더 나아가 세 개의 액정을 구동하고 있으므로 빠른 슬루잉 타임(fast slewing time)의 구현이 필요해지고 있다. 또한, 빠른 슬루잉 타임(fast slewing time)을 구현하면서도, 저 전력(Low power)도 함께 요청되고 있으므로 소 비전류 증가 없이 높은 슬루 레이트(high slew rate), 빠른 슬루잉 타임(fast slewing time) 또는 빠른 세틀링 타임(fast settling time)을 가지도록 디스플레이 구동장치를 설계할 필요가 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 본 발명에 따르면 소비전류 증가 없이 높은 슬루 레이트(high slew rate)을 가질 수 있는 새로운 구조의 높은 슬루 레이트를 가지는 출력버퍼, 출력버퍼 제어방법 및 이를 구비하는 디스플레이 구동장치를 제공하는 데에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위해, 디스플레이 구동장치의 소스 드라이버에 포함되고, 소스 라인을 구동하는 소스 라인 구동 신호를 출력하는 출력 버퍼에 있어서, 제1전압 레일과 제2전압 레일 사이에서 구동되며, 제1제어신호에 응답하여 제1출력단자로 소스라인 구동 신호를 출력하고, 제2제어신호에 응답하여 제2출력단자로 소스라인 구동 신호를 출력하는 제1출력 버퍼; 제3전압 레일과 제4전압 레일 사이에서 구동되며, 상기 제1제어신호에 응답하여 제3출력단자로 소스라인 구동 신호를 출력하고, 상기 제2제어신호에 응답하여 제4출력단자로 소스라인 구동 신호를 출력하는 제2출력 버퍼; 및 상기 제1제어신호와 상기 제2제어신호에 응답하여, 상기 출력단자들과 상기 출력 버퍼들의 네거티브 입력단자를 연결하는 피드백 회로를 포함하며, 상기 제1출력 버퍼의 상기 제1출력단자와 상기 제2출력 버퍼의 상기 제3출력단자가 서로 연결되며, 상기 제1출력 버퍼의 상기 제2출력단자와 상기 제2출력 버퍼의 상기 제4출력단자가 서로 연결되는 출력버퍼가 제공된다.
바람직하기로는, 상기 피드백 회로는, 상기 제1제어신호에 응답하여, 상기 제1출력 버퍼의 상기 제1출력단자와 상기 제1출력 버퍼의 네거티브 입력단자를 연결하는 제1피드팩 회로; 상기 제1제어신호에 응답하여, 상기 제2출력 버퍼의 상기 제3출력단자와 상기 제2출력 버퍼의 네거티브 입력단자를 연결하는 제3피드팩 회로; 상기 제2제어신호에 응답하여, 상기 제1출력 버퍼의 상기 제2출력단자와 상기 제1출력 버퍼의 네거티브 입력단자를 연결하는 제2피드팩 회로; 및 상기 제2제어신호에 응답하여, 상기 제2출력 버퍼의 상기 제4출력단자와 상기 제2출력 버퍼의 네거티브 입력단자를 연결하는 제4피드팩 회로를 포함하는 것으로 특징으로 하는 출력버퍼가 제공된다.
바람직하기로는, 상기 제2전압 레일의 전압은 상기 제1전압 레일과 상기 제4전압 레일 사이의 전위차의 반이거나 반보다 큰 값인 것을 특징으로 하는 출력버퍼가 제공된다.
바람직하기로는, 상기 제3전압 레일의 전압은 상기 제1전압 레일과 상기 제4전압 레일 사이의 전위차의 반이거나 반보다 작은 값인 것을 특징으로 하는 출력버퍼가 제공된다.
바람직하기로는, 상기 제1출력 버퍼는, 제1차동 입력 신호들 사이의 전압 차이에 응답하여 제1차동 전류들과 제2차동 전류들을 발생하는 입력 회로; 제1전압 레일과 제1출력단자 사이에 접속된 제1트랜지스터와 상기 제1출력 단자와 제2전압 레일 사이에 접속된 제2트랜지스터를 포함하는 제1출력회로, 및 제1전압 레일과 제2출력 단자 사이에 접속된 제3트랜지스터, 상기 제2출력 단자와 제2전압 레일 사이에 접속된 제4트랜지스터를 포함하는 제2출력회로를 포함하는 출력 회로; 상기 제1 차동 전류들에 응답하여 상기 제1트랜지스터 및/또는 상기 제3트랜지스터에 흐르는 전류를 제어하기 위한 제1제어 전압을 출력하기 위한 제1제어 노드, 및 상기 제2차동 전류들에 응답하여 상기 제2트랜지스터 및/또는 제4트랜지스터에 흐르는 전류를 제어하기 위한 제2제어 전압을 출력하기 위한 제2제어 노드를 포함하는 전류 합 회로(current summing circuit); 및 제1제어신호에 응답하여, 상기 제1트랜지스터의 게이트를 상기 제1제어 노드와 상기 제1전압 레일 중에서 어느 하나에 접속하고 상기 제2트랜지스터의 게이트를 상기 제2제어 노드와 상기 제2전압 레일 중에서 어느 하나에 접속하는 제1스위치 회로, 및 제2제어신호에 응답하여, 상기 제3트랜지스터의 게이트를 상기 제1제어 노드와 상기 제1전압 레일 중에서 어느 하나에 접속하고 상기 제4트랜지스터의 게이트를 상기 제2제어 노드와 상기 제2전압 레일 중에서 어느 하나에 접속하는 제2스위치 회로를 포함하는 스위치 회로를 포함하는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 전류 합 회로는 상기 제1전압 레일과 상기 제1제어 노드 사이에 접속된 제1캐스코드 전류 미러; 및 상기 제2전압 레일과 상기 제2제어 노드 사이에 접속된 제2캐스코드 전류 미러를 포함하는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제1출력 버퍼의 출력 노드와 상기 제1차동 전류들 중에서 어느 하나가 공급되는 상기 제1캐스코드 전류 미러의 제1노드(N12h)와의 사이에 접속된 제1보상 커패시터; 및 상기 제1출력 버퍼의 출력 노드와 상기 제2차동 전류들 중에서 어느 하나가 공급되는 상기 제2캐스코드 전류 미러의 제2노드(N22h)와의 사이에 접속된 제2보상 커패시터를 포함하는 보상 커패시터부를 더 포함하는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제1출력 버퍼의 출력 노드와 상기 제1출력회로의 상기 제1출력단자 사이에 접속되어, 제1제어신호에 응답하여 상기 출력 노드와 상기 제1출력단자를 접속하거나 차단하는 제1쇼트방지 스위치; 및 상기 제1출력 버퍼의 출력 노드와 상기 제2출력회로의 상기 제2출력단자 사이에 접속되어, 제2제어신호에 응답하여 상기 출력 노드와 상기 제2출력단자를 접속하거나 차단하는 제2쇼트방지 스위치를 포함하는 쇼트방지부를 더 포함하는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제1스위치 회로는, 상기 제1제어신호가 하이레벨인 경우, 상기 제1트랜지스터의 상기 게이트와 상기 제1제어 노드를 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2제어 노드를 접속하고, 상기 제1제어신호가 로우레벨인 경우, 상기 제1트랜지스터의 상기 게이트와 상기 제1전압 레일을 접속하고 상기 제2트랜지스터의 상기 게이트와 상기 제2전압 레일을 접속하며, 상기 제2스위치 회로는, 상기 제2제어신호가 하이레벨인 경우, 상기 제3트랜지스터의 상기 게이트와 상기 제1제어 노드를 접속하고 상기 제4트랜지스터의 상기 게이트와 상기 제2제어 노드를 접속하고, 상기 제2제어신호가 로우레벨인 경우, 상기 제3트랜지스터의 상기 게이트와 상기 제1전압 레일을 접속하고 상기 제4트랜지스터의 상기 게이트와 상기 제2전압 레일을 접속하는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제1스위치 회로는, 상기 제1제어신호에 응답하여 상기 제1제어 노드와 상기 제1트랜지스터의 상기 게이트의 접속을 제어하는 제1스위치; 상기 제1제어신호에 응답하여 상기 제2제어 노드와 상기 제2트랜지스터의 상 기 게이트의 접속을 제어하는 제2스위치; 상기 제1제어신호에 응답하여 상기 제1전압 레일과 상기 제1트랜지스터의 상기 게이트의 접속을 제어하는 제3스위치; 및 상기 제1제어신호에 응답하여 상기 제2전압 레일과 상기 제2트랜지스터의 상기 게이트의 접속을 제어하는 제4스위치를 포함하며, 상기 제2스위치 회로는, 상기 제2제어신호에 응답하여 상기 제1제어 노드와 상기 제3트랜지스터의 상기 게이트의 접속을 제어하는 제5스위치; 상기 제2제어신호에 응답하여 상기 제2제어 노드와 상기 제4트랜지스터의 상기 게이트의 접속을 제어하는 제6스위치; 상기 제2제어신호에 응답하여 상기 제1전압 레일과 상기 제3트랜지스터의 상기 게이트의 접속을 제어하는 제7스위치; 및 상기 제2제어신호에 응답하여 상기 제2전압 레일과 상기 제4트랜지스터의 상기 게이트의 접속을 제어하는 제8스위치를 포함하는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제1스위치, 상기 제2스위치, 상기 제5스위치와 상기 제6스위치 각각은 트랜스미션 게이트로 구현되는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제3스위치와 상기 제7스위치는 각각 PMOSFET로 구현되고 상기 제4스위치와 상기 제8스위치는 각각 NMOSFET로 구현되는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제1제어 노드와 상기 제2제어 노드 사이에 접속되고, 상기 제1트랜지스터, 상기 제2트랜지스터, 상기 제3트랜지스터와 상기 제4트랜지스터의 정적 전류를 결정하기 위한 바이어스 회로를 더 포함하는 출력버퍼가 제공된다.
바람직하기로는, 상기 제2출력 버퍼는, 제2차동 입력 신호들 사이의 전압 차이에 응답하여 제3차동 전류들과 제4차동 전류들을 발생하는 입력 회로; 제3전압 레일과 제3출력단자 사이에 접속된 제5트랜지스터와 상기 제3출력 단자와 제4전압 레일 사이에 접속된 제6트랜지스터를 포함하는 제3출력회로, 및 제3전압 레일과 제4출력단자 사이에 접속된 제7트랜지스터, 상기 제4출력단자와 제4전압 레일 사이에 접속된 제8트랜지스터를 포함하는 제4출력회로를 포함하는 출력 회로; 상기 제3차동 전류들에 응답하여 상기 제5트랜지스터 및/또는 상기 제7트랜지스터에 흐르는 전류를 제어하기 위한 제3제어 전압을 출력하기 위한 제3제어 노드, 및 상기 제4차동 전류들에 응답하여 상기 제6트랜지스터 및/또는 제8트랜지스터에 흐르는 전류를 제어하기 위한 제4제어 전압을 출력하기 위한 제4제어 노드를 포함하는 전류 합 회로(current summing circuit); 및 제1제어신호에 응답하여, 상기 제5트랜지스터의 게이트를 상기 제3제어 노드와 상기 제3전압 레일 중에서 어느 하나에 접속하고 상기 제6트랜지스터의 게이트를 상기 제4제어 노드와 상기 제4전압 레일 중에서 어느 하나에 접속하는 제3스위치 회로, 및 제2제어신호에 응답하여, 상기 제7트랜지스터의 게이트를 상기 제3제어 노드와 상기 제3전압 레일 중에서 어느 하나에 접속하고 상기 제8트랜지스터의 게이트를 상기 제4제어 노드와 상기 제4전압 레일 중에서 어느 하나에 접속하는 제4스위치 회로를 포함하는 스위치 회로를 포함하는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 전류 합 회로는 상기 제3전압 레일과 상기 제3제어 노드 사이에 접속된 제3캐스코드 전류 미러; 및 상기 제4전압 레일과 상기 제4 제어 노드 사이에 접속된 제4캐스코드 전류 미러를 포함하는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제2출력 버퍼의 출력 노드와 상기 제3차동 전류들 중에서 어느 하나가 공급되는 상기 제3캐스코드 전류 미러의 제1노드(N12l)와의 사이에 접속된 제3보상 커패시터; 및 상기 제2출력 버퍼의 출력 노드와 상기 제4차동 전류들 중에서 어느 하나가 공급되는 상기 제4캐스코드 전류 미러의 제2노드(N22l)와의 사이에 접속된 제4보상 커패시터를 포함하는 보상 커패시터부를 더 포함하는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제2출력 버퍼의 출력 노드와 상기 제3출력회로의 상기 제3출력단자 사이에 접속되어, 제1제어신호에 응답하여 상기 출력 노드와 상기 제3출력단자를 접속하거나 차단하는 제3쇼트방지 스위치; 및 상기 제2출력 버퍼의 출력 노드와 상기 제4출력회로의 상기 제4출력단자 사이에 접속되어, 제2제어신호에 응답하여 상기 출력 노드와 상기 제4출력단자를 접속하거나 차단하는 제4쇼트방지 스위치를 포함하는 쇼트방지부를 더 포함하는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제3스위치 회로는, 상기 제1제어신호가 로우레벨인 경우, 상기 제5트랜지스터의 상기 게이트와 상기 제3제어 노드를 접속하고 상기 제6트랜지스터의 상기 게이트와 상기 제4제어 노드를 접속하고, 상기 제1제어신호가 하이레벨인 경우, 상기 제5트랜지스터의 상기 게이트와 상기 제3전압 레일을 접속하고 상기 제6트랜지스터의 상기 게이트와 상기 제4전압 레일을 접속하며, 상기 제4스위치 회로는, 상기 제2제어신호가 로우레벨인 경우, 상기 제7트랜지스터의 상기 게이트와 상기 제3제어 노드를 접속하고 상기 제8트랜지스터의 상기 게이트와 상기 제4제어 노드를 접속하고, 상기 제2제어신호가 하이레벨인 경우, 상기 제7트랜지스터의 상기 게이트와 상기 제3전압 레일을 접속하고 상기 제8트랜지스터의 상기 게이트와 상기 제4전압 레일을 접속하는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제3스위치 회로는, 상기 제1제어신호에 응답하여 상기 제3제어 노드와 상기 제5트랜지스터의 상기 게이트의 접속을 제어하는 제11스위치; 상기 제1제어신호에 응답하여 상기 제4제어 노드와 상기 제6트랜지스터의 상기 게이트의 접속을 제어하는 제12스위치; 상기 제1제어신호에 응답하여 상기 제3전압 레일과 상기 제5트랜지스터의 상기 게이트의 접속을 제어하는 제13스위치; 및 상기 제1제어신호에 응답하여 상기 제4전압 레일과 상기 제6트랜지스터의 상기 게이트의 접속을 제어하는 제14스위치를 포함하며, 상기 제4스위치 회로는, 상기 제2제어신호에 응답하여 상기 제3제어 노드와 상기 제7트랜지스터의 상기 게이트의 접속을 제어하는 제15스위치; 상기 제2제어신호에 응답하여 상기 제4제어 노드와 상기 제8트랜지스터의 상기 게이트의 접속을 제어하는 제16스위치; 상기 제2제어신호에 응답하여 상기 제3전압 레일과 상기 제7트랜지스터의 상기 게이트의 접속을 제어하는 제17스위치; 및 상기 제2제어신호에 응답하여 상기 제4전압 레일과 상기 제8트랜지스터의 상기 게이트의 접속을 제어하는 제18스위치를 포함하는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제11스위치, 상기 제12스위치, 상기 제15스위치와 상기 제16스위치 각각은 트랜스미션 게이트로 구현되는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제13스위치와 상기 제17스위치는 각각 PMOSFET로 구현되고 상기 제14스위치와 상기 제18스위치는 각각 NMOSFET로 구현되는 출력버퍼가 제공된다.
또한 바람직하기로는, 상기 제3제어 노드와 상기 제4제어 노드 사이에 접속되고, 상기 제5트랜지스터, 상기 제6트랜지스터, 상기 제7트랜지스터와 상기 제8트랜지스터의 정적 전류를 결정하기 위한 바이어스 회로를 더 포함하는 출력버퍼가 제공된다.
상기한 바와 같은 목적을 달성 하기 위해, 디스플레이 구동장치의 소스 드라이버에 포함되고, 소스 라인을 구동하는 소스 라인 구동 신호를 출력하는 출력 버퍼를 제어하는 방법에 있어서, 제1전압 레일과 제2전압 레일 사이에서 구동되며, 제1제어신호에 응답하여 제1출력단자로 소스라인 구동 신호를 출력하고, 제2제어신호에 응답하여 제2출력단자로 소스라인 구동 신호를 출력하는 제1 출력단계; 제3전압 레일과 제4전압 레일 사이에서 구동되며, 제1제어신호에 응답하여 제3출력단자로 소스라인 구동 신호를 출력하고, 제2제어신호에 응답하여 제4출력단자로 소스라인 구동 신호를 출력하는 제2 출력단계; 및 상기 제1제어신호와 상기 제2제어신호에 응답하여, 상기 출력단자들과 네거티브 입력단자를 연결하는 단계를 포함하며, 상기 제1출력단자와 상기 제3출력단자가 서로 연결되며, 상기 제2출력단자와 상기 제4출력단자가 서로 연결되는 것을 특징으로 하는 출력버퍼 제어방법이 제공된다.
상기한 바와 같은 목적을 달성 하기 위해, 다수의 단위 이득 출력 버퍼들; 및 각각이 전하 공유 제어신호에 응답하여 상기 다수의 단위 이득 출력 버퍼들에 각각 연결된 소스 라인들의 접속을 제어하는 다수의 전하 공유 스위치들을 포함하 며, 상기 다수의 단위 이득 출력 버퍼들 각각은, 제1전압 레일과 제2전압 레일 사이에서 구동되며, 제1제어신호에 응답하여 제1출력단자로 소스라인 구동 신호를 출력하고, 제2제어신호에 응답하여 제2출력단자로 소스라인 구동 신호를 출력하는 제1출력 버퍼; 제3전압 레일과 제4전압 레일 사이에서 구동되며, 제1제어신호에 응답하여 제3출력단자로 소스라인 구동 신호를 출력하고, 제2제어신호에 응답하여 제4출력단자로 소스라인 구동 신호를 출력하는 제2출력 버퍼; 및 상기 제1제어신호와 상기 제2제어신호에 응답하여, 상기 출력단자들과 상기 출력 버퍼들의 네거티브 입력단자를 연결하는 피드백 회로를 포함하며, 상기 제1출력 버퍼의 상기 제1출력단자와 상기 제2출력 버퍼의 상기 제3출력단자가 서로 연결되며, 상기 제1출력 버퍼의 상기 제2출력단자와 상기 제2출력 버퍼의 상기 제4출력단자가 서로 연결되는 것을 특징으로 하는 디스플레이 구동 장치가 제공된다.
바람직하기로는, 전하 공유 모드인 경우, 상기 다수의 단위 이득 출력 버퍼들에 각각 연결된 상기 소스 라인들은 접속되어, 소스 라인들이 소정의 프리차지 전압으로 프리차지되며, 증폭 모드인 경우, 상기 다수의 단위 이득 출력 버퍼들에 각각 연결된 상기 소스 라인들은 접속되지 않고, 상기 다수의 단위 이득 출력 버퍼들은 상기 제1제어신호와 상기 제2제어신호에 응답하여 소스라인 구동 신호를 출력하는 디스플레이 구동 장치가 제공된다.
또한 바람직하기로는, 상기 제1제어신호와 상기 제2제어신호는 소스 라인이 소정의 프리차지 전압으로 프리차지되도록 제어하는 공유 스위치 제어 신호를 지연한 신호인 것을 특징으로 하는 디스플레이 구동 장치가 제공된다.
또한 바람직하기로는, 상기 제1제어신호와 상기 제2제어신호는 상기 공유 스위치 제어 신호를 D 플립-플롭을 통해 상기 소스 라인이 상기 프리차지 전압으로 프리차지되는 시간인 전하 공유 시간만큼 지연한 신호인 것을 특징으로 하는 디스플레이 구동 장치가 제공된다.
상기한 바와 같은 본 발명은, 소비전류 증가 없이 높은 슬루 레이트(high slew rate)을 가질 수 있도록 하는 효과가 있다. 특히, 칩 사이즈(chip size)를 감소시키면서, 소비전류 증가 없이 높은 슬루 레이트을 구현할 수 있는 효과가 있다.
또한, 출력 트랜스미션 게이트(output transmission gate)에서 발생되는 발열이 없어지므로 칩의 발열이 감소하는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 액정 표시 장치를 나타내는 도면이다.
액정 표시 장치(Liquid Crystal Display device; LCD)는 소형화, 박형화 및 저전력 소모의 장점들을 가지며, 노트북 컴퓨터 및 LCD TV 등에 이용되고 있다. 특 히, 스위치 소자로서 박막 트랜지스터(Thin Film Transistor)를 이용하는 액티브 매트릭스 타입(active matrix type)의 액정 표시 장치는 동영상(moving image)을 표시(display)하기에 적합하다.
도 1을 참조하면, 액정 표시 장치(1)는 액정 패널(liquid crystal panel)(2), 다수의 소스 라인(source line)(SL)들을 각각 가지는 소스 드라이버(source driver)(SD)들, 및 다수의 게이트 라인(gate line)(GL)들을 각각 가지는 게이트 드라이버(gate driver)(GD)들을 포함한다. 소스 라인은 데이터 라인(data line) 또는 채널(channel)이라고도 한다.
각각의 소스 드라이버(SD)들은 액정 패널(2) 상에 배치되는 소스 라인(SL)들을 구동한다. 각각의 게이트 드라이버(GD)들은 액정 패널(110) 상에 배치되는 게이트 라인(GL)들을 구동한다.
액정 패널(2)은 다수의 픽셀(pixel)(3)들을 포함한다. 각각의 픽셀(3)들은 스위치 트랜지스터(switch transistor)(TR), 액정으로부터의 전류 누설을 감소시키기 위한 저장 커패시터(storage capacitor)(CST), 및 액정 커패시터(liquid crystal capacitor)(CLC)를 포함한다. 스위치 트랜지스터(TR)는 게이트 라인(GL)을 구동하는 신호에 응답하여 턴-온/턴-오프(turn-on/turn-off)되고, 스위치 트랜지스터(TR)의 일 단자는 소스 라인(SL)에 연결된다. 저장 커패시터(CST)는 스위치 트랜지스터(TR)의 타 단자와 접지 전압(VSS)사이에 연결되고, 액정 커패시터(CLC)는 스위치 트랜지스터(TR)의 타 단자와 공통 전압(common voltage)(VCOM) 사이에 연결된다. 예를 들어, 공통 전압(VCOM)은 전원 전압(VDD)/2 일 수 있다.
액정 패널(2)상에 배치되는 픽셀(3)들에 연결된 각각의 소스 라인(SL)들의 부하(load)는 기생 저항들(parasitic resistors) 및 기생 커패시터들(parasitic capacitors)로 모델링(modelling)될 수 있다.
도 2는 도 1에 사용되는 소스 드라이버를 개략적으로 나타내는 도면이다.
도 2를 참조하면, 소스 드라이버(50)는 출력 버퍼(output buffer)(10), 출력 스위치(output switch)(11), 출력 보호 저항(output protection resistor)(12) 및 소스 라인에 연결된 부하(load)(13)를 포함한다.
출력 버퍼(10)는 아날로그 영상 신호를 증폭하여 대응되는 출력 스위치(11)로 전달한다. 출력 스위치(11)는 출력 스위치 제어 신호(OSW, OSWB)의 활성화에 응답하여 증폭된 아날로그 영상 신호를 소스 라인 구동 신호로서 출력한다. 상기 소스 라인 구동 신호는 소스 라인에 연결된 부하(load)(13)에 공급된다. 상기 부하(13)는, 도 2에 도시된 바와 같이, 사다리형(ladder type)으로 연결된 기생 저항들(RL1 ~ RL5)과 기생 커패시터들(CL1 ~ CL5)로 모델링될 수 있다.
한편, 이러한 출력 버퍼(10)의 출력 전압(Vout)은 아래의 [수학식 1]과 같이 주어진다.
Figure 112009079832596-pat00001
상기 [수학식 1]에서, Vin은 출력 버퍼(10)의 포지티브(positive) 단자로 입력되는 전압이며, R은 출력 버퍼(10), 출력 스위치 (11), 출력 보호 저항 (12) 및 소스 라인에 연결된 부하(13) 들이 가지는 저항들을 모두 합한 합성 저항이고, C는 소스 라인에 연결된 부하(13)가 가지는 커패시터들의 합성 커패시턴스이다.
한편, 슬루 레이트(slew rate)(SR)는 다음 같은 [수학식 2]로 표현된다.
Figure 112009079832596-pat00002
상기 [수학식 2]에서 시상수(τ)가 작을수록 슬루 레이트(SR)를 높일 수 있다.
본 발명에서는 상기 시상수(τ)를 줄여 높은 슬루 레이트(SR)를 구현하기 위해서, 출력 스위치(11)가 가지는 저항성분을 제거하고자 한다.
도 3은 일반적인 스플릿 레일-투-레일 출력버퍼를 가지는 소스 드라이버를 개략적으로 나타내는 도면이다.
도 3을 참조하면, 소스 드라이버(51)는 스플릿 레일-투-레일 출력버퍼(split rail-to-rail output buffer)(10_1, 10_2)를 포함한다. 스플릿 레일-투-레일 출력버퍼는 제1출력 버퍼(10_1)과 제2출력 버퍼(10_2)를 포함한다. 제1출력 버퍼(10_1)는 제1전압 레일(VDD2)와 제2전압 레일(VDD2ML) 사이에서 구동되고, 제2출력 버퍼(10_2)는 제3전압 레일(VDD2MH)와 제4전압 레일(VSS2) 사이에서 구동된다.
제1출력 버퍼(10_1)는 제1입력 아날로그 영상 신호(INP1)를 증폭하여 소스 라인 구동 신호로 출력하고, 소스 라인 구동 신호를 출력 트랜스미션 게이 트(output transmission gate)(20)로 전달하고, 제2출력 버퍼(10_2)는 제2입력 아날로그 영상 신호(INP2)를 증폭하여 소스 라인 구동 신호로 출력하고, 소스 라인 구동 신호를 출력 트랜스미션 게이트(output transmission gate)(20)로 전달한다.
한편, 출력 트랜스미션 게이트(20)는 도 2의 출력 스위치(11)에 대응되는 것으로, 복수개의 트랜스미션 스위치(TG1, TG2, TG3, TG4)를 가진다.
출력 트랜스미션 게이트(20)에 포함된 복수개의 트랜스미션 스위치(TG1, TG2, TG3, TG4)들은 복수개의 트랜스미션 제어신호(TSW1, TSW2, TSW3, TSW4) 및 이들의 상보 트랜스미션 제어신호(TSW1B, TSW2B, TSW3B, TSW4B)에 응답하여, 제1출력 버퍼(10_1)와 제2출력 버퍼(10_2)에서 증폭된 아날로그 영상 신호인 소스 라인 구동 신호를 소스 라인(Y1, Y2)으로 전송한다. 소스 라인에 연결된 부하(load)(30_1, 30_2)에 대한 구성 및 출력 보호 저항(RP1, RP2)에 대한 설명은 도 2에서 설명된 것과 동일하므로 이에 대한 구체적 설명은 생략하기로 한다.
예컨대, 제1출력 버퍼(10_1)에서 출력된 소스 라인 구동 신호를 전압레벨이 하이레벨(high level)이고, 제2출력 버퍼(10_2)에서 출력된 소스 라인 구동 신호 의 전압레벨이 로우레벨(low level)일 수 있다. 이에 출력 트랜스미션 게이트(20)는 소스 라인(Y1, Y2)에 모두 하이레벨을 가지는 소스 라인 구동 신호를 전송할 수도 있고, 모두 로우레벨을 가지는 소스 라인 구동 신호를 전송할 수도 있다. 또한, 소스 라인(Y1)에는 하이레벨을 가지는 소스 라인 구동 신호를 전송하고, 소스 라인(Y2)에는 로우레벨을 가지는 소스 라인 구동 신호를 전송할 수 있으며, 반대로 소스 라인(Y1)에는 로우레벨을 가지는 소스 라인 구동 신호를 전송하고, 소스 라 인(Y2)에는 하이레벨을 가지는 소스 라인 구동 신호를 전송할 수도 있다.
한편, 상기 출력 트랜스미션 게이트(20)는 복수개의 트랜스미션 스위치(TG1, TG2, TG3, TG4)를 가지는바, 복수개의 트랜스미션 스위치(TG1, TG2, TG3, TG4)가 가지는 저항성분으로 인해 슬루 레이트(SR)가 낮아져, 슬루잉 타임(slewing time)이 길어지는 문제점이 있다. 또한, 소스 드라이버(51)에 상기 출력 트랜스미션 게이트(20)가 포함되므로, 상기 소스 드라이버(51)를 가지는 디스플레이 구동장치의 레이아웃(layout) 면적이 증가한다는 문제점이 있다.
도 4는 본 발명의 실시예에 따른 스플릿 레일-투-레일 출력버퍼를 가지는 소스 드라이버를 개략적으로 나타내는 도면이다.
도 4의 소소 드라이버(52)에는 도 3의 소스 드라이버(51)과 달리 출력 트랜스미션 게이트가 존재하지 않는다는 것을 확인할 수 있다. 본 발명에서는 소스 드라이버(52)의 출력 트랜스미션 게이트를 제거하는 대신에, 출력 트랜스미션 게이트를 스플릿 레일-투-레일 출력버퍼(100)에 포함시켜, 높은 슬루 레이트(SR)를 구현하여 슬루잉 타임(slewing time)을 줄이고, 소스 드라이버(52)를 가지는 디스플레이 구동장치의 레이아웃(layout) 면적을 줄이고자 한다.
본 발명의 실시예에 따른 스플릿 레일-투-레일 출력버퍼(100)는 제1출력 버퍼(100h), 제2출력 버퍼(100l) 및 피드백 회로(feedback circuit)들(160_1, 160_2, 160_3, 160_4)을 포함한다.
상기 제1출력 버퍼(100h)는 제1전압 레일(VDD2)과 제2전압 레일(VDD2ML) 사이에서 구동되며, 제1제어신호(SW1)에 응답하여 제1출력단자(Vouth_1)로 소스라인 구동 신호를 출력하고, 제2제어신호(SW2)에 응답하여 제2출력단자(Voutl_1)로 소스라인 구동 신호를 출력한다.
상기 제2출력 버퍼(100l)는 제3전압 레일(VDD2MH)과 제4전압 레일(VSS2) 사이에서 구동되며, 상기 제1제어신호(SW1)에 응답하여 제3출력단자(Vouth_2)로 소스라인 구동 신호를 출력하고, 상기 제2제어신호(SW2)에 응답하여 제4출력단자(Voutl_2)로 소스라인 구동 신호를 출력한다.
상기 피드백 회로(160_1, 160_2, 160_3, 160_4)들은 상기 제1제어신호(SW1)와 상기 제2제어신호(SW2)에 응답하여, 상기 출력단자들(Vouth_1, Voutl_1, Vouth_2, Voutl_2)과 상기 출력 버퍼들(100h, 100l)의 네거티브 입력단자를 연결한다.
상기 제1출력 버퍼(100h)의 상기 제1출력단자(Vouth_1)와 상기 제2출력 버퍼(100l)의 상기 제3출력단자(Vouth_2)가 서로 연결되며, 상기 제1출력 버퍼(100h)의 상기 제2출력단자(Voutl_1)와 상기 제2출력 버퍼(100l)의 상기 제4출력단자(Voutl_2)가 서로 연결된다.
본 발명에 따른 스플릿 레일-투-레일 출력버퍼(100)는 제1출력 버퍼(100h)와 제2출력 버퍼(100l) 각각이 두개의 출력 단자를 가지기 때문에, 총 4개의 피드백 회로가 필요하다. 결국, 상기 피드백 회로는 제1피드팩 회로(160_1), 제2피드팩 회로(160_2), 제3피드팩 회로(160_3) 및 제4피드팩 회로(160_4)를 포함한다.
상기 제1제어신호(SW1) 및 제2제어신호(SW2)에 응답하여, 상기 제1출력 버퍼(100h) 및 상기 제2출력 버퍼(100l)의 출력단자로 소스 라인 구동 신호가 출력되 고, 상기 출력단자와 제1출력 버퍼(100h), 제2출력 버퍼(100l)가 피드백되는 원리를 구체적으로 살펴본다.
상기 제1제어신호(SW1)에 응답하여(예컨대, 제1제어신호(SW1)가 하이레벨인 경우), 상기 제1출력 버퍼(100h)의 상기 제1출력단자(Vouth_1)로 소스라인 구동 신호가 출력되며, 제1피드팩 회로(160_1)는 상기 제1출력 버퍼(100h)의 상기 제1출력단자(Vouth_1)와 상기 제1출력 버퍼(100h)의 네거티브 입력단자를 연결하여, 제1출력 버퍼(100h)의 네거티브 피드백 회로를 구성한다.
상기 제1제어신호(SW1)에 응답하여(예컨대, 제1제어신호(SW1)가 로우레벨인 경우), 상기 제2출력 버퍼(100l)의 상기 제3출력단자(Vouth_2)로 소스라인 구동 신호가 출력되며, 제3피드팩 회로(160_3)는 상기 제2출력 버퍼(100l)의 상기 제3출력단자(Vouth_2)와 상기 제2출력 버퍼(100l)의 네거티브 입력단자를 연결하는 제2출력 버퍼(100l)의 네거티브 피드백 회로를 구성한다.
상기 제2제어신호(SW2)에 응답하여(예컨대, 상기 제2제어신호(SW2)가 하이레벨인 경우), 상기 제1출력 버퍼(100h)의 상기 제2출력단자(Voutl_1)로 소스라인 구동 신호가 출력되며, 제2피드팩 회로(160_2)는 상기 제1출력 버퍼(100h)의 상기 제2출력단자(Voutl_1)와 상기 제1출력 버퍼(100h)의 네거티브 입력단자를 연결하는 제1출력 버퍼(100h)의 네거티브 피드백 회로를 구성한다.
상기 제2제어신호(SW2)에 응답하여(예컨대, 상기 제2제어신호(SW2)가 로우레벨인 경우), 상기 제2출력 버퍼(100l)의 상기 제4출력단자(Voutl_2)로 소스라인 구동 신호가 출력되며, 제4피드백 회로(160_4)는 상기 제2출력 버퍼(100l)의 상기 제 4출력단자(Voutl_2)와 상기 제2출력 버퍼(100l)의 네거티브 입력단자를 연결하는 제2출력 버퍼(100l)의 네거티브 피드백 회로를 구성한다.
상기 제1피드백 회로(160_1)는 제1제어신호(SW1)가 하이레벨이면 제2제어신호(SW2)의 신호레벨에 관계없이 온(on)되는 스위칭 소자일 수 있으며, 상기 제2피드백 회로(160_2)는 제2제어신호(SW2)가 하이레벨이면 제1제어신호(SW1)의 신호레벨에 관계없이 온(on)되는 스위칭 소자일 수 있다.
또한, 상기 제3피드백 회로(160_3)는 제1제어신호(SW1)가 로우레벨이면 제2제어신호(SW2)의 신호레벨에 관계없이 온(on)되는 스위칭 소자일 수 있으며, 상기 제4피드백 회로(160_4)는 제2제어신호(SW2)가 로우레벨이면 제1제어신호(SW1)의 신호레벨에 관계없이 온(on)되는 스위칭 소자일 수 있다.
본 발명의 스플릿 레일 투 레일 출력버퍼(100)에 관한 것으로, 상기 제2전압 레일(VDD2ML)의 전압은 상기 제1전압 레일(VDD2)과 상기 제4전압 레일(VSS2) 사이의 전위차의 반이거나 반보다 큰 값일 수 있다. 또한, 상기 제3전압 레일(VDD2MH)의 전압은 상기 제1전압 레일(VDD2)과 상기 제4전압 레일(VSS2) 사이의 전위차의 반이거나 반보다 작은 값일 수 있다.
예컨대, 제1전압 레일(VDD2)의 전압이 10V이고 제4전압 레일(VSS2)의 전압이 0V인 경우, 제2전압 레일(VDD2ML)의 전압은 5V이거나 5V보다 조금 큰 값을 가질 수 있고, 제3전압 레일(VDD2MH)의 전압은 5V이거나 5V보다 조금 작은 값을 가질 수 있다.
도 5는 도 4에 사용되는 스플릿 레일-투-레일 출력버퍼의 제1출력버퍼를 나 타내는 회로도이다.
도 5를 참조하면, 제1출력 버퍼(100h)는 입력 회로(110h), 전류 합 회로(120h), 바이어스 회로(125h), 스위치 회로(130h_1, 130h_2), 출력 회로(140h_1, 140h_2), 보상 커패시터부(150h) 및 쇼트방지부(170h)를 포함한다.
입력 스테이지(input stage)라고도 불리는 입력 회로(110h)는 제1차동 증폭기와 제2차동 증폭기를 포함한다.
상기 제1차동 증폭기는 제3NMOSFET(N-channel metal oxide semiconductor field effect transistor; N3h)를 통하여 제2전압 레일(VDD2ML)에 접속된 NMOSFET 쌍(N1h과 N2h)을 포함한다. NMOSFET 쌍(N1h과 N2h)은 공통 소스 구조(common source configuration)를 갖는다. 전류 원(current source)의 기능을 수행하는 제3NMOSFET(N3h)는 제1바이어스 제어 전압(VB1h)에 응답하여 상기 제1차동 증폭기로 공급되는 바이어스 전류의 양을 제어한다. NMOSFET 쌍(N1h과 N2h) 각각의 드레인은 제1전류 미러(121h)의 각 노드(N11h과 N12h)에 접속된다.
제2차동 증폭기는 제3PMOSFET(P-channel metal oxide semiconductor field effect transistor; P3h)를 통하여 제1전압 레일(VDD2)에 접속된 PMOSFET 쌍(P1h 과 P2h)을 포함한다. PMOSFET 쌍(P1h과 P2h)은 공통 소스 구조를 갖는다. 전류 원의 기능을 수행하는 제3PMOSFET(P3h)는 제2바이어스 제어 전압(VB2h)에 응답하여 상기 제2 차동 증폭기로 공급되는 바이어스 전류의 양을 제어한다. PMOSFET 쌍(P1h과 P2h) 각각의 드레인은 제2전류 미러(123h)의 각 노드(N21h과 N22h)에 접속된다.
상기 제1전압 레일(VDD2)은 제1전압을 공급하고, 상기 제2전압 레일(VDD2ML) 은 제1전압 보다 낮은 제2전압을 공급한다.
상기 제1차동 증폭기는 제1차동 입력 신호들(INP1와 INN1)의 전압 차이에 응답하여 제1차동 전류들을 발생한다. 상기 제2차동 증폭기는 제1차동 입력 신호들(INP1와 INN1)의 전압 차이에 응답하여 제2차동 전류들을 발생한다.
입력 회로(110h)는 폴디드 캐스코드(folded cascode) 연산 트랜스컨덕턴스 증폭기(Operational Transconductance Amplifier; OTA)이다. 상기 폴디드 캐스코드 OTA는 제1차동 입력 신호들(INP1와 INN1)의 전압 차이를 출력 노드(NOh)의 출력 전압 (Vouth_1, Voutl_1)을 결정하기 위한 차동 전류들로 변환한다.
전류 합 회로(120h)는 제1전류 미러(121h)와 제2전류 미러(123h)을 포함한다. 제1전류 미러(121h)와 제2전류 미러(123l) 각각은 캐스코드 전류 미러로 구현될 수도 있다.
제1캐스코드 전류 미러(121h)는 제1전압 레일(VDD2)과 바이어스 회로(125h) 사이에 접속된다. 제1캐스코드 전류 미러(121h)는 다수의 PMOSFET들(P4h, P5h, P6h, 및 P7h)을 포함한다. 다수의 PMOSFET들(P4h와 P6h)은 공통 게이트 증폭기를 구성한다. 제1캐스코드 전류 미러(121h)는 제1차동 전류들 또는 제3바이어스 제어 전압(VB3h) 중에서 적어도 하나에 응답하여 제1출력회로(140h_1)의 제1트랜지스터(P10h) 및 제2출력회로(140h_2)의 제3트랜지스터(P11h)에 흐르는 전류를 제어하기 위한 제1제어 전압을 제1제어 노드(PUh)로 출력한다. 제1트랜지스터(P10h) 및 제3트랜지스터(P11h)는 PMOSFET로 구현될 수 있다.
제2캐스코드 전류 미러(123h)는 바이어스 회로(125h)와 제2전압 레 일(VDD2ML) 사이에 접속된다. 제2캐스코드 전류 미러(123h)는 다수의 NMOSFET들(N4h, N5h, N6h, 및 N7h)을 포함한다. 다수의 NMOSFET들(N4h와 N6h)은 공통 게이트 증폭기를 구성한다. 제2캐스코드 전류 미러(123h)는 제2차동 전류들 또는 제4바이어스 제어 전압(VB4h) 중에서 적어도 하나에 응답하여 제1출력회로(140h_1)의 제2트랜지스터(N10h) 및 제2출력회로(140h_2)의 제4트랜지스터(N11h)에 흐르는 전류를 제어하기 위한 제2제어 전압을 제2제어 노드(PDh)로 출력한다. 제2트랜지스터(N10h) 및 제4트랜지스터(N11h)는 NMOSFET로 구현될 수 있다.
바이어스 회로(125h)는 플로팅 전류 원(floating current source)이라고도 불리는 제1바이어스 회로(126h)와 플로팅 클래스 AB 컨트롤(floating class AB control)이라고도 불리는 제2바이어스 회로(128h)를 포함한다.
제1캐스코드 전류 미러(121h)와 제2캐스코드 전류 미러(123h) 사이에 접속되는 제1바이어스 회로(126h)는 제5바이어스 제어 전압(VB5h)과 제6바이어스 제어 전압 (VB6h)에 응답하여 제어된다.
제1제어 노드(PUh)와 제2제어 노드(PDh) 사이에 접속되는 제2바이어스 회로(128h)는 제7바이어스 제어 전압(VB7h)과 제8바이어스 제어 전압(VB8h)에 응답하여 제1출력회로(140h_1)와 제2출력회로(140h_2)에 흐르는 전류, 예컨대 정적 전류(static current 또는 quiescent current)의 양을 제어한다.
입력 회로(110h)와 전류 합 회로(120h)는 제1출력회로(140h_1)와 제2출력회로(140h_2)에 흐르는 전류의 레벨을 제어한다. 즉, 입력 회로(110h)는 제1차동 입력 신호들(INP1와 INN1)의 전압 차이에 응답하여 제1차동 전류들과 제2차동 전류들 을 발생한다. 상기 제1차동 전류들과 상기 제2차동 전류들은 전류 합 회로(120h)로 전송된다. 전류 합 회로(120h)는 제1캐스코드 전류 미러(121h)와 제2캐스코드 전류 미러(123h)를 사용하여 제1제어 노드(PUh)의 전압 레벨과 제2제어 노드(PDh)의 전압 레벨을 제어한다.
또한, 전류 합 회로(120h)와 바이어스 회로(125h)는 제1출력버퍼(100h)의 제어 유닛을 구성한다. 상기 제어 유닛은 입력 회로(110h)에 의하여 발생한 차동 전류들, 예컨대 제1차동 전류들과 제2차동 전류들에 응답하여 제1출력회로(140h_1)와 제2출력회로(140h_2)를 통하여 흐르는 전류의 양을 제어한다.
스위치 회로는 제1스위치 회로(130h_1)와 제2스위치 회로(130h_2)를 포함한다.
제1스위치 회로(130h_1)는, 제1제어신호(SW1) 또는 상기 제1제어신호(SW1)와 상보적인 상보 제1제어신호(SW1B) 중에서 적어도 하나에 응답하여, 제1출력 회로(140h_1)의 제1트랜지스터(P10h)의 게이트를 제1제어 노드(PUh)와 제1전압 레일(VDD2) 중에서 어느 하나에 접속하고 제1출력 회로(140h_1)의 제2트랜지스터(N10h)의 게이트를 제2제어 노드(PDh)와 제2전압 레일(VDD2ML) 중에서 어느 하나에 접속한다.
제1스위치 회로(130h_1)는 다수의 스위치들(S1h 내지 S4h)을 포함한다. 제1스위치(S1h)는 제1제어신호(SW1)와 상보 제1제어신호(SW1B)에 응답하여 제1제어 노드(PUh)와 제1트랜지스터(P10h)의 게이트의 접속을 제어한다. 제2스위치(S2h)는 제1제어신호(SW1)와 상보 제1제어신호(SW1B)에 응답하여 제2제어 노드(PDh)와 제2트 랜지스터(N10h)의 게이트의 접속을 제어한다. 제3스위치(S3h)는 제1제어신호(SW1)에 응답하여 제1전압 레일(VDD2)과 제1트랜지스터(P10h)의 게이트의 접속을 제어하고, 제4스위치(S4h)는 상보 제1제어신호(SW1B)에 응답하여 제2전압 레일(VDD2ML)과 제2트랜지스터(N10h)의 게이트의 접속을 제어한다.
본 발명의 실시예에서 제1스위치(S1h)와 제2스위치(S2h) 각각은 트랜스미션 게이트(transmission gate)로 구현되고, 제3스위치(S3h)는 PMOSFET로 구현되고, 제4스위치(S4h)는 NMOSFET로 구현될 수 있다. 그러나, 제1스위치(S1h)와 제2스위치(S2h) 각각이 NMOSFET 또는 PMOSFET로 구현될 수도 있다.
제2스위치 회로(130h_2)는, 제2제어신호(SW2) 또는 상기 제2제어신호(SW2)와 상보적인 상보 제2제어신호(SW2B) 중에서 적어도 하나에 응답하여, 제2출력 회로(140h_2)의 제3트랜지스터(P11h)의 게이트를 제1제어 노드(PUh)와 제1전압 레일(VDD2) 중에서 어느 하나에 접속하고 제2출력 회로(140h_2)의 제4트랜지스터(N11h)의 게이트를 제2제어 노드(PDh)와 제2전압 레일(VDD2ML) 중에서 어느 하나에 접속한다.
제2스위치 회로(130h_2)는 다수의 스위치들(S5h 내지 S8h)을 포함한다. 제5스위치(S5h)는 제2제어신호(SW2)와 상보 제2제어신호(SW2B)에 응답하여 제1제어 노드(PUh)와 제3트랜지스터(P11h)의 게이트의 접속을 제어한다. 제6스위치(S6h)는 제2제어신호(SW2)와 상보 제2제어신호(SW2B)에 응답하여 제2제어 노드(PDh)와 제4트랜지스터(N11h)의 게이트의 접속을 제어한다. 제7스위치(S7h)는 제2제어신호(SW2)에 응답하여 제1전압 레일(VDD2)과 제3트랜지스터(P11h)의 게이트의 접속을 제어하 고, 제8스위치(S8h)는 상보 제2제어신호(SW2B)에 응답하여 제2전압 레일(VDD2ML)과 제4트랜지스터(N11h)의 게이트의 접속을 제어한다.
본 발명의 실시예에서 제5스위치(S5h)와 제6스위치(S6h) 각각은 트랜스미션 게이트(transmission gate)로 구현되고, 제7스위치(S7h)는 PMOSFET로 구현되고, 제8스위치(S8h)는 NMOSFET로 구현될 수 있다. 그러나, 제5스위치(S5h)와 제6스위치(S6h) 각각이 NMOSFET 또는 PMOSFET로 구현될 수도 있다.
제1제어신호(SW1)에 응답하여, 제1출력버퍼(100h)가 구동되는 구체적 원리는 다음과 같다. 예컨대, 제1레벨(예컨대, 하이 레벨(H))을 갖는 제1제어신호(SW1)와 제2레벨(예컨대, 로우 레벨(L))을 갖는 상보 제1제어신호(SW1B)에 응답하여, 제1스위치(S1h)는 제1트랜지스터(P10h)의 게이트와 제1제어 노드(PUh)를 접속하고, 제2스위치(S2h)는 제2트랜지스터(N10h)의 게이트와 제2제어 노드(PDh)를 접속하고, 제3스위치(S3h)는 제1전압 레일(VDD2)과 제1트랜지스터(P10h)의 게이트를 분리하고, 제4스위치(S4h)는 제2전압 레일(VDD2ML)과 제2트랜지스터(N10h)의 게이트를 분리한다.
그러나, 예컨대 제2레벨(예컨대, 로우 레벨(L))을 갖는 제1제어신호(SW1)와 제1레벨(예컨대, 하이 레벨(H))을 갖는 상보 제1제어신호(SW1B)에 응답하여, 제1스위치(S1h)는 제1트랜지스터(P10h)의 게이트와 제1제어 노드(PUh)를 분리하고, 제2스위치(S2h)는 제2트랜지스터(N10h)의 게이트와 제2제어 노드(PDh)를 분리하고, 제3스위치(S3h)는 제1전압 레일(VDD2)과 제1트랜지스터(P10h)의 게이트를 접속하고, 제4스위치(S4h)는 제2전압 레일(VDD2ML)과 제2트랜지스터(N10h)의 게이트를 접속한 다.
제2제어신호(SW2)에 응답하여, 제1출력버퍼(100h)가 구동되는 구체적 원리는 다음과 같다. 예컨대, 제1레벨(예컨대, 하이 레벨(H))을 갖는 제2제어신호(SW2)와 제2레벨(예컨대, 로우 레벨(L))을 갖는 상보 제2제어신호(SW2B)에 응답하여, 제5스위치(S5h)는 제3트랜지스터(P11h)의 게이트와 제1제어 노드(PUh)를 접속하고, 제6스위치(S6h)는 제4트랜지스터(N11h)의 게이트와 제2제어 노드(PDh)를 접속하고, 제7스위치(S7h)는 제1전압 레일(VDD2)과 제3트랜지스터(P11h)의 게이트를 분리하고, 제8스위치(S8h)는 제2전압 레일(VDD2ML)과 제4트랜지스터(N11h)의 게이트를 분리한다.
그러나, 예컨대 제2레벨(예컨대, 로우 레벨(L))을 갖는 제2제어신호(SW2)와 제1레벨(예컨대, 하이 레벨(H))을 갖는 상보 제2제어신호(SW2B)에 응답하여, 제5스위치(S5h)는 제3트랜지스터(P11h)의 게이트와 제1제어 노드(PUh)를 분리하고, 제6스위치(S6h)는 제4트랜지스터(N11h)의 게이트와 제2제어 노드(PDh)를 분리하고, 제7스위치(S7h)는 제1전압 레일(VDD2)과 제3트랜지스터(P11h)의 게이트를 접속하고, 제8스위치(S8h)는 제2전압 레일(VDD2ML)과 제4트랜지스터(N11h)의 게이트를 접속한다.
보상 커패시터부(150h)는 제1보상 커패시터(C1h)와 제2보상 커패시터(C2h)를 포함한다.
제1보상 커패시터(C1h)는 출력 노드(N0h)와 제1캐스코드 전류 미러(121h)의 오른쪽 노드(N12h) 사이에 접속되고, 제2보상 커패시터(C2h)는 출력 노드(N0h)와 제2캐스코드 전류 미러(123h)의 오른쪽 노드(N22h) 사이에 접속된다. 그러나, 본 발명의 실시예에 따른 제1출력버퍼(100h)는 제1보상 커패시터(C1h)와 제2보상 커패시터(C2h) 없이도 구현될 수 있다.
공통 소스 구조를 갖는 제1트랜지스터(P10h)와 제2트랜지스터(N10h)를 포함하는 제1출력회로(140h_1)는 제1전압 레일(VDD2)과 제2전압 레일(VDD2ML) 사이에 접속된다. 마찬가지로, 공통 소스 구조를 갖는 제3트랜지스터(P11h)와 제4트랜지스터(N11h)를 포함하는 제2출력회로(140h_2)는 제1전압 레일(VDD2)과 제2전압 레일(VDD2ML) 사이에 접속된다.
제1트랜지스터(P10h), 제3트랜지스터(P11h)의 바이어스 전류는 제1트랜지스터(P10h), 제3트랜지스터(P11h)의 게이트로 공급되는 제1제어 전압(즉, 제1제어 노드(PUh)의 전압)에 의하여 결정되고, 제2트랜지스터(N10h), 제4트랜지스터(N11h)의 바이어스 전류는 제2트랜지스터(N10h), 제4트랜지스터(N11h)의 게이트로 공급되는 제2제어 전압(즉, 제2제어 노드(PUh)의 전압)에 의하여 결정된다.
쇼트방지부(170h)는 제1쇼트방지 스위치(S9h) 및 제2쇼트방지 스위치(S10h)를 포함한다.
제1쇼트방지 스위치(S9h)는 출력 노드(N0h)와 상기 제1출력회로(140h_1)의 제1출력단자(Vouth_1) 사이에 접속되어, 제1제어신호(SW1)와 상보 제1제어신호(SW1B)에 응답하여 상기 출력 노드(N0h)와 상기 제1출력단자(Vouth_1)를 접속하거나 차단한다.
제2쇼트방지 스위치(S10h)는 출력 노드(N0h)와 상기 제2출력회로(140h_2)의 제2출력단자(Voutl_1) 사이에 접속되어, 제2제어신호(SW2)와 상보 제2제어신호(SW2B)에 응답하여 상기 출력 노드(N0h)와 상기 제2출력단자(Voutl_1)를 접속하거나 차단한다.
도 4를 다시 참조하면, 제1출력 버퍼(100h)의 제1출력단자(Vouth_1)와 제2출력 버퍼(100l)의 제3출력단자(Vouth_2)가 서로 연결되며, 제1출력 버퍼(100h)의 제2출력단자(Voutl_1)와 제2출력 버퍼(100l)의 제4출력단자(Voutl_2)가 서로 연결된다.
결국, 제2출력버퍼(100l)의 제3출력단자(Vouth_2)로 소스 라인 구동 신호가 출력될 때, 제1출력버퍼(100h)의 제1출력단자(Vouth_1)와 제2출력버퍼(100l)의 제3출력단자(Vouth_2) 사이의 쇼트(short)를 방지하기 위하여, 제1쇼트방지 스위치(S9h)는 상기 출력 노드(N0h)와 상기 제1출력단자(Vouth_1)의 접속을 차단한다.
마찬가지로, 제2출력버퍼(100l)의 제4출력단자(Voutl_2)로 소스 라인 구동 신호가 출력될 때, 제1출력버퍼(100h)의 제2출력단자(Voutl_1)와 제2출력버퍼(100l)의 제4출력단자(Voutl_2) 사이의 쇼트(short)를 방지하기 위하여, 제2쇼트방지 스위치(S10h)는 상기 출력 노드(N0h)와 상기 제2출력단자(Voutl_1)의 접속을 차단한다.
도 6은 도 4에 사용되는 스플릿 레일-투-레일 출력버퍼의 제2출력버퍼를 나타내는 회로도이다.
도 6을 참조하면, 제2출력 버퍼(100l)는 입력 회로(110l), 전류 합 회 로(120l), 바이어스 회로(125l), 스위치 회로(130l_1, 130l_2), 출력 회로(140l_1, 140l_2), 보상 커패시터부(150l) 및 쇼트방지부(170l)를 포함한다.
입력 스테이지라고도 불리는 입력 회로(110l)는 제3차동 증폭기와 제4차동 증폭기를 포함한다.
상기 제3차동 증폭기는 제3NMOSFET(N3l)를 통하여 제4전압 레일(VSS2)에 접속된 NMOSFET 쌍(N1l과 N2l)을 포함한다. NMOSFET 쌍(N1l과 N2l)은 공통 소스 구조를 갖는다. 전류 원의 기능을 수행하는 제3NMOSFET(N3l)는 제1바이어스 제어 전압(VB1l)에 응답하여 상기 제3차동 증폭기로 공급되는 바이어스 전류의 양을 제어한다. NMOSFET 쌍(N1l과 N2l) 각각의 드레인은 제3전류 미러(121l)의 각 노드(N11l과 N12l)에 접속된다.
제4차동 증폭기는 제3PMOSFET(P3l)를 통하여 제3전압 레일(VDD2MH)에 접속된 PMOSFET 쌍(P1l 과 P2l)을 포함한다. PMOSFET 쌍(P1l과 P2l)은 공통 소스 구조를 갖는다. 전류 원의 기능을 수행하는 제3PMOSFET(P3l)는 제2바이어스 제어 전압(VB2l)에 응답하여 상기 제4차동 증폭기로 공급되는 바이어스 전류의 양을 제어한다. PMOSFET 쌍(P1l과 P2l) 각각의 드레인은 제4전류 미러(123l)의 각 노드 (N21l과 N22l)에 접속된다.
상기 제3전압 레일(VDD2MH)은 제3전압을 공급하고, 상기 제4전압 레일(VSS2)은 제3전압 보다 낮은 제4전압을 공급한다.
상기 제3차동 증폭기는 제2차동 입력 신호들(INP2와 INN2)의 전압 차이에 응답하여 제3차동 전류들을 발생한다. 상기 제4차동 증폭기는 제2차동 입력 신호 들(INP2와 INN2)의 전압 차이에 응답하여 제4차동 전류들을 발생한다.
입력 회로(110l)는 폴디드 캐스코드 연산 트랜스컨덕턴스 증폭기(Operational Transconductance Amplifier; OTA)이다. 상기 폴디드 캐스코드 OTA는 제2차동 입력 신호들(INP2와 INN2)의 전압 차이를 출력 노드(NOl)의 출력 전압(Vouth_2, Voutl_2)을 결정하기 위한 차동 전류들로 변환한다.
전류 합 회로(120l)는 제3전류 미러(121l)와 제4전류 미러(123l)를 포함한다. 제3전류 미러(121l)와 제4전류 미러(123l) 각각은 캐스코드 전류 미러로 구현될 수도 있다.
제3캐스코드 전류 미러(121l)는 제3전압 레일(VDD2MH)과 바이어스 회로(125l) 사이에 접속된다. 제3캐스코드 전류 미러(121l)는 다수의 PMOSFET들(P4l, P5l, P6l, 및 P7l)을 포함한다. 다수의 PMOSFET들(P4l와 P6l)은 공통 게이트 증폭기를 구성한다. 제3캐스코드 전류 미러(121l)는 제3차동 전류들 또는 제3바이어스 제어 전압(VB3l) 중에서 적어도 하나에 응답하여 제3출력회로(140l_1)의 제5트랜지스터(P10l) 및 제4출력회로(140l_2)의 제7트랜지스터(P11l)에 흐르는 전류를 제어하기 위한 제3제어 전압을 제3제어 노드(PUl)로 출력한다. 제5트랜지스터(P10l) 및 제7트랜지스터(P11l)는 PMOSFET로 구현될 수 있다.
제4캐스코드 전류 미러(123l)는 바이어스 회로(125l)와 제4전압 레일(VSS2) 사이에 접속된다. 제4캐스코드 전류 미러(123l)는 다수의 NMOSFET들(N4l, N5l, N6l, 및 N7l)을 포함한다. 다수의 NMOSFET들(N4l와 N6l)은 공통 게이트 증폭기를 구성한다. 제4캐스코드 전류 미러(123l)는 제4차동 전류들 또는 제4바이어스 제어 전압(VB4l) 중에서 적어도 하나에 응답하여 제3출력회로(140l_1)의 제6트랜지스터(N10l) 및 제4출력회로(140l_2)의 제8트랜지스터(N11l)에 흐르는 전류를 제어하기 위한 제4제어 전압을 제4제어 노드(PDl)로 출력한다. 제6트랜지스터(N10l) 및 제8트랜지스터(N11l)는 NMOSFET로 구현될 수 있다.
바이어스 회로(125l)는 플로팅 전류 원이라고도 불리는 제3바이어스 회로(126l)와 플로팅 클래스 AB 컨트롤이라고도 불리는 제4바이어스 회로(128l)를 포함한다.
제3캐스코드 전류 미러(121l)와 제4캐스코드 전류 미러(123l) 사이에 접속되는 제3바이어스 회로(126l)는 제5바이어스 제어 전압(VB5l)과 제6바이어스 제어 전압 (VB6l)에 응답하여 제어된다.
제3제어 노드(PUl)와 제4제어 노드(PDl) 사이에 접속되는 제4바이어스 회로(128l)는 제7바이어스 제어 전압(VB7l)과 제8바이어스 제어 전압(VB8l)에 응답하여 제3출력회로(140l_1)와 제4출력회로(140l_2)에 흐르는 전류, 예컨대 정적 전류의 양을 제어한다.
입력 회로(110l)와 전류 합 회로(120l)는 제3출력회로(140l_1)와 제4출력회로(140l_2)에 흐르는 전류의 레벨을 제어한다. 즉, 입력 회로(110l)는 제2차동 입력 신호들(INP2와 INN2)의 전압 차이에 응답하여 제3차동 전류들과 제4차동 전류들을 발생한다. 상기 제3차동 전류들과 상기 제4차동 전류들은 전류 합 회로(120l)로 전송된다. 전류 합 회로(120l)는 제3캐스코드 전류 미러(121l)와 제4캐스코드 전류 미러(123l)를 사용하여 제3제어 노드(PUl)의 전압 레벨과 제4제어 노드(PDl)의 전 압 레벨을 제어한다.
또한, 전류 합 회로(120l)와 바이어스 회로(125l)는 제2출력버퍼(100l)의 제어 유닛을 구성한다. 상기 제어 유닛은 입력 회로(110l)에 의하여 발생한 차동 전류들, 예컨대 제3차동 전류들과 제4차동 전류들에 응답하여 제3출력회로(140l_1)와 제4출력회로(140l_2)를 통하여 흐르는 전류의 양을 제어한다.
스위치 회로는 제3스위치 회로(130l_1)와 제4스위치 회로(130l_2)를 포함한다.
제3스위치 회로(130l_1)는, 제1제어신호(SW1) 또는 상기 제1제어신호(SW1)와 상보적인 상보 제1제어신호(SW1B) 중에서 적어도 하나에 응답하여, 제3출력 회로(140l_1)의 제5트랜지스터(P10l)의 게이트를 제3제어 노드(PUl)와 제3전압 레일(VDD2MH) 중에서 어느 하나에 접속하고 제4출력 회로(140l_1)의 제6트랜지스터(N10l)의 게이트를 제4제어 노드(PDl)와 제4전압 레일(VSS2) 중에서 어느 하나에 접속한다.
제3스위치 회로(130l_1)는 다수의 스위치들(S1l 내지 S4l)을 포함한다. 제11스위치(S1l)는 제1제어신호(SW1)와 상보 제1제어신호(SW1B)에 응답하여 제3제어 노드(PUl)와 제5트랜지스터(P10l)의 게이트의 접속을 제어한다. 제12스위치(S2l)는 제1제어신호(SW1)와 상보 제1제어신호(SW1B)에 응답하여 제4제어 노드(PDl)와 제6트랜지스터(N10l)의 게이트의 접속을 제어한다. 제13스위치(S3l)는 상보 제1제어신호(SW1B)에 응답하여 제3전압 레일(VDD2MH)과 제5트랜지스터(P10l)의 게이트의 접속을 제어하고, 제14스위치(S4l)는 제1제어신호(SW1)에 응답하여 제4전압 레 일(VSS2)과 제6트랜지스터(N10l)의 게이트의 접속을 제어한다.
본 발명의 실시예에서 제11스위치(S1l)와 제12스위치(S2l) 각각은 트랜스미션 게이트(transmission gate)로 구현되고, 제13스위치(S3l)는 PMOSFET로 구현되고, 제14스위치(S4l)는 NMOSFET로 구현될 수 있다. 그러나, 제11스위치(S1l)와 제12스위치(S2l) 각각이 NMOSFET 또는 PMOSFET로 구현될 수도 있다.
제4스위치 회로(130l_2)는, 제2제어신호(SW2) 또는 상기 제2제어신호(SW2)와 상보적인 상보 제2제어신호(SW2B) 중에서 적어도 하나에 응답하여, 제4출력 회로(140l_2)의 제7트랜지스터(P11l)의 게이트를 제3제어 노드(PUl)와 제3전압 레일(VDD2MH) 중에서 어느 하나에 접속하고 제4출력 회로(140l_2)의 제8트랜지스터(N11l)의 게이트를 제4제어 노드(PDl)와 제4전압 레일(VSS2) 중에서 어느 하나에 접속한다.
제4스위치 회로(130l_2)는 다수의 스위치들(S5l 내지 S8l)을 포함한다. 제15스위치(S5l)는 제2제어신호(SW2)와 상보 제2제어신호(SW2B)에 응답하여 제3제어 노드(PUl)와 제7트랜지스터(P11l)의 게이트의 접속을 제어한다. 제16스위치(S6l)는 제2제어신호(SW2)와 상보 제2제어신호(SW2B)에 응답하여 제4제어 노드(PDl)와 제8트랜지스터(N11l)의 게이트의 접속을 제어한다. 제17스위치(S7l)는 상보 제2제어신호(SW2B)에 응답하여 제3전압 레일(VDD2MH)과 제7트랜지스터(P11l)의 게이트의 접속을 제어하고, 제18스위치(S8l)는 제2제어신호(SW2)에 응답하여 제4전압 레일(VSS2)과 제8트랜지스터(N11l)의 게이트의 접속을 제어한다.
본 발명의 실시예에서 제15스위치(S5l)와 제16스위치(S6l) 각각은 트랜스미 션 게이트(transmission gate)로 구현되고, 제17스위치(S7l)는 PMOSFET로 구현되고, 제18스위치(S8l)는 NMOSFET로 구현될 수 있다. 그러나, 제15스위치(S5l)와 제16스위치(S6l) 각각이 NMOSFET 또는 PMOSFET로 구현될 수도 있다.
제1제어신호(SW1)에 응답하여, 제2출력버퍼(100l)가 구동되는 구체적 원리는 다음과 같다. 예컨대, 제1레벨(예컨대, 하이 레벨(L))을 갖는 제1제어신호(SW1)와 제2레벨(예컨대, 로우 레벨(L))을 갖는 상보 제1제어신호(SW1B)에 응답하여, 제11스위치(S1l)는 제5트랜지스터(P10l)의 게이트와 제3제어 노드(PUl)를 분리하고, 제12스위치(S2l)는 제6트랜지스터(N10l)의 게이트와 제4제어 노드(PDl)를 분리하고, 제13스위치(S3l)는 제3전압 레일(VDD2MH)과 제5트랜지스터(P10l)의 게이트를 접속하고, 제14스위치(S4l)는 제4전압 레일(VSS2)과 제6트랜지스터(N10l)의 게이트를 접속한다.
그러나, 예컨대 제2레벨(예컨대, 로우 레벨(L))을 갖는 제1제어신호(SW1)와 제1레벨(예컨대, 하이 레벨(L))을 갖는 상보 제1제어신호(SW1B)에 응답하여, 제11스위치(S1l)는 제5트랜지스터(P10l)의 게이트와 제3제어 노드(PUl)를 접속하고, 제12스위치(S2l)는 제6트랜지스터(N10l)의 게이트와 제4제어 노드(PDl)를 접속하고, 제13스위치(S3l)는 제3전압 레일(VDD2MH)과 제5트랜지스터(P10l)의 게이트를 분리하고, 제14스위치(S4l)는 제4전압 레일(VSS2)과 제6트랜지스터(N10l)의 게이트를 분리한다.
제2제어신호(SW2)에 응답하여, 제2출력버퍼(100l)가 구동되는 구체적 원리는 다음과 같다. 예컨대, 제1레벨(예컨대, 하이 레벨(L))을 갖는 제2제어신호(SW2)와 제2레벨(예컨대, 로우 레벨(L))을 갖는 상보 제2제어신호(SW2B)에 응답하여, 제15스위치(S5l)는 제7트랜지스터(P11l)의 게이트와 제3제어 노드(PUl)를 분리하고, 제16스위치(S6l)는 제8트랜지스터(N11l)의 게이트와 제4제어 노드(PDl)를 분리하고, 제17스위치(S7l)는 제3전압 레일(VDD2MH)과 제7트랜지스터(P11l)의 게이트를 접속하고, 제18스위치(S8l)는 제4전압 레일(VSS2)과 제8트랜지스터(N11l)의 게이트를 접속한다.
그러나, 예컨대 제2레벨(예컨대, 로우 레벨(L))을 갖는 제2제어신호(SW2)와 제1레벨(예컨대, 하이 레벨(L))을 갖는 상보 제2제어신호(SW2B)에 응답하여, 제15스위치(S5l)는 제7트랜지스터(P11l)의 게이트와 제3제어 노드(PUl)를 접속하고, 제16스위치(S6l)는 제8트랜지스터(N11l)의 게이트와 제4제어 노드(PDl)를 접속하고, 제17스위치(S7l)는 제3전압 레일(VDD2MH)과 제7트랜지스터(P11l)의 게이트를 분리하고, 제18스위치(S8l)는 제4전압 레일(VSS2)과 제8트랜지스터(N11l)의 게이트를 분리한다.
보상 커패시터부(150l)는 제3보상 커패시터(C1l)와 제4보상 커패시터(C2l)를 포함한다.
제3보상 커패시터(C1l)는 출력 노드(N0l)와 제3캐스코드 전류 미러(121l)의 오른쪽 노드(N12l) 사이에 접속되고, 제4보상 커패시터(C2l)는 출력 노드(N0l)와 제4캐스코드 전류 미러(123l)의 오른쪽 노드(N22l) 사이에 접속된다. 그러나, 본 발명의 실시예에 따른 제2출력버퍼(100l)는 제3보상 커패시터(C1l)와 제4보상 커패시터(C2l) 없이도 구현될 수 있다.
공통 소스 구조를 갖는 제5트랜지스터(P10l)와 제6트랜지스터(N10l)를 포함하는 제3출력회로(140l_1)는 제3전압 레일(VDD2MH)과 제4전압 레일(VSS2) 사이에 접속된다. 마찬가지로, 공통 소스 구조를 갖는 제7트랜지스터(P11l)와 제8트랜지스터(N11l)를 포함하는 제4출력회로(140l_2)는 제3전압 레일(VDD2MH)과 제4전압 레일(VSS2) 사이에 접속된다.
제5트랜지스터(P10l), 제7트랜지스터(P11l)의 바이어스 전류는 제5트랜지스터(P10l), 제7트랜지스터(P11l)의 게이트로 공급되는 제3제어 전압(즉, 제3제어 노드(PUl)의 전압)에 의하여 결정되고, 제6트랜지스터(N10l), 제8트랜지스터(N11l)의 바이어스 전류는 제6트랜지스터(N10l), 제8트랜지스터(N11l)의 게이트로 공급되는 제4제어 전압(즉, 제4제어 노드(PUl)의 전압)에 의하여 결정된다.
쇼트방지부(170l)는 제3쇼트방지 스위치(S9l) 및 제4쇼트방지 스위치(S10l)를 포함한다.
제3쇼트방지 스위치(S9l)는 출력 노드(N0l)와 상기 제3출력회로(140l_1)의 제3출력단자(Vouth_2) 사이에 접속되어, 제1제어신호(SW1)와 상보 제1제어신호(SW1B)에 응답하여 상기 출력 노드(N0l)와 상기 제3출력단자(Vouth_2)를 접속하거나 차단한다.
제4쇼트방지 스위치(S10l)는 출력 노드(N0l)와 상기 제4출력회로(140l_2)의 제4출력단자(Voutl_2) 사이에 접속되어, 제2제어신호(SW2)와 상보 제2제어신호(SW2B)에 응답하여 상기 출력 노드(N0l)와 상기 제4출력단자(Voutl_2)를 접속하거나 차단한다.
도 4를 다시 참조하면, 제1출력 버퍼(100h)의 제1출력단자(Vouth_1)와 제2출력 버퍼(100l)의 제3출력단자(Vouth_2)가 서로 연결되며, 제1출력 버퍼(100h)의 제2출력단자(Voutl_1)와 제2출력 버퍼(100l)의 제4출력단자(Voutl_2)가 서로 연결된다.
결국, 제1출력버퍼(100h)의 제1출력단자(Vouth_1)로 소스 라인 구동 신호가 출력될 때, 제1출력버퍼(100h)의 제1출력단자(Vouth_1)와 제2출력버퍼(100l)의 제3출력단자(Vouth_2) 사이의 쇼트(short)를 방지하기 위하여, 제3쇼트방지 스위치(S9l)는 상기 출력 노드(N0l)와 상기 제3출력단자(Vouth_2)의 접속을 차단한다.
마찬가지로, 제1출력버퍼(100h)의 제2출력단자(Voutl_1)로 소스 라인 구동 신호가 출력될 때, 제1출력버퍼(100h)의 제2출력단자(Voutl_1)와 제2출력버퍼(100l)의 제4출력단자(Voutl_2) 사이의 쇼트(short)를 방지하기 위하여, 제4쇼트방지 스위치(S10l)는 상기 출력 노드(N0l)와 상기 제4출력단자(Voutl_1)의 접속을 차단한다.
도 7은 도 5의 스플릿 레일-투-레일 출력버퍼를 가지는 소스 드라이버를 포함하는 디스플레이 구동장치에 대한 회로도이다.
본 발명의 실시예에 따른 디스플레이 구동 장치(500)는 TFT-LCD, PDP(Plasma Display Panel) 디스플레이, 또는 OLED(Organic Light Emitting Device) 디스플레이와 같은 평판 디스플레이(flat panel display)를 구동할 수 있다.
본 발명의 실시예에 따른 디스플레이 구동 장치(500)는 디지털-아날로그 변환기(Digital-to-Analog Converter)(DAC, 200), 다수의 출력 버퍼(output buffer)(100_1, 100_2, 100_3, ... 100_n; n은 자연수)들 및 다수의 전하 공유 스위치(charge sharing switch)(300_1, 300_2, 300_3, ... 300_n; n은 자연수)들을 포함한다.
또한, 디스플레이 구동 장치(500)는 다수의 출력 보호 저항(output protection resistor)(RP1, RP2, RP3, ... RPn; n은 자연수) 및 다수의 소스 라인(Y1, Y2, Y3, ... Yn; n은 자연수)들에 각각 연결된 다수의 부하(load)(400_1, 400_2, 400_3, ... 400_n; n은 자연수)들을 포함한다. 다수의 소스 라인(Y1, Y2, Y3, ... Yn)들에 각각 연결된 다수의 부하(load)(400_1, 400_2, 400_3, ... 400_n)들에 대한 구성 및 다수의 출력 보호 저항(output protection resistor)(RP1, RP2, RP3, ... RPn)에 대한 설명은 도 2 및 도 3에서 설명된 것과 동일하므로 이에 대한 구체적 설명은 생략하기로 한다.
DAC(210)는 디지털 영상 신호들(digital image signals)(DATA)을 아날로그 영상 신호들(analog image signals)(INP1, INP2, INP3, ... INPn)로 변환하여 출력한다. 상기 각각의 아날로그 영상 신호들(INP1, INP2, INP3, ... INPn)은 계조 레벨 전압(gray level voltage)을 나타낸다.
다수의 출력 버퍼들(100_1, 100_2, 100_3, ... 100_n)은 대응되는 아날로그 영상 신호(INP1, INP2, INP3, ... INPn 중 하나)를 증폭하여, 증폭된 아날로그 영상 신호를 소스 라인 구동 신호로서 출력한다. 상기 소스 라인 구동 신호는 소스 라인(Y1, Y2, ... Yn 중 하나)들에 연결된 부하(load)(400_1, 400_2, 400_3, ... 400_n)들에 각각 공급된다.
다수의 출력 버퍼들(100_1, 100_2, 100_3, ... 100_n) 각각의 구조는 도 4에 도시된 스플릿 레일 투 레일 출력 버퍼(100)의 구조와 실질적으로 동일하다. 구체적으로, 다수의 출력 버퍼(100_1, 100_3, ... 100_n-1)는 도 5의 제1출력 버퍼(100h)에 각각 대응되고, 다수의 출력 버퍼(100_2, 100_4, ... 100_n)는 도 6의 제2출력 버퍼(100l)에 각각 대응된다. 결국, 출력 버퍼(100_n-1, 100_n)는 도 4의 스플릿 레일 투 레일 출력 버퍼(100)로서 기능을 수행하여, 디스플레이 구동 장치(500)에서 단위 이득 출력 버퍼로 구현될 수 있다.
제1제어신호(SW1)와 제1제어신호(SW1)를 이용하여 발생한 상보 제1제어신호(SW1B) 및 제2제어신호(SW2)와 제2제어신호(SW2)를 이용하여 발생한 상보 제2제어신호(SW2B)는 다수의 출력 버퍼들(100_1, 100_2, 100_3, ... 100_n)로 각각으로 입력된다.
다수의 전하 공유 스위치(300_1, 300_2, 300_3, ... 300_n)는 공유 스위치 제어 신호(CSW) 및 상보 공유 스위치 제어신호(CSWB)에 응답하여 전체 소스 라인(Y1, Y2, ... Yn)들에 연결된 부하들에 저장된 전하들을 공유시켜 소스 라인 구동 신호의 전압을 소정의 프리차지 전압(precharge voltage)으로 프리차징(precharging)한다.
상기 프리차지 전압은, 이웃하는 소스 라인 구동 신호들의 전압 극성(polarity)이 서로 반대일 때(예를 들어, 제1 소스 라인(Y1) 구동 신호의 전압이 VDD2과 VDD2ML 사이의 정극성(positive polarity)의 전압이고 제2 소스 라인(Y2) 구동 신호의 전압이 VDD2MH와 VSS2 사이의 부극성(negative polarity)의 전압일 때), VDD2/2 일 수 있다. 이러한 전하 공유 방법은 다수의 출력 버퍼들(100_1, 100_2, 100_3, ... 100_n)의 전류 공급 부담을 감소시키기 위하여 대형 액정 패널 구동용 소스 드라이버에서 대부분 사용된다.
다수의 전하 공유 스위치(300_1, 300_2, 300_3, ... 300_n)는 다수의 출력 버퍼들(100_1, 100_2, 100_3, ... 100_n)가 소스 라인 구동 신호를 출력하기 전까지인 전하 공유 시간(charge sharing time)동안 전체 소스 라인 구동 신호들이 소정의 전압(예컨대, VDD2/2)을 가질 수 있도록 제어할 수 있다. 즉, 전체 소스 라인 구동 신호들이 소정의 전압(예컨대, VDD2/2)으로 프리차지된 후, 다수의 출력 버퍼들(100_1, 100_2, 100_3, ... 100_n)에 의해 증폭된 소스 라인 구동 신호들이 각각의 부하(400_1, 400_2, 400_3, ... 400_n)들에 공급될 수 있다.
전하 공유 모드에서는, 예컨대, 제1레벨(예컨대, 하이 레벨(H))을 갖는 전하 공유 제어신호(CSW)와 제2레벨(예컨대, 로우 레벨(L))을 갖는 상보 전하 공유 제어신호(CSWB)에 응답하여, 상기 다수의 단위 이득 출력 버퍼(100_1, 100_2, 100_3, ... 100_n)들에 각각 연결된 소스 라인들(Y1, Y2, ... Yn)은 접속되어, 소스 라인이 소정의 프리차지 전압으로 프리차지될 수 있다.
증폭 모드에서는, 예컨대, 제2레벨(예컨대, 로우 레벨(L))을 갖는 전하 공유 제어신호(CSW)와 제1레벨(예컨대, 하이 레벨(H))을 갖는 상보 전하 공유 제어신호(CSWB)에 응답하여, 상기 다수의 단위 이득 출력 버퍼들(100_1, 100_2, 100_3, ... 100_n)들에 각각 연결된 소스 라인들(Y1, Y2, ... Yn)은 접속되지 않고, 상기 다수의 단위 이득 출력 버퍼들(100_1, 100_2, 100_3, ... 100_n)은 상기 제1제어신 호(SW1)와 상기 제2제어신호(SW2)에 응답하여 소스라인 구동 신호를 출력할 수 있다. 이때, 전체 소스 라인 구동 신호들이 소정의 전압(예컨대, VDD2/2)으로 프리차지된 후, 다수의 출력 버퍼들(100_1, 100_2, 100_3, ... 100_n)에 의해 증폭된 소스 라인 구동 신호들이 각각의 부하(400_1, 400_2, 400_3, ... 400_n)들에 공급될 수 있다.
한편, 제1제어신호(SW1)와 제2제어신호(SW2)는 소스 라인들(Y1, Y2, ... Yn)이 소정의 프리차지 전압으로 프리차지되도록 제어하는 공유 스위치 제어 신호(CSW)를 지연한 신호일 수 있다.
또한, 제1제어신호(SW1)와 상기 제2제어신호(SW2)는 상기 공유 스위치 제어 신호(CSW)를 D 플립-플롭(flip-flop)을 통해 소스 라인들(Y1, Y2, ... Yn)이 상기 프리차지 전압으로 프리차지되는 시간인 전하 공유 시간만큼 지연한 신호일 수 있다.
도 8a는 한 프레임에서 소스 드라이버가 도트 인버젼(dot inversion)으로 구현되는 경우를 나타내는 도면이고, 도 8b는 한 프레임에서 소스 드라이버가 라인 인버젼(line inversion)으로 구현되는 경우를 나타내는 도면이고, 도 8c는 한 프레임에서 소스 드라이버가 컬럼 인버젼(column inversion)으로 구현되는 경우를 나타내는 도면이다.
도 8a에 도시된 도트 인버젼(dot inversion)은 로우(row)이나 컬럼(column) 방향으로 각각 네거티브와 포지티브 값이 바뀌고, 도 8b에 도시된 라인 인버젼(line inversion)은 로우(row)가 바뀔 때 마다 네거티브와 포지티브 값이 바뀌 고, 도 8c에 도시된 컬럼 인버젼(column inversion)은 컬럼(column)이 바뀔 때 마다 네거티브와 포지티브 값이 바뀐다.
본 발명에 따른 스플릿 레일 투 레일 출력 버퍼(100)를 사용하여 도 8a(도트 인버젼), 도 8b(라인 인버젼) 및 도 8c(컬럼 인버젼)에 각각 도시된 인버젼 타입을 모두 구현할 수 있다. 이하 도 9a, 도 9b, 도 9c 및 도 9d를 참조하여 이를 설명하기로 한다.
도 9a, 도 9b, 도 9c 및 도 9d는 각각 제1모드, 제2모드, 제3모드 및 제4모드에서 도 4의 스플릿 레일 투 레일 출력버퍼의 출력값을 나타내는 도면이다.
도 9a는 제1모드에서(예컨대, 제1제어신호가 하이레벨, 제2제어신호가 하이레벨) 도 4의 스플릿 레일 투 레일 출력버퍼(100)의 출력값을 나타낸 것이다. 도 4에서 제1출력 버퍼(100h)의 구동 전압(VDD2, VDD2ML)은 제2출력 버퍼(100l)의 구동 전압(VDD2MH, VSS2) 보다 높기 때문에 제1출력 버퍼(100h)의 출력값은 포지티브 전압(+)이고, 제2출력 버퍼(100l)의 출력값은 네거티브 전압(-)일 수 있다.
도 4, 도 5 및 도 6을 동시에 참조하면, 제1모드에서(예컨대, 제1제어신호가 하이레벨, 제2제어신호가 하이레벨)에서 제1출력 버퍼(100h)의 제1출력단자(Vouth_1)와 제2출력단자(Voutl_1)로 포지티브 전압(+)이 출력된다.
이 경우, 제2출력 버퍼(100l)의 제3쇼트방지 스위치(S9l)는 출력 노드(N0l)와 상기 제3출력단자(Vouth_2)의 접속을 차단하고, 제4쇼트방지 스위치(S10l)는 상기 출력 노드(N0l)와 상기 제4출력단자(Voutl_2)의 접속을 차단한다.
또한, 제1피드팩 회로(160_1)는 제1출력 버퍼(100h)의 상기 제1출력단 자(Vouth_1)와 상기 제1출력 버퍼(100h)의 네거티브 입력단자를 연결하여, 제1출력 버퍼(100h)의 네거티브 피드백 회로를 구성하고, 제2피드백 회로(160_1)는 제1출력 버퍼(100h)의 상기 제2출력단자(Voutl_1)와 상기 제1출력 버퍼(100h)의 네거티브 입력단자를 연결하여, 제1출력 버퍼(100h)의 네거티브 피드백 회로를 구성한다.
도 9b는 제2모드에서(제1제어신호가 로우레벨, 제2제어신호가 로우레벨) 도 4의 스플릿 레일 투 레일 출력버퍼(100)의 출력값을 나타낸 것이다.
도 4, 도 5 및 도 6을 동시에 참조하면, 제2모드에서(예컨대, 제1제어신호가 로우레벨, 제2제어신호가 로우레벨)에서 제2출력 버퍼(100l)의 제3출력단자(Vouth_2)와 제4출력단자(Voutl_2)로 네거티브 전압(-)이 출력된다.
이 경우, 제1출력 버퍼(100h)의 제1쇼트방지 스위치(S9h)는 출력 노드(N0h)와 제1출력단자(Vouth_1)의 접속을 차단하고, 제2쇼트방지 스위치(S10h)는 출력 노드(N0h)와 제2출력단자(Voutl_1)의 접속을 차단한다.
또한, 제3피드팩 회로(160_3)는 제2출력 버퍼(100l)의 상기 제3출력단자(Vouth_2)와 상기 제2출력 버퍼(100l)의 네거티브 입력단자를 연결하여, 제2출력 버퍼(100l)의 네거티브 피드백 회로를 구성하고, 제4피드백 회로(160_4)는 제2출력 버퍼(100l)의 상기 제4출력단자(Voutl_2)와 상기 제2출력 버퍼(100l)의 네거티브 입력단자를 연결하여, 제2출력 버퍼(100l)의 네거티브 피드백 회로를 구성한다.
도 9c는 제3모드에서(제1제어신호가 하이레벨, 제2제어신호가 로우레벨) 도 4의 스플릿 레일 투 레일 출력버퍼(100)의 출력값을 나타낸 것이다.
도 4, 도 5 및 도 6을 동시에 참조하면, 제3모드에서(예컨대, 제1제어신호가 하이레벨, 제2제어신호가 로우레벨)에서 제1출력 버퍼(100h)의 제1출력단자(Vouth_1)로 포지티브 전압(+)이 출력되고, 제2출력 버퍼(100l)의 제4출력단자(Voutl_2)로 네거티브 전압(-)이 출력된다.
이 경우, 제1출력 버퍼(100h)의 제2쇼트방지 스위치(S10h)는 출력 노드(N0h)와 상기 제2출력단자(Voutl_1)의 접속을 차단하고, 제2출력 버퍼(100l)의 제3쇼트방지 스위치(S9l)는 출력 노드(N0l)와 상기 제3출력단자(Vouth_2)의 접속을 차단한다.
또한, 제1피드팩 회로(160_1)는 제1출력 버퍼(100h)의 상기 제1출력단자(Vouth_1)와 상기 제1출력 버퍼(100h)의 네거티브 입력단자를 연결하여, 제1출력 버퍼(100h)의 네거티브 피드백 회로를 구성하고, 제4피드팩 회로(160_4)는 제2출력 버퍼(100l)의 상기 제4출력단자(Voutl_2)와 상기 제2출력 버퍼(100l)의 네거티브 입력단자를 연결하여, 제2출력 버퍼(100l)의 네거티브 피드백 회로를 구성한다.
도 9d는 제4모드에서(제1제어신호가 로우레벨, 제2제어신호가 하이레벨) 도 4의 스플릿 레일 투 레일 출력버퍼(100)의 출력값을 나타낸 것이다.
도 4, 도 5 및 도 6을 동시에 참조하면, 제4모드에서(예컨대, 제1제어신호가 로우레벨, 제2제어신호가 하이레벨)에서 제1출력 버퍼(100h)의 제2출력단자(Voutl_1)로 포지티브 전압(+)이 출력되고, 제2출력 버퍼(100l)의 제3출력단자(Vouth_2)로 네거티브 전압(-)이 출력된다.
이 경우, 제1출력 버퍼(100h)의 제1쇼트방지 스위치(S9h)는 출력 노드(N0h)와 제1출력단자(Vouth_1)의 접속을 차단하고, 제2출력 버퍼(100l)의 제4쇼트방지 스위치(S10l)는 출력 노드(N0l)와 제4출력단자(Voutl_2)의 접속을 차단한다.
또한, 제2피드팩 회로(160_2)는 제1출력 버퍼(100h)의 상기 제2출력단자(Voutl_1)와 상기 제1출력 버퍼(100h)의 네거티브 입력단자를 연결하여, 제1출력 버퍼(100h)의 네거티브 피드백 회로를 구성하고, 제3피드팩 회로(160_3)는 제2출력 버퍼(100l)의 상기 제3출력단자(Vouth_2)와 상기 제2출력 버퍼(100l)의 네거티브 입력단자를 연결하여, 제2출력 버퍼(100l)의 네거티브 피드백 회로를 구성한다.
결국, 제1모드와 제2모드를 활용하면 도 8b의 라인 인버젼을 구현할 수 있고, 제3모드를 활용하면 도 8c의 컬럼 인버젼을 구현할 수 있으며, 제3모드와 제4모드를 이용하면 도 8a의 도트 인버젼을 구현할 수 있다.
도 10a, 도 10b는 컬럼 인버젼에서 일반적인 스플릿 레일 투 레일 출력버퍼와 본 발명에 따른 스플릿 레일 투 레일 출력버퍼의 슬루잉 타임을 비교한 그래프이고, 도 10c는 전류값을 비교한 그래프이다.
도 10a 및 도 10b는 VDD2가 10V이고, 로드(RD)의 저항(RL)은 15KΩ, 로드(RD)의 커패시턴스(CL)는 250ρF인 경우, 출력단의 트랜스미션 게이트를 가지는 종래의 스플릿 레일 투 레일 출력버퍼와 출력단의 트랜스미션 게이트를 가지지 않는 본 발명에 따른 스플릿 레일 투 레일 출력버퍼(100)의 슬루잉 타임(slewing time)과 세틀링 타임(settling time)을 비교하였다. 도 10a는 도 4의 제1출력 버퍼(100h), 도 10b는 도 4의 제2출력 버퍼(100l)에 해당해고, 도 10c의 전류값은 제1출력 버퍼(100h)와 제2출력 버퍼(100l)에 흐르는 전류(IDD2)에 해당된다.
목표 전압의 90퍼센트에 도달하는데 소요되는 시간을 슬루잉 타임으로, 목표 전압의 99.5퍼센트에 도달하는데 소요되는 시간을 세틀링 타임으로 정의하고, 라이징 모드(rising mode)에서 슬루잉 타임(srr), 라이징 모드에서 세틀링 타임(str), 폴링 모드(falling mode)에서 슬루잉 타임(srf) 및 폴링 모드에서 세틀링 타임(stf)을 비교하였다.
트랜스미션 게이트를 삭제한 결과, 전류(IDD2) 증가 없이도 전체적으로 슬루잉 타임과 세틀링 타임을 줄일 수 있다. 오히려 VDD2 전압을 10V에서 14.5V로 증가시킴에 따라 전류(IDD2)가 감소하여 전력을 절감시킬 수 있다. 결국, 동일한 전력을 소모한 다면 슬루잉 타임과 세틀링 타임을 크게 줄일 수 있음을 알 수 있다.
도 11a는 도트 인버젼에서 일반적인 스플릿 레일 투 레일 출력버퍼와 본 발명에 따른 스플릿 레일 투 레일 출력버퍼의 슬루잉 타임을 비교한 그래프이고, 도 11b는 전류값을 비교한 그래프이다.
도 11a와 도 11b에서도 트랜스미션 게이트를 삭제한 결과, 전류(IDD2) 증가 없이도 전체적으로 슬루잉 타임과 세틀링 타임을 줄일 수 있다. 한편, 슬루잉 타임은 거의 동일하거나 미세하게 증가하는 모습을 보이나, 세틀링 타임은 현격하게 감소됨을 알 수 있다.
결과적으로, 본 발명에 따른 스플릿 레일 투 레일 출력버퍼 구조에서는 소비전류를 동등하게 하거나 감소시키면서, 높은 슬루 레이트(high slew rate), 빠른 슬루잉 타임(fast slewing time) 및 빠른 세틀링 타임(fast settling time)을 구현할 수 있다. 또한, 본 발명에 따른 스플릿 레일 투 레일 출력버퍼 구조에서는 트랜스미션 게이트를 없앤 결과, 칩 사이즈를 축소시킬 수 있으며, 트랜스미션 게이트 에서 발생하는 발열 문제를 해결할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 액정표시장치를 나타내는 도면이다.
도 2는 도 1에 사용되는 소스 드라이버를 개략적으로 나타내는 도면이다.
도 3은 일반적인 스플릿 레일-투-레일 출력버퍼를 가지는 소스 드라이버를 개략적으로 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 스플릿 레일-투-레일 출력버퍼를 가지는 소스 드라이버를 개략적으로 나타내는 도면이다.
도 5는 도 4에 사용되는 스플릿 레일-투-레일 출력버퍼의 제1출력버퍼를 나타내는 회로도이다.
도 6은 도 4에 사용되는 스플릿 레일-투-레일 출력버퍼의 제2출력버퍼를 나타내는 회로도이다.
도 7은 도 5의 스플릿 레일-투-레일 출력버퍼를 가지는 소스 드라이버를 포함하는 디스플레이 구동장치에 대한 회로도이다.
도 8a는 한 프레임에서 소스 드라이버가 도트 인버젼(dot inversion)으로 구현되는 경우를 나타내는 도면이고, 도 8b는 한 프레임에서 소스 드라이버가 라인 인버젼(line inversion)으로 구현되는 경우를 나타내는 도면이고, 도 8c는 한 프레임에서 소스 드라이버가 컬럼 인버젼(column inversion)으로 구현되는 경우를 나타내는 도면이다.
도 9a, 도 9b, 도 9c 및 도 9d는 각각 제1모드, 제2모드, 제3모드 및 제4모드에서 도 4의 스플릿 레일 투 레일 출력버퍼의 출력값을 나타내는 도면이다.
도 10a, 도 10b는 컬럼 인버젼에서 일반적인 스플릿 레일 투 레일 출력버퍼와 본 발명에 따른 스플릿 레일 투 레일 출력버퍼의 슬루잉 타임을 비교한 그래프이고, 도 10c는 전류값을 비교한 그래프이다.
도 11a는 도트 인버젼에서 일반적인 스플릿 레일 투 레일 출력버퍼와 본 발명에 따른 스플릿 레일 투 레일 출력버퍼의 슬루잉 타임을 비교한 그래프이고, 도 11b는 전류값을 비교한 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
1: 액정표시장치, 50: 소스 드라이버,
100: 스플릿 레일 투 레일 출력버퍼, 110: 입력회로
120: 전류 합 회로, 130: 스위치 회로
140: 출력 회로, 150: 보상 커패시터부
160: 피드백 회로, 170: 쇼트방지부
500: 디스플레이 구동장치

Claims (10)

  1. 디스플레이 구동장치의 소스 드라이버에 포함되고, 소스 라인을 구동하는 소스 라인 구동 신호를 출력하는 출력 버퍼에 있어서,
    제1전압 레일과 제2전압 레일 사이에서 구동되며, 제1제어신호에 응답하여 제1출력단자로 소스라인 구동 신호를 출력하고, 제2제어신호에 응답하여 제2출력단자로 소스라인 구동 신호를 출력하는 제1출력 버퍼;
    제3전압 레일과 제4전압 레일 사이에서 구동되며, 상기 제1제어신호에 응답하여 제3출력단자로 소스라인 구동 신호를 출력하고, 상기 제2제어신호에 응답하여 제4출력단자로 소스라인 구동 신호를 출력하는 제2출력 버퍼; 및
    상기 제1제어신호와 상기 제2제어신호에 응답하여, 상기 출력단자들과 상기 출력 버퍼들의 네거티브 입력단자를 연결하는 피드백 회로를 포함하며,
    상기 제1출력 버퍼의 상기 제1출력단자와 상기 제2출력 버퍼의 상기 제3출력단자가 서로 연결되며, 상기 제1출력 버퍼의 상기 제2출력단자와 상기 제2출력 버퍼의 상기 제4출력단자가 서로 연결되는 출력버퍼.
  2. 제1항에 있어서, 상기 피드백 회로는,
    상기 제1제어신호에 응답하여, 상기 제1출력 버퍼의 상기 제1출력단자와 상기 제1출력 버퍼의 네거티브 입력단자를 연결하는 제1피드팩 회로;
    상기 제1제어신호에 응답하여, 상기 제2출력 버퍼의 상기 제3출력단자와 상 기 제2출력 버퍼의 네거티브 입력단자를 연결하는 제3피드팩 회로;
    상기 제2제어신호에 응답하여, 상기 제1출력 버퍼의 상기 제2출력단자와 상기 제1출력 버퍼의 네거티브 입력단자를 연결하는 제2피드팩 회로; 및
    상기 제2제어신호에 응답하여, 상기 제2출력 버퍼의 상기 제4출력단자와 상기 제2출력 버퍼의 네거티브 입력단자를 연결하는 제4피드팩 회로를 포함하는 것으로 특징으로 하는 출력버퍼.
  3. 제1항에 있어서, 상기 제1출력 버퍼는,
    제1차동 입력 신호들 사이의 전압 차이에 응답하여 제1차동 전류들과 제2차동 전류들을 발생하는 입력 회로;
    제1전압 레일과 제1출력단자 사이에 접속된 제1트랜지스터와 상기 제1출력 단자와 제2전압 레일 사이에 접속된 제2트랜지스터를 포함하는 제1출력회로, 및 제1전압 레일과 제2출력 단자 사이에 접속된 제3트랜지스터, 상기 제2출력 단자와 제2전압 레일 사이에 접속된 제4트랜지스터를 포함하는 제2출력회로를 포함하는 출력 회로;
    상기 제1차동 전류들에 응답하여 상기 제1트랜지스터 및/또는 상기 제3트랜지스터에 흐르는 전류를 제어하기 위한 제1제어 전압을 출력하기 위한 제1제어 노드, 및 상기 제2차동 전류들에 응답하여 상기 제2트랜지스터 및/또는 제4트랜지스터에 흐르는 전류를 제어하기 위한 제2제어 전압을 출력하기 위한 제2제어 노드를 포함하는 전류 합 회로(current summing circuit); 및
    제1제어신호에 응답하여, 상기 제1트랜지스터의 게이트를 상기 제1제어 노드와 상기 제1전압 레일 중에서 어느 하나에 접속하고 상기 제2트랜지스터의 게이트를 상기 제2제어 노드와 상기 제2전압 레일 중에서 어느 하나에 접속하는 제1스위치 회로, 및 제2제어신호에 응답하여, 상기 제3트랜지스터의 게이트를 상기 제1제어 노드와 상기 제1전압 레일 중에서 어느 하나에 접속하고 상기 제4트랜지스터의 게이트를 상기 제2제어 노드와 상기 제2전압 레일 중에서 어느 하나에 접속하는 제2스위치 회로를 포함하는 스위치 회로를 포함하는 출력버퍼.
  4. 제3항에 있어서,
    상기 제1출력 버퍼의 출력 노드와 상기 제1출력회로의 상기 제1출력단자 사이에 접속되어, 제1제어신호에 응답하여 상기 출력 노드와 상기 제1출력단자를 접속하거나 차단하는 제1쇼트방지 스위치; 및
    상기 제1출력 버퍼의 출력 노드와 상기 제2출력회로의 상기 제2출력단자 사이에 접속되어, 제2제어신호에 응답하여 상기 출력 노드와 상기 제2출력단자를 접속하거나 차단하는 제2쇼트방지 스위치를 포함하는 쇼트방지부를 더 포함하는 출력버퍼.
  5. 제1항에 있어서, 상기 제2출력 버퍼는,
    제2차동 입력 신호들 사이의 전압 차이에 응답하여 제3차동 전류들과 제4차동 전류들을 발생하는 입력 회로;
    제3전압 레일과 제3출력단자 사이에 접속된 제5트랜지스터와 상기 제3출력 단자와 제4전압 레일 사이에 접속된 제6트랜지스터를 포함하는 제3출력회로, 및 제3전압 레일과 제4출력단자 사이에 접속된 제7트랜지스터, 상기 제4출력단자와 제4전압 레일 사이에 접속된 제8트랜지스터를 포함하는 제4출력회로를 포함하는 출력 회로;
    상기 제3차동 전류들에 응답하여 상기 제5트랜지스터 및/또는 상기 제7트랜지스터에 흐르는 전류를 제어하기 위한 제3제어 전압을 출력하기 위한 제3제어 노드, 및 상기 제4차동 전류들에 응답하여 상기 제6트랜지스터 및/또는 제8트랜지스터에 흐르는 전류를 제어하기 위한 제4제어 전압을 출력하기 위한 제4제어 노드를 포함하는 전류 합 회로(current summing circuit); 및
    제1제어신호에 응답하여, 상기 제5트랜지스터의 게이트를 상기 제3제어 노드와 상기 제3전압 레일 중에서 어느 하나에 접속하고 상기 제6트랜지스터의 게이트를 상기 제4제어 노드와 상기 제4전압 레일 중에서 어느 하나에 접속하는 제3스위치 회로, 및 제2제어신호에 응답하여, 상기 제7트랜지스터의 게이트를 상기 제3제어 노드와 상기 제3전압 레일 중에서 어느 하나에 접속하고 상기 제8트랜지스터의 게이트를 상기 제4제어 노드와 상기 제4전압 레일 중에서 어느 하나에 접속하는 제4스위치 회로를 포함하는 스위치 회로를 포함하는 출력버퍼.
  6. 디스플레이 구동장치의 소스 드라이버에 포함되고, 소스 라인을 구동하는 소스 라인 구동 신호를 출력하는 출력 버퍼를 제어하는 방법에 있어서,
    제1전압 레일과 제2전압 레일 사이에서 구동되며, 제1제어신호에 응답하여 제1출력단자로 소스라인 구동 신호를 출력하고, 제2제어신호에 응답하여 제2출력단자로 소스라인 구동 신호를 출력하는 제1 출력단계;
    제3전압 레일과 제4전압 레일 사이에서 구동되며, 제1제어신호에 응답하여 제3출력단자로 소스라인 구동 신호를 출력하고, 제2제어신호에 응답하여 제4출력단자로 소스라인 구동 신호를 출력하는 제2 출력단계; 및
    상기 제1제어신호와 상기 제2제어신호에 응답하여, 상기 출력단자들과 네거티브 입력단자를 연결하는 단계를 포함하며,
    상기 제1출력단자와 상기 제3출력단자가 서로 연결되며, 상기 제2출력단자와 상기 제4출력단자가 서로 연결되는 것을 특징으로 하는 출력버퍼 제어방법.
  7. 다수의 단위 이득 출력 버퍼들; 및
    각각이 전하 공유 제어신호에 응답하여 상기 다수의 단위 이득 출력 버퍼들에 각각 연결된 소스 라인들의 접속을 제어하는 다수의 전하 공유 스위치들을 포함하며,
    상기 다수의 단위 이득 출력 버퍼들 각각은,
    제1전압 레일과 제2전압 레일 사이에서 구동되며, 제1제어신호에 응답하여 제1출력단자로 소스라인 구동 신호를 출력하고, 제2제어신호에 응답하여 제2출력단자로 소스라인 구동 신호를 출력하는 제1출력 버퍼;
    제3전압 레일과 제4전압 레일 사이에서 구동되며, 제1제어신호에 응답하여 제3출력단자로 소스라인 구동 신호를 출력하고, 제2제어신호에 응답하여 제4출력단자로 소스라인 구동 신호를 출력하는 제2출력 버퍼; 및
    상기 제1제어신호와 상기 제2제어신호에 응답하여, 상기 출력단자들과 상기 출력 버퍼들의 네거티브 입력단자를 연결하는 피드백 회로를 포함하며,
    상기 제1출력 버퍼의 상기 제1출력단자와 상기 제2출력 버퍼의 상기 제3출력단자가 서로 연결되며, 상기 제1출력 버퍼의 상기 제2출력단자와 상기 제2출력 버퍼의 상기 제4출력단자가 서로 연결되는 것을 특징으로 하는 디스플레이 구동 장치.
  8. 제7항에 있어서,
    전하 공유 모드인 경우, 상기 다수의 단위 이득 출력 버퍼들에 각각 연결된 상기 소스 라인들은 접속되어, 소스 라인들이 소정의 프리차지 전압으로 프리차지되며,
    증폭 모드인 경우, 상기 다수의 단위 이득 출력 버퍼들에 각각 연결된 상기 소스 라인들은 접속되지 않고, 상기 다수의 단위 이득 출력 버퍼들은 상기 제1제어신호와 상기 제2제어신호에 응답하여 소스라인 구동 신호를 출력하는 디스플레이 구동 장치.
  9. 제8항에 있어서,
    상기 제1제어신호와 상기 제2제어신호는 소스 라인이 소정의 프리차지 전압 으로 프리차지되도록 제어하는 공유 스위치 제어 신호를 지연한 신호인 것을 특징으로 하는 디스플레이 구동 장치.
  10. 제8항에 있어서,
    상기 제1제어신호와 상기 제2제어신호는 상기 공유 스위치 제어 신호를 D 플립-플롭을 통해 상기 소스 라인이 상기 프리차지 전압으로 프리차지되는 시간인 전하 공유 시간만큼 지연한 신호인 것을 특징으로 하는 디스플레이 구동 장치.
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