[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101575352B1 - 인쇄회로기판 및 그 제조 방법 - Google Patents

인쇄회로기판 및 그 제조 방법 Download PDF

Info

Publication number
KR101575352B1
KR101575352B1 KR1020090030979A KR20090030979A KR101575352B1 KR 101575352 B1 KR101575352 B1 KR 101575352B1 KR 1020090030979 A KR1020090030979 A KR 1020090030979A KR 20090030979 A KR20090030979 A KR 20090030979A KR 101575352 B1 KR101575352 B1 KR 101575352B1
Authority
KR
South Korea
Prior art keywords
bump
insulating layer
layer
metal layer
electric element
Prior art date
Application number
KR1020090030979A
Other languages
English (en)
Other versions
KR20100112461A (ko
Inventor
이민석
최재봉
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020090030979A priority Critical patent/KR101575352B1/ko
Publication of KR20100112461A publication Critical patent/KR20100112461A/ko
Application granted granted Critical
Publication of KR101575352B1 publication Critical patent/KR101575352B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명의 실시예에 따른 인쇄회로기판은 전기소자; 상기 전기소자의 상면, 하면 및 측면을 포위하는 절연층; 상기 절연층 상에 형성된 회로패턴; 및 상기 전기소자를 상기 회로패턴과 전기적으로 연결하는 범프를 포함한다.
인쇄회로기판

Description

인쇄회로기판 및 그 제조 방법{PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근 미세화, 패키지화, 소형화된 인쇄회로기판에 대한 수요가 증가함에 따라 능동 소자 또는 수동 소자 등의 전기소자를 인쇄회로기판 내부에 형성한 임베디드(Embedded) 인쇄회로기판에 대한 수요도 증가하고 있다.
상기 임베디드 인쇄회로기판에서는 전기소자를 외부에 노출되지 않도록 인쇄회로기판 내부에 실장하는 것이 중요하다. 상기 전기소자가 외부 환경에 의해 손상되는 것을 방지하여 인쇄회로기판의 신뢰성을 확보하기 위함이다.
하지만 상기 전기소자가 외부에 노출되지 않도록 하기 위한 설계에 따라, 인쇄회로기판의 두께가 두꺼워지며, 회로 설계의 자유도가 저하되는 문제가 있다.
실시예는 두께가 얇으며 회로 설계의 자유도가 향상된 인쇄회로기판 및 그 제조방법을 제공한다.
실시예는 신뢰성이 확보된 인쇄회로기판 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 인쇄회로기판은 전기소자; 상기 전기소자의 상면, 하면 및 측면을 포위하는 절연층; 상기 절연층 상에 형성된 회로패턴; 및 상기 전기소자를 상기 회로패턴과 전기적으로 연결하는 범프를 포함한다.
본 발명의 실시예에 따른 인쇄회로기판 제조방법은 제1 금속층을 준비하는 단계; 상기 제1 금속층 상에 범프를 형성하는 단계; 상기 범프 상에 전기소자를 부착하는 단계; 상기 제1 금속층의 상면과 상기 전기소자의 상면, 하면 및 측면을 포위하도록 절연층을 형성하고, 상기 절연층 상에 제3 금속층을 형성하는 단계; 및 상기 제1 금속층 및 상기 제3 금속층을 선택적으로 제거하여 회로패턴을 형성하는 단계를 포함한다.
실시예는 두께가 얇으며 회로 설계의 자유도가 향상된 인쇄회로기판 및 그 제조방법을 제공할 수 있다.
실시예는 신뢰성이 확보된 인쇄회로기판 및 그 제조방법을 제공할 수 있다.
본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
먼저 도 10을 참조하여, 본 발명의 바람직한 실시예에 따른 인쇄회로기판에 대해 설명한다.
도 10을 참조하면, 실시예에 따른 인쇄회로기판은 전기소자(40)와, 상기 전기소자(40)의 상면, 하면 및 측면을 포위하는 제1 절연층(51) 및 제2 절연층(52)을 포함하는 절연층과, 상기 절연층 상에 형성된 제1 회로패턴(91)과, 상기 전기소자(40)를 상기 제1 회로패턴(91)과 전기적으로 연결하는 범프(30)를 포함한다.
상기 전기소자(40)의 상면, 하면 및 측면을 포위하는 상기 절연층은 동일한 재질로 형성된다.
상기 제1 회로패턴(91)은 제1면이 상기 절연층에 접촉되고, 상기 제1 회로패턴(91) 중 일부는 상기 제1면이 상기 절연층 및 범프(30)와 접촉될 수 있다.
또한, 상기 절연층 내에는 배선층(60)이 더 형성될 수 있다.
또한, 상기 제1 회로패턴(91)은 상기 절연층과 접촉되는 면에 산화막이 형성되어 있을 수 있다.
이처럼, 상기 절연층에 의해 상기 전기소자(40)의 상면, 하면 및 측면을 포위함으로써, 상기 전기소자(40)를 상기 인쇄회로기판 내부에 용이하게 실장할 수 있으며, 별도의 보호층을 형성하지 않고도 외부 환경으로부터 보호할 수 있다.
이하, 도 1 내지 도 14를 참조하여, 실시예들에 따른 인쇄회로기판 및 그 제조방법에 대해 보다 상세히 설명하도록 한다.
도 1을 참조하면, 캐리어(20)와, 상기 캐리어(20) 상에 접착층(21)과, 상기 접착층(21) 상에 제2 금속층(12)과, 상기 제2 금속층(12) 상에 제1 금속층(11)이 준비될 수 있다.
상기 제1 금속층(11)과 제2 금속층(12)은 서로 용이하게 분리될 수 있도록 접착되어 있을 수 있다.
상기 제1 금속층(11)의 두께는 3μm 내지 20μm 일 수 있다.
상기 제1 금속층(11) 및 제2 금속층(12)은 서로 같은 재질 또는 다른 재질로 이루어질 수 있으며, 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다.
상기 캐리어(20)는 상기 제1, 제2 금속층(11,12)을 지지하며, 금속 또는 수지 재질로 형성될 수 있다.
상기 접착층(21)은 프리프레그(Prepreg), 에폭시 수지 또는 페놀 수지 등 접 착력을 가지는 재질로 형성될 수 있다.
도 2를 참조하면, 준비된 상기 캐리어(20), 접착층(21) 및 제1, 제2 금속층(11,12)을 압착한다.
도 3을 참조하면, 상기 제1 금속층(11) 상에 포토레지스트 패턴(25)을 형성할 수 있다.
상기 포토레지스트 패턴(25)은 다음 공정에서 범프(30)를 형성하기 위하여 형성된다. 상기 포토레지스트 패턴(25)은 상기 범프(30)의 형태에 대응되도록 포토리소그래피 공정에 의하여 형성할 수 있다.
도 4를 참조하면, 상기 포토레지스트 패턴(25)을 마스크로 하여, 상기 범프(30)를 형성한다.
상기 범프(30)는 도금 공정에 의해 형성될 수 있으며, 상기 도금 공정은 무전해 도금(Electroless Plating) 및 전해 도금(Electro Plating)을 포함할 수 있다.
상기 범프(30)는 균일한 두께로 형성되며 그 두께는 10μm 내지 30μm 일 수 있다. 상기 범프(30)의 두께는 필요에 따라 자유롭게 변경될 수 있다. 상기 범프(30)가 균일한 두께를 가지지 않는 경우, 후에 전기소자 등이 경사지게 부착되어, 상기 전기소자 등이 손상되는 등의 문제점이 발생할 수 있다.
상기 범프(30)는 금속 재질일 수 있다. 예를 들어, 구리(Cu), 주석(Sn), 금(Au), 은(Ag) 또는 니켈(Ni) 중 어느 하나로 형성되거나, 적어도 어느 하나를 포함하는 합금으로 형성될 수 있다.
또한, 상기 범프(30)는 제 1층 및 제 2층을 포함하며, 상기 제 1층 및 제 2층이 상이한 금속으로 형성될 수 있다. 예를 들어 상기 제 1층은 니켈(Ni), 구리(Cu), 주석(Sn) 중 적어도 어느 하나 일 수 있고, 상기 제 2층은 금(Au), 은(Ag), 니켈(Ni) 중 적어도 어느 하나 일 수 있다.
또한, 상기 범프(30)에 도금, 예를 들어 금도금을 실시할 수 있다.
상기 범프(30)에 특정 금속, 예를 들어 금 등이 포함된 경우, 기존 SMT(표면 실장 기술) 장비가 이를 인식할 수 있으므로, 기존 SMT 장비를 이용해 상기 전기소자 등을 부착할 수 있다.
도 5를 참조하면, 상기 범프(30) 상에 전기소자를 부착하기 위한 접착재료(35)를 형성할 수 있다. 상기 접착재료(35)는 예를 들어, 솔더볼(Solder Ball), 도전성 접착제(Conductive Paste) 또는 비도전성 접착제(Non-Conductive Paste)일 수 있다.
상기 제1 금속층(11)의 표면은 산화 처리(Oxidation Process)하여 산화막(미도시)을 형성할 수 있다.
상기 산화막(미도시)은 상기 범프(30) 상에 상기 접착재료(35)가 솔더볼로 형성되는 경우, 상기 범프(30) 상에 전기소자를 부착하는 과정에서 솔더(Solder)가 흘러나오지 않도록 한다. 즉, 상기 산화막(미도시)의 표면 특성에 의해 상기 솔더가 흐르는 현상이 방지될 수 있다.
따라서, 상기 전기소자와, 후에 형성될 회로패턴 등이 솔더가 흘러나옴으로써 서로 전기적으로 단락(short)되는 등의 문제가 발생하지 않도록 하여 인쇄회로 기판의 신뢰성을 향상시킨다.
한편, 상기 범프(30)와 상기 제1 금속층(11) 사이에 별도의 마스크층(미도시)을 형성하여, 상기 솔더가 흘러나오는 문제 등에 대처할 수도 있다.
도 6을 참조하면, 상기 범프(30) 상에 전기소자(40)를 부착한다.
상기 전기소자(40)는 실리콘 칩 등의 능동소자(active element)이거나, 저항, 인덕터(inductor), 커패시터(capacitor) 등의 수동소자(passive element)일 수 있다.
앞에서 설명한 것처럼 상기 전기소자(40)와 범프(30) 사이에 상기 접착재료(35)를 형성하여, 상기 전기소자(40)를 견고히 고정할 수 있다.
또한, 상기 범프(30) 상에 전기소자(40)를 부착하므로, 상기 전기소자(40)와 제1 금속층(11) 사이에는 일정한 거리의 갭(gap)(45)이 생기게 된다.
상기 갭(45)의 거리는 상기 범프(30)의 두께에 상응하며, 예를 들어 10μm 내지 30μm 일 수 있다.
이후, 상기 전기소자(40) 및 제1 금속층(11) 상에 실시되는 추가 공정에 대해서는 제1 실시예 및 제2 실시예로 나누어 설명한다.
(제1 실시예)
이하, 도 7 내지 도 10을 참조하여 제1 실시예를 상세히 설명한다.
도 7을 참조하면, 도 6의 상기 제1 금속층(11) 상에 상기 전기소자(40)를 둘러싸도록 제1 절연층(51)을 준비하고, 상기 제1 절연층(51) 상에 배선층(60)을 준 비하고, 상기 배선층(60) 및 상기 전기소자(40) 상에 제2 절연층(52)을 준비하고, 상기 제2 절연층(52) 상에 제3 금속층(70)을 준비한다.
상기 제1 절연층(51), 배선층(60) 및 제2 절연층(52)은 각각 하나의 층으로 형성되는 것에 한정되지 않고 각각 여러 개의 층으로 형성될 수 있다.
또한, 상기 제1, 제2 절연층(51,52)은 반경화 상태(B-stage)로 준비될 수 있다.
상기 배선층(60)은 제3 절연층(62), 상기 제3 절연층(62) 양면의 제3 회로패턴(61), 상기 제3 절연층(62) 양면의 제3 회로패턴(61)을 전기적으로 연결하는 제1 도전비아(63)를 포함할 수 있다.
제1, 제2, 제3 절연층(51,52,62)은 같은 재질로 형성 될 수도 있으며, 에폭시 수지, 페놀 수지 등의 수지 재질로 형성될 수 있다. 또는, 상기 제1, 제2, 제3 절연층(51,52,62)은 프리프레그, 폴리이미드(Polyimide) 필름, ABF 필름 등으로 형성될 수 있다.
상기 제3 금속층(70)은 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다.
도 8을 참조하면, 상기 제1 절연층(51), 배선층(60), 제2 절연층(52) 및 제3 금속층(70)을 상기 제1 금속층(11) 및 전기소자(40) 상에 압착한다.
상기 압착 과정에 의해, 상기 제1 절연층(51) 및 제2 절연층(52)을 포함하는 절연층은 상기 제1 금속층(11)의 상면과 상기 전기소자(40)의 상면, 하면 및 측면을 포위하도록 형성되게 된다. 또한, 상기 배선층(60)은 상기 절연층 내에 형성되 게 되며, 상기 전기소자(40)의 측면을 둘러싸도록 형성될 수 있다.
특히, 상기 압착 과정에서, 상기 범프(30)에 의해 생긴 상기 전기소자(40)와 제1 금속층(11) 사이의 갭(45)이 상기 제1 절연층(51)에 의해 충진되게 되어, 도면부호 55와 같이, 상기 전기소자(40)의 하면에 상기 제1 절연층(51)이 형성되게 된다.
이처럼, 상기 전기소자(40)의 하면에 상기 제1 절연층(51)이 형성되므로, 상기 전기소자(40)가 외부에 노출되지 않게 함으로써, 외부 환경에 의해 상기 전기소자(40)가 손상되지 않도록 한다. 또한 별도의 보호층을 형성하지 않고, 상기 제1 절연층(51)에 의해 상기 전기소자(40)를 보호할 수 있으므로 인쇄회로기판의 두께를 얇게 형성할 수 있다.
상기 전기소자(40)의 하면에 형성된 제1 절연층(51)의 두께는 상기 범프(30) 상에 상기 접착재료(35)가 형성될 수 있으므로, 상기 범프(30)의 두께와 같거나, 상기 범프(30)의 두께보다 두꺼울 수 있다.
도 9를 참조하면, 상기 배선층(60)과 상기 제1 금속층(11) 또는 상기 배선층(60)과 상기 제3 금속층(70)가 전기적으로 연결될 필요가 있는 경우, 제2 도전비아(80)를 형성할 수 있다.
이때, 상기 캐리어(20), 접착층(21) 및 제2 금속층(12)이 제거될 수 있다. 앞에서 설명한 것처럼, 상기 제1 금속층(11)과 제2 금속층(12)은 용이하게 분리될 수 있도록 접착되었으므로 간단하게 상기 캐리어(20), 접착층(21) 및 제2 금속층(12)을 제거할 수 있다.
상기 캐리어(20), 접착층(21) 및 제2 금속층(12)이 제거됨에 따라 상기 제2 도전비아(80)를 형성하거나, 회로패턴을 형성하는 것이 용이해져 회로 설계의 자유도가 증가된다.
상기 제2 도전비아(80)는 상기 제1 절연층(51)과 상기 제1 금속층(11) 또는 상기 제2 절연층(52)과 상기 제3 금속층(70)을 관통하는 비아홀(미도시)을 레이저 드릴링(Laser Drilling) 등을 사용해 형성한 후, 상기 비아홀(미도시)에 도금 공정을 실시하여 형성할 수 있다.
도 10을 참조하면, 상기 제1, 제3 금속층(11,70)을 선택적으로 제거하여 제1 회로패턴(91) 및 제2 회로패턴(92)을 형성할 수 있다.
상기 제1, 제2 회로패턴(91,92)은 상기 제1, 제3 금속층(11,70)에 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴(미도시)을 마스크로 하여, 상기 제1, 제3 금속층(11,70)에 에칭을 실시하여 형성할 수 있다.
이후, 상기 인쇄회로기판의 회로 설계에 따라, 상기 제2, 제3 회로패턴(91,92) 상에 솔더마스크(Solder Mask) 및 솔더볼(Solder Ball) 등을 형성하여, 다른 회로나 소자, 혹은 기판들과 연결할 수 있다.
(제2 실시예)
이하, 도 11 내지 도 14를 참조하여 제2 실시예를 상세히 설명한다.
도 11을 참조하면, 도 6의 상기 제1 금속층(11) 및 전기소자(40) 상에 절연층(100), 상기 절연층(100) 상에 제3 금속층(110)을 준비한다.
상기 절연층(100)은 상기 제1 금속층(11) 상에 상기 전기소자(40)을 둘러싸도록 준비되는 제1 절연층(101), 상기 제1 절연층(101) 및 상기 전기소자(40) 상에 준비되는 제2 절연층(102)을 포함한다.
상기 제1 절연층(101) 및 제2 절연층(102)은 각각 하나의 층으로 형성되는 것에 한정되지 않고 각각 여러 개의 층으로 형성될 수 있다.
또한, 상기 절연층(100)은 반경화 상태(B-stage)로 준비될 수 있다.
상기 절연층(100)은 에폭시 수지, 페놀 수지 등의 수지 재질로 형성될 수 있다. 또는, 상기 절연층(100)은 프리프레그, 폴리이미드(Polyimide) 필름, ABF 필름 등으로 형성될 수 있다.
상기 제3 금속층(110)은 금속, 예를 들어, 구리(Cu), 주석(Sn), 알루미늄(Al), 니켈(Ni), 금(Au), 은(Ag) 중 적어도 어느 하나로 형성될 수 있다.
도 12를 참조하면, 상기 절연층(100) 및 상기 제3 금속층(110)을 상기 제1 금속층(11) 및 전기소자(40) 상에 압착한다.
상기 압착 과정에 의해, 상기 절연층(100)은 상기 제1 금속층(11)의 상면과 상기 전기소자(40)의 상면, 하면 및 측면을 포위하도록 형성되게 된다.
특히, 상기 압착 과정에서, 상기 범프(30)에 의해 생긴 상기 전기소자(40)와 제1 금속층(11) 사이의 갭(45)이 상기 절연층(100)에 의해 충진되게 되어, 도면부호 56과 같이, 상기 전기소자(40)의 하면에 상기 절연층(100)이 형성되게 된다.
이처럼, 상기 전기소자(40)의 하면에 상기 절연층(100)이 형성되므로, 상기 전기소자(40)가 외부에 노출되지 않게 함으로써, 외부 환경에 의해 상기 전기소자(40)가 손상되지 않도록 한다. 또한 별도의 보호층을 형성하지 않고, 상기 절연층(100)에 의해 상기 전기소자(40)를 보호할 수 있으므로 인쇄회로기판의 두께를 얇게 형성할 수 있다.
상기 전기소자(40)의 하면에 형성된 상기 절연층(100)의 두께는 상기 범프(30) 상에 상기 접착재료(35)가 형성될 수 있으므로, 상기 범프(30)의 두께와 같거나, 상기 범프(30)의 두께보다 두꺼울 수 있다.
도 13을 참조하면, 상기 제1 금속층(11)과 상기 제3 금속층(110)이 전기적으로 연결될 필요가 있는 경우, 도전비아(120)를 형성할 수 있다.
이때, 상기 캐리어(20), 접착층(21) 및 제2 금속층(12)이 제거될 수 있다. 앞에서 설명한 것처럼, 상기 제1 금속층(11)과 제2 금속층(12)은 용이하게 분리될 수 있도록 접착되었으므로 간단하게 상기 캐리어(20), 접착층(21) 및 제2 금속층(12)을 제거할 수 있다.
상기 캐리어(20), 접착층(21) 및 제2 금속층(12)이 제거됨에 따라 상기 도전비아(120)를 형성하거나, 회로패턴을 형성하는 것이 용이해져 회로 설계의 자유도가 증가된다.
상기 도전비아(120)는 상기 절연층(100), 상기 제1 금속층(11) 및 상기 제3 금속층(110)을 관통하는 비아홀(미도시)을 레이저 드릴링(Laser Drilling) 등을 사용해 형성한 후, 상기 비아홀(미도시)에 도금 공정을 실시하여 형성할 수 있다.
도 14를 참조하면, 상기 제1, 제3 금속층(11,110)을 선택적으로 제거하여 제1 회로패턴(131) 및 제2 회로패턴(132)을 형성할 수 있다.
상기 제1, 제2 회로패턴(131,132)은 상기 제1, 제3 금속층(11,110)에 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴(미도시)을 마스크로 하여, 상기 제1, 제3 금속층(11,110)에 에칭을 실시하여 형성할 수 있다.
이후, 상기 인쇄회로기판의 회로 설계에 따라, 상기 제2, 제3 회로패턴(131,132) 상에 솔더마스크(Solder Mask) 및 솔더볼(Solder Ball) 등을 형성하여, 다른 회로나 소자, 혹은 기판들과 연결할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 14는 실시예에 따른 인쇄회로기판 및 그 제조방법을 설명한 도면이다.

Claims (12)

  1. 절연층;
    상기 절연층 내에 매립되어 있으며, 하면이 상기 절연층의 하면을 통해 노출되는 범프;
    상기 범프 위에 형성된 접착재료;
    상기 접착재료를 통해 상기 범프 위에 부착되며, 상기 절연층 내에 매립되어 있는 전기소자;
    상기 절연층의 하면에 형성되며, 상기 노출된 범프의 일면과 접촉하는 회로패턴을 포함하며,
    상기 범프는,
    상면과 하면의 폭이 서로 동일한 인쇄회로기판.
  2. 제 1항에 있어서,
    상기 절연층은,
    상기 전기소자의 상면, 하면 및 측면을 포위하며,
    상기 상면, 하면 및 측면을 포위하는 절연층은 동일한 재질로 형성된 인쇄회로기판.
  3. 제 1항에 있어서,
    상기 절연층 내에 배선층이 더 형성된 인쇄회로기판.
  4. 제 1항에 있어서,
    상기 범프의 두께는 10μm 내지 30μm 인 인쇄회로기판.
  5. 제 1항에 있어서,
    상기 범프는 니켈, 구리, 주석 중 적어도 어느 하나로 형성된 제 1 범프와, 상기 제 1 범프와 상이한 금속으로 형성되며, 금, 은, 니켈 중 적어도 어느 하나로 형성된 제 2 범프를 포함하는 인쇄회로기판.
  6. 제 1항에 있어서
    상기 회로 패턴의 상면은,
    상기 범프의 하면과 접촉하는 제 1 영역과,
    상기 절연층의 하면과 접촉하는 제 2 영역을 포함하며,
    상기 제 1 영역을 제외한 제2 영역에는 산화막이 형성된 인쇄회로기판.
  7. 제1 금속층을 준비하는 단계;
    상기 제1 금속층 상에 범프를 형성하는 단계;
    상기 범프 위에 접착재료를 형성하는 단계;
    상기 형성된 접착재료를 이용하여 상기 범프 상에 전기소자를 부착하는 단계;
    상기 제1 금속층의 상면과 상기 전기소자의 상면, 하면 및 측면을 포위하도록 절연층을 형성하고, 상기 절연층 상에 제3 금속층을 형성하는 단계; 및
    상기 제1 금속층 및 상기 제3 금속층을 선택적으로 제거하여 회로패턴을 형성하는 단계를 포함하며,
    상기 범프는,
    상면 및 하면의 폭이 서로 동일한 인쇄회로기판 제조방법.
  8. 제 7항에 있어서,
    상기 전기소자의 상면, 하면 및 측면을 포위하는 절연층은 동일한 재질로 형성된 인쇄회로기판 제조방법.
  9. 제 7항에 있어서,
    상기 절연층 내에 배선층이 형성되는 인쇄회로기판 제조방법.
  10. 제 7항에 있어서,
    상기 제1 금속층 상에 범프를 형성하는 단계 이후에,
    상기 제1 금속층의 표면을 산화 처리하여 산화막을 형성하는 단계를 더 포함하며,
    상기 제 1 금속층의 표면은,
    상기 범프와 접촉하는 제 1 영역과, 상기 제 1 영역을 제외한 제 2 영역을 포함하며,
    상기 산화막은 상기 제 2 영역에만 형성되는 인쇄회로기판 제조방법.
  11. 제 7항에 있어서,
    상기 범프의 두께는 10μm 내지 30μm 인 인쇄회로기판 제조방법.
  12. 제 7항에 있어서,
    상기 범프는, 니켈, 구리, 주석 중 적어도 어느 하나를 포함하는 제 1 범프와,
    상기 제 1 범프와 상이한 금속으로 형성되고,금, 은, 니켈 중 적어도 어느 하나로 형성된 제 2 범프를 포함하는 인쇄회로기판 제조방법.
KR1020090030979A 2009-04-09 2009-04-09 인쇄회로기판 및 그 제조 방법 KR101575352B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090030979A KR101575352B1 (ko) 2009-04-09 2009-04-09 인쇄회로기판 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090030979A KR101575352B1 (ko) 2009-04-09 2009-04-09 인쇄회로기판 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20100112461A KR20100112461A (ko) 2010-10-19
KR101575352B1 true KR101575352B1 (ko) 2015-12-07

Family

ID=43132395

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090030979A KR101575352B1 (ko) 2009-04-09 2009-04-09 인쇄회로기판 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101575352B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012726A (ja) 1998-06-17 2000-01-14 Sony Corp 半導体実装用基板における突起電極形成方法
JP2006114621A (ja) 2004-10-13 2006-04-27 Dt Circuit Technology Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012726A (ja) 1998-06-17 2000-01-14 Sony Corp 半導体実装用基板における突起電極形成方法
JP2006114621A (ja) 2004-10-13 2006-04-27 Dt Circuit Technology Co Ltd 部品内蔵配線板、部品内蔵配線板の製造方法

Also Published As

Publication number Publication date
KR20100112461A (ko) 2010-10-19

Similar Documents

Publication Publication Date Title
JP3670917B2 (ja) 半導体装置及びその製造方法
KR101985020B1 (ko) 배선기판의 제조방법
JP5756515B2 (ja) チップ部品内蔵樹脂多層基板およびその製造方法
KR20060061227A (ko) 회로 기판의 제조 방법 및 전자부품 실장 구조체의 제조방법
US20150357277A1 (en) Wiring substrate
KR20160140184A (ko) 패키지 기판 및 그 제조 방법
JP2011014944A (ja) 電子部品実装構造体の製造方法
KR101231286B1 (ko) 부품 내장형 인쇄회로기판 및 그 제조 방법
JP2009267149A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
KR20150135046A (ko) 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지
KR101134519B1 (ko) 매립형 인쇄회로기판 및 그 제조방법
KR101061792B1 (ko) 칩 내장형 인쇄회로기판 및 제조 방법
CN107770946B (zh) 印刷布线板及其制造方法
JP6083130B2 (ja) 補強板付きフレキシブル配線板
US9532468B2 (en) Printed wiring board and method for manufacturing printed wiring board
KR20150065029A (ko) 인쇄회로기판, 그 제조방법 및 반도체 패키지
JP2013093366A (ja) フレキシブル配線基板およびその製造方法
JPH10335528A (ja) 半導体パッケージおよび半導体パッケージの製造方法
CN107305849B (zh) 封装结构及其制作方法
KR101575352B1 (ko) 인쇄회로기판 및 그 제조 방법
US20110061907A1 (en) Printed circuit board and method of manufacturing the same
TWI420989B (zh) 印刷電路板及其製造方法
JP2011249457A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
KR101219929B1 (ko) 인쇄회로기판 및 그의 제조 방법
KR101543031B1 (ko) 인쇄회로기판 및 그 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181112

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191111

Year of fee payment: 5