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KR101531884B1 - 수평형 디모스 트랜지스터 - Google Patents

수평형 디모스 트랜지스터 Download PDF

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KR101531884B1
KR101531884B1 KR1020090000938A KR20090000938A KR101531884B1 KR 101531884 B1 KR101531884 B1 KR 101531884B1 KR 1020090000938 A KR1020090000938 A KR 1020090000938A KR 20090000938 A KR20090000938 A KR 20090000938A KR 101531884 B1 KR101531884 B1 KR 101531884B1
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김남주
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주식회사 동부하이텍
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Abstract

본 발명은 소스에서 드레인으로 원할한 전류흐름을 얻을 수 있는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터에 관한 것으로,
본 발명에 따른 수평형 디모스 트랜지스터의 제조방법은 반도체 기판 내에 불순물 이온 주입을 통하여 드리프트 영역과 바디 영역을 형성하는 단계와, 상기 반도체 기판 상의 절연 산화막이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 통하여 제 1 불순물 이온을 주입하여 상기 반도체 기판 내의 소정 위치에 제 1 불순물 영역을 형성하는 단계와, 상기 반도체 기판이 소정영역에 산화공정을 통해 절연 산화막 및 외부 절연 산화막을 형성하는 단계와, 상기 반도체 기판 위로 게이트 전극을 형성하는 단계와, 상기 게이트 전극, 절연 산화막 및 외부 절연 산화막을 이온 주입 마스크로 이용하여 노출된 바디 영역 및 드리프트 영역 상에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
질소 영역, 수평형 디모스 트랜지스터

Description

수평형 디모스 트랜지스터{Lateral Double Diffused Metal Oxide Semiconductor}
본 발명은 반도체 소자에 관한 것으로, 특히, 소스에서 드레인으로 원할한 전류흐름을 얻을 수 있는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터에 관한 것이다.
반도체 소자의 집적도 향상과 그에 따른 제조 설계기술의 발달로 인하여 반도체 칩을 하나로 시스템을 구성하려는 시도가 크게 일어나고 있다. 시스템의 1칩화는 콘트롤러와 메모리 기타 저전압에서 동작하는 회로를 하나의 칩으로 통합하는 기술 위주로 발전되어 왔다.
그러나, 시스템의 경량화, 소형화가 되기 위해서는 시스템의 전원을 조절하는 회로부, 즉, 입력단과 출력단과의 주요 기능을 하는 회로와 1개 칩화를 하여야 가능하게 된다. 입력단과 출력단은 고전압이 인가되는 회로이므로 일반적인 저전압CMOS 회로로는 구성할 수 없어 고전압 파워트랜지스터로 구성된다.
따라서, 시스템의 크기나 무게를 줄이기 위해서는 전원의 입력/출력단과 콘트롤러를 1개 칩으로 구성해야 한다. 이를 가능하게 하는 기술이 파워 IC로, 이는 고전압 트랜지스터와 저전압 CMOS트랜지스터 회로를 하나의 칩으로 구성하는 것이다.
파워 IC 기술은 종래의 불연속 파워트랜지스터(Discrete Power Transistor)인 VDMOS(Vertical DMOS) 소자 구조를 개선한 것으로, 전류를 수평으로 흐르게 하기 위하여 드레인을 수평으로 배치하고 드리프트(Drift)영역을 채널과 드레인 사이에 두어 고전압 브레이크다운(Breakdown) 확보를 가능하게 하는 LDMOS(Lateral DMOS) 소자가 구현된다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 소스에서 드레인으로 원할한 전류흐름을 얻을 수 있는 수평형 디모스(LDMOS; Lateral Double Diffused Metal Oxide Semiconductor)트랜지스터를 제공하는 데 그 목적이 있다.
본 발명에 따른 수평형 디모스 트랜지스터의 제조방법은 반도체 기판 내에 불순물 이온 주입을 통하여 드리프트 영역과 바디 영역을 형성하는 단계와, 상기 반도체 기판 상의 절연 산화막이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 통하여 제 1 불순물 이온을 주입하여 상기 반도체 기판 내의 소정 위치에 제 1 불순물 영역을 형성하는 단계와, 상기 반도체 기판이 소정영역에 산화공정을 통해 절연 산화막 및 외부 절연 산화막을 형성하는 단계와, 상기 반도체 기판 위로 게이트 전극을 형성하는 단계와, 상기 게이트 전극, 절연 산화막 및 외부 절연 산화막을 이온 주입 마스크로 이용하여 노출된 바디 영역 및 드리프트 영역 상에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 수평형 디모스 트랜지스터는 절연 산화막 하부에 형성되는 질소 영역 형성을 통하여 반도체 기판의 드리프트 영역에 형성되는 절연 산화막의 두께를 조절함으로써 내압은 유지하고 전류의 흐름을 향상시킬 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 첨부된 도면을 참고하여 본 발명의 실시 예에 따른 수평형 디모스 트랜지스터의 제조방법에 관하여 상세히 설명하기로 한다.
도 1 내지 4는 본 발명에 따른 수평형 디모스 트랜지스터의 제조방법을 나타낸 단면도이다.
먼저, 도 1에 도시된 바와 같이, 단결정 실리콘층으로 이루어지며 액티브 영역과 소자분리영역으로 정의된 반도체 기판(10)에 불순물 이온을 주입하여 드리프 트 영역(11) 및 바디영역(13)을 형성한다. 즉, 노출된 반도체 기판(10)의 전면에 N-형 불순물 이온, 예를 들어 인 이온을 소정의 도즈량으로 주입한 후 일정 온도 및 시간 동안 불순물 확산공정을 수행하여 드리프트 영역(11)을 먼저 형성한다. 이어서, 소정의 이온주입 마스크(미도시)를 이용하여 선택적으로 P형 불순물 이온, 예를 들어 보론(B)을 소정의 도즈량으로 이온주입하여 드리프트 영역(11)과 일정한 거리를 두고 이격하는 바디 영역(13)을 형성한다. 이 P형 바디영역(13)의 일부는 채널 영역으로서 역할을 하게 된다.
이후, 반도체 기판(10) 상에 포토레지스트를 도포한 후, 노광 및 현상 공정을 거쳐 후속 공정에서 형성될 DMOS의 소스와 드레인 사이에 필드 산화막이 형성될 영역을 노출시키는 포토레지스트 패턴(12)을 형성한다. 이후, 포토레지스트 패턴(12)을 이온주입 마스크로 이용하여 질소(Nitrogen)를 주입하여 반도체 기판(10) 내의 소정 위치에 질소 영역(14)을 형성한다. 질소영역(14)의 이온주입 깊이는 후속공정에서 형성될 절연 산화막의 두께를 고려하여 절연산화막의 하부에 위치하도록 결정하며, 질소영역(14)의 폭은 후속공정에서 형성될 필드 산화막의 바닥면과 동일하도록 조절하여 형성한다.
이어서, 도 2에 도시된 바와 같이, 절연 산화막을 형성하기 위하여, 반도체 기판(10) 상에 질화막을 형성한 후, 절연 산화막이 형성될 영역을 노출시키도록 패터닝하여 질화막 패턴(16)을 형성한다.
이후, 도 3에 도시된 바와 같이, 질화막 패턴(16)에 의해 노출된 반도체 기판(10)에 산화공정(Oxidation)을 진행하여, 절연 산화막(18a) 및 외부 절연 산화 막(18b)을 동시에 형성한다. 이때, 후속 공정에서 형성될 소스와 드레인 사이에 형성된 절연 산화막(18a)은 질소영역(14)이 형성된 위치 위로 형성되며, 후속의 바디영역으로부터 일정한 거리만큼 떨어진 위치에 형성된다. 또한, 절연 산화막(18a)의 두께는 질소영역(14)의 깊이에 따라 외부 절연 산화막(18b)의 두께보다 얇게 형성된다.
다음으로, 도 4에 도시된 바와 같이, 질화막 패턴(16)을 제거한 후, 절연 산화막(18a) 및 외부 절연 산화막(18b)이 형성된 기판의 전면에 예들 들어, 실리콘 산화물과 같은 게이트 절연물질 및 폴리실리콘과 같은 게이트 전극 형성물질을 증착한 후 패터닝하여 게이트 절연층(미도시) 및 게이트 전극(20)으로 된 게이트 패턴을 형성한다. 이때, 게이트 전극(20)의 일단은 바디영역(13)의 표면 상으로 연장되며, 타단은 절연 산화막(18a) 위로 연장되도록 형성된다.
이후, 게이트 전극(20), 절연 산화막(18a) 및 외부 절연 산화막(18b)를 이온 주입 마스크로 이용하여 노출된 바디영역(13) 및 드리프트 영역(11) 상에 N+형 불순물 이온을 주입하여 소오스 영역(22) 및 드레인 영역(24)을 소정의 깊이로 형성한다.
따라서, 본 발명은 절연 산화막 하부에 형성되는 질소 영역 형성을 통하여 반도체 기판의 드리프트 영역에 형성되는 절연 산화막의 두께를 조절함으로써 내압은 유지하고 전류의 흐름을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명 의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1 내지 4는 본 발명에 따른 수평형 디모스 트랜지스터의 제조방법을 나타낸 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
10: 반도체 기판 11: 드리프트 영역
12: 포토레지스트 패턴 13: 바디 영역
14: 질소 영역 16: 질화막 패턴
18a: 절연 산화막 18b: 외부 절연 산화막
20: 게이트 전극 22: 소오스 영역
24: 드레인 영역

Claims (8)

  1. 반도체 기판 내에 불순물 이온 주입을 통하여 드리프트 영역과 바디 영역을 형성하는 단계와,
    상기 반도체 기판의 절연 산화막이 형성될 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계와,
    상기 포토레지스트 패턴을 통하여 질소 이온을 주입하여 상기 반도체 기판 내에 질소 영역을 형성하는 단계와,
    상기 질소 영역을 형성한 이후에 산화 공정을 통해 상기 반도체 기판에 상기 절연 산화막, 및 외부 절연 산화막을 형성하는 단계와,
    상기 반도체 기판 위로 게이트 전극을 형성하는 단계와,
    상기 게이트 전극, 상기 절연 산화막 및 상기 외부 절연 산화막을 이온 주입 마스크로 이용하여 노출된 바디 영역 및 드리프트 영역 상에 소오스 영역 및 드레인 영역을 형성하는 단계를 포함하며,
    상기 절연 산화막은 상기 산화 공정에 의하여 상기 질소 영역 상의 반도체 기판 내에 형성되며,
    상기 절연 산화막의 두께는 상기 질소영역의 이온주입 깊이에 의하여 조절되는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
  2. 제 1항에 있어서,
    상기 절연 산화막의 바닥면은 상기 질소 영역과 접하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조 방법.
  3. 제 1항에 있어서, 상기 절연 산화막, 및 외부 절연 산화막을 형성하는 단계는,
    상기 절연 산화막이 형성될 영역을 노출시키는 질화막 패턴을 형성하는 단계와,
    상기 질화막 패턴에 의하여 노출되는 반도체 기판에 상기 산화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조 방법.
  4. 제 1항에 있어서,
    상기 질소 영역의 폭은 상기 절연 산화막의 바닥면과 동일하도록 조절하여 형성되는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
  5. 제 1항에 있어서,
    상기 절연 산화막은 상기 바디 영역으로부터 일정한 거리만큼 떨어진 위치에 형성되는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
  6. 제 1항에 있어서,
    상기 절연 산화막의 두께는 상기 질소 영역의 깊이에 따라 상기 외부 절연 산화막의 두께보다 얇게 형성하는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
  7. 제 1항에 있어서,
    상기 절연 산화막은 상기 소오스 영역과 드레인 영역 사이에 형성되는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
  8. 제 1항에 있어서,
    상기 게이트 전극의 일단은 상기 바디영역의 표면 상으로 연장되며, 타단을 상기 절연 산화막 위로 연장되도록 형성되는 것을 특징으로 하는 수평형 디모스 트랜지스터의 제조방법.
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