KR101510903B1 - 박막 트랜지스터 기판과 이를 이용한 유기전계발광표시장치 - Google Patents
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Abstract
본 발명의 실시예는, 기판; 기판 상에 위치하는 게이트와 게이트와 이격하여 위치하는 제1전극; 게이트 및 제1전극 상에 위치하는 제1절연막; 제1절연막 상에서 게이트와 대응되는 영역에 위치하는 액티브층; 제1절연막 상에서 액티브층과 접촉하는 소오스 및 드레인; 제1절연막 상에서 제1전극을 덮도록 소오스 또는 드레인에 연결된 제2전극; 소오스, 드레인 및 제2전극 상에 위치하는 제2절연막; 및 제2절연막 상에서 제2전극과 대응되는 영역에 위치하며 제2전극의 면적보다 실질적으로 좁은 면적을 갖는 제3전극을 포함하는 박막 트랜지스터 기판을 제공한다.
유기전계발광표시장치, 편차, 커패시터
Description
본 발명의 실시예는 박막 트랜지스터 기판과 이를 이용한 유기전계발광표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정표시장치(Liquid Crystal Display: LCD), 유기전계 발광소자(Organic Light Emitting Diodes: OLED) 및 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등과 같은 평판 표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다. 그 중 고해상도를 구현할 수 있고 소형화뿐만 아니라 대형화가 가능한 액정표시장치가 널리 사용되고 있다.
위와 같은 표시장치 중 일부는 기판 상에 형성된 박막 트랜지스터와 커패시터에 저장된 데이터에 의해 구동되어 영상을 표현할 수 있다. 박막 트랜지스터는 기판 상에 형성된 게이트, 반도체층, 소오스 및 드레인을 포함하고, 커패시터는 박막 트랜지스터의 게이트, 소오스 및 드레인 사이에 위치하는 절연막을 포함할 수 있다.
박막 트랜지스터를 이용하여 구동하는 표시장치는 액정표시장치와 유기전계발광표시장치가 대표적이다. 이와 같이 박막 트랜지스터를 이용하여 구동하는 표시장치는 박막 트랜지스터와 커패시터를 하나의 서브 픽셀 내에 형성한다.
한편, 종래 표시장치의 경우 커패시터 형성시, 포토공정과 에칭공정을 실시함에 따라 커패시터의 전극이 되는 메탈과 메탈 간의 치수 편차에 의한 커패시턴스 편차가 발생한다. 치수 편차를 줄이기 위해서는 공정 편차를 줄여야 하나 공정 방법이나 설비에 따른 어려움이 있어 구조적인 해결책이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 실시예는, 커패시터를 형성하는 두 전극 간의 면적 차가 발생하더라도 커패시턴스 편차를 극소로 낮출 수 있는 박막 트랜지스터 기판을 제공하여 표시품질을 향상시킬 수 있는 유기전계발광표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명의 실시예는, 기판; 기판 상에 위치하는 게이트와 게이트와 이격하여 위치하는 제1전극; 게이트 및 제1전극 상에 위치하는 제1절연막; 제1절연막 상에서 게이트와 대응되는 영역에 위치하는 액티브층; 제1절연막 상에서 액티브층과 접촉하는 소오스 및 드레인; 제1절연막 상에서 제1전극을 덮도록 소오스 또는 드레인에 연결된 제2전극; 소오스, 드레인 및 제2전극 상에 위치하는 제2절연막; 및 제2절연막 상에서 제2전극과 대응되는 영역에 위치하며 제2전극의 면적보다 실질적으로 좁은 면적을 갖는 제3전극을 포함하는 박막 트랜지스터 기판을 제공한다.
제3전극은, 투명 산화물 전극으로 형성될 수 있다.
제3전극은, 제1전극과 전기적으로 연결될 수 있다.
한편, 다른 측면에서 본 발명의 실시예는, 제1기판; 제1기판 상에 위치하는 게이트와 게이트와 이격하여 위치하는 제1전극; 게이트 및 제1전극 상에 위치하는 제1절연막; 제1절연막 상에서 게이트와 대응되는 영역에 위치하는 액티브층; 제1절연막 상에서 액티브층과 접촉하는 소오스 및 드레인; 제1절연막 상에서 제1전극을 덮도록 소오스 또는 드레인에 연결된 제2전극; 소오스, 드레인 및 제2전극 상에 위치하는 제2절연막; 제2절연막 상에서 제2전극과 대응되는 영역에 위치하며 제2전극의 면적보다 실질적으로 좁은 면적을 갖는 제3전극; 제1기판과 대향하는 제2기판; 제2기판 상에 위치하는 서브 픽셀; 서브 픽셀의 영역을 정의하는 격벽; 및 서브 픽셀 내에 위치하며 서브 픽셀에 포함된 캐소드와 소오스 또는 드레인이 전기적으로 접촉되도록 돌출된 스페이서를 포함하는 유기전계발광표시장치를 제공한다.
서브 픽셀은, 제2기판 상에 형성된 애노드와, 애노드 상에 형성되며 애노드의 일부를 노출하는 뱅크층과, 애노드 상에 형성된 유기 발광층과, 유기 발광층 상에 형성된 캐소드를 포함하며, 캐소드는, 격벽에 의해 서브 픽셀마다 구분되어 형성될 수 있다.
격벽은, 뱅크층 상에 위치할 수 있다.
스페이서는, 뱅크층 상에 위치할 수 있다.
소오스 또는 드레인에 연결된 콘택전극을 더 포함하며, 콘택전극은 스페이서 상에 형성된 캐소드와 전기적으로 접촉할 수 있다.
상부전극은, 투명 산화물 전극으로 형성될 수 있다.
제3전극은, 제1전극과 전기적으로 연결될 수 있다.
본 발명의 실시예는, 커패시터를 형성하는 두 전극 간의 면적 차가 발생하더라도 커패시턴스 편차를 극소로 낮출 수 있는 박막 트랜지스터 기판을 제공하여 표시품질을 향상시킬 수 있는 유기전계발광표시장치를 제공하는 효과가 있다.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 단면도이고, 도 2는 도 1에 도시된 커패시터들의 평면도이며, 도 3은 도 1에 도시된 커패시터들에 대한 설명을 부가하기 위한 도면이다.
도 1을 참조하면, 박막 트랜지스터 기판은 트랜지스터(T), 제1커패시터(C1) 및 제2커패시터(C2)를 포함할 수 있으며 다음과 같은 구조로 형성될 수 있다.
기판(110) 상에는 게이트(101)와 게이트(101)와 이격하여 위치하는 제1전극(105)이 위치할 수 있다. 게이트(101)는 트랜지스터(T)의 게이트일 수 있고, 제1전극(105)은 제1커패시터(C1)의 전극일 수 있다. 게이트(101) 및 제1전극(105)은 동일한 재료로 형성될 수 있다. 게이트(101) 및 제1전극(105)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 게이트(101) 및 제1전극(105)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택 된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 또한, 게이트(101) 및 제1전극(105)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트(101) 및 제1전극(105) 상에는 제1절연막(112)이 위치할 수 있다. 제1절연막(112)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제1절연막(112) 상에는 액티브층(113)이 위치할 수 있다. 액티브층(113)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 여기서 도시하지는 않았지만, 액티브층(113)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다. 또한, 액티브층(113)은 접촉 저항을 낮추기 위한 오믹 콘택층을 포함할 수도 있다.
제1절연막(112) 상에는 액티브층(113)와 접촉하는 소오스(114a) 및 드레인(114b)이 위치할 수 있다. 소오스(114a) 및 드레인(114b)은 단일층 또는 다중층으로 이루어질 수 있다. 소오스(114a) 및 드레인(114b)이 단일층일 경우 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 이와 달리, 소오스(114a) 및 드레인(114b)이 다중층일 경우 몰리브덴/알루미늄-네오디뮴의 2중층, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디뮴/몰리브덴의 3중층으로 이루어질 수 있다.
제1절연막(112) 상에는 제1전극(105)을 덮도록 소오스(114a) 또는 드레인(114b)에 연결된 제2전극(114c)이 위치할 수 있다. 제2전극(114c)은 소오스(114a) 또는 드레인(114b)으로부터 연장되어 제1절연막(112) 상에서 제1전극(105)을 덮도록 형성될 수 있다. 제2전극(114c)은 제1전극(105)과 함께 제1커패시터(C1)를 형성함과 동시에 제2커패시터(C2)의 전극 역할을 할 수 있다. 제2전극(114c)은 소오스(114a) 및 드레인(114b)과 동일한 재료로 형성될 수 있다.
소오스(114a), 드레인(114b) 및 제2전극(114c) 상에는 제2절연막(115)이 위치할 수 있다. 제2절연막(115)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제2절연막(115) 상에는 제2전극(114c)과 대응되도록 제3전극(116)이 위치할 수 있다. 제3전극(116)은 제2전극(114c)보다 실질적으로 좁은 면적을 갖도록 형성될 수 있다. 제3전극(116)은 제2전극(114c)와 함께 제2커패시터(C2)를 형성한다. 제3전극(116)은 투명 산화물 전극으로 형성할 수 있다. 제3전극(116)은 제1전극(105)과 전기적으로 연결될 수도 있다.
도 2를 참조하면, 제1전극(105)과 제2전극(114c) 사이에 위치하는 제1절연막(112)에 의해 제1커패시터(C1)가 형성되고, 제2전극(114c)과 제3전극(116) 사이에 위치하는 제2절연막(115)에 의해 제2커패시터(C2)가 형성됨을 나타낸다. 도시된 제1커패시터(C1) 및 제2커패시터(C2)의 경우, 제2전극(114c)이 공통으로 사용된다.
이상, 박막 트랜지스터 기판 상에 형성된 트랜지스터(T), 제1커패시터(C1) 및 제2커패시터(C2)는 증착 공정, 포토 공정, 노광 공정, 식각 공정 등에 의해 기판(110) 상에 적층된다.
한편, 위와 같은 공정을 통해 박막 트랜지스터 기판 제조시 제1 및 제2커패시터(C1, C2)는 두 개의 전극(105, 114c 및 114c, 116)과 두 개의 전극(105, 114c 및 114c, 116) 사이에 위치하는 절연막(112, 115)에 의해 형성된다. 커패시터의 커패시턴스(capacitance)는 전극 간의 중첩되는 영역에 따라 좌우된다. 실시예에서는 박막 트랜지스터 기판의 상부에 형성되는 제2커패시터(C2)가 치수 편차에 의해 커패시턴스 편차가 발생하지 않도록 다음과 같이 구조적으로 보완한다.
도 3을 함께 참조하면, (a)는 제2커패시터(C2) 형성시 상부에 위치하는 제3전극(116)의 면적을 하부에 위치하는 제2전극(114c)의 면적보다 넓게 형성한 것이다. 이와 달리 (b)는 제2커패시터(C2) 형성시 상부에 위치하는 제3전극(116)의 면적을 하부에 위치하는 제2전극(114c)의 면적보다 좁게 형성한 것이다.
(a)의 경우, 제2전극(114c)을 형성할 때 x축 방향과 y축 방향의 면적 변화 발생에 따라 제3전극(116)의 면적에도 변화가 발생하여 제1커패시터(C1)는 물론 제2커패시터(C2)에 대한 커패시턴스 차가 발생할 수 있다. 그러나 (b)의 경우, 제2전극(114c)을 형성할 때 x축 방향과 y축 방향으로 면적 변화가 발생하더라도 제3전극(116)이 제2전극(114c)의 면적보다 좁게 형성되므로 (a)와 같은 커패시턴스 차는 발생하지 않게 된다. 즉, (b)는 박막 트랜지스터 기판 제조시 발생할 수 있는 치수 편차에 따른 커패시터의 커패시턴스 편차를 줄일 수 있게 된다.
이하, 본 발명의 실시예를 이용한 유기전계발광표시장치에 대해 설명한다.
도 4는 본 발명의 일 실시예에 따른 유기전계발광표시장치의 단면도이고, 도 5는 유기 발광다이오드의 계층 구조도 이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 유기전계발광표시장치는 트랜지스터(T), 제1커패시터(C1), 제2커패시터(C2) 및 유기 발광다이오드(D)를 포함할 수 있다. 트랜지스터(T), 제1커패시터(C1), 제2커패시터(C) 및 유기 발광다이오드(D)는 제1기판(110) 상에 형성될 수 있으며, 더욱 상세하게는 다음과 같은 구조로 형성될 수 있다.
제1기판(110) 상에는 게이트(101)와 게이트(101)와 이격하여 위치하는 제1전극(105)이 위치할 수 있다. 게이트(101)는 트랜지스터(T)의 게이트일 수 있고, 제1전극(105)은 제1커패시터(C1)의 전극일 수 있다. 게이트(101) 및 제1전극(105)은 동일한 재료로 형성될 수 있다.
게이트(101) 및 제1전극(105)은 상에는 제1절연막(112)이 위치할 수 있다. 제1절연막(112)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제1절연막(112) 상에는 액티브층(113)이 위치할 수 있다. 액티브층(113)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 여기서 도시하지는 않았지만, 액티브층(113)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다. 또한, 액티브층(113)은 접촉 저항을 낮추기 위한 오믹 콘택층을 포함할 수도 있다.
제1절연막(112) 상에는 액티브층(113)와 접촉하는 소오스(114a) 및 드레인(114b)이 위치할 수 있다. 소오스(114a) 및 드레인(114b)은 단일층 또는 다중층으로 이루어질 수 있다.
제1절연막(112) 상에는 제1전극(105)을 덮도록 소오스(114a) 또는 드레인(114b)에 연결된 제2전극(114c)이 위치할 수 있다. 제2전극(114c)은 제1전극(105)과 함께 제1커패시터(C1)를 형성함과 동시에 제2커패시터(C2)의 전극 역할을 할 수 있다. 제2전극(114c)은 소오스(114a) 및 드레인(114b)과 동일한 재료로 형성될 수 있다. 제2전극(114c)은 소오스(114a) 또는 드레인(114b)으로부터 연장되어 제1절연막(112) 상에서 제1전극(105)을 덮도록 형성될 수도 있다.
소오스(114a), 드레인(114b) 및 제2전극(114c) 상에는 제2절연막(115)이 위치할 수 있다. 제2절연막(115)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제2절연막(115) 상에는 제2전극(114c)과 대응되도록 제3전극(116)이 위치할 수 있다. 제3전극(116)은 제2전극(114c)보다 실질적으로 좁은 면적을 갖도록 형성될 수 있다. 제3전극(116)은 제2전극(114c)와 함께 제2커패시터(C2)를 형성한다. 제3전극(116)은 투명 산화물 전극으로 형성할 수 있다. 제3전극(116)은 제1전극(105)과 전기적으로 연결될 수도 있다.
제2절연막(115) 상에는 제3절연막(117)이 위치할 수 있다. 제3절연막(117)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제3절연막(117) 상에는 소오스(114a) 또는 드레인(114b)에 연결된 하부전극(121)이 위치할 수 있다. 하부전극(121)은 애노드 또는 캐소드로 선택될 수 있다. 하부전극(121)이 캐소드로 선택된 경우, 캐소드의 재료로는 알루미늄(Al), 알루미늄 합금(Al alloy), 알미네리윰(AlNd) 중 어느 하나로 형성될 수 있으나 이에 한정되지 않는다. 또한, 하부전극(121)이 캐소드로 선택된 경우, 캐소드의 재료로는 반사도가 높은 재료로 형성하는 것이 유리하다.
하부전극(121) 상에는 하부전극(121)의 일부를 노출하는 뱅크층(123)이 위치할 수 있다. 뱅크층(123)은 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있다.
하부전극(121) 상에는 유기 발광층(127)이 위치할 수 있다. 유기 발광층(127)은 발광방식에 따라 전자주입층, 전자수송층, 발광층, 정공수송층 및 정공주입층을 포함할 수 있다.
유기 발광층(127) 상에는 상부전극(128)이 위치할 수 있다. 상부전극(128)은 애노드 또는 캐소드로 선택될 수 있다. 상부전극(128)이 애노드로 선택된 경우, 애노드의 재료로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(ZnO doped Al2O3) 중 어느 하나로 형성될 수 있으나 이에 한정되지 않는다.
도 5를 참조하면, 유기 발광다이오드는 하부전극(121), 전자주입층(127a), 전자수송층(127b), 발광층(127c), 정공수송층(127d), 정공주입층(127e) 및 상부전 극(128)을 포함할 수 있다.
전자주입층(127a)은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 또는 SAlq를 사용할 수 있으나 이에 한정되지 않는다.
전자수송층(127b)은 전자의 수송을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 및 SAlq로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
발광층(127c)은 적색, 녹색, 청색 및 백색을 발광하는 물질을 포함할 수 있으며, 인광 또는 형광물질을 이용하여 형성할 수 있다.
발광층(127c)이 적색인 경우, CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1-phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광물질로 이루어질 수 있고, 이와는 달리 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.
발광층(127c)이 녹색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포 함하는 인광물질로 이루어질 수 있고, 이와는 달리, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.
발광층(127c)이 청색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, (4,6-F2ppy)2Irpic을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있다. 이와는 달리, spiro-DPVBi, spiro-6P, 디스틸벤젠(DSB), 디스트릴아릴렌(DSA), PFO계 고분자 및 PPV계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.
정공수송층(127d)은 정공의 수송을 원활하게 하는 역할을 하며, NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine), TPD(N,N'-bis-(3-methylphenyl)-N,N'-bis-(phenyl)-benzidine), s-TAD 및 MTDATA(4,4',4"-Tris(N-3-methylphenyl-N-phenyl-amino)-triphenylamine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
정공주입층(127e)은 정공의 주입을 원활하게 하는 역할을 할 수 있으며, CuPc(cupper phthalocyanine), PEDOT(poly(3,4)-ethylenedioxythiophene), PANI(polyaniline) 및 NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
여기서, 본 발명의 실시예는 도 5에 한정되는 것은 아니며, 전자주입층(127a), 전자수송층(127b), 정공수송층(127d), 정공주입층(127e) 중 적어도 어느 하나가 생략될 수도 있다.
이상 제1기판(110) 상에 형성된 트랜지스터(T), 제1커패시터(C1), 제2커패시터(C2) 및 유기 발광다이오드(D)는 수분이나 산소에 취약하므로 제2기판(140)을 구비하고, 제1기판(110)과 제2기판(140)을 접착부재(150)로 밀봉 합착할 수 있다. 실시예에 따른 유기전계발광표시장치는 제2기판(140) 대신 복층의 유무기 보호막으로 밀봉할 수도 있다.
도 6은 본 발명의 다른 실시예에 따른 유기전계발광표시장치의 단면도이고, 도 7은 유기 발광다이오드의 계층 구조도 이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 유기전계발광표시장치는 트랜지스터(T), 제1커패시터(C1), 제2커패시터(C2) 및 유기 발광다이오드(D)를 포함할 수 있다. 트랜지스터(T), 제1커패시터(C1), 제2커패시터(C)는 제1기판(110) 상에 형성될 수 있고, 유기 발광다이오드(D)는 제2기판(140) 상에 형성될 수 있으며, 더욱 상세하게는 다음과 같은 구조로 형성될 수 있다.
제1기판(110) 상에는 게이트(101)와 게이트(101)와 이격하여 위치하는 제1전극(105)이 위치할 수 있다. 게이트(101)는 트랜지스터(T)의 게이트일 수 있고, 제1전극(105)은 제1커패시터(C1)의 전극일 수 있다. 게이트(101) 및 제1전극(105)은 동일한 재료로 형성될 수 있다. 게이트(101) 및 제1전극(105)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 게이트(101) 및 제1전극(105)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 다중층일 수 있다. 또한, 게이트(101) 및 제1전극(105)은 몰리브덴/알루미늄-네오디뮴 또는 몰리브덴/알루미늄의 2중층일 수 있다.
게이트(101) 및 제1전극(105)은 상에는 제1절연막(112)이 위치할 수 있다. 제1절연막(112)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제1절연막(112) 상에는 액티브층(113)이 위치할 수 있다. 액티브층(113)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 여기서 도시하지는 않았지만, 액티브층(113)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다. 또한, 액티브층(113)은 접촉 저항을 낮추기 위한 오믹 콘택층을 포함할 수도 있다.
제1절연막(112) 상에는 액티브층(113)와 접촉하는 소오스(114a) 및 드레인(114b)이 위치할 수 있다. 소오스(114a) 및 드레인(114b)은 단일층 또는 다중층으로 이루어질 수 있다. 소오스(114a) 및 드레인(114b)이 단일층일 경우 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 이와 달리, 소오스(114a) 및 드레인(114b)이 다중층일 경우 몰리브덴/알루미늄-네오디뮴의 2중층, 몰리브덴/알루미늄/몰리브덴 또는 몰리브덴/알루미늄-네오디 뮴/몰리브덴의 3중층으로 이루어질 수 있다.
제1절연막(112) 상에는 제1전극(105)을 덮도록 소오스(114a) 또는 드레인(114b)에 연결된 제2전극(114c)이 위치할 수 있다. 제2전극(114c)은 제1전극(105)과 함께 제1커패시터(C1)를 형성함과 동시에 제2커패시터(C2)의 전극 역할을 할 수 있다. 제2전극(114c)은 소오스(114a) 및 드레인(114b)과 동일한 재료로 형성될 수 있다. 제2전극(114c)은 소오스(114a) 또는 드레인(114b)으로부터 연장되어 제1절연막(112) 상에서 제1전극(105)을 덮도록 형성될 수도 있다.
소오스(114a), 드레인(114b) 및 제2전극(114c) 상에는 제2절연막(115)이 위치할 수 있다. 제2절연막(115)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제2절연막(115) 상에는 제2전극(114c)과 대응되도록 제3전극(116)이 위치할 수 있다. 제3전극(116)은 제2전극(114c)보다 실질적으로 좁은 면적을 갖도록 형성될 수 있다. 제3전극(116)은 제2전극(114c)와 함께 제2커패시터(C2)를 형성한다. 제3전극(116)은 투명 산화물 전극으로 형성할 수 있다. 제3전극(116)은 제1전극(105)과 전기적으로 연결될 수도 있다.
제2절연막(115) 상에는 제3절연막(117)이 위치할 수 있다. 제3절연막(117)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.
제3절연막(117) 상에는 소오스(114a) 또는 드레인(114b)에 연결된 콘택전극(119)이 위치할 수 있다.
제2기판(140) 상에는 하부전극(121)이 위치할 수 있다. 하부전극(121)은 애노드 또는 캐소드로 선택될 수 있다. 하부전극(121)이 애노드로 선택된 경우, 애노드의 재료로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(ZnO doped Al2O3) 중 어느 하나로 형성될 수 있으나 이에 한정되지 않는다.
하부전극(121) 상에는 하부전극(121)의 일부를 노출하는 뱅크층(123)이 위치할 수 있다. 뱅크층(123)은 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있다.
뱅크층(123)의 하부에는 하부전극(121)과 접촉하는 보조전극(122)이 위치할 수 있다. 보조전극(122)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등으로 이루어질 수 있다.
뱅크층(123) 상에는 서브 픽셀의 영역을 정의하는 격벽(124)과 돌출 형성된 스페이서(125)가 위치할 수 있다. 격벽(124)은 서브 픽셀의 영역을 정의하도록 서브 픽셀을 둘러싸며 역 테이퍼 형태로 형성될 수 있다. 스페이서(125)는 기저부 면적보다 상부면적이 좁은 형태로 형성될 수 있다.
하부전극(121) 상에는 격벽(124)에 의해 구분된 유기 발광층(127)이 위치할 수 있다. 유기 발광층(127)은 발광방식에 따라 전자주입층, 전자수송층, 발광층, 정공수송층 및 정공주입층을 포함할 수 있다.
유기 발광층(127) 상에는 격벽(124)에 의해 구분되며 스페이서(125)의 표면에 형성된 상부전극(128)이 위치할 수 있다. 상부전극(128)은 캐소드 또는 애노드 로 선택될 수 있다. 상부전극(128)이 캐소드로 선택된 경우, 캐소드의 재료로는 알루미늄(Al), 알루미늄 합금(Al alloy), 알미네리윰(AlNd) 중 어느 하나로 형성될 수 있으나 이에 한정되지 않는다.
도 7을 참조하면, 유기 발광다이오드는 하부전극(121), 정공주입층(127a), 정공수송층(127b), 발광층(127c), 전자수송층(127d), 전자주입층(127e), 상부전극(128)을 포함할 수 있다.
정공주입층(127a)은 정공의 주입을 원활하게 하는 역할을 할 수 있으며, CuPc(cupper phthalocyanine), PEDOT(poly(3,4)-ethylenedioxythiophene), PANI(polyaniline) 및 NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
정공수송층(127b)은 정공의 수송을 원활하게 하는 역할을 하며, NPD(N,N-dinaphthyl-N,N'-diphenyl benzidine), TPD(N,N'-bis-(3-methylphenyl)-N,N'-bis-(phenyl)-benzidine), s-TAD 및 MTDATA(4,4',4"-Tris(N-3-methylphenyl-N-phenyl-amino)-triphenylamine)로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
발광층(127c)은 적색, 녹색, 청색 및 백색을 발광하는 물질을 포함할 수 있으며, 인광 또는 형광물질을 이용하여 형성할 수 있다.
발광층(127c)이 적색인 경우, CBP(carbazole biphenyl) 또는 mCP(1,3-bis(carbazol-9-yl)를 포함하는 호스트 물질을 포함하며, PIQIr(acac)(bis(1-phenylisoquinoline)acetylacetonate iridium), PQIr(acac)(bis(1- phenylquinoline)acetylacetonate iridium), PQIr(tris(1-phenylquinoline)iridium) 및 PtOEP(octaethylporphyrin platinum)로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 도펀트를 포함하는 인광물질로 이루어질 수 있고, 이와는 달리 PBD:Eu(DBM)3(Phen) 또는 Perylene을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.
발광층(127c)이 녹색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, Ir(ppy)3(fac tris(2-phenylpyridine)iridium)을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있고, 이와는 달리, Alq3(tris(8-hydroxyquinolino)aluminum)을 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.
발광층(127c)이 청색인 경우, CBP 또는 mCP를 포함하는 호스트 물질을 포함하며, (4,6-F2ppy)2Irpic을 포함하는 도펀트 물질을 포함하는 인광물질로 이루어질 수 있다. 이와는 달리, spiro-DPVBi, spiro-6P, 디스틸벤젠(DSB), 디스트릴아릴렌(DSA), PFO계 고분자 및 PPV계 고분자로 이루어진 군에서 선택된 어느 하나를 포함하는 형광물질로 이루어질 수 있으나 이에 한정되지 않는다.
전자수송층(127d)은 전자의 수송을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 및 SAlq로 이루어진 군에서 선택된 어느 하나 이상으로 이루어질 수 있으나 이에 한정되지 않는다.
전자주입층(127e)은 전자의 주입을 원활하게 하는 역할을 하며, Alq3(tris(8-hydroxyquinolino)aluminum), PBD, TAZ, spiro-PBD, BAlq 또는 SAlq를 사용할 수 있으나 이에 한정되지 않는다.
여기서, 본 발명의 실시예는 도 7에 한정되는 것은 아니며, 정공주입층(127a), 정공수송층(127b), 전자수송층(127d), 전자주입층(127e) 중 적어도 어느 하나가 생략될 수도 있다.
이상 제1기판(110)과 제2기판(140) 상에 형성된 트랜지스터(T), 제1커패시터(C1), 제2커패시터(C2) 및 유기 발광다이오드(D)는 수분이나 산소에 취약하므로 접착부재(150)로 밀봉 합착할 수 있다. 제1기판(110)과 제2기판(140)을 밀봉 합착할 때, 제1기판(110) 상에 형성된 트랜지스터(T)의 소오스(114a) 또는 드레인(114b)에 연결된 콘택전극(119)과 제2기판(140) 상에 형성된 유기 발광다이오드(D)의 상부전극(128)은 돌출된 스페이서(125)에 의해 전기적으로 연결된다.
이상 본 발명의 실시예는 커패시터를 형성하는 두 전극 간의 면적 차가 발생하더라도 커패시턴스 편차를 극소로 낮출 수 있는 박막 트랜지스터 기판을 제공하여 표시품질을 향상시킬 수 있는 유기전계발광표시장치를 제공하는 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발 명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판의 단면도.
도 2는 도 1에 도시된 커패시터들의 평면도.
도 3은 도 1에 도시된 커패시터들에 대한 설명을 부가하기 위한 도면.
도 4는 본 발명의 일 실시예에 따른 유기전계발광표시장치의 단면도.
도 5는 유기 발광다이오드의 계층 구조도.
도 6은 본 발명의 다른 실시예에 따른 유기전계발광표시장치의 단면도.
도 7은 유기 발광다이오드의 계층 구조도.
<도면의 주요 부분에 관한 부호의 설명>
101: 게이트 105: 제1전극
112: 제1절연막 113: 액티브층
114a: 소오스 114b: 드레인
114c: 제2전극 115: 제2절연막
116: 제3전극 121: 하부전극
127: 유기 발광층 128: 상부전극
Claims (10)
- 기판;상기 기판 상에 위치하는 게이트와 상기 게이트와 이격하여 위치하는 제1전극;상기 게이트 및 상기 제1전극 상에 위치하는 제1절연막;상기 제1절연막 상에서 상기 게이트와 대응되는 영역에 위치하는 액티브층;상기 제1절연막 상에서 상기 액티브층과 접촉하는 소오스 및 드레인;상기 제1절연막 상에서 상기 제1전극을 덮도록 상기 소오스 또는 드레인에 연결된 제2전극;상기 소오스, 상기 드레인 및 상기 제2전극 상에 위치하는 제2절연막; 및상기 제2절연막 상에서 상기 제2전극과 대응되는 영역에 위치하며 상기 제2전극의 면적보다 실질적으로 좁은 면적을 갖는 제3전극을 포함하고,상기 제1전극, 상기 제1절연막 및 상기 제2전극은 제1커패시터를 구성하고, 상기 제2전극, 상기 제2절연막 및 상기 제3전극은 제2커패시터를 구성하는 박막 트랜지스터 기판.
- 제1항에 있어서,상기 제3전극은,투명 산화물 전극으로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제1항에 있어서,상기 제3전극은,상기 제1전극과 전기적으로 연결된 것을 특징으로 하는 박막 트랜지스터 기판.
- 제1기판;상기 제1기판 상에 위치하는 게이트와 상기 게이트와 이격하여 위치하는 제1전극;상기 게이트 및 상기 제1전극 상에 위치하는 제1절연막;상기 제1절연막 상에서 상기 게이트와 대응되는 영역에 위치하는 액티브층;상기 제1절연막 상에서 상기 액티브층과 접촉하는 소오스 및 드레인;상기 제1절연막 상에서 상기 제1전극을 덮도록 상기 소오스 또는 드레인에 연결된 제2전극;상기 소오스, 드레인 및 제2전극 상에 위치하는 제2절연막;상기 제2절연막 상에서 상기 제2전극과 대응되는 영역에 위치하며 상기 제2전극의 면적보다 실질적으로 좁은 면적을 갖는 제3전극;상기 제1기판과 대향하는 제2기판;상기 제2기판 상에 위치하는 서브 픽셀;상기 서브 픽셀의 영역을 정의하는 격벽; 및상기 서브 픽셀 내에 위치하며 상기 서브 픽셀에 포함된 캐소드와 상기 소오스 또는 드레인이 전기적으로 접촉되도록 돌출된 스페이서를 포함하고,상기 제1전극, 상기 제1절연막 및 상기 제2전극은 제1커패시터를 구성하고, 상기 제2전극, 상기 제2절연막 및 상기 제3전극은 제2커패시터를 구성하는 유기전계발광표시장치.
- 삭제
- 삭제
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- 삭제
- 제4항에 있어서,상기 제3전극은,투명 산화물 전극으로 형성되는 것을 특징으로 하는 유기전계발광표시장치.
- 제4항에 있어서,상기 제3전극은,상기 제1전극과 전기적으로 연결된 것을 특징으로 하는 유기전계발광표시장치.
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