KR101481574B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 소자 분리막 내의 산화막의 두께를 트랜지스터의 특성에 따라 선택적으로 변화하여, 핫전자 유기 펀치 쓰루 현상을 방지하고 소자의 동작 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다. 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법은, 기판을 제공하는 단계; 상기 기판에 제1 트렌치들 및 제2 트렌치들을 형성하는 단계; 상기 제1 트렌치들 및 상기 제2 트렌치들의 표면에 제1 산화막을 형성하는 단계; 플라즈마 이온 침지 주입 증착법(PIIID)을 이용하여, 상기 제1 트렌치들의 표면에 형성된 상기 제1 산화막 상에 제2 산화막을 형성하는 단계; 상기 제1 산화막 및 상기 제2 산화막 상에 라이너 질화막을 형성하는 단계; 상기 제1 트렌치들 및 상기 제2 트렌치들 내에 매립 절연막을 형성하는 단계; 및 상기 매립 절연막을 평탄화하여 상기 제1 트렌치들에 제1 소자 분리막을 형성하고, 상기 제2 트렌치들에 제2 소자 분리막을 형성하는 단계를 포함한다.
얕은 트렌치형 소자 분리막(shallow trench isolation, STI), 플라즈마 이온 침지 주입 증착법(Plasma ion immersion implantation and deposition, PIIID), p-MOS, n-MOS, 핫전자 유기 펀치 쓰루(HEIP)
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는, 핫전자 유기 펀치 쓰루 현상을 방지하고 소자의 동작 특성을 개선할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 단위 소자들이 형성되는 활성 영역과 이들을 분리하는 소자 분리 영역으로 구분할 수 있다. 소자 분리 영역은 반도체 장치의 전체 면적에서 차지하는 비율이 크므로, 반도체 장치의 고집적화를 위하여는 소자 분리 영역의 축소가 필요하다. 또한, 소자들의 원활한 동작을 위하여, 소자들 사이의 간섭을 배제하고 접합 캐패시턴스를 감소할 수 있는 구조를 갖는 소자 분리 영역이 요구된다. 이러한 반도체 소자의 소자 분리막으로서 과거에는 로코스(LOCOS) 산화막이 이용되었으나, 현재는 좁은 폭을 가지면서도 우수한 소자 분리 특성을 가지는 얕은 트렌치형 소자 분리막(shallow trench isolation, STI)이 광범위하게 채용되고 있다. 도 1은 종래 기술에 따른 STI형 소자분리막을 포함하는 반도체 소자를 개략적으로 도시하는 단면도이다.
도 1을 참조하면, 기판(1) 상에 소자 분리막(2)이 형성되어 있다. 소자 분 리막(2) 사이에는 소오스/드레인 영역 및 채널 영역을 포함하는 활성 영역(3) 이 형성되어 있고, 활성 영역(3) 상에는 게이트 구조물(9)이 형성되어 있다. 이러한 소자 분리막(2)은 절연층으로 충진되어 각각의 소자들을 전기적으로 분리한다. 또한, 도시된 바와 같이, 반도체 소자의 리프레시(refresh) 특성을 개선하기 위하여, 소자 분리막(2)의 측벽에는 실리콘 산화막(4)과 실리콘 질화막(6)이 형성되는 것이 일반적이다. 또한, 소자 분리막(2)의 남은 영역은 SOG(spin-on-glass)와 같은 갭필(gap fill)물질을 포함하는 매립막(8)에 의하여 충진된다.
그러나, 실리콘 질화막(6)은 전자들을 트랩하는 특성이 있으므로, 실리콘 산화막(4)과 실리콘 질화막(6)의 경계면에 전자들이 트랩되고, 이에 따라 소자 분리막(2) 외측의 기판(1) 내의 영역에는 상기 트랩된 전자들에 의하여 홀(hole)이 집중된다. 이를 핫전자 유기 펀치 쓰루(hot electron induced punch through, HEIP)라고 부른다. 이러한 HEIP에 의하여 게이트에 전압이 인가되지 않은 상태에서도 전류가 흐르게 되고, 이에 따라 문턱 전압을 감소시키고 누설전류를 증가시키게 되며, 결과적으로 소자의 불량을 유발하게 된다. 이러한 HEIP 현상은 홀이 주캐리어이고 Vpp가 높은 전압으로 인가되는 p-MOS에서 특히 문제되며, 특히 오프 전류 특성이 열화된다. 이러한 문제점을 해결하는 방법 중에 하나는 실리콘 질화막에 전자가 트랩되지 않도록, 실리콘 산화막의 두께를 증가시키는 것이다. 그러나, 두께가 큰 실리콘 산화막의 형성은 특히 셀 영역의 소자 분리막의 갭필 마진을 감소시키는 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는, 얕은 트렌치형 소자 분리막 내의 산화막의 두께를 트랜지스터의 특성에 따라 선택적으로 변화하여, 핫전자 유기 펀치 쓰루 현상을 방지하고 소자의 동작 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 기판을 제공하는 단계; 상기 기판에 제1 트렌치들 및 제2 트렌치들을 형성하는 단계; 상기 제1 트렌치들 및 상기 제2 트렌치들의 표면에 제1 산화막을 형성하는 단계; 플라즈마 이온 침지 주입 증착법(Plasma ion immersion implantation and deposition, PIIID)을 이용하여, 상기 제1 트렌치들의 표면에 형성된 상기 제1 산화막 상에 제2 산화막을 형성하는 단계; 상기 제1 산화막 및 상기 제2 산화막 상에 라이너 질화막을 형성하는 단계; 상기 제1 트렌치들 및 상기 제2 트렌치들 내에 매립 절연막을 형성하는 단계; 및 상기 매립 절연막을 평탄화하여 상기 제1 트렌치들에 제1 소자 분리막을 형성하고, 상기 제2 트렌치들에 제2 소자 분리막을 형성하는 단계를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제2 산화막을 형성하는 단계는, 상기 기판 상에 상기 제1 트렌치들을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 플라즈마 이온 침지 주입 증착법을 이용하여 상기 노출된 제1 트렌치들의 표면에 형성된 상기 제1 산화막 상에 상기 제2 산화막을 형성하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 더 포함할 수 있다. 상기 포토레지스트 패턴을 제거하는 단계를 수행하기 전에, 상기 포토레지스트 패턴 상에 형성된 상기 제2 산화막을 건식식각을 이용하여 제거하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 플라즈마 이온 침지 주입 증착은 10℃ 내지 200℃의 범위의 온도에서 수행될 수 있다. 또한, 상기 제2 산화막은 SiH4, Si2Cl2H2, SiH6, Si2H6, Si3H8, O2, N2, Ar, He, 또는 이들의 혼합 가스를 이용하여 형성할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 소자 분리막들 사이의 상기 기판 상의 영역은 p-MOS 트랜지스터가 형성되는 p-MOS 영역을 포함하고, 상기 제2 소자 분리막들 사이의 상기 기판 상의 영역은 n-MOS 트랜지스터가 형성되는 n-MOS 영역을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 트렌치들의 일부는 제3 트렌치들을 포함하고, 상기 제3 트렌치들은 그 표면에 형성된 상기 제1 산화막의 일부 영역 상에 상기 제2 산화막이 형성되고, 상기 제3 트렌치들에 제3 소자 분리막들을 형성할 수 있다. 또한, 상기 제1 소자 분리막들과 상기 제3 소자 분리막들의 상기 제1 산화막 및 상기 제2 산화막이 모두 형성된 영역 사이의 상기 기판 상의 영역은 p-MOS 트랜지스터가 형성되는 p-MOS 영역을 포함하고, 상기 제2 소자 분리막들과 상기 제3 소자 분리막의 제1 산화막이 형성된 영역 사이의 상기 기판 상의 영역은 n-MOS 트랜지스터가 형성되는 n-MOS 영역을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 기판 상에 패드 절연막을 형성하는 단계를 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 셀 영역과 주변 영역이 정의된 기판을 제공하는 단계; 상기 주변 영역 상에 제1 주변 영역 트렌치들 및 제2 주변 영역 트렌치들을 형성하는 단계; 상기 셀 영역 상에 셀 영역 트렌치들을 형성하는 단계; 상기 제1 주변 영역 트렌치들, 상기 제2 주변 영역 트렌치들, 및 상기 셀 영역 트렌치들의 표면에 제1 산화막을 형성하는 단계; 플라즈마 이온 침지 주입 증착법을 이용하여, 상기 제1 주변 영역 트렌치들의 표면에 형성된 상기 제1 산화막 상에 제2 산화막을 형성하는 단계; 상기 제1 산화막 및 상기 제2 산화막 상에 라이너 질화막을 형성하는 단계; 상기 제1 주변 영역 트렌치들, 상기 제2 주변 영역 트렌치들 및 상기 셀 영역 트렌치들 내에 매립 절연막을 형성하는 단계; 및 상기 매립 절연막을 평탄화하여 상기 제1 주변 영역 트렌치들에 제1 주변 영역 소자 분리막을 형성하고, 상기 제2 주변 영역 트렌치들에 제2 주변 영역 소자 분리막을 형성하고, 상기 셀 영역 트렌치들에 셀 영역 소자 분리막을 형성하는 단계를 포함한다.
본 발명의 일부 실시예들에 있어서, 상기 제1 주변 영역 트렌치들 및 상기 제2 주변 영역 트렌치들의 크기는 상기 셀 영역 트렌치들의 크기에 비하여 클 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 산화막을 형성하는 단계는, 상 기 기판 상에 상기 제1 주변 영역 트렌치들을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 플라즈마 이온 침지 주입 증착법을 이용하여 상기 노출된 제1 주변 영역 트렌치들의 표면에 형성된 상기 제1 산화막 상에 상기 제2 산화막을 형성하는 단계; 및 상기 포토레지스트 패턴을 제거하는 단계를 더 포함할 수 있다. 또한, 상기 포토레지스트 패턴을 제거하는 단계를 수행하기 전에, 상기 포토레지스트 패턴 상에 형성된 상기 제2 산화막을 건식식각을 이용하여 제거하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 플라즈마 이온 침지 주입 증착은 10℃ 내지 200℃의 범위의 온도에서 수행될 수 있다. 또한, 상기 제2 산화막은 SiH4, Si2Cl2H2, SiH6, Si2H6, Si3H8, O2, N2, Ar, He, 또는 이들의 혼합 가스를 이용하여 형성할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 주변 영역 소자 분리막들 사이의 상기 기판 상의 영역은 p-MOS 트랜지스터가 형성되는 p-MOS 영역을 포함하고, 상기 제2 주변 영역 소자 분리막들 사이의 상기 기판 상의 영역은 n-MOS 트랜지스터가 형성되는 n-MOS 영역을 포함하고, 상기 셀 영역 소자 분리막들 사이의 상기 기판 상의 영역은 n-MOS 트랜지스터가 형성되는 n-MOS 영역을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 주변 영역 트렌치들의 일부는 제3 주변 영역 트렌치들을 포함하고, 상기 제3 주변 영역 트렌치들은 그 표면에 형성된 상기 제1 산화막의 일부 상에 상기 제2 산화막이 형성되고, 상기 제3 트렌치 들에 제3 소자 분리막들을 형성할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 주변 영역 소자 분리막들과 상기 제3 주변 영역 소자 분리막들의 상기 제1 산화막 및 상기 제2 산화막이 모두 형성된 영역 사이의 상기 기판 상의 영역은 p-MOS 트랜지스터가 형성되는 p-MOS 영역을 포함하고, 상기 제2 주변 영역 소자 분리막들과 상기 제3 주변 영역 소자 분리막의 제2 산화막이 형성되지 않은 영역 사이의 상기 기판 상의 영역은 n-MOS 트랜지스터가 형성되는 n-MOS 영역을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 기판 상에 패드 절연막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 주변 영역 소자 분리막들 및 상기 제2 주변 영역 소자 분리막들 사이의 상기 기판 상의 영역에 주변 영역 게이트 구조물을 형성하는 단계; 및 상기 셀 영역 소자 분리막들 사이의 상기 기판 상의 영역에 셀 영역 게이트 구조물을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조방법은, 일부의 소자분리막, 예를 들어 p-MOS 트랜지스터의 형성을 위한 기판 내의 활성 영역을 정의하는 소자분리막이 상대적으로 더 두꺼운 산화막을 포함하게 하여, 상기 산화막 상에 형성되는 라이너 질화막에 의한 전하 트랩을 방지할 수 있다. 이에 따라 셀의 리프레시 특성을 감소하지 않으면서도 핫전자 유기 펀치 쓰루(hot electron induced punch through, HEIP)를 방지할 수 있고, 소자의 신뢰성을 향상시킬 수 있다.
또한, 추가되는 산화막은 저온 공정에서 형성되므로, 상대적으로 간단하고 저렴한 포토레지스트 패터닝 기술을 사용할 수 있고, 또한 고온 공정에 의한 소자의 열화를 감소할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항 목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태 는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
통상적으로, 반도체 메모리 소자는 셀 어레이 영역의 트랜지스터와 이를 구동 및 제어하기 위한 코어 회로 영역/주변 회로 영역의 트랜지스터를 가질 수 있으며, 각 회로 영역은 요구되는 집적도에 따라 서로 다른 디자인룰이 적용될 수 있으므로, 각 회로 영역에 형성되는 트랜지스터들은 그 재료 및 구조가 서로 상이할 수 있다. 본 명세서에서는 상기 코어 회로 영역/주변 회로 영역을 주변 영역(100)으로 칭하기로 하고, 상기 셀 어레이 영역을 셀 영역(200)으로 칭하기로 한다. 또한, 본 명세서에서는 얕은 트렌치형 소자 분리막(shallow trench isolation, STI)을 소자 분리막으로 간결하게 칭하기로 한다.
도 2a 내지 도 2g는 본 발명의 일부 실시예들에 따른 소자분리막을 포함하는 반도체 소자의 제조방법을 공정 순서에 따라 도시하는 단면도들이다.
도 2a를 참조하면, 기판(10)을 제공한다. 기판(10)은 도시된 바와 같이 주변 영역(100)과 셀 영역(200)이 정의될 수 있다. 이하에서는, 본 발명의 간결하고 명료한 설명을 위하여 본 발명에 따른 반도체 소자의 제조방법의 일 예로서 주변 영역(100)과 셀 영역(200)이 정의된 기판(10)을 사용하는 경우를 설명하기로 한다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
이어서, 기판(10)의 주변 영역(100)과 셀 영역(200)에 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c) 및 셀 영역 트렌치들(210)를 각각 형성한다. 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c)과 셀 영역 트렌치들(210)은 동시에 형성되거나 또는 별개의 공정을 수행하여 형성될 수 있다. 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c) 및 셀 영역 트렌치들(210)은 통상적인 식각 방법, 예를 들어 포토레지스트 마스크 또는 하드 마스크를 사용할 수 있고, 습식 식각 또는 건식 식각을 수행하여 형성할 수 있다. 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c)과 셀 영역 트렌치들(210)을 형성하기 위한 식각 방법은, 예를 들어 반응성 이온 식각(reactive ion etching, RIE) 또는 플라즈마 식각과 같은 이방성 식각이나 경사 식각이 있으나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다. 또한, 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c)는 그 표면에 형성되는 층의 구조에 따른 구분을 위한 것이며, 그 형상이나 크기가 이에 한정되는 것은 아니다. 즉, 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c)은 서로 동일하거나 또는 다른 형상이나 크기를 가질 수 있다. 또한, 예를 들어 제1 주변 영역 트렌치들(110a) 내에서도 그 형상이나 크기가 모두 동일하거나 또는 다를 수 있다. 이는 제2 주변 영역 트렌치들(110b), 제3 주변 영역 트렌치들(110c)과 셀 영역 트렌치들(210)에도 동일하게 적용된다. 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c)의 크기는 셀 영역 트렌치들(210)의 크기에 비하여 클 수 있다. 여기에서, 상기 크기는 상기 트렌치들의 폭 및/또는 깊이를 의미한다.
도 2b를 참조하면, 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c) 및 셀 영역 트렌치들(210)의 표면에 제1 산화막(120, 220)을 형성한다. 본 명세서에서, 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c) 및 셀 영역 트렌치들(210)의 표면은 트렌치의 내측 벽면 및 바닥면을 포함하는 것을 의미한다. 제1 산화막(120, 220)은 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c) 및 셀 영역 트렌치들(210)의 표면에 동시에 형성되거나 또는 별개의 공정을 수행하여 형성될 수 있다. 또한, 제1 산화막(120, 220)의 폭이나 재질은 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c) 및 셀 영역 트렌치들(210)에 대하여 동일하거나 또는 다를 수 있다. 제1 산화막(120, 220)은, 통상적인 측벽 산화막이거나 또는 측벽 산화막과 MTO(mid temperature oxide) 막의 복합막일 수 있다. 제1 산화막(120, 220)은 실리콘 산화막일 수 있으나, 이에 반드시 한정되는 것은 아니다. 또한 제1 산화막(120, 220)은 실란계 가스(silane-based gas), 예를 들어 SiH4, Si2Cl2H2, SiH6, Si2H6, Si3H8 또는 이들의 혼합 가스를 이용하여 형성할 수 있으며, O2, N2, Ar, He 또는 이들의 혼합 가스를 함께 이용하여 형성할 수 있다. 또한, 제1 산화막(120, 220)은 열산화법, 급속 열산화법 (rapid thermal oxidation, RTO), 또는 화학기상 증착법(chemical vapor deposition, CVD)에 의하여 형성될 수 있다. 그러나 기재한 바와 같은 제1 산화막(120, 220)을 위한 산화막의 종류는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다. 이러한 제1 산화막(120, 220)은 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c) 및 셀 영역 트렌치들(210) 의 측벽의 결함을 제거할 수 있다.
또한, 선택적으로, 기판(10) 상에 패드 절연막(112, 212)을 더 형성할 수 있다, 패드 절연막(112, 212)은 제1 산화막(120, 220)을 형성하기 전이나 또는 형성한 후에 형성될 수 있다. 패드 절연막(112, 212)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막일 수 있고, 또는 이들의 복합층으로 형성될 수 있다. 도 2b에 도시된 바와 같이 기판(10) 상에 제1 산화막(120, 220)과 패드 절연막(112, 212)이 순차적으로 형성되어 적층된 경우에는, 이후에 공정에서 패드 절연막(112, 212)이 제1 산화막(120, 220)의 손상을 방지할 수 있으며, 이에 따라 제1 산화막(120, 220)의 일부를 게이트 절연막으로서 사용할 수 있다. 또한, 패드 절연막(112, 212)은 후속되는 평탄화 공정, 예를 들어 화학적 기계적 연마 (chemical-mechanical polishing, CMP) 공정에서 평탄화 저지막으로 사용될 수 있다.
도 2c와 도 2d를 참조하면, 제1 산화막(120, 220)의 일부 영역, 예를 들어 제1 주변 영역 트렌치들(110a)의 표면에 형성된 제1 산화막(120) 상에 플라즈마 이온 침지 주입 증착법(Plasma ion immersion implantation and deposition, PIIID)을 이용하여 제2 산화막(140)을 형성한다. 상기 플라즈마 이온 침지 주입 증착법에 대해서는 하기에 상세하게 설명하기로 한다.
이하에서는 제2 산화막(140)을 형성하는 방법을 예시적으로 설명하기로 한다.
도 2c를 참조하면, 기판(10)의 전면, 즉 제1 산화막(120, 220)이 형성되거 나, 또는 제1 산화막(120, 220) 및 패드 절연막(112, 212)이 형성된 기판(10) 상에 포토레지스트막(미도시)을 형성한다. 상기 포토레지스트막을 패터닝하여, 제1 주변 영역 트렌치들(110a)을 노출시키는 포토레지스트 패턴(130, 230)을 형성한다. 상기 포토레지스트막을 패터닝하는 방법은 본 기술 분야에 알려진 통상적인 기술을 사용할 수 있다. 이에 따라, 포토레지스트 패턴(130, 230)은 제2 주변 영역 트렌치들(110b) 및 셀 영역 트렌치들(210)을 외부로부터 차단한다.
도 2d를 참조하면, 제1 주변 영역 트렌치들(110a)의 표면에 형성되어 포토레지스트 패턴(130)에 의하여 노출된 제1 산화막(120) 상에 플라즈마 이온 침지 주입 증착법을 이용하여 선택적으로 제2 산화막(140)을 형성한다. 제2 산화막(140)은 실리콘 산화막일 수 있으나, 이에 반드시 한정되는 것은 아니다. 또한, 제2 산화막(140)은 실란계 가스(silane-based gas), 예를 들어 SiH4, Si2Cl2H2, SiH6, Si2H6, Si3H8 또는 이들의 혼합 가스를 이용하여 형성할 수 있으며, O2, N2, Ar, He 또는 이들의 혼합 가스를 함께 이용하여 형성할 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
또한, 상기 플라즈마 이온 침지 주입 증착은 10℃ 내지 200℃의 범위의 온도에서 수행될 수 있다. 그러나, 상기 플라즈마 이온 침지 주입 증착은 예시적이며, 저온, 예를 들어 10℃ 내지 200℃의 범위의 온도에서 수행되어 산화막을 형성할 수 있는 모든 방법을 포함할 수 있다. 따라서, 본 발명은 제2 산화막(140)을 저온에서 형성하므로, 포토레지스트 패턴(130, 230)을 증착 마스크로서 사용할 수 있다.
이어서, 포토레지스트 패턴(130, 230)을 통상적인 방법, 예를 들어 애싱(ashing) 또는 스트립(strip)을 이용하여 제거한다. 또한, 선택적으로 포토레지스트 패턴(130, 230)을 제거하는 단계를 수행하기 전에, 건식식각을 이용하여 포토레지스트 패턴(130, 230) 상에 형성된 제2 산화막(미도시)을 제거하는 단계를 수행할 수 있다.
이하에서는 제3 주변 영역 트렌치들(110c) 내에 형성되는 산화막에 대하여 설명하기로 한다. 제1 주변 영역 트렌치들(110a)과 유사하게, 제3 주변 영역 트렌치들(110c)의 표면에 형성되어 노출된 제1 산화막(120) 상에 상기 플라즈마 이온 침지 주입 증착법을 이용하여 선택적으로 제2 산화막(140)을 형성할 수 있다. 그러나, 제3 주변 영역 트렌치들(110c)의 경우에는 제1 주변 영역 트렌치들(110a)과는 달리 그 표면에 형성된 제1 산화막(120)의 일부가 상기 포토레지스트 패턴에 의하여 노출된다. 이에 따라 도 2d에 도시된 바와 같이, 제3 주변 영역 트렌치들(110c)은 일부는 그 표면 상에 제1 산화막(120) 및 제2 산화막(140)이 형성되고, 다른 일부는 상기 포토레지스트 패턴에 의하여 차단되므로 그 상에 제 1 산화막(120)만이 존재한다. 이와 같이 그 표면 상에 비대칭적으로 형성된 막 구조를 가지는 제3 주변 영역 트렌치들(110c)의 형성 여부는 선택적이다.
도 2e를 참조하면, 제1 산화막(120, 220) 및 제2 산화막(140) 상에 라이너(liner) 질화막(150, 250)를 형성한다. 라이너 질화막(150, 250)은 실리콘 질화막, 또는 실리콘 산질화막일 수 있으나, 이에 반드시 한정되는 것은 아니다. 또 한, 라이너 질화막(150, 250)는 열질화막 또는 CVD 질화막일 수 있다. 예를 들어, 라이너 질화막(150, 250)은 플라즈마 활성 CVD (Plasma enhanced CVD, PECVD), 원자층 증착법(Atomic layer deposition, ALD), 또는 라디칼 질화법으로 형성될 수 있고, 공정 조건은 100 내지 500℃ 범위의 온도, 0.01 내지 10 Torr 범위의 압력, SiH4, Si2Cl2H2, SiH6, Si2H6, Si3H8으로 구성된 군으로부터 선택된 어느 하나의 소스 가스와 N2, NO, N2O 또는 NH3의 반응 가스를 이용하여 형성할 수 있으며, 또한 Ar, He 등의 분위기에서 수행될 수 있다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
도 2f를 참조하면, 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c) 및 상기 셀 영역 트렌치들(210) 내에 매립 절연막(160, 260)을 형성한다. 매립 절연막(160, 260)은 산화막일 수 있고, 예를 들어 SOG(spin-on-glass), 또는 USG(undoped silica glass)일 수 있다. 또한, 매립 절연막(160, 260)은 HDP-CVD(high density plasma CVD), O3-TEOS APCVD(atmosphere pressure CVD), O3-TEOS Sub-APCVD, ALCVD(Atomic layer CVD) 또는 MLCVD(molecular layer CVD) 방식을 이용하여 형성할 수 있다.
도 2g를 참조하면, 매립 절연막(160, 260)을, 예를 들어 화학적 기계적 연마 (chemical-mechanical polishing, CMP) 또는 에치백(etch-back)으로 평탄화하여 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c) 및 상기 셀 영역 트렌치들(210)에 각각 제1 내지 제3 주변 영역 소자 분리막들(170a, 170b, 170c) 및 셀 영역 소 자 분리막들(270)을 형성한다. 이어서, 제1 내지 제3 주변 영역 소자 분리막들(170a, 170b, 170c) 사이의 기판(10) 상의 영역에 주변 영역 게이트 구조물(180)을 형성한다. 또한, 셀 영역 소자 분리막(270) 사이의 기판(10) 상의 영역에 셀 영역 게이트 구조물(280)을 형성한다. 주변 영역 게이트 구조물(180) 및/또는 셀 영역 게이트 구조물(280)은 통상적인 트랜지스터일 수 있으며, 또한 통상적인 SRAM 또는 DRAM 소자의 트랜지스터이거나, 또는 플래시 메모리 소자의 트랜지스터일 수 있다.
제1 주변 영역 소자 분리막들(170a) 사이의 기판(10) 상의 영역은 p-MOS 트랜지스터가 형성되는 p-MOS 영역을 포함할 수 있고, 제2 주변 영역 소자 분리막들(170b) 사이의 기판(10) 상의 영역은 n-MOS 트랜지스터가 형성되는 n-MOS 영역을 포함할 수 있다. 또한, 셀 영역 소자 분리막들(270) 사이의 기판(10) 상의 영역은 n-MOS 트랜지스터가 형성되는 n-MOS 영역을 포함할 수 있다. 또한, 제3 주변 영역 소자 분리막들(170c)을 포함하는 경우에는, 제1 주변 영역 소자 분리막들(170a)과 제3 주변 영역 소자 분리막들(170c)의 제1 산화막(120) 및 제2 산화막(140)이 모두 형성된 영역 사이의 기판(10) 상의 영역은 p-MOS 트랜지스터가 형성되는 p-MOS 영역을 포함할 수 있다. 또한, 제2 주변 영역 소자 분리막들(170b)과 제3 주변 영역 소자 분리막들(170c)의 제2 산화막(140)이 형성되지 않은 영역 사이의 기판(10) 상의 영역은 n-MOS 트랜지스터가 형성되는 n-MOS 영역을 포함할 수 있다. 즉, p-MOS 트랜지스터의 형성을 위한 기판(10) 내의 활성 영역을 정의하는 소자분리막들, 즉 제1 주변 영역 소자 분리막들(170a)은 제1 산화막(120) 및 제2 산화막(140)이 모두 형성된다. 반면, n-MOS 트랜지스터의 형성을 위한 기판(10) 내의 활성 영역을 정의하는 소자분리막들, 즉 제2 주변 영역 소자 분리막들(170b) 또는 셀 영역 소자 분리막들(270)은 제2 산화막(140)이 형성되지 않으며 이에 따라 제1 산화막(120)과 라이너 질화막(150) 만을 포함한다. 또한, 제3 주변 영역 소자 분리막들(170c)과 같이 그 표면 일부에 제2 산화막(140)을 가지는 비대칭형 막 구조를 포함하는 경우에는, 제3 주변 영역 소자 분리막들(170c) 내의 제1 산화막(120) 및 제2 산화막(140)이 모두 형성된 영역에 인접하여 p-MOS 트랜지스터의 형성을 위한 기판(10) 내의 활성 영역을 정의되고, 반면 제3 주변 영역 소자 분리막들(170c) 내의 제2 산화막(140)이 형성되지 않은 영역에 인접하여 n-MOS 트랜지스터의 형성을 위한 기판(10) 내의 활성 영역을 정의된다.
상술한 바와 같은 구조물은 다음과 같은 치수를 가질 수 있다. 먼저, 제1 내지 제3 주변 영역 트렌치들(110a, 110b, 110c)과 셀 영역 트렌치들(210)은 1000Å 내지 3000Å의 깊이를 가질 수 있다. 패드 절연막(112, 212)은 50Å 내지 1000Å의 두께를 가질 수 있다. 제1 산화막(120, 220) 및 제2 산화막(140)은 각각 50Å 내지 200Å의 두께를 가질 수 있다. 라이너 질화막(150, 250)은 50Å 내지 100Å의 두께를 가질 수 있다. 매립 절연막(160, 260)은 3000Å 내지 6000Å의 두께를 가질 수 있다. 그러나, 상술한 치수들은 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
결과적으로, p-MOS 트랜지스터의 형성을 위한 기판 내의 활성 영역을 정의하는 소자분리막은 상대적으로 더 두꺼운 산화막을 포함하므로, 상기 산화막 상에 형 성되는 라이너 질화막에 의한 전하 트랩을 방지할 수 있다.
이하에서는, 플라즈마 이온 침지 주입 증착법을 상세하게 설명하기로 한다. 상기 플라즈마 이온 침지 주입 증착은 플라즈마 상태의 이온이 외부에서 인가된 바이어스 또는 플라즈마 자체의 바이어스(self-bias)에 의해 에너지를 얻어 기판으로 가속되는 현상과 기상 증착이 함께 일어나는 증착 방식이다. 상기 플라즈마 이온 침지 주입 증착은 통상적인 이온 주입과 플라즈마 활성 CVD(PECVD)의 중간 형태라고 볼 수 있으며, 일반적인 PECVD로는 증착할 수 없는 상(phase) 또는 막질을 형성하는 것이 가능하다. 특히, 플라즈마 이온 침지 주입 증착을 이용하면 상온에서도 치밀한 구조의 막을 형성하는 것이 가능하다. 즉, 고온에서 사용할 수 없는 포토레지스트 마스크를 사용하여 증착 등의 공정을 수행할 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 소자분리막을 형성하기 위하여 사용하는 플라즈마 이온 침지 주입 증착 장치를 개략적으로 도시한다.
도 3을 참조하면, 상기 플라즈마 이온 침지 주입 증착 장치는 챔버(500) 내에 소스 전극(540) 및 캐소드 전극(510)을 구비하고, 상기 전극들 사이에 위치한 플레이튼(platen, 520) 상에 기판(530)이 마련된다. 소스 가스는 플라즈마(550) 상태로 여기되고, 여기된 플라즈마(550) 내의 이온들을 기판(530)에 주입한다. 이때, 캐소드 전극(510)에 바이어스(bias) 전압을 인가하면, 플라즈마 내의 이온들이 가속될 수 있다. 이에 따라, 주입을 원하는 이온들을 한꺼번에 기판(530)의 전면에 주입할 수 있다. 도면에서, d는 쉬스(sheath) 간격이다. 소스 가스로서 증착성 가스를 사용하면, 통상적인 이온 주입이 아닌 막의 증착이 가능하다. 플라즈마 소스의 출력은, 예를 들어 0 내지 3000 W의 범위일 수 있고, 또한 캐소드 전극(510)의 바이어스는, 예를 들어 0 내지 10 kV 의 범위일 수 있다.
도 4a 및 도 4b는 각각 플라즈마 활성 CVD(PECVD)와 플라즈마 이온 침지 주입 증착을 이용하여 저온 증착된 막의 표면을 보여주는 사진들이다.
도 4a 및 도 4b를 참조하면, PECVD를 이용하여 형성한 막의 표면(A)에 비하여, 플라즈마 이온 침지 주입 증착을 이용하여 형성한 막의 표면(B)이 더 치밀하다. 이와 같은 치밀한 막은, 플라즈마 이온 침지 주입 증착 시에 소스 가스의 유량, 플라즈마 소스의 출력 및 캐소드 전극(20)의 인가 바이어스를 최적화하여 형성할 수 있다. 따라서, 종래의 PECVD와는 달리, 플라즈마 이온 침지 주입 증착은 저온에서도 치밀한 구조를 가지는 막을 형성할 수 있다.
도 5는 본 발명의 일부 실시예들에 따른 소자 분리막을 포함하는 반도체 소자의 스트레스 시간에 대한 오프 전류의 변화를 보여주는 그래프이다.
도 5를 참조하면, 종래의 반도체 소자의 경우는 스트레스 시간이 증가함에 따라 오프 전류가 증가되었으며, 이는 핫전자 유기 펀치 쓰루(hot electron induced punch through, HEIP)에 의한 열화에 기인한다. 그러나, 본 발명에 따른 제조 방법에 의하여 제조된 반도체 소자는 스트레스 시간이 증가되어도 오프 전류가 거의 균일하였으며, 이는 HEIP 영향이 감소되었음을 의미하며, 결과적으로 소자의 신뢰성이 증가되었다고 볼 수 있다.
HEIP 영향을 감소하기 위한 하나의 방법으로는, 소자 분리막 내의 기판의 표면과 라이너 질화막 사이에 충분한 두께의 산화막을 형성하는 것이다. 그러나, 셀 영역에 형성되는 소자 분리막은 산화막의 두께가 제한되며, 또한 셀 영역에는 HEIP의 영향이 상대적으로 작은 n-MOS 트랜지스터들이 주로 형성된다. 따라서, 본 발명에 따른 반도체 소자의 제조 방법은 주변 영역에 형성되는 p-MOS 트랜지스터들의 소자 분리막 내의 산화막을 선택적으로 두껍게 형성한다. 그러나, 이는 예시적이며, 본 발명은 반드시 이에 한정되는 것은 아니다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 얕은 트렌치형 소자 분리막(shallow trench isolation, STI)을 포함하는 반도체 소자를 개략적으로 도시하는 단면도이다.
도 2a 내지 도 2g는 본 발명의 일부 실시예들에 따른 소자분리막을 포함하는 반도체 소자의 제조방법을 공정 순서에 따라 도시하는 단면도들이다.
도 3은 본 발명의 일부 실시예들에 따른 소자분리막을 형성하기 위하여 사용하는 플라즈마 이온 침지 주입 증착 장치를 개략적으로 도시한 것이다.
도 4a 및 도 4b는 각각 플라즈마 활성 CVD(PECVD)와 플라즈마 이온 침지 주입 증착을 이용하여 저온 증착된 막의 표면을 보여주는 사진들이다.
도 5는 본 발명의 일부 실시예들에 따른 소자 분리막을 포함하는 반도체 소자의 스트레스 시간에 대한 오프 전류의 변화를 보여주는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 기판
100: 주변 영역
200: 셀영역
110a, 110b, 110c, 210: 트렌치
112, 212: 패드 절연막
120, 220: 제1 산화막
130: 포토레지스트 패턴
140: 제2 산화막
150, 250: 라이너 질화막
160, 260: 매립 절연막
170a : 주변 영역 p-MOS의 소자 분리막
170b : 주변 영역 n-MOS의 소자 분리막
170c : 주변 영역 n-MOS와 p-MOS 사이의 소자 분리막
270 : 셀 영역의 소자 분리막
180, 280: 게이트 구조물
500: 플라즈마 이온 침지 주입 챔버
510: 캐소드 전극
520: 플레이튼
530: 기판
540: 소스 전극
550; 플라즈마
Claims (20)
- 기판을 제공하는 단계;상기 기판에 제1 트렌치들 및 제2 트렌치들을 형성하는 단계;상기 제1 트렌치들 및 상기 제2 트렌치들의 표면에 제1 산화막을 형성하는 단계;플라즈마 이온 침지 주입 증착법(Plasma ion immersion implantation and deposition, PIIID)을 이용하여, 상기 제1 트렌치들의 표면에 형성된 상기 제1 산화막 상에 제2 산화막을 형성하는 단계;상기 제1 산화막 및 상기 제2 산화막 상에 라이너 질화막을 형성하는 단계;상기 제1 트렌치들 및 상기 제2 트렌치들 내에 매립 절연막을 형성하는 단계; 및상기 매립 절연막을 평탄화하여 상기 제1 트렌치들에 제1 소자 분리막들을 형성하고, 상기 제2 트렌치들에 제2 소자 분리막들을 형성하는 단계를 포함하고,상기 제1 트렌치들의 일부는 제3 트렌치들을 포함하고,상기 제3 트렌치들의 표면에 형성된 상기 제1 산화막의 일부 영역 상에 상기 제2 산화막을 형성하여 상기 제3 트렌치들에 제3 소자 분리막들이 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2 산화막을 형성하는 단계는,상기 기판 상에 상기 제1 트렌치들을 노출시키는 포토레지스트 패턴을 형성하는 단계;상기 플라즈마 이온 침지 주입 증착을 이용하여 상기 노출된 제1 트렌치들의 표면에 형성된 상기 제1 산화막 상에 상기 제2 산화막을 형성하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 포토레지스트 패턴을 제거하는 단계를 수행하기 전에,상기 포토레지스트 패턴 상에 형성된 상기 제2 산화막을 건식식각을 이용하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 플라즈마 이온 침지 주입 증착은 10℃ 내지 200℃의 범위의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제2 산화막은 SiH4, Si2Cl2H2, SiH6, Si2H6, Si3H8, O2, N2, Ar, He, 또는 이들의 혼합 가스를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제1 소자 분리막들 사이의 상기 기판 상의 영역은 p-MOS 트랜지스터가 형성되는 p-MOS 영역을 포함하고,상기 제2 소자 분리막들 사이의 상기 기판 상의 영역은 n-MOS 트랜지스터가 형성되는 n-MOS 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서, 상기 제1 소자 분리막들과 상기 제3 소자 분리막들의 상기 제1 산화막 및 상기 제2 산화막이 모두 형성된 영역 사이의 상기 기판 상의 영역은 p-MOS 트랜지스터가 형성되는 p-MOS 영역을 포함하고,상기 제2 소자 분리막들과 상기 제3 소자 분리막들의 제1 산화막이 형성된 영역 사이의 상기 기판 상의 영역은 n-MOS 트랜지스터가 형성되는 n-MOS 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 기판 상에 패드 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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