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KR101488939B1 - Magnetic ramdom access memory - Google Patents

Magnetic ramdom access memory Download PDF

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KR101488939B1
KR101488939B1 KR20130065296A KR20130065296A KR101488939B1 KR 101488939 B1 KR101488939 B1 KR 101488939B1 KR 20130065296 A KR20130065296 A KR 20130065296A KR 20130065296 A KR20130065296 A KR 20130065296A KR 101488939 B1 KR101488939 B1 KR 101488939B1
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KR
South Korea
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group
magnetoresistive memory
memory cell
terminal
gate lines
Prior art date
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KR20130065296A
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Korean (ko)
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Inventor
신형순
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이화여자대학교 산학협력단
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Publication date
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Abstract

본 발명에 따른 자기 저항 메모리는 서로 평행하게 배치된 복수의 게이트 라인, 상기 게이트 라인과 수직 방향으로 배치된 복수의 소스 라인, 상기 소스 라인과 평행한 방향으로, 상기 소스 라인과 인접하여 배치된 복수의 비트 라인 및 상기 소스 라인을 공유하고, 제 1 그룹의 비트 라인과 제 1 그룹의 게이트 라인에 접속된 제 1 자기 저항 메모리 셀과, 제 2 그룹의 비트 라인과 제 2 그룹의 게이트 라인에 접속된 제 2 자기 저항 메모리 셀을 각각 포함하는 복수의 자기 저항 메모리 셀 쌍을 포함하되, 상기 제 1 그룹의 비트 라인과 제 2 그룹의 비트 라인은 서로 인접한 것이고, 상기 제 1 그룹의 게이트 라인과 제 2 그룹의 게이트 라인은 서로 인접한 것이며, 상기 제 1 자기 저항 메모리 셀과 상기 제 2 자기 저항 메모리 셀에 의하여 공유된 소스 라인은 상기 제 1 그룹의 비트 라인과 상기 제 2 그룹의 비트 라인 사이에 배치된다.A magnetoresistive memory according to the present invention includes a plurality of gate lines arranged in parallel to each other, a plurality of source lines arranged in a direction perpendicular to the gate lines, a plurality of source lines arranged in parallel with the source lines, A first magnetoresistive memory cell sharing the bit line and the source line of the first group and connected to the first group of bit lines and the first group of gate lines and a second magnetoresistive memory cell connected to the second group of bit lines and the second group of gate lines Wherein the first group of bit lines and the second group of bit lines are adjacent to each other and the first group of gate lines and the second group of bit lines of the second group are adjacent to each other, The two groups of gate lines are adjacent to each other, and the source line shared by the first magnetoresistive memory cell and the second magnetoresistive memory cell is the And between the first group of bit lines and the second group of bit lines.

Description

자기 저항 메모리{MAGNETIC RAMDOM ACCESS MEMORY}MAGNETIC RAMDOM ACCESS MEMORY [0002]

본 발명은 자기 저항 메모리(MRAM)에 관한 것이다. The present invention relates to a magnetoresistive memory (MRAM).

자기 저항 메모리(MRAM, 이하MRAM이라 한다)는 자기 엘리먼트들을 사용하는 비휘발성 메모리 기술이다. 예컨대, 스핀 전달 토크 자기 저항 메모리(STT-MRAM, 이하 STT-MRAM이라 한다)는 전자들이 박막(thin film)(스핀 필터)을 통과할 때 스핀 편극되는 전자들을 사용한다. STT-MRAM은 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자화 스위칭 RAM(스핀-RAM) 및 스핀 모멘텀(spin momentum) 전달(SMT-RAM)로 알려져 있다.A magnetoresistive memory (MRAM) is a non-volatile memory technology that uses magnetic elements. For example, a spin transfer torque magnetoresistive memory (STT-MRAM) uses spin-polarized electrons when electrons pass through a thin film (spin filter). STT-MRAM is known as spin transfer torque RAM (STT-RAM), spin torque transfer magnetization switching RAM (spin-RAM) and spin momentum transfer (SMT-RAM).

MRAM은 제 1 세대의 자기 메모리로서 SRAM과 같은 수준의 읽고 쓰기 성능과 무한의 고쳐 쓰기 횟수, 반영구적 데이터 보존기간을 실현한 비휘발성 메모리 제품이나, DRAM에 비교하면 메모리 용량이 작고 소비전력이 큰 단점을 갖고 있다.MRAM is a first-generation magnetic memory, which is a non-volatile memory product that realizes the same read / write performance as SRAM, infinite rewrite times, and semi-permanent data retention period. However, Lt; / RTI >

이에 반해 차세대 자기 메모리로 손꼽히는 STT-MRAM은 MRAM의 대용량화의 약점을 해결한 것으로서 장래 DRAM 수준의 용량을 갖게 될 것이며, STT-MRAM은 전자의 스핀에 의해 생기는 자기 모멘트를 이용해 자성체의 자석화 방향을 바꾸며 미세화함과 동시에 고밀도화에 적합한 특성을 갖고 있다.On the other hand, STT-MRAM, which is one of the next generation magnetic memories, solves the weak point of large capacity of MRAM, and it will have capacity of DRAM level in the future. STT-MRAM uses magnetic moment generated by electron spin, And is suitable for miniaturization and high density.

STT-MRAM 셀은 자기터널 접합 소자(MTJ)에 데이터 0을 기록할 때 비트 라인에 고전압(high voltage)이 인가되며 데이터 1을 기록할 때 소스 라인에 고전압(high voltage)이 인가되는 특징이 있다. 즉, 다른 메모리 구조와 상이하게 소스 라인이 항상 접지 상태(Vss)에 있는 것이 아니라 전압이 인가되는 경우가 발생한다.The STT-MRAM cell is characterized in that a high voltage is applied to the bit line when data 0 is written to the magnetic tunnel junction element (MTJ), and a high voltage is applied to the source line when data 1 is written . That is, different from the other memory structures, the source line is not always in the ground state (Vss) but the voltage is applied.

도 1a는 종래 기술에 따른 자기 저항 메모리의 구조를 나타내는 도면이다. 1A is a diagram showing a structure of a magnetoresistive memory according to the prior art.

STT-MRAM은 트랜지스터, 자기터널 접합 소자, 게이트 라인, 비트 라인 및 소스 라인을 포함하고 있다. 자기터널 접합 소자는 고정층, 자화층 및 얇은 절연층으로 구성되어 있다. 게이트 라인과 비트 라인은 서로 수직하게 배치된다. 소스 라인은 STT-MRAM에 사용되는 특정 아키텍쳐에 따라 전형적으로 비트 라인에 평행하거나, 비트 라인에 수직하게 배치된다. 비트 라인은 자기터널 접합 소자에 접속되고, 소스 라인은 기판의 소스에 접속된다. The STT-MRAM includes transistors, magnetic tunnel junction elements, gate lines, bit lines, and source lines. The magnetic tunnel junction device is composed of a fixed layer, a magnetized layer and a thin insulating layer. The gate line and the bit line are arranged perpendicular to each other. The source line is typically parallel to the bit line or perpendicular to the bit line, depending on the particular architecture used in the STT-MRAM. The bit line is connected to the magnetic tunnel junction element, and the source line is connected to the source of the substrate.

도 1b 및 도 1c는 종래 기술에 따른 자기 저항 메모리의 셀 어레이를 도시한 도면이다. 1B and 1C are diagrams showing a cell array of a magnetoresistance memory according to the prior art.

도 1b 및 도 1c에 도시된 자기 저항 메모리 셀에 있어서 소스 라인을 게이트 라인과 평행한 방향으로 배열하게 되면 단위 셀(10)의 면적을 8F2로 최소화할 수 있다. 하지만, 데이터 1을 기록하기 위하여 소스 라인이 고전압(high voltage)으로 구동되는 경우, 소스 라인과 평행한 게이트 라인도 구동되므로 소스 라인에 인가되는 기생 용량(parasitic capacitance)이 매우 크다. 따라서 구동속도가 매우 느려지는 단점이 있다.In the magnetoresistive memory cell shown in FIGS. 1B and 1C, if the source lines are arranged in the direction parallel to the gate lines, the area of the unit cells 10 can be minimized to 8F 2 . However, when the source line is driven at a high voltage to record the data 1, since the gate line parallel to the source line is also driven, the parasitic capacitance applied to the source line is very large. Therefore, the driving speed is very slow.

도 2a 및 도 2b는 종래 기술에 따른 자기 저항 메모리의 셀 어레이를 도시한 도면이다. 2A and 2B are diagrams showing a cell array of a magnetoresistive memory according to the related art.

도 2a 및 도 2b는 도 1c에 도시된 기술 구성의 단점을 해소하기 위해 자기 저항 메모리 셀에 있어서 소스 라인을 게이트 라인과 직교하는 방향으로 배열하여 소스 라인에 인가되는 기생 용량(parasitic capacitance)을 감소시키는 방법을 사용하고 있다. 그러나 이와 같은 방법은 소스 라인이 자기터널 접합 소자와 활성층(active layer) 사이의 콘택과 단락되지 않도록 하면서 소스 라인이 비트 라인과 평행하게 배치되어야 하므로 단위 셀(20)의 면적이 12F2로 증가하는 단점이 있다.FIGS. 2A and 2B are views for arranging the source lines in the direction orthogonal to the gate lines in the magnetoresistive memory cell to reduce the parasitic capacitance applied to the source lines in order to overcome the drawbacks of the technique shown in FIG. I have been using the method. However, such a method requires the source line to be arranged in parallel with the bit line, so that the area of the unit cell 20 increases to 12 F 2 while the source line is not short-circuited with the contact between the magnetic tunnel junction element and the active layer There are disadvantages.

도 3a 및 도 3b는 종래 기술에 따른 자기 저항 메모리의 셀 어레이를 도시한 도면이다.3A and 3B are diagrams showing a cell array of a magnetoresistive memory according to the related art.

도 3a 및 도 3b는 도 2a 및 도 2b에 도시된 자기 저항 메모리 셀 어레이의 단위 셀(30) 면적을 6F2로 감소시키기 위하여 활성층을 대각선 모양으로 배치시켰다. 이 경우, 비트 라인을 게이트 라인과 직교하는 방향으로 위치시킬 수 없으므로 비트 라인을 게이트 라인과 평행하는 방향으로 배치시키게 된다. 이에 따라, 비트 라인이 고전압으로 구동되는 경우 평행하게 배치된 게이트 라인도 함께 구동하게 되며 이로 인해 비트 라인에 인가되는 기생 용량이 매우 크게 되어, 구동속도가 매우 느려지게 되는 단점이 있다.3a and 3b was disposed to the active layer in a diagonal shape so as to reduce the unit cell 30, the area of the magnetoresistive memory cell array shown in Figures 2a and 2b as 6F 2. In this case, since the bit line can not be positioned in a direction orthogonal to the gate line, the bit line is arranged in a direction parallel to the gate line. Accordingly, when the bit lines are driven at a high voltage, the gate lines arranged in parallel are also driven together, which results in a very large parasitic capacitance applied to the bit lines, resulting in a disadvantage that the driving speed is very slow.

이와 관련하여 한국 공개특허 제10- 2007-0003078호(발명의 명칭: 반도체 메모리 장치)에는 레이아웃 마진을 증가시켜 비트 라인과 소스 라인이 전기적으로 단락되는 문제를 해결한 반도체 메모리 장치가 개시되어 있으나, 위 선행기술은 MRAM으로 한정된 것이 아닌 일반적인 반도체 메모리 소자에 관한 것이고, 활성층 영역이 대각방향으로 배치되어 있지 않다는 점에서 차이가 있다.In this regard, Korean Patent Laid-Open Publication No. 10-2007-0003078 (entitled "Semiconductor memory device") discloses a semiconductor memory device in which a layout margin is increased to solve a problem that the bit line and the source line are electrically short- The above prior art relates to a general semiconductor memory device not limited to the MRAM, but differs in that the active layer region is not arranged in the diagonal direction.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 일부 실시예는 액티브 영역을 대각 방향으로 배치하고, 소스 라인 및 비트 라인을 게이트 라인과 직각 방향으로 배치시킨 자기 저항 메모리(MRAM)를 제공하는 것을 그 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above problems of the conventional art, and it is an object of the present invention to provide a magnetoresistive memory (MRAM) in which active regions are arranged in a diagonal direction and source lines and bit lines are arranged in a direction perpendicular to a gate line. ).

상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면에 따른 자기 저항 메모리는 서로 평행하게 배치된 복수의 게이트 라인, 상기 게이트 라인과 수직 방향으로 배치된 복수의 소스 라인, 상기 소스 라인과 평행한 방향으로, 상기 소스 라인과 인접하여 배치된 복수의 비트 라인 및 상기 소스 라인을 공유하고, 제 1 그룹의 비트 라인과 제 1 그룹의 게이트 라인에 접속된 제 1 자기 저항 메모리 셀과, 제 2 그룹의 비트 라인과 제 2 그룹의 게이트 라인에 접속된 제 2 자기 저항 메모리 셀을 각각 포함하는 복수의 자기 저항 메모리 셀 쌍을 포함하되, 상기 제 1 그룹의 비트 라인과 제 2 그룹의 비트 라인은 서로 인접한 것이고, 상기 제 1 그룹의 게이트 라인과 제 2 그룹의 게이트 라인은 서로 인접한 것이며, 상기 제 1 자기 저항 메모리 셀과 상기 제 2 자기 저항 메모리 셀에 의하여 공유된 소스 라인은 상기 제 1 그룹의 비트 라인과 상기 제 2 그룹의 비트 라인 사이에 배치된다.According to a first aspect of the present invention, there is provided a magnetoresistive memory comprising a plurality of gate lines arranged in parallel to one another, a plurality of source lines arranged in a direction perpendicular to the gate lines, A first magnetoresistive memory cell sharing a plurality of bit lines disposed adjacent to the source line and the source line in a direction parallel to a line and connected to a first group of bit lines and a first group of gate lines; And a plurality of magnetoresistive memory cell pairs each including a second magnetoresistive memory cell connected to a second group of bit lines and a second group of gate lines, wherein the first group of bit lines and the second group of The bit lines are adjacent to each other, the first group of gate lines and the second group of gate lines are adjacent to each other, And wherein the second source lines shared by a magnetoresistive memory cell is disposed between the bit lines of said second group of bit lines of the first group.

또한, 본 발명의 제 2 측면에 따른 자기 저항 메모리는 서로 평행하게 배치된 복수의 게이트 라인, 상기 게이트 라인과 수직 방향으로 배치된 복수의 소스 라인, 상기 소스 라인과 평행한 방향으로, 상기 소스 라인과 인접하여 배치된 복수의 비트 라인, 상기 소스 라인을 공유하고, 4N-3(N≥1)번째에 배치된 제 1 그룹의 게이트 라인과 제 1 그룹의 비트 라인에 접속된 제 1 자기 저항 메모리 셀과, 4N-2번째에 배치된 제 2 그룹의 게이트 라인과 제 2 그룹의 비트 라인에 접속된 제 2 자기 저항 메모리 셀을 각각 포함하는 제 1 자기 저항 메모리 셀 쌍 및 상기 소스 라인을 공유하고, 4N-1번째에 배치된 제 3 그룹의 게이트 라인과 제 2 그룹의 비트 라인에 접속된 제 3 자기 저항 메모리 셀과, 4N번째에 배치된 제 4 그룹의 게이트 라인과 제 1 그룹의 비트 라인에 접속된 제 4 자기 저항 메모리 셀을 각각 포함하는 제 2 자기 저항 메모리 셀 쌍을 포함하되, 상기 제 1 그룹의 비트 라인과 제 2 그룹의 비트 라인은 서로 인접한 것이고, 상기 제 1 그룹 내지 제 4 그룹의 게이트 라인은 순차적으로 인접하고 있으며, 상기 제 1 내지 제 4 자기 저항 메모리 셀에 의하여 공유된 소스 라인은 상기 제 1 그룹의 비트 라인과 상기 제 2 그룹의 비트 라인 사이에 배치된다.A magnetoresistive memory according to a second aspect of the present invention includes a plurality of gate lines arranged in parallel to each other, a plurality of source lines arranged in a direction perpendicular to the gate lines, (N > = 1) -th gate line and a first group of bit lines connected to the first group of bit lines; Cell and a pair of first magnetoresistive memory cells each including a second magnetoresistive memory cell connected to a gate line of a second group arranged at (4N-2) -th and a bit line of a second group, and the source line A third magnetoresistive memory cell connected to a third group of gate lines and a second group of bit lines arranged in the (4N-1) -th, and a third magnetoresistive memory cell connected to the fourth group of gate lines and the first group of bit lines Connected to Wherein the first group of bit lines and the second group of bit lines are adjacent to each other, and the first to fourth groups of gates And the source lines shared by the first through fourth magnetoresistive memory cells are disposed between the first group of bit lines and the second group of bit lines.

전술한 본 발명의 과제 해결 수단에 의하면, 기생 용량의 증가가 없어 기존의 자기 저항 메모리에 비하여 소스 라인의 구동속도를 향상시킬 수 있다. According to the above-mentioned problem solving means of the present invention, since the parasitic capacitance is not increased, the driving speed of the source line can be improved as compared with the conventional magnetoresistive memory.

또한 통상의 자기 저항 메모리는 기생용량을 감소시키기 위해 단위 셀 면적이 증가하는 문제점이 있었으나, 본 발명에서는 액티브 영역을 대각 방향으로 배치시킴으로써 단위 셀 면적을 최소화할 수 있다.The conventional magnetoresistive memory has a problem that the unit cell area increases in order to reduce the parasitic capacitance. However, in the present invention, the unit cell area can be minimized by disposing the active region in the diagonal direction.

도 1a는 종래 기술에 따른 자기 저항 메모리의 구조를 나타내는 도면이다.
도 1b 및 도 1c는 종래 기술에 따른 자기 저항 메모리의 셀 어레이를 도시한 도면이다.
도 2a 및 도 2b는 종래 기술에 따른 자기 저항 메모리의 셀 어레이를 도시한 도면이다.
도 3a 및 도 3b는 종래 기술에 따른 자기 저항 메모리의 셀 어레이를 도시한 도면이다.
도 4a 및 도 4b는 본 발명의 제 1 실시예에 따른 자기 저항 메모리를 도시한 도면이다.
도 5a 및 도 5b는 본 발명의 제 2 실시예에 따른 자기 저항 메모리를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 자기 저항 메모리를 형성하는 공정 단계를 도시한 순서도이다.1A is a diagram showing a structure of a magnetoresistive memory according to the prior art.
1B and 1C are diagrams showing a cell array of a magnetoresistance memory according to the prior art.
2A and 2B are diagrams showing a cell array of a magnetoresistive memory according to the related art.
3A and 3B are diagrams showing a cell array of a magnetoresistive memory according to the related art.
4A and 4B are diagrams showing a magnetoresistive memory according to a first embodiment of the present invention.
5A and 5B are diagrams showing a magnetoresistive memory according to a second embodiment of the present invention.
6 is a flow chart illustrating process steps for forming a magnetoresistive memory in accordance with an embodiment of the present invention.

아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as "comprising ", it means that it can include other elements as well, without departing from the other elements unless specifically stated otherwise.

도 4a 및 도 4b는 본 발명의 제 1 실시예에 따른 자기 저항 메모리를 도시한 도면이다.4A and 4B are diagrams showing a magnetoresistive memory according to a first embodiment of the present invention.

본 발명에 따른 자기 저항 메모리는 게이트 라인(410), 소스 라인(420), 비트 라인(430) 및 자기 저항 메모리 셀 쌍(440, 445)을 포함한다.A magnetoresistive memory according to the present invention includes a gate line 410, a source line 420, a bit line 430 and a pair of magnetoresistive memory cells 440 and 445.

게이트 라인(410)은 복수 개가 서로 평행하게 배치되어 있고, 제 1 그룹의 게이트 라인(411)과 제 2 그룹의 게이트 라인(413)으로 구분되며, 제 1 그룹의 게이트 라인(411)과 제 2 그룹의 게이트 라인(413)은 서로 인접하고 있다.A plurality of gate lines 410 are arranged in parallel to each other and are divided into a first group of gate lines 411 and a second group of gate lines 413, The gate lines 413 of the group are adjacent to each other.

소스 라인(420)은 복수 개가 게이트 라인(410)과 서로 수직 방향으로 배치되어 있다. A plurality of source lines 420 are arranged in a direction perpendicular to the gate lines 410.

비트 라인(430)은 소스 라인(420)과 평행한 방향으로, 소스 라인(420)과 인접하여 배치되어 있으며, 제 1그룹의 비트 라인(431)과 제 2 그룹의 비트 라인(433)으로 구분되고, 제 1 그룹의 비트 라인(431)과 제 2 그룹의 비트 라인(433)은 서로 인접하고 있다.The bit line 430 is disposed adjacent to the source line 420 in a direction parallel to the source line 420 and divided into a first group of bit lines 431 and a second group of bit lines 433 And the first group of bit lines 431 and the second group of bit lines 433 are adjacent to each other.

이때, 제 1 그룹의 비트 라인(431)은 홀수 번째 비트 라인이고, 제 2 그룹의 비트 라인(433)은 짝수 번째 비트 라인이며, 제 1 그룹의 게이트 라인(411)은 홀수 번째 게이트 라인이고, 제 2 그룹의 게이트 라인(413)은 짝수 번째 게이트 라인일 수 있다.At this time, the first group of bit lines 431 is an odd-numbered bit line, the second group of bit lines 433 is an even-numbered bit line, the first group of gate lines 411 is an odd- And the second group of gate lines 413 may be even-numbered gate lines.

이와 달리, 제 1 그룹의 비트 라인은 홀수 번째 비트 라인이고, 제 2 그룹의 비트 라인은 짝수 번째 비트 라인이며, 제 1 그룹의 게이트 라인은 짝수 번째 게이트 라인이고, 제 2 그룹의 게이트 라인은 홀수 번째 게이트 라인일 수 있다.Alternatively, the bit line of the first group is an odd bit line, the bit line of the second group is an even bit line, the gate line of the first group is an even gate line, Th gate line.

자기 저항 메모리 셀 쌍(440, 445)은 하나의 소스 라인을 서로 공유하고 있는 제 1 자기 저항 메모리 셀(440)과 제 2 자기 저항 메모리 셀(445)을 포함하고 있다. 제 1 자기 저항 메모리 셀(440)은 제 1 그룹의 비트 라인(431)과 제 1 그룹의 게이트 라인(411)에 접속되어 있으며, 제 2 자기 저항 메모리 셀(445)은 제 2 그룹의 비트 라인(433)과 제 2 그룹의 게이트 라인(413)에 접속되어 있다.The pair of magnetoresistive memory cells 440 and 445 includes a first magnetoresistive memory cell 440 and a second magnetoresistive memory cell 445 sharing one source line. The first magnetoresistive memory cell 440 is connected to the first group of bit lines 431 and the first group of gate lines 411 and the second magnetoresistive memory cell 445 is connected to the second group of bit lines 431. [ The first group gate line 433 and the second group gate line 413.

이때, 각각의 자기 저항 메모리 셀은 자기터널 접합 소자 및 스위칭 소자를 각각 포함할 수 있다. 구체적으로, 제 1 자기 저항 메모리 셀(440)은 제 1 그룹의 비트 라인(431)에 일측 단자가 결합된 자기터널 접합 소자(441) 및 제 1 그룹의 게이트 라인(411)에 의하여 스위칭되고, 일측 단자가 자기터널 접합 소자(441)의 타측 단자와 결합되며, 타측 단자가 소스 라인(420)에 접속된 스위칭 소자(443)를 포함할 수 있다. 이와 더불어, 제 2 자기 저항 메모리 셀(445)은 제 2 그룹의 비트 라인(433)에 일측 단자가 결합된 자기터널 접합 소자(446) 및 제 2 그룹의 게이트 라인(413)에 의하여 스위칭 되고, 일측 단자가 자기터널 접합 소자(446)의 타측 단자와 결합되며, 타측 단자가 소스 라인(420)에 접속된 스위칭 소자(448)를 포함할 수 있다.At this time, each magnetoresistive memory cell may include a magnetic tunnel junction element and a switching element, respectively. Specifically, the first magnetoresistive memory cell 440 is switched by the magnetic tunnel junction element 441 having one terminal coupled to the first group of bit lines 431 and the first group of gate lines 411, A switching element 443 having one terminal coupled to the other terminal of the magnetic tunnel junction element 441 and the other terminal connected to the source line 420 may be included. The second magnetoresistive memory cell 445 is switched by the magnetic tunnel junction element 446 and the second group of gate lines 413 with one terminal coupled to the second group of bit lines 433, One terminal may be coupled to the other terminal of the magnetic tunnel junction element 446 and the other terminal may be connected to the source line 420. [

한편, 제 1 자기 저항 메모리 셀(440)과 제 2 자기 저항 메모리 셀(445)에 의하여 공유된 소스 라인(420)은 제 1 그룹의 비트 라인(431)과 제 2 그룹의 비트 라인 (433) 사이에 배치된다.On the other hand, the source line 420 shared by the first magnetoresistive memory cell 440 and the second magnetoresistive memory cell 445 includes a first group of bit lines 431 and a second group of bit lines 433, Respectively.

도 4b를 참고하여, 본 발명의 제 1 실시예에 따른 자기 저항 메모리의 예시를 설명하면 다음과 같다.Referring to FIG. 4B, an example of the magnetoresistive memory according to the first embodiment of the present invention will be described as follows.

먼저, 제 1 그룹의 비트 라인(431)은 홀수 번째 비트 라인이고, 제 2 그룹의 비트 라인(433)은 짝수 번째 비트 라인이며, 제 1 그룹의 게이트 라인(411)은 홀수 번째 게이트 라인이고, 제 2 그룹의 게이트 라인(413)은 짝수 번째 게이트 라인인 실시예를 설명한다.First, the bit line 431 of the first group is an odd bit line, the bit line 433 of the second group is an even bit line, the gate line 411 of the first group is an odd gate line, And the second group of gate lines 413 are the even-numbered gate lines.

제 1 그룹의 게이트 라인(411)은 제 1 게이트 라인(G1) 및 제 3 게이트 라인(G3)을 포함하고 있으며, 제 2 그룹의 게이트 라인(413)은 제 2 게이트 라인(G2) 및 제 4 게이트 라인(G4)을 포함하고 있다. The first group of gate lines 411 includes a first gate line G1 and a third gate line G3 and the second group of gate lines 413 includes a second gate line G2 and a fourth And a gate line G4.

제1 그룹의 비트 라인(431)은 제 1 비트 라인(B1) 및 제 3 비트 라인(B3)을 포함하고 있으며, 제 2 그룹의 비트 라인(433)은 제 2 비트 라인(B2) 및 제 4 비트 라인(B4)을 포함하고 있다. The first group of bit lines 431 includes a first bit line B1 and a third bit line B3 and the second group of bit lines 433 includes a second bit line B2 and a fourth And a bit line B4.

이때, 제 1 그룹의 게이트 라인(411) 및 제 2 그룹의 게이트 라인(413)은 제 1 게이트 라인(G1) 내지 제 4 게이트 라인(G4) 뿐만 아니라 복수 개의 게이트 라인을 더 포함할 수 있다. 또한, 제 1 그룹의 비트 라인(431) 및 제 2 그룹의 비트 라인(433)은 제 1 비트 라인(B1) 내지 제 4 비트 라인(B4) 뿐만 아니라 복수 개의 비트 라인을 더 포함할 수 있다. 다만, 설명의 편의를 위하여 제 1 그룹의 게이트 라인(411) 및 제 2 그룹의 게이트 라인(413)과 제 1 그룹의 비트 라인(431) 및 제 2 그룹의 비트 라인(433)은 각각 4개의 게이트 라인 및 비트 라인만을 포함하는 것으로 가정한다.The first group of gate lines 411 and the second group of gate lines 413 may further include a plurality of gate lines as well as the first to fourth gate lines G1 to G4. The first group of bit lines 431 and the second group of bit lines 433 may further include a plurality of bit lines as well as the first to fourth bit lines B1 to B4. However, for convenience of explanation, the first group of gate lines 411 and the second group of gate lines 413 and the first group of bit lines 431 and the second group of bit lines 433 each have four Gate lines and bit lines only.

제 1 게이트 라인(G1) 내지 제 4 게이트 라인(G4)은 서로 평행하게 배치되어 있다. 그리고 소스 라인(420)은 제 1 게이트 라인(G1) 내지 제 4 게이트 라인(G4)과 서로 수직 방향으로 배치되어 있다. 이와 더불어, 제 1 비트 라인(B1) 내지 제 4 비트 라인(B4)은 소스 라인(420)과 평행한 방향으로, 소스 라인(420)과 인접하여 배치되어 있다.The first to fourth gate lines G1 to G4 are arranged in parallel with each other. The source lines 420 are arranged in a direction perpendicular to the first to fourth gate lines G1 to G4. The first bit line B1 to the fourth bit line B4 are disposed adjacent to the source line 420 in a direction parallel to the source line 420. In addition,

자기 저항 메모리 셀 쌍(440, 445)은 제 1 자기 저항 메모리 셀(440) 및 제 2 자기 저항 메모리 셀(445)을 포함하고 있다. The magnetoresistive memory cell pair 440 and 445 includes a first magnetoresistive memory cell 440 and a second magnetoresistive memory cell 445.

제 1 자기 저항 메모리 셀(440)의 스위칭 소자(443)는 제 1 게이트 라인(G1)에 의하여 스위칭되고, 일측 단자는 자기터널 접합 소자(441)의 타측 단자와 결합되며, 스위칭 소자(443)의 타측 단자는 소스 라인(S1)에 접속되어 있다. 그리고 제 1 자기 저항 메모리 셀(440)의 자기터널 접합 소자(441)는 제 1 비트 라인(B1)에 일측 단자가 결합되어 있다.The switching element 443 of the first magnetoresistive memory cell 440 is switched by the first gate line G1 and one terminal is coupled to the other terminal of the magnetic tunneling junction element 441, Is connected to the source line S1. The magnetic tunnel junction element 441 of the first magnetoresistive memory cell 440 has one terminal coupled to the first bit line B1.

제 2 자기 저항 메모리 셀(445)의 스위칭 소자(448)는 제 2 게이트 라인(G2)에 의하여 스위칭되고, 일측 단자는 자기터널 접합 소자(446)의 타측 단자와 결합되며, 스위칭 소자(448)의 타측 단자는 소스 라인(S1)에 접속되어 있다. 그리고 제 2 자기 저항 메모리 셀(445)의 자기터널 접합 소자(446)는 제 2 비트 라인(B2)에 일측 단자가 결합되어 있다. 이때, 제 1 자기 저항 메모리 셀(440)의 스위칭 소자(443)의 타측 단자와 제 2 자기 저항 메모리 셀(445)의 스위칭 소자(448)의 타측 단자는 하나의 소스 라인(S1)을 공통 소스 라인으로 하여 서로 접속되어 있다.The switching element 448 of the second magnetoresistive memory cell 445 is switched by the second gate line G2 and one terminal is coupled to the other terminal of the magnetic tunneling junction element 446, Is connected to the source line S1. The magnetic tunnel junction element 446 of the second magnetoresistive memory cell 445 has one terminal coupled to the second bit line B2. At this time, the other terminal of the switching element 443 of the first magnetoresistive memory cell 440 and the other terminal of the switching element 448 of the second magnetoresistive memory cell 445 are connected to the common source And are connected to each other as lines.

이와 같이, 제 1 자기 저항 메모리 셀(440)과 제 2 자기 저항 메모리 셀(445)은 하나의 자기 저항 메모리 셀 쌍이 될 수 있으며, 자기 저항 메모리 셀 쌍의 제 1 자기 저항 메모리 셀(440) 및 제 2 자기 저항 메모리 셀(445)은 제 1 게이트 라인(G1)을 기준으로 우하향하는 방향으로 서로 결합될 수 있다. 그리고 제 1 자기 저항 메모리 셀(440)과 제 2 자기 저항 메모리 셀(445)은 제 1 소스 라인(S1)을 공통 소스 라인으로 공유하면서 서로 접속될 수 있다. As such, the first magnetoresistive memory cell 440 and the second magnetoresistive memory cell 445 can be one magnetoresistive memory cell pair and the first magnetoresistive memory cell 440 and the second magnetoresistive memory cell 440 of the magnetoresistive memory cell pair The second magnetoresistive memory cells 445 can be coupled to each other in the direction of downward sloping with respect to the first gate line G1. The first magnetoresistive memory cell 440 and the second magnetoresistive memory cell 445 may be connected to each other while sharing the first source line S 1 as a common source line.

위와 같은 배치와 더불어 자기 저항 메모리 셀은 우하향하는 방향으로 각각의 게이트 라인 및 비트 라인에 접속되어 복수 개가 형성될 수 있다.In addition to the above arrangements, the magnetoresistive memory cells may be connected to the respective gate lines and bit lines in the downward direction to form a plurality of magnetoresistive memory cells.

이와 같이, 본 발명에 따른 자기 저항 메모리는 각각의 자기 저항 메모리 셀 쌍이 각각 공통 소스 라인을 공유하는 자기 저항 메모리 셀들을 포함하고 있어, 소스 라인에 인가되는 기생 커패시턴스의 증가 없이 단위 셀(40) 면적을 6F2로 최소화할 수 있는 효과가 있다.As described above, the magnetoresistive memory according to the present invention includes magnetoresistive memory cells in which each pair of magnetoresistive memory cells share a common source line, so that the area of the unit cell 40 can be increased without increasing the parasitic capacitance applied to the source line. Can be minimized to 6F 2 .

다음으로, 제 1 그룹의 비트 라인은 홀수 번째 비트 라인이고, 제 2 그룹의 비트 라인은 짝수 번째 비트 라인이며, 제 1 그룹의 게이트 라인은 짝수 번째 게이트 라인이고, 제 2 그룹의 게이트 라인은 홀수 번째 게이트 라인인 실시예를 설명한다.Next, the bit line of the first group is the odd bit line, the bit line of the second group is the even bit line, the gate line of the first group is the even gate line, Th gate line.

이때의 자기 저항 메모리 셀 쌍은 위 실시예와 반대방향으로 결합될 수 있다. 즉, 자기 저항 메모리 셀 쌍은 좌하향하는 방향으로 결합될 수 있다. The magnetoresistive memory cell pair at this time can be coupled in the opposite direction to the above embodiment. That is, the pair of magnetoresistive memory cells can be coupled in the left-down direction.

구체적으로, 제 1 그룹의 비트 라인은 제 1 비트 라인(B1), 제 3 비트 라인(B3)을 포함하고 있으며, 제 2 그룹의 비트 라인은 제 2 비트 라인(B2), 제 4 비트 라인(B4)을 포함할 수 있다. 그리고 제 1 그룹의 게이트 라인은 제 2 게이트 라인(G2), 제 4 게이트 라인(G4)을 포함할 수 있으며, 제 2 그룹의 게이트 라인은 제 1 게이트 라인(G1), 제 3 게이트 라인(G3)을 포함할 수 있다.Specifically, the first group of bit lines includes a first bit line (B1), a third bit line (B3), and the second group of bit lines includes a second bit line (B2), a fourth bit line B4). The first group of gate lines may include a second gate line G2 and a fourth gate line G4. The second group of gate lines may include a first gate line G1, a third gate line G3 ).

이때, 제 1 자기 저항 메모리 셀과 제 2 자기 저항 메모리 셀은 하나의 소스 라인(S1)을 공통 소스라인으로 하여 접속하고 있고, 제 1 자기 저항 메모리 셀은 제 1 게이트 라인(G1)과 제 2 비트 라인(B2)에 접속될 수 있으며, 제 2 자기 저항 메모리 셀은 제 2 게이트 라인(G2)과 제 1 비트 라인(B1)에 접속될 수 있다. At this time, the first magnetoresistive memory cell and the second magnetoresistive memory cell are connected with one source line S 1 as a common source line, and the first magnetoresistive memory cell is connected to the first gate line G 1 and the second The second magnetoresistive memory cell may be connected to the bit line B2 and the second magnetoresistive memory cell may be connected to the second gate line G2 and the first bit line B1.

이와 같이, 제 1 자기 저항 메모리 셀과 제 2 자기 저항 메모리 셀은 하나의 자기 저항 메모리 셀 쌍이 될 수 있으며, 자기 저항 메모리 셀 쌍의 제 1 자기 저항 메모리 셀 및 제 2 자기 저항 메모리 셀은 제 1 게이트 라인(G1)을 기준으로 좌하향하는 방향으로 서로 접속될 수 있다. 그리고 제 1 자기 저항 메모리 셀과 제 2 자기 저항 메모리 셀은 제 1 소스 라인(S1)을 공통 소스 라인으로 공유하면서 서로 접속될 수 있다. 이에 따라, 본 발명에 따른 자기 저항 메모리는 복수 개의 자기 저항 메모리 셀 쌍이 좌하향하는 방향으로 연장될 수 있다.Thus, the first magnetoresistive memory cell and the second magnetoresistive memory cell may be one magnetoresistive memory cell pair, and the first magnetoresistive memory cell and the second magnetoresistive memory cell of the magnetoresistive memory cell pair may be the first And may be connected to each other in a left-down direction with respect to the gate line G1. And the first magnetoresistive memory cell and the second magnetoresistive memory cell may be connected to each other while sharing the first source line S 1 as a common source line. Accordingly, the magnetoresistive memory according to the present invention can extend in a direction in which a plurality of magnetoresistive memory cell pairs are downwardly directed.

도 5a 및 도 5b는 본 발명의 제 2 실시예에 따른 자기 저항 메모리를 도시한 도면이다.5A and 5B are diagrams showing a magnetoresistive memory according to a second embodiment of the present invention.

본 발명의 제 2 실시예에 따른 자기 저항 메모리는 게이트 라인(510), 소스 라인(520), 비트 라인(530) 및 자기 저항 메모리 셀 쌍(540, 545, 550, 555)을 포함한다. The magnetoresistive memory according to the second embodiment of the present invention includes a gate line 510, a source line 520, a bit line 530 and a pair of magnetoresistive memory cells 540, 545, 550 and 555.

게이트 라인(510)은 복수 개가 서로 평행하게 배치되고, 제 1 그룹의 게이트 라인(511), 제 2 그룹의 게이트 라인(513), 제 3 그룹의 게이트 라인(515) 및 제 4 게이트 라인(517)으로 구분되며, 제 1 그룹의 게이트 라인(511) 내지 제 4 그룹의 게이트 라인(517)은 서로 인접하고 있다. 이때, 제 1 그룹의 게이트 라인(511)은 4N-3(N≥1)번째에 배치되어 있고, 제 2 그룹의 게이트 라인(513)은 4N-2번째에 배치되어 있으며, 제 3 그룹의 게이트 라인(515)은 4N-1번째에 배치되어 있고, 제 4 그룹의 게이트 라인(517)은 4N번째에 배치되어 있다.A plurality of gate lines 510 are arranged in parallel with each other and are connected to the first group of gate lines 511, the second group of gate lines 513, the third group of gate lines 515, and the fourth gate lines 517 , And the gate lines 511 of the first group to the gate lines 517 of the fourth group are adjacent to each other. At this time, the gate lines 511 of the first group are arranged at 4N-3 (N > = 1), the gate lines 513 of the second group are arranged at 4N-2, The line 515 is arranged in the (4N-1) -th gate line 517, and the fourth group of gate lines 517 is arranged in the 4N-th.

소스 라인(520)은 복수 개가 게이트 라인(510)과 서로 수직 방향으로 배치되어 있다. A plurality of source lines 520 are arranged in a direction perpendicular to the gate lines 510.

비트 라인(530)은 소스 라인(520)과 평행한 방향으로, 소스 라인(520)과 인접하여 배치되어 있으며, 제 1그룹의 비트 라인(531)과 제 2 그룹의 비트 라인(533)으로 구분되고, 제 1 그룹의 비트 라인(531)과 제 2 그룹의 비트 라인(533)은 서로 인접하고 있다. The bit line 530 is arranged adjacent to the source line 520 in a direction parallel to the source line 520 and is divided into a first group of bit lines 531 and a second group of bit lines 533 And the first group of bit lines 531 and the second group of bit lines 533 are adjacent to each other.

이때, 제 1 그룹의 비트 라인(531)은 홀수 번째 비트 라인이고, 제 2 그룹의 비트 라인(533)은 짝수 번째 비트 라인일 수 있다. 이와 반대로, 제 1 그룹의 비트 라인은 짝수 번째 비트 라인이고, 제 2 그룹의 비트 라인은 홀수 번째 비트 라인일 수 있다At this time, the first group of bit lines 531 may be odd-numbered bit lines and the second group of bit lines 533 may be even-numbered bit lines. Conversely, the first group of bit lines may be an even-numbered bit line and the second group of bit lines may be an odd-numbered bit line

제 1 자기 저항 메모리 셀 쌍(540, 545)은 제 1 자기 저항 메모리 셀(540) 및 제 2 자기 저항 메모리 셀(545)을 포함하고 있으며, 제 2 자기 저항 메모리 셀 쌍(550, 555)은 제 3 자기 저항 메모리 셀(550) 및 제 4 자기 저항 메모리 셀(555)을 포함하고 있다. 이때, 제 1 자기 저항 메모리 셀(540) 내지 제 4 자기 저항 메모리 셀(555)은 하나의 소스 라인(520)을 공유하고 있으며, 제 1 그룹의 비트 라인(531)과 제 2 그룹의 비트 라인(533) 사이에 배치되어 있다.The first pair of magnetoresistive memory cells 540 and 545 includes a first magnetoresistive memory cell 540 and a second magnetoresistive memory cell 545 and a pair of second magnetoresistive memory cells 550 and 555 A third magnetoresistive memory cell 550 and a fourth magnetoresistive memory cell 555. [ At this time, the first to fourth magnetoresistive memory cells 540 to 555 share one source line 520, and the first group of bit lines 531 and the second group of bit lines 531, (Not shown).

구체적으로, 제 1 자기 저항 메모리 셀 쌍(540, 545)의 제 1 자기 저항 메모리 셀(540)은 제 1 그룹의 게이트 라인(511)과 제 1 그룹의 비트 라인(531)에 접속되어 있으며, 제 2 자기 저항 메모리 셀(545)은 제 2 그룹의 게이트 라인(513)과 제 2 그룹의 비트 라인(533)에 접속되어 있다. 제 2 자기 저항 메모리 셀 쌍(550, 555)의 제 3 자기 저항 메모리 셀(550)은 제 3 그룹의 게이트 라인(515)과 제 2 그룹의 비트 라인(533)에 접속되어 있으며, 제 4 자기 저항 메모리 셀(555)은 제 4 그룹의 게이트 라인(517)과 제 1 그룹의 비트 라인(531)에 접속되어 있다.Specifically, the first magnetoresistive memory cell 540 of the first pair of magnetoresistive memory cells 540 and 545 is connected to the first group of gate lines 511 and the first group of bit lines 531, The second magnetoresistive memory cell 545 is connected to the gate line 513 of the second group and the bit line 533 of the second group. The third magnetoresistive memory cell 550 of the second magnetoresistive memory cell pair 550 and 555 is connected to the third group of gate lines 515 and the second group of bit lines 533, The resistance memory cell 555 is connected to the gate line 517 of the fourth group and the bit line 531 of the first group.

이와 같이, 본 실시예는 제 1 그룹의 게이트 라인(511)을 기준으로, 제 1 자기 저항 메모리 셀 쌍(540, 545)과 제 2 자기 저항 메모리 셀 쌍(550, 555)의 대각방향이 서로 반대방향으로 형성되어 있다. As described above, in this embodiment, the first magnetoresistive memory cell pair 540 and 545 and the second magnetoresistive memory cell pair 550 and 555 in the diagonal directions of the first magnetoresistive memory cell pair 550 and 555, And is formed in the opposite direction.

한편, 각각의 자기 저항 메모리 셀(540, 545, 550, 555)은 자기터널 접합 소자(541) 및 스위칭 소자(543)를 각각 포함할 수 있다. On the other hand, each magnetoresistive memory cell 540, 545, 550, and 555 may include a magnetic tunnel junction element 541 and a switching element 543, respectively.

구체적으로, 제 1 자기 저항 메모리 셀 쌍(540, 545)의 제 1 자기 저항 메모리 셀(540)은 제 1 그룹의 비트 라인(531)에 일측 단자가 결합된 자기터널 접합 소자 (541) 및 제 1 그룹의 게이트 라인(511)에 의하여 스위칭되고, 일측 단자가 자기터널 접합 소자(541)의 타측 단자와 결합되며, 타측 단자가 소스 라인(520)에 접속된 스위칭 소자(543)를 포함할 수 있다.Specifically, the first magnetoresistive memory cell 540 of the first pair of magnetoresistive memory cells 540 and 545 includes a magnetic tunneling junction element 541 having one terminal coupled to the bit line 531 of the first group, May include a switching element 543 that is switched by one group of gate lines 511 and has one terminal coupled to the other terminal of the magnetic tunnel junction element 541 and the other terminal connected to the source line 520 have.

그리고, 제 1 자기 저항 메모리 셀 쌍(540, 545)의 제 2 자기 저항 메모리 셀(545)은 제 2 그룹의 비트 라인(533)에 일측 단자가 결합된 자기터널 접합 소자(546) 및 제 2 그룹의 게이트 라인(513)에 의하여 스위칭 되고, 일측 단자가 자기터널 접합 소자(546)의 타측 단자와 결합되며, 타측 단자가 소스 라인(520)에 접속된 스위칭 소자(548)를 포함할 수 있다.The second magnetoresistive memory cell 545 of the first pair of magnetoresistive memory cells 540 and 545 includes a magnetic tunnel junction element 546 having one terminal coupled to the bit line 533 of the second group, May include a switching element 548 that is switched by the group gate line 513 and has one terminal coupled to the other terminal of the magnetic tunnel junction element 546 and the other terminal connected to the source line 520 .

다음으로, 제 2 자기 저항 메모리 셀 쌍(550, 555)의 제 3 자기 저항 메모리 셀(550)은 제 2 그룹의 비트 라인(533)에 일측 단자가 결합된 자기터널 접합 소자 (551)및 제 3 그룹의 게이트 라인(515)에 의하여 스위칭 되고, 일측 단자가 자기터널 접합 소자(551)의 타측 단자와 결합되며, 타측 단자가 소스 라인(520)에 접속된 스위칭 소자(553)를 포함할 수 있다.The third magnetoresistive memory cell 550 of the second pair of magnetoresistive memory cells 550 and 555 includes a magnetic tunnel junction element 551 having one terminal coupled to the bit line 533 of the second group, May include a switching element 553 which is switched by three groups of gate lines 515 and whose one terminal is coupled to the other terminal of the magnetic tunnel junction element 551 and whose other terminal is connected to the source line 520 have.

그리고 제 2 자기 저항 메모리 셀 쌍(550, 555)의 제 4 자기 저항 메모리 셀(555)은 제 1 그룹의 비트 라인(531)에 일측 단자가 결합된 자기터널 접합 소자(556) 및 제 4 그룹의 게이트 라인(517)에 의하여 스위칭 되고, 일측 단자가 자기터널 접합 소자(556)의 타측 단자와 결합되며, 타측 단자가 소스 라인(520)에 접속된 스위칭 소자(558)를 포함할 수 있다.The fourth magnetoresistive memory cell 555 of the second magnetoresistive memory cell pair 550 and 555 includes a magnetic tunnel junction element 556 having one terminal coupled to the bit line 531 of the first group and a magnetic tunnel junction element 556 having one terminal coupled to the bit line 531 of the first group, And a switching element 558 which is switched by the gate line 517 of the magnetic tunnel junction element 556 and has one terminal coupled to the other terminal of the magnetic tunnel junction element 556 and the other terminal connected to the source line 520.

도 5b를 참고하여, 본 발명의 제 2 실시예에 따른 자기 저항 메모리의 예시를 설명하면 다음과 같다.An example of the magnetoresistive memory according to the second embodiment of the present invention will be described with reference to FIG. 5B.

먼저, 제 1 그룹의 비트 라인은 홀수 번째 비트 라인이고, 제 2 그룹의 비트 라인은 짝수 번째 비트 라인인 실시예를 설명한다.First, an embodiment is described in which the first group of bit lines is an odd bit line and the second group of bit lines is an even bit line.

제 1 그룹의 게이트 라인은 4N-3번째 게이트 라인으로, 제 1 게이트 라인(G1), 제 5 게이트 라인(G5)을 포함하고 있으며, 제 2 그룹의 게이트 라인은 4N-2번째 게이트 라인으로 제 2 게이트 라인(G2), 제 6 게이트 라인(G6)을 포함하고 있다. 제 3 그룹의 게이트 라인은 4N-1번째 게이트 라인으로, 제 3 게이트 라인(G3), 제 7 게이트 라인(G7)을 포함하고 있으며, 제 4 그룹의 게이트 라인은 4N번째 게이트 라인으로 제 4 게이트 라인(G4), 제 8 게이트 라인(G8)을 포함하고 있다.The gate line of the first group includes the (4N-3) th gate line, the first gate line G1 and the fifth gate line G5, and the gate line of the second group is connected to the 2 gate line G2, and a sixth gate line G6. The gate line of the third group includes the (4N-1) th gate line, the third gate line G3 and the seventh gate line G7, and the gate line of the fourth group includes the A line G4, and an eighth gate line G8.

그리고 제 1 그룹의 비트 라인은 제 1 비트 라인(B1) 및 제 3 비트 라인(B3)을 포함하고 있으며, 제 2 그룹의 비트 라인은 제 2 비트 라인(B2) 및 제 4 비트 라인(B4)를 포함하고 있다. The first group of bit lines includes a first bit line B1 and a third bit line B3 and the second group of bit lines includes a second bit line B2 and a fourth bit line B4. .

이때, 제 1 그룹의 게이트 라인 내지 제 4 그룹의 게이트 라인은 상기 제 1 게이트 라인(G1) 내지 제 8 게이트 라인(G8) 뿐만 아니라 복수 개의 게이트 라인을 더 포함할 수 있다. 또한, 제 1 그룹의 비트 라인 및 제 2 그룹의 비트 라인은 상기 제 1 비트 라인(B1) 내지 제 4 비트 라인(B4) 뿐만 아니라 복수 개의 비트 라인을 더 포함할 수 있다. 다만, 설명의 편의를 위하여 제 1 그룹의 게이트 라인 내지 제 4 그룹의 게이트 라인은 제 1 게이트 라인(G1) 내지 제 4 게이트 라인(G4)을, 제 1 그룹의 비트 라인 및 제 2 그룹의 비트 라인은 제 1 비트 라인(B1) 내지 제 4 비트 라인(B4)만을 포함하는 것으로 가정한다.At this time, the gate lines of the first group to the fourth group may further include the plurality of gate lines as well as the first to eighth gate lines G1 to G8. In addition, the first group of bit lines and the second group of bit lines may further include a plurality of bit lines as well as the first to fourth bit lines (B1 to B4). However, for convenience of explanation, the gate lines of the first group to the fourth group include the first to fourth gate lines G1 to G4, the first group of bit lines and the second group of bits It is assumed that the line includes only the first bit line (B1) to the fourth bit line (B4).

제 1 게이트 라인(G1) 내지 제 4 게이트 라인(G4)은 서로 평행하게 배치되어 있다. 그리고 소스 라인(520)은 제 1 게이트 라인(G1) 내지 제 4 게이트 라인(G4)과 서로 수직 방향으로 배치되어 있다. 이와 더불어, 제 1 비트 라인(B1) 내지 제 4 비트 라인(B1)은 소스 라인(520)과 평행한 방향으로, 소스 라인(520)과 인접하여 배치되어 있다.The first to fourth gate lines G1 to G4 are arranged in parallel with each other. The source line 520 is arranged in a direction perpendicular to the first gate line G1 to the fourth gate line G4. In addition, the first bit line B1 to the fourth bit line B1 are arranged adjacent to the source line 520 in a direction parallel to the source line 520.

제 1 자기 저항 메모리 셀 쌍(540, 545)은 제 1 자기 저항 메모리 셀(540) 및 제 2 자기 저항 메모리 셀(545)을 포함하고 있다.The first pair of magnetoresistive memory cells 540 and 545 includes a first magnetoresistive memory cell 540 and a second magnetoresistive memory cell 545.

제 1 자기 저항 메모리 셀(540)의 스위칭 소자(543)는 제 1 게이트 라인(G1)에 의하여 스위칭되고, 일측 단자는 자기터널 접합 소자(541)의 타측 단자와 결합되며, 스위칭 소자(543)의 타측 단자는 소스 라인(S1)에 접속되어 있다. 그리고 제 1 자기 저항 메모리 셀(540)의 자기터널 접합 소자(541)는 제 1 비트 라인(B1)에 일측 단자가 결합되어 있다.The switching element 543 of the first magnetoresistive memory cell 540 is switched by the first gate line G1 and one terminal is coupled to the other terminal of the magnetic tunneling junction element 541, Is connected to the source line S1. The magnetic tunnel junction element 541 of the first magnetoresistive memory cell 540 has one terminal coupled to the first bit line B1.

제 2 자기 저항 메모리 셀(545)의 스위칭 소자(548)는 제 2 게이트 라인(G2)에 의하여 스위칭되고, 일측 단자는 자기터널 접합 소자(546)의 타측 단자와 결합되며, 스위칭 소자(548)의 타측 단자는 소스 라인(S1)에 접속되어 있다. 그리고 제 2 자기 저항 메모리 셀(545)의 자기터널 접합 소자(546)는 제 2 비트 라인(B2)에 일측 단자가 결합되어 있다.The switching element 548 of the second magnetoresistive memory cell 545 is switched by the second gate line G2 and one terminal is coupled to the other terminal of the magnetic tunneling junction element 546, Is connected to the source line S1. The magnetic tunnel junction element 546 of the second magnetoresistive memory cell 545 has one terminal coupled to the second bit line B2.

제 2 자기 저항 메모리 셀 쌍(550, 555)은 제 3 자기 저항 메모리 셀(550) 및 제 4 자기 저항 메모리 셀(555)을 포함하고 있다.The second pair of magnetoresistive memory cells 550 and 555 includes a third magnetoresistive memory cell 550 and a fourth magnetoresistive memory cell 555.

제 3 자기 저항 메모리 셀(550)의 스위칭 소자(553)는 제 3 게이트 라인(G3)에 의하여 스위칭되고, 일측 단자는 자기터널 접합 소자(551)의 타측 단자와 결합되며, 스위칭 소자(553)의 타측 단자는 소스 라인(S1)에 접속되어 있다. 그리고 제 3 자기 저항 메모리 셀(550)의 자기터널 접합 소자(551)는 제 2 비트 라인(B2)에 일측 단자가 결합되어 있다.The switching element 553 of the third magnetoresistive memory cell 550 is switched by the third gate line G3 and one terminal is coupled to the other terminal of the magnetic tunneling junction element 551, Is connected to the source line S1. The magnetic tunnel junction element 551 of the third magnetoresistive memory cell 550 has one terminal coupled to the second bit line B2.

제 4 자기 저항 메모리 셀(555)의 스위칭 소자(558)는 제 4 게이트 라인(G4)에 의하여 스위칭되고, 일측 단자는 자기터널 접합 소자(556)의 타측 단자와 결합되며, 스위칭 소자(558)의 타측 단자는 소스 라인(S1)에 접속되어 있다. 그리고 제 4 자기 저항 메모리 셀(555)의 자기터널 접합 소자(556)는 제 1 비트 라인(B1)에 일측 단자가 결합되어 있다.The switching element 558 of the fourth magnetoresistive memory cell 555 is switched by the fourth gate line G4 and one terminal is coupled to the other terminal of the magnetic tunnel junction element 556, Is connected to the source line S1. The magnetic tunnel junction element 556 of the fourth magnetoresistive memory cell 555 has one terminal coupled to the first bit line B1.

제 1 자기 저항 메모리 셀(540)과 제 2 자기 저항 메모리 셀(545) 및 제 3 자기 저항 메모리 셀(550)과 제 4 자기 저항 메모리 셀(555)은 각각 하나의 자기 저항 메모리 셀 쌍이 될 수 있으며, 이때 제 1 자기 저항 메모리 셀 쌍(540, 545)은 제 1 게이트 라인(G1)을 기준으로 우하향하는 방향으로 접속될 수 있으며, 제 2 자기 저항 메모리 셀 쌍(550, 555)은 좌하향하는 방향으로 접속될 수 있다.The first magnetoresistive memory cell 540 and the second magnetoresistive memory cell 545 and the third magnetoresistive memory cell 550 and the fourth magnetoresistive memory cell 555 may each be a single magnetoresistive memory cell pair The first pair of magnetoresistive memory cells 540 and 545 may be connected in a downward direction with respect to the first gate line G1 and the pair of second magnetoresistive memory cells 550 and 555 may be connected in a downward direction Direction.

이와 같이, 본 발명의 제 2 실시예에 따른 자기 저항 메모리는 제 1 실시예와 마찬가지로 각각의 자기 저항 메모리 셀 쌍이 각각 공통 소스 라인을 공유하는 자기 저항 메모리 셀들을 포함하고 있어, 소스 라인에 인가되는 기생 커패시턴스의 증가 없이 단위 셀(50) 면적을 6F2로 최소화할 수 있는 효과를 가질 수 있다.As described above, in the magnetoresistive memory according to the second embodiment of the present invention, each pair of magnetoresistive memory cells includes magnetoresistive memory cells each sharing a common source line, It is possible to minimize the area of the unit cell 50 to 6F 2 without increasing the parasitic capacitance.

다음으로, 제 1 그룹의 비트 라인은 짝수 번째 비트 라인이고, 제 2 그룹의 비트 라인은 홀수 번째 비트 라인인 실시예를 설명한다. 이때, 자기 저항 메모리 셀 쌍은 위 실시예와 반대방향으로 결합될 수 있다. 즉, 제 1 자기 저항 메모리 셀 쌍은 좌 하향하는 방향으로 결합될 수 있으며, 제 2 자기 저항 메모리 셀 쌍은 우하향하는 방향으로 결합될 수 있다. Next, an embodiment will be described in which the first group of bit lines is an even-numbered bit line and the second group of bit lines is an odd-numbered bit line. At this time, the magnetoresistive memory cell pair can be coupled in the opposite direction to the above embodiment. That is, the first pair of magnetoresistive memory cells can be coupled in the left-down direction and the pair of second magnetoresistive memory cells can be coupled in the right-down direction.

구체적으로, 제 1 그룹의 비트 라인은 제 2 비트 라인(B2), 제 4 비트 라인(B4)를 포함하고 있으며, 제 2 그룹의 비트 라인은 제 1 비트 라인(B1), 제 3 비트 라인(B3)을 포함할 수 있다.Specifically, the first group of bit lines includes a second bit line B2 and a fourth bit line B4, and the second group of bit lines includes a first bit line B1, a third bit line B2, B3).

이때, 제 1 자기 저항 메모리 셀 쌍의 제 1 자기 저항 메모리 셀은 제 1 게이트 라인(G1)과 제 2 비트 라인(B2)에 접속되고, 제 2 자기 저항 메모리 셀은 제 2 게이트 라인(G2)과 제 1 비트 라인(B1)에 접속된다. 또한, 제 2 자기 저항 메모리 셀 쌍의 제 3 자기 저항 메모리 셀은 제 3 게이트 라인(G3)과 제 1 비트 라인(B1)에 접속되고, 제 4 자기 저항 메모리 셀은 제 4 게이트 라인(G4)과 제 2 비트 라인(B2)에 접속된다. 그리고 제 1 자기 저항 메모리 셀 내지 제 4 자기 저항 메모리 셀은 각각 하나의 소스 라인(S1)을 공통 소스 라인으로 공유하도록 접속될 수 있다.At this time, the first magnetoresistive memory cell of the first pair of magnetoresistive memory cells is connected to the first gate line G1 and the second bit line B2, the second magnetoresistive memory cell is connected to the second gate line G2, And the first bit line B1. The third magnetoresistive memory cell of the second pair of magnetoresistive memory cells is connected to the third gate line G3 and the first bit line B1 while the fourth magnetoresistive memory cell is connected to the fourth gate line G4. And the second bit line B2. And the first to fourth magnetoresistive memory cells may be connected to share one source line S 1 as a common source line.

도 6은 본 발명의 일 실시예에 따른 자기 저항 메모리를 형성하는 공정 단계를 도시한 순서도이다.6 is a flow chart illustrating process steps for forming a magnetoresistive memory in accordance with an embodiment of the present invention.

도 4a에서의 자기 저항 메모리를 구현하기 위해 먼저 기판에 자기 저항 메모리 셀의 스위칭 소자를 형성한다(S610). 이때, 게이트에 접속되는 게이트 라인, 소스와 드레인에 접속되는 콘택을 형성한다.In order to implement the magnetoresistive memory in FIG. 4A, first, a switching element of a magnetoresistive memory cell is formed on a substrate (S610). At this time, a gate line connected to the gate, and a contact connected to the source and the drain are formed.

다음으로, 소스 라인 및 자기터널 접합 소자를 형성하며(S620), 이때 포토레지스트를 사선 형태로 패터닝하여 대각 방향으로 배치된 소스 라인을 형성할 수 있다.Next, a source line and a magnetic tunnel junction element are formed (S620), and the photoresist may be patterned in an oblique direction to form a source line arranged in a diagonal direction.

다음으로, 사선 방향으로 소스 라인이 배치되면 그 위에 비트 라인을 형성하게 된다(S630). 이러한 공정은 도 4b 내지 도5b의 실시예에도 적용될 수 있다.Next, when the source line is arranged in the oblique direction, a bit line is formed thereon (S630). This process can also be applied to the embodiments of Figs. 4B to 5B.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.It will be understood by those skilled in the art that the foregoing description of the present invention is for illustrative purposes only and that those of ordinary skill in the art can readily understand that various changes and modifications may be made without departing from the spirit or essential characteristics of the present invention. will be. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. For example, each component described as a single entity may be distributed and implemented, and components described as being distributed may also be implemented in a combined form.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

10, 20, 30, 40, 50: 단위 셀 410: 게이트 라인
411: 제 1 그룹 게이트 라인 413: 제 2 그룹 게이트 라인
420: 소스 라인 430: 비트 라인
431: 제 1 그룹 비트 라인 433: 제 2 그룹 비트 라인
440, 445: 자기 저항 메모리 셀 441, 446: 자기터널 접합 소자
443, 448: 스위칭 소자 510: 게이트 라인
511: 제 1 그룹 게이트 라인 513: 제 2 그룹 게이트 라인
515: 제 3 그룹 게이트 라인 517: 제 4 그룹 게이트 라인
520: 소스 라인 530: 비트 라인
531: 제 1 그룹 비트 라인 533: 제 2 그룹 비트 라인
540,545, 550, 555: 자기 저항 메모리 셀
541, 546, 551, 556: 자기터널 접합 소자
543, 548, 553, 558: 스위칭 소자10, 20, 30, 40, 50: unit cell 410: gate line
411: first group gate line 413: second group gate line
420: source line 430: bit line
431: first group bit line 433: second group bit line
440, 445: magnetoresistive memory cell 441, 446: magnetic tunnel junction element
443, 448: switching element 510: gate line
511: first group gate line 513: second group gate line
515: third group gate line 517: fourth group gate line
520: source line 530: bit line
531: first group bit line 533: second group bit line
540, 545, 550, 555: magnetoresistive memory cell
541, 546, 551, 556: magnetic tunnel junction element
543, 548, 553, 558: switching elements

Claims (8)

자기 저항 메모리에 있어서,
서로 평행하게 배치된 복수의 게이트 라인,
상기 게이트 라인과 수직 방향으로 배치된 복수의 소스 라인,
상기 소스 라인과 평행한 방향으로, 상기 소스 라인과 인접하여 배치된 복수의 비트 라인 및
상기 소스 라인을 공유하고, M(M은 홀수)번째 배치된 제 1 그룹의 게이트 라인에 접속된 제 1 자기 저항 메모리 셀과, M+1번째 배치된 제 2 그룹의 게이트 라인에 접속된 제 2 자기 저항 메모리 셀을 각각 포함하는 복수의 자기 저항 메모리 셀 쌍을 포함하되,
상기 제 1 그룹의 게이트 라인과 제 2 그룹의 게이트 라인은 서로 인접한 것이고,
상기 제 1 자기 저항 메모리 셀과 상기 제 2 자기 저항 메모리 셀에 의하여 공유된 소스 라인은 N(N≥1)번째 비트 라인과 N+1번째 비트 라인 사이에 배치되며,
상기 N번째 비트 라인과 상기 N+1번째 비트 라인은 서로 인접한 것이고,
상기 복수의 자기 저항 메모리 셀 쌍에 포함된 어느 하나의 저항 메모리 셀 쌍의 제 1 자기 저항 메모리 셀이 상기 제 1 그룹의 게이트 라인과 상기 N번째 비트 라인에 접속될 경우, 상기 제 2 자기 저항 메모리 셀은 상기 제 2 그룹의 게이트 라인과 상기 N+1번째 비트 라인에 접속되고,
상기 복수의 자기 저항 메모리 셀 쌍에 포함된 어느 하나의 저항 메모리 셀 쌍의 제 1 자기 저항 메모리 셀이 상기 제 2 그룹의 게이트 라인과 상기 N번째 비트 라인에 접속될 경우, 상기 제 2 자기 저항 메모리 셀은 상기 제 1 그룹의 게이트 라인과 상기 N+1번째 비트 라인에 접속되는 것인 자기 저항 메모리.In the magnetoresistive memory,
A plurality of gate lines arranged in parallel with each other,
A plurality of source lines arranged in a direction perpendicular to the gate lines,
A plurality of bit lines disposed adjacent to the source line in a direction parallel to the source line,
A first magnetoresistive memory cell sharing the source line and connected to a first group of gate lines arranged in M (M is an odd number), and a second magnetoresistive memory cell connected to a M < th > A plurality of magnetoresistive memory cell pairs each including a magnetoresistive memory cell,
The first group of gate lines and the second group of gate lines are adjacent to each other,
A source line shared by the first magnetoresistive memory cell and the second magnetoresistive memory cell is disposed between an N (N > = 1) -th bit line and an (N + 1)
The N-th bit line and the (N + 1) -th bit line are adjacent to each other,
When a first magnetoresistive memory cell of any one pair of resistance memory cells included in the pair of magnetoresistive memory cells is connected to the first group of gate lines and the Nth bit line, Cell is connected to the gate line of the second group and the (N + 1) -th bit line,
When a first magnetoresistive memory cell of a pair of resistance memory cells included in the pair of magnetoresistive memory cells is connected to the gate line and the N-th bit line of the second group, Cell is connected to the first group of gate lines and the (N + 1) th bit line. 제 1 항에 있어서,
상기 제 1 자기 저항 메모리 셀은 상기 제 1 그룹의 게이트 라인과 상기 N번째 비트 라인에 접속되고, 상기 제 2 자기 저항 메모리 셀은 상기 제 2 그룹의 게이트 라인과 상기 N+1번째 비트 라인에 접속되는 경우,
상기 제 1 자기 저항 메모리 셀은 상기 N번째 비트 라인에 일측 단자가 결합된 자기터널 접합 소자 및
상기 제 1 그룹의 게이트 라인에 의하여 스위칭되고, 일측 단자가 상기 자기터널 접합 소자의 타측 단자와 결합되며, 타측 단자가 상기 소스 라인에 접속된 스위칭 소자를 포함하고,
상기 제 2 자기 저항 메모리 셀은 상기 N+1번째 비트 라인에 일측 단자가 결합된 자기터널 접합 소자 및
상기 제 2 그룹의 게이트 라인에 의하여 스위칭 되고, 일측 단자가 상기 자기터널 접합 소자의 타측 단자와 결합되며, 타측 단자가 상기 소스 라인에 접속된 스위칭 소자를 포함하는 것인 자기 저항 메모리.The method according to claim 1,
The first magnetoresistive memory cell is connected to the first group of gate lines and the N-th bit line, and the second magnetoresistive memory cell is connected to the second group of gate lines and the (N + 1) If so,
The first magnetoresistive memory cell includes a magnetic tunnel junction element having one terminal coupled to the Nth bit line,
A switching element which is switched by the first group of gate lines, one terminal is coupled to the other terminal of the magnetic tunnel junction element, and the other terminal is connected to the source line,
The second magnetoresistive memory cell includes a magnetic tunnel junction element having one terminal coupled to the (N + 1) th bit line,
And a switching element which is switched by the second group of gate lines and whose one terminal is coupled to the other terminal of the magnetic tunnel junction element and whose other terminal is connected to the source line. 제 1 항에 있어서,
상기 제 1 자기 저항 메모리 셀은 상기 제 2 그룹의 게이트 라인과 상기 N번째 비트 라인에 접속되고, 상기 제 2 자기 저항 메모리 셀은 상기 제 1 그룹의 게이트 라인과 상기 N+1번째 비트 라인에 접속되는 경우,
상기 제 1 자기 저항 메모리 셀은 상기 N번째 비트 라인에 일측 단자가 결합된 자기터널 접합 소자 및
상기 제 2 그룹의 게이트 라인에 의하여 스위칭되고, 일측 단자가 상기 자기터널 접합 소자의 타측 단자와 결합되며, 타측 단자가 상기 소스 라인에 접속된 스위칭 소자를 포함하고,
상기 제 2 자기 저항 메모리 셀은 상기 N+1번째 비트 라인에 일측 단자가 결합된 자기터널 접합 소자 및
상기 제 1 그룹의 게이트 라인에 의하여 스위칭 되고, 일측 단자가 상기 자기터널 접합 소자의 타측 단자와 결합되며, 타측 단자가 상기 소스 라인에 접속된 스위칭 소자를 포함하는 것인 자기 저항 메모리.The method according to claim 1,
The first magnetoresistive memory cell is connected to the second group of gate lines and the N-th bit line, and the second magnetoresistive memory cell is connected to the first group of gate lines and the (N + 1) If so,
The first magnetoresistive memory cell includes a magnetic tunnel junction element having one terminal coupled to the Nth bit line,
And a switching element which is switched by the second group of gate lines, one terminal is coupled to the other terminal of the magnetic tunnel junction element, and the other terminal is connected to the source line,
The second magnetoresistive memory cell includes a magnetic tunnel junction element having one terminal coupled to the (N + 1) th bit line,
And a switching element which is switched by the first group of gate lines and whose one terminal is coupled to the other terminal of the magnetic tunnel junction element and whose other terminal is connected to the source line. 삭제delete 자기 저항 메모리에 있어서,
서로 평행하게 배치된 복수의 게이트 라인,
상기 게이트 라인과 수직 방향으로 배치된 복수의 소스 라인,
상기 소스 라인과 평행한 방향으로, 상기 소스 라인과 인접하여 배치된 복수의 비트 라인,
상기 소스 라인을 공유하고, 4N-3(N≥1)번째에 배치된 제 1 그룹의 게이트 라인에 접속된 제 1 자기 저항 메모리 셀과, 4N-2번째에 배치된 제 2 그룹의 게이트 라인에 접속된 제 2 자기 저항 메모리 셀을 각각 포함하는 제 1 자기 저항 메모리 셀 쌍 및
상기 소스 라인을 공유하고, 4N-1번째에 배치된 제 3 그룹의 게이트 라인에 접속된 제 3 자기 저항 메모리 셀과, 4N번째에 배치된 제 4 그룹의 게이트 라인에 접속된 제 4 자기 저항 메모리 셀을 각각 포함하는 제 2 자기 저항 메모리 셀 쌍을 포함하되,
상기 제 1 그룹 내지 제 4 그룹의 게이트 라인은 순차적으로 인접하고 있으며,
상기 제 1 내지 제 4 자기 저항 메모리 셀에 의하여 공유된 소스 라인은 M(M≥1)번째 비트 라인과 M+1번째 비트 라인 사이에 배치되고,
상기 M번째 비트 라인과 상기 M+1번째 비트 라인은 서로 인접한 것이며,
상기 복수의 자기 저항 메모리 셀 쌍에 포함된 어느 하나의 저항 메모리 셀 쌍의 제 1 자기 저항 메모리 셀이 상기 제 1 그룹의 게이트 라인과 상기 M번째 비트 라인에 접속될 경우, 상기 제 2 자기 저항 메모리 셀은 상기 제 2 그룹의 게이트 라인과 상기 M+1번째 비트 라인, 상기 제 3 자기 저항 메모리 셀은 상기 제 3 그룹의 게이트 라인과 상기 M+1번째 비트 라인 및 상기 제 4 자기 저항 메모리 셀은 상기 제 4 그룹의 게이트 라인과 상기 M번째 비트 라인에 각각 접속되고,
상기 복수의 자기 저항 메모리 셀 쌍에 포함된 어느 하나의 저항 메모리 셀 쌍의 제 1 자기 저항 메모리 셀이 상기 제 2 그룹의 게이트 라인과 상기 M 번째 비트 라인에 접속될 경우, 상기 제 2 자기 저항 메모리 셀은 상기 제 1 그룹의 게이트 라인과 상기 M+1번째 비트 라인, 상기 제 3 자기 저항 메모리 셀은 상기 제 4 그룹의 게이트 라인과 상기 M+1번째 비트 라인 및 상기 제 4 자기 저항 메모리 셀은 상기 제 3 그룹의 게이트 라인과 상기 M번째 비트 라인에 각각 접속되는 것인 자기 저항 메모리.In the magnetoresistive memory,
A plurality of gate lines arranged in parallel with each other,
A plurality of source lines arranged in a direction perpendicular to the gate lines,
A plurality of bit lines disposed adjacent to the source line in a direction parallel to the source line,
The first magnetoresistive memory cell sharing the source line and connected to the first group of gate lines arranged at 4N-3 (N > = 1) and the second magnetoresistive memory cell connected to the 4N-2 & A pair of first magnetoresistive memory cells each including a second magnetoresistive memory cell connected thereto and
A third magnetoresistive memory cell which shares the source line and is connected to the third group of gate lines arranged in the (4N-1) -th, and a fourth magnetoresistive memory cell connected to the fourth group of gate lines arranged in the 4N- And a second pair of magnetoresistive memory cells each including a cell,
The gate lines of the first group to the fourth group are sequentially adjacent to each other,
A source line shared by the first to fourth magnetoresistive memory cells is disposed between an M (M? 1) th bit line and an (M + 1) th bit line,
The Mth bit line and the M + 1th bit line are adjacent to each other,
When a first magnetoresistive memory cell of any one pair of the resistance memory cells included in the plurality of magnetoresistive memory cell pairs is connected to the first group of gate lines and the Mth bit line, Cell is the second group of gate lines and the (M + 1) th bit line, the third magnetoresistive memory cell is the third group of gate lines, the (M + 1) th bit line and the fourth magnetoresistive memory cell Respectively, connected to the gate lines of the fourth group and the M-th bit lines,
When a first magnetoresistive memory cell of any one pair of the resistance memory cells included in the pair of magnetoresistive memory cells is connected to the gate line and the Mth bit line of the second group, Cell is the first group of gate lines and the M + 1 < th > bit line, and the third magnetoresistive memory cell is the gate line of the fourth group and the M + The third group of gate lines and the Mth bit line, respectively. 제 5 항에 있어서,
상기 제 1 자기 저항 메모리 셀은 상기 제 1 그룹의 게이트 라인과 상기 M 번째 비트 라인에 접속되고, 상기 제 2 자기 저항 메모리 셀은 상기 제 2 그룹의 게이트 라인과 상기 M+1번째 비트 라인에 접속되며, 상기 제 3 자기 저항 메모리 셀은 상기 제 3 그룹의 게이트 라인과 상기 M+1번째 비트 라인에 접속되고, 상기 제 4 자기 저항 메모리 셀은 상기 제 4 그룹의 게이트 라인과 상기 M번째 비트 라인에 접속되는 경우,
상기 제 1 자기 저항 메모리 셀은 상기 M번째 비트 라인에 일측 단자가 결합된 자기터널 접합 소자 및
상기 제 1 그룹의 게이트 라인에 의하여 스위칭되고, 일측 단자가 상기 자기터널 접합 소자의 타측 단자와 결합되며, 타측 단자가 상기 소스 라인에 접속된 스위칭 소자를 포함하고,
상기 제 2 자기 저항 메모리 셀은 상기 M+1번째 비트 라인에 일측 단자가 결합된 자기터널 접합 소자 및
상기 제 2 그룹의 게이트 라인에 의하여 스위칭 되고, 일측 단자가 상기 자기터널 접합 소자의 타측 단자와 결합되며, 타측 단자가 상기 소스 라인에 접속된 스위칭 소자를 포함하며,
상기 제 3 자기 저항 메모리 셀은 상기 M+1번째 비트 라인에 일측 단자가 결합된 자기터널 접합 소자 및
상기 제 3 그룹의 게이트 라인에 의하여 스위칭 되고, 일측 단자가 상기 자기터널 접합 소자의 타측 단자와 결합되며, 타측 단자가 상기 소스 라인에 접속된 스위칭 소자를 포함하며,
상기 제 4 자기 저항 메모리 셀은 상기 M번째 비트 라인에 일측 단자가 결합된 자기터널 접합 소자 및
상기 제 4 그룹의 게이트 라인에 의하여 스위칭 되고, 일측 단자가 상기 자기터널 접합 소자의 타측 단자와 결합되며, 타측 단자가 상기 소스 라인에 접속된 스위칭 소자를 포함하는 것인 자기 저항 메모리.6. The method of claim 5,
The first magnetoresistive memory cell is connected to the first group of gate lines and the Mth bit line and the second magnetoresistive memory cell is connected to the second group of gate lines and the M + And the third magnetoresistive memory cell is connected to the third group of gate lines and the (M + 1) -th bit line, and the fourth magnetoresistive memory cell is connected to the fourth group of gate lines and the M- ,
Wherein the first magnetoresistive memory cell includes a magnetic tunnel junction element having one terminal coupled to the Mth bit line,
A switching element which is switched by the first group of gate lines, one terminal is coupled to the other terminal of the magnetic tunnel junction element, and the other terminal is connected to the source line,
The second magnetoresistive memory cell includes a magnetic tunnel junction element having one terminal coupled to the (M + 1) th bit line,
A switching element which is switched by the second group of gate lines, one terminal is coupled to the other terminal of the magnetic tunnel junction element, and the other terminal is connected to the source line,
The third magnetoresistive memory cell includes a magnetic tunnel junction element having one terminal coupled to the (M + 1) th bit line,
A switching element which is switched by the third group of gate lines, one terminal is coupled to the other terminal of the magnetic tunnel junction element, and the other terminal is connected to the source line,
The fourth magnetoresistive memory cell includes a magnetic tunnel junction element having one terminal coupled to the Mth bit line,
And a switching element which is switched by the fourth group of gate lines and whose one terminal is coupled to the other terminal of the magnetic tunnel junction element and whose other terminal is connected to the source line. 제 5 항에 있어서,
상기 제 1 자기 저항 메모리 셀은 상기 제 2 그룹의 게이트 라인과 상기 M 번째 비트 라인에 접속되고, 상기 제 2 자기 저항 메모리 셀은 상기 제 1 그룹의 게이트 라인과 상기 M+1번째 비트 라인에 접속되며, 상기 제 3 자기 저항 메모리 셀은 상기 제 4 그룹의 게이트 라인과 상기 M+1번째 비트 라인에 접속되고, 상기 제 4 자기 저항 메모리 셀은 상기 제 3 그룹의 게이트 라인과 상기 M번째 비트 라인에 접속되는 경우,
상기 제 1 자기 저항 메모리 셀은 상기 M번째 비트 라인에 일측 단자가 결합된 자기터널 접합 소자 및
상기 제 2 그룹의 게이트 라인에 의하여 스위칭되고, 일측 단자가 상기 자기터널 접합 소자의 타측 단자와 결합되며, 타측 단자가 상기 소스 라인에 접속된 스위칭 소자를 포함하고,
상기 제 2 자기 저항 메모리 셀은 상기 M+1번째 비트 라인에 일측 단자가 결합된 자기터널 접합 소자 및
상기 제 1 그룹의 게이트 라인에 의하여 스위칭 되고, 일측 단자가 상기 자기터널 접합 소자의 타측 단자와 결합되며, 타측 단자가 상기 소스 라인에 접속된 스위칭 소자를 포함하며,
상기 제 3 자기 저항 메모리 셀은 상기 M+1번째 비트 라인에 일측 단자가 결합된 자기터널 접합 소자 및
상기 제 4 그룹의 게이트 라인에 의하여 스위칭 되고, 일측 단자가 상기 자기터널 접합 소자의 타측 단자와 결합되며, 타측 단자가 상기 소스 라인에 접속된 스위칭 소자를 포함하며,
상기 제 4 자기 저항 메모리 셀은 상기 M번째 비트 라인에 일측 단자가 결합된 자기터널 접합 소자 및
상기 제 3 그룹의 게이트 라인에 의하여 스위칭 되고, 일측 단자가 상기 자기터널 접합 소자의 타측 단자와 결합되며, 타측 단자가 상기 소스 라인에 접속된 스위칭 소자를 포함하는 것인 자기 저항 메모리.6. The method of claim 5,
The first magnetoresistive memory cell is connected to the second group of gate lines and the Mth bit line and the second magnetoresistive memory cell is connected to the first group of gate lines and the M + And the third magnetoresistive memory cell is connected to the fourth group of gate lines and the M + 1th bit line, and the fourth magnetoresistive memory cell is connected to the third group of gate lines and the M- ,
Wherein the first magnetoresistive memory cell includes a magnetic tunnel junction element having one terminal coupled to the Mth bit line,
And a switching element which is switched by the second group of gate lines, one terminal is coupled to the other terminal of the magnetic tunnel junction element, and the other terminal is connected to the source line,
The second magnetoresistive memory cell includes a magnetic tunnel junction element having one terminal coupled to the (M + 1) th bit line,
A switching element which is switched by the first group of gate lines, one terminal is coupled to the other terminal of the magnetic tunnel junction element, and the other terminal is connected to the source line,
The third magnetoresistive memory cell includes a magnetic tunnel junction element having one terminal coupled to the (M + 1) th bit line,
A switching element which is switched by the fourth group of gate lines, one terminal is coupled to the other terminal of the magnetic tunnel junction element, and the other terminal is connected to the source line,
The fourth magnetoresistive memory cell includes a magnetic tunnel junction element having one terminal coupled to the Mth bit line,
And a switching element which is switched by the third group of gate lines and whose one terminal is coupled to the other terminal of the magnetic tunnel junction element and whose other terminal is connected to the source line. 삭제delete
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7324366B2 (en) * 2006-04-21 2008-01-29 International Business Machines Corporation Non-volatile memory architecture employing bipolar programmable resistance storage elements
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7324366B2 (en) * 2006-04-21 2008-01-29 International Business Machines Corporation Non-volatile memory architecture employing bipolar programmable resistance storage elements
KR20120114056A (en) * 2011-04-06 2012-10-16 에스케이하이닉스 주식회사 Write driver circuit for magnetic random access memory apparatus, magnetic random access memory apparatus and layout structure for the same

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* Cited by examiner, † Cited by third party
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