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KR101477262B1 - 반도체장치 제조방법 - Google Patents

반도체장치 제조방법 Download PDF

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KR101477262B1
KR101477262B1 KR1020060133731A KR20060133731A KR101477262B1 KR 101477262 B1 KR101477262 B1 KR 101477262B1 KR 1020060133731 A KR1020060133731 A KR 1020060133731A KR 20060133731 A KR20060133731 A KR 20060133731A KR 101477262 B1 KR101477262 B1 KR 101477262B1
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KR
South Korea
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forming
insulating layer
phase shift
film
mask
Prior art date
Application number
KR1020060133731A
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English (en)
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KR20070070081A (ko
Inventor
히데토 오누마
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20070070081A publication Critical patent/KR20070070081A/ko
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Abstract

집적회로를 형성하는 패턴의 미세화에 의해 칩 면적의 축소를 도모한 반도체장치의 제조방법을 제공하는 것을 목적으로 한다. 예를 들어, IC 카드 또는 IC 태그의 용도로서 제공되는 IC 칩의 축소를 목적으로 한다. 이 제조방법은, 게이트 전극을 형성하는 공정, 게이트 전극 위에 절연층을 형성하는 공정, 및 절연층에 개구부를 형성하는 공정을 포함한다. 게이트 전극을 형성하는 공정과 절연층에 개구부를 형성하는 공정 중 하나 또는 모두가 위상 시프트 마스크 또는 홀로그램 마스크를 사용한 리소그래피 공정에 의해 행해진다. 그것에 의해, 유리 기판과 같은 평탄도가 낮은 기판 위에라도 미세한 패턴을 형성할 수 있다.
집적회로, IC 칩, IC 태그, 위상 시프트 마스크, 홀로그램 마스크, 리소그래피 공정

Description

반도체장치 제조방법{Manufacturing method of semiconductor device}
도 1은 무선 신호에 의해 명령이나 데이터의 송수신을 행할 수 있는 반도체장치의 일 구성예를 나타내는 블록도.
도 2는 도 1의 구성 및 기능을 가지는 반도체장치의 회로 레이아웃의 일 예를 나타내는 도면.
도 3(A)∼도 3(D)는 위상 시프트 리소그래피법의 일 예를 설명하는 도면.
도 4(A)∼도 4(D)는 위상 시프트 리소그래피법의 일 예를 설명하는 도면.
도 5는 스태틱 랜덤 액세스 메모리의 회로도.
도 6은 스태틱 랜덤 액세스 메모리의 회로 레이아웃의 일 예를 나타내는 도면.
도 7은 실시형태 1에 따른 반도체장치 제조공정을 설명하는 도면.
도 8은 실시형태 1에 따른 반도체장치 제조공정을 설명하는 도면.
도 9는 실시형태 1에 따른 반도체장치 제조공정을 설명하는 도면.
도 10은 실시형태 1에 따른 반도체장치 제조공정을 설명하는 도면.
도 11은 스태틱 랜덤 액세스 메모리의 회로 레이아웃의 일 예를 나타내는 도면.
도 12는 실시형태 2에 따른 반도체장치 제조공정을 설명하는 도면.
도 13은 실시형태 2에 따른 반도체장치 제조공정을 설명하는 도면.
도 14는 실시형태 2에 따른 반도체장치 제조공정을 설명하는 도면.
도 15는 암호 처리된 명령을 복호화하는 기능을 구비한 반도체장치의 일 구성예를 나타내는 블록도.
도 16은 칩 위에 안테나를 형성한 반도체장치의 양태를 나타내는 사시도.
도 17(A)∼도 17(C)는 무선 신호에 의해 명령이나 데이터의 송수신을 행할 수 있는 반도체장치의 통신 거리를 늘리기 위한 일 구성예를 나타내는 도면.
도 18(A)∼도 18(D)는 종래의 리소그래피법을 설명하는 도면.
도 19는 반도체장치의 응용례를 설명하는 도면.
도 20은 반도체장치의 응용례를 설명하는 도면.
본 발명은 절연 표면 위에 형성된 트랜지스터를 포함하는 집적회로를 가진 반도체장치의 제조방법에 관한 것으로, 특히 고해상 리소그래피(lithography) 기술을 사용한 반도체장치 제조방법에 관한 것이다.
무선 신호에 의해 명령이나 데이터의 송수신을 행하는 반도체장치로서, 유리 기판 위에 형성된 박막트랜지스터(이하, "TFT"라고도 칭함)를 가진 집적회로와, 그 집적회로에 부착된 안테나를 포함하는 반도체장치가 알려져 있다(예를 들어, 일본국 공개특허공고 2005-202947호 공보).
이와 같은 반도체장치는 용도나 형태에 따라 IC 카드 또는 IC 태그(tag)라고도 불리고, 물품이나 개체의 식별에 사용될 예정되어 있다. 즉, 현재 널리 사용되고 있는 바코드 시스템을 대체하여, 데이터 기록 밀도가 높은 식별 시스템을 상거래나 안전 관리에 도입하는 시도가 진행되고 있다.
그러나, 종래의 반도체장치의 제조공정에서는, 배선, 콘택트 홀과 같은 미세한 패턴을 형성하기 위해 리소그래피 공정(즉, 포토리소그래피 공정)이 사용되어 왔다. 리소그래피 공정은 기판 위에 포토레지스트 막을 도포 형성하는 공정(1), 소정의 패턴이 형성된 마스크를 통하여 포토레지스트 막을 노광하는 공정(2), 및 그 포토레지스트 막을 현상액으로 현상하여 소망의 집적회로 패턴을 형성하는 공정(3)을 포함한다.
도 18(A)∼도 18(D)는 종래의 리소그래피법을 설명하는 도면이다. 도 18(A)는 투광성 기판 상에 크롬 등으로 된 차광막(904)이 형성되어 있는 포토마스크(902)의 단면도이다. 이 포토마스크(902)의 개구부(903a)를 통과한 광은, 도 18(B)에 도시된 바와 같이, 포토마스크(902)의 개구부(903b)를 통과한 광과 동일한 위상 및 진폭 분포를 가진다. 도 18(C)는 노광면에서의 광 강도 분포를 나타내는 것으로, 개구부(903a)의 엣지부와 개구부(903b)의 엣지부가 광의 회절에 의해 넓은 광 강도 분포를 가지는 것을 볼 수 있다.
도 18(D)는 반도체층(906)과 게이트 전극(908) 위에 형성된 층간절연막에 콘택트 홀(910a) 및 콘택트 홀(910b)을 형성하는 경우를 일 예로서 나타내고 있다. 개구부(903a) 및 개구부(903b)의 크기가 1.5 ㎛인 경우, 도 18(C)에 도시된 광 강 도 분포의 영향을 받아, 실제로는 1.5 ㎛보다 긴 크기를 가지는 콘택트 홀(910a, 910b)이 형성되게 된다. 포토마스크의 정렬 편차를 0.5 ㎛ 정도로 어림잡으면, 콘택트 홀(910a, 910b)이 반도체층(906)으로부터 벗어나지 않도록 하기 위해서는, 0.5 ㎛ 정도의 용장성을 포함하도록 마스크 패턴을 설계하여야 한다. 즉, 종래의 리소그래피 공정에서는, 리소그래피 해상도가 나쁨에 따라 여분의 마진(margin)을 예상해두지 않으면 안되고, 따라서, 집적회로의 미세화에 한계가 있었다.
사회 전반에 걸쳐 IC 카드나 IC 태그의 사용을 조장하기 위해서는, IC 카드나 IC 태그의 단가를 10엔 이하로 낮출 필요가 있다고 알려져 있다. IC 카드나 IC 태그의 단가를 낮추기 위해서는, IC 카드 또는 IC 태그의 필수 요소인 IC 칩의 고집적화를 도모하고, 칩의 면적을 축소하여, 기판 1장에서 취출할 수 있는 칩의 수를 증가시킬 필요가 있다. 또한, 대면적의 유리 기판을 사용하여 IC 칩의 생산성을 향상시킬 필요가 있다. 그러나, 얇은 유리 기판은 마이크로 레벨로 구부러져 있기 때문에, 포토마스크의 패턴을 전사하는 리소그래피 공정을 통해서는 미세한 패턴을 형성하는 것이 어려웠다.
상기의 관점에서, 본 발명은 집적회로를 형성하는 패턴의 미세화에 의해 칩 면적의 축소를 도모한 반도체장치 제조방법을 제공하는 것을 목적으로 한다. 예를 들어, 본 발명은 박막트랜지스터를 포함하고 IC 카드 또는 IC 태그의 용도로서 제공되는 IC 칩의 크기를 축소할 수 있다.
본 발명에 따른 반도체장치 제조방법은, 게이트 전극을 형성하는 공정, 게이트 전극 위에 절연층을 형성하는 공정, 및 절연층에 개구부를 형성하는 공정을 포함하고, 게이트 전극을 형성하는 공정과 절연층에 개구부를 형성하는 공정 중 하나 또는 모두를 위상 시프트(phase-shift) 마스크를 사용한 리소그래피 공정에 의해 행하는 것을 특징으로 한다.
본 발명에 따른 반도체장치 제조방법은, 게이트 전극을 형성하는 공정, 게이트 전극 위에 절연층을 형성하는 공정, 및 절연층에 개구부를 형성하는 공정을 포함하고, 게이트 전극을 형성하는 공정과 절연층에 개구부를 형성하는 공정 중 한 공정을 위상 시프트 마스크를 사용한 리소그래피 공정에 의해 행하고, 다른 공정을 홀로그램(hologram) 마스크를 사용한 리소그래피 공정에 의해 행하는 것을 특징으로 한다.
본 발명에 따르면, 위상 시프트 리소그래피법을 사용하여 콘택트 홀(특히, 반도체층을 배선층에 접속하는 콘택트 홀)이나 게이트 전극의 패턴을 형성함으로써, 집적회로의 집적도를 크게 향상시킬 수 있다. 따라서, 유리 기판과 같이 평탄도가 낮은 기판 위에도 미세한 패턴을 넓은 면적에 형성할 수 있다.
즉, 위상 시프트 리소그래피 방식 또는 홀로그램 리소그래피 방식을 사용하여, 리소그래피의 해상도 한계 내에서, 집적회로에 필요한 배선, 콘택트 홀 등의 패턴을 형성함으로써, 집적도를 향상시킬 수 있다.
콘택트 홀을 개구하는 경우, 그 콘택트 홀 아래에 위치되는 콘택트 면적이 마진을 작게 하여 설계될 수 있다. 즉, 콘택트 홀 개구의 편차를 예상한 용장 영 역을 작게 할 수 있다.
트랜지스터가 주기적으로 배열되는 메모리 셀 어레이와 같은 패턴의 경우, 인접한 게이트들 사이의 간격(게이트 피치)을 축소할 수 있다.
본 발명에 따른 반도체장치 제조방법에서는, 집적회로를 형성하기 위한 리소그래피 공정으로서, 홀로그램 마스크 또는 컴퓨터 발생 홀로그램 마스크를 사용하는 위상 시프트 리소그래피법 또는 홀로그램 리소그래피법을 사용한다. 아래의 설명에서, "홀로그램 마스크"는 컴퓨터 발생 홀로그램 마스크를 그의 범주 내에 포함한다. 홀로그램 마스크는 대상 빔과 참조 빔 사이의 광 간섭에 의해 생성되는 프린지(fringe) 패턴을 기록하여 형성되는 마스크이다. 컴퓨터 발생 홀로그램 마스크는 대상 빔과 참조 빔 사이의 광 간섭에 의해 생성되는 프린지 패턴을 컴퓨터로 계산하여 형성되는 마스크이다. 리소그래피 공정은 집적회로의 배선이나 콘택트 홀 등의 패턴을 형성하기 위해 포토레지스트 도포, 노광, 현상 등을 행하는 공정들을 포함한다.
이 반도체장치 제조방법은 게이트 전극을 형성하는 공정, 게이트 전극 위에 절연층을 형성하는 공정, 및 절연층에 개구부를 형성하는 공정을 포함한다. 이 방법에서는, 게이트 전극을 형성하는 공정과 절연층에 개구부를 형성하는 공정 중 하나 또는 모두를 위상 시프트 마스크를 사용한 리소그래피 공정에 의해 행한다. 또는, 게이트 전극을 형성하는 공정과 절연층에 개구부를 형성하는 공정 중 하나 또는 모두를 홀로그램 마스크를 사용한 리소그래피 공정에 의해 행할 수도 있다. 또 는, 게이트 전극을 형성하는 공정과 절연층에 개구부를 형성하는 공정 중 한 공정 을 위상 시프트 마스크를 사용한 리소그래피 공정에 의해 행하고, 다른 공정을 홀로그램 마스크를 사용한 리소그래피 공정에 의해 행할 수도 있다.
또한, 본 발명에 따른 반도체장치 제조방법의 일 양태는, 절연층을 사이에 두고 반도체층 위에 게이트 전극을 형성하는 공정, 게이트 전극 위에 층간절연층을 형성하는 공정, 층간절연층에 콘택트 홀을 형성하는 공정, 및 층간절연층 위에서 콘택트 홀 내에 배선층을 형성하는 공정을 포함한다. 이 방법에서, 게이트 전극을 형성하는 공정과 콘택트 홀을 형성하는 공정 중 하나 또는 모두를 위상 시프트 마스크를 사용한 리소그래피 공정에 의해 행한다. 또는, 게이트 전극을 형성하는 공정과 콘택트 홀을 형성하는 공정 중 하나 또는 모두를 홀로그램 마스크를 사용한 홀로그램 리소그래피법에 의해 행할 수도 있다. 또는, 게이트 전극을 형성하는 공정과 콘택트 홀을 형성하는 공정 중 한 공정을 위상 시프트 마스크를 사용한 리소그래피법에 의해 행하고, 다른 공정을 홀로그램 마스크를 사용한 홀로그램 리소그래피법에 의해 행할 수도 있다.
상기한 반도체장치 제조방법은 제2 층간절연층을 사이에 두고 배선층 위에 제2 배선층을 형성하는 공정을 더 포함할 수도 있다. 이 경우, 이 제2 층간절연층에의 콘택트 홀의 형성은 위상 시프트 리소그래피법 또는 홀로그램 리소그래피법에 의해 행해질 수도 있다.
위상 시프트 마스크를 사용한 리소그래피 공정에서는, 축소 투영 노광장치(스텝퍼) 또는 1:1(등배) 투영 노광장치(얼라이너)에 의해, 유리 기판 등과 같이 평탄성이 낮은 기판에 대해서도 초점 심도를 크게 취할 수 있다. 또한, 미세한 마 스크 패턴을 단시간에 넓은 면적에 형성할 수 있다. 그러한 위상 시프트 마스크를 사용한 리소그래피 공정은 1:1 이상의 배율로 행해질 수도 있다.
상기 설명은, 위상 시프트 마스크를 사용한 리소그래피 공정 또는 홀로그램 마스크를 사용한 리소그래피 공정을 게이트 전극의 형성이나 콘택트 홀의 형성에 사용하는 예를 나타내고 있지만, 그러한 공정이 반도체층의 형성, 도핑 영역을 명확히 구분짓는 마스크의 형성, 그 외의 리소그래피 공정에 적용될 수도 있다. 또한, 위상 시프트 마스크를 사용한 리소그래피 공정 또는 홀로그램 마스크를 사용한 리소그래피 공정을 반도체장치의 제조공정에 포함되는 모든 리소그래피 공정에 적용하여도 좋다. 그러나, 그러한 공정은, 마스크 비용이나 스루풋을 고려하면, 게이트 전극의 형성 또는 콘택트 홀의 형성에 적용되는 것이 바람직하다.
위상 시프트 리소그래피법 또는 홀로그램 리소그래피법을 사용하여 게이트 전극의 마스크 패턴을 형성함으로써, 게이트 전극을 미세화할 수 있다. 또한, 위상 시프트 리소그래피법 또는 홀로그램 리소그래피법을 사용하여 콘택트 홀의 마스크 패턴을 형성함으로써, 콘택트 홀을 미세화할 수 있다. 따라서, 트랜지스터가 주기적으로 배열되어 있는 메모리 셀 어레이와 같은 패턴의 경우, 인접한 게이트들 사이의 간격(게이트 피치)을 축소할 수 있다.
본 발명은, 절연 표면을 가진 기판 위에 형성된 반도체층으로부터 채널 형성 영역이 형성되는 박막트랜지스터를 포함하는 집적회로를 가지는 반도체장치를 제공할 수 있다. 이 반도체장치는 미세화를 도모하기 위해, 위상 시프트 리소그래피법이나 홀로그램 리소그래피법과 같은 고해상도 리소그래피 기술에 의해, 배선 및 콘 택트 홀을 비롯하여 각종 패턴이 형성된 집적회로를 포함한다. 즉, 이 반도체장치는, 유리 기판 위의 절연층에 작은 콘택트 홀이 개구되고, 박막트랜지스터들이 좁은 게이트 피치로 배열된 집적회로를 가진다.
이와 같은 반도체장치의 예로서, 본 발명은, 무선 신호를 수신하는 안테나에 접속되는 RF 회로부와, 수신한 명령이나 데이터 등의 정보를 처리하는 놀리회로부와, 외부로부터 송신된 데이터 또는 개체 인증 데이터를 기억하는 메모리부를 포함하는 반도체장치를 제공할 수 있다.
본 발명에서, 반도체장치란, 반도체 특성을 이용하여 기능하는 장치 전반을 가리킨다. 구체적으로는, 마이크로프로세서, 화상 처리 프로세서 등의 기능 디바이스, 메모리 등의 기억 디바이스, 및 그들을 사용하는 전자장치 전반이 반도체장치에 포함된다. 또한, 이 반도체장치는, 액정의 전기광학 특성을 이용한 표시장치, 일렉트로루미네슨스(electroluminescence) 등의 발광 특성을 이용한 표시장치의 제조공정에도 적용될 수 있다.
이하, 본 발명의 실시형태에 대하여 도면을 사용하여 상세히 설명하지만, 본 발명이 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 아래에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 아래에 설명하는 본 발명의 구성에서, 같은 요소를 가리키는 부호는 다른 도면에서 공통하여 사용하고, 그 경우에 반복 설명은 생략하는 경우가 있다.
본 발명의 일 실시형태로서, 무선 신호에 의해 명령이나 데이터의 송수신을 행할 수 있는 반도체장치에 대하여 도면을 참조하여 설명한다.
(본 발명의 일 실시형태인 반도체장치에 대하여)
도 1은 무선 신호에 의해 명령이나 데이터의 송수신을 행할 수 있는 반도체장치의 일 구성예를 나타내는 블록도이다. 이 반도체장치는 안테나부(102), RF 회로부(103), 전원 회로부(105), 및 논리회로부(107)를 포함하고 있다. 안테나부(102)는 리더/라이터(reader/writer)라고도 불리는 통신장치와 신호의 송수신을 행한다. 신호를 보내는 반송파의 주파수대는 LF 대(1∼135 kHz), HF 대(6.78 MHz, 13.56 MHz, 27.125 MHz, 40.68 MHz, 또는 5.0 MHz), 마이크로파 대(2.45 GHz, 5.8 GHz, 또는 24.125 GHz) 등일 수 있다. 안테나부(102)는 통신 주파수대에 따라 코일형, 모노폴(monopole)형, 또는 다이폴(dipole)형의 형태를 가질 수 있다.
안테나부(102)가 수신한 반송파는 검파 용량부(104)를 통하여 전원 회로부(105)와 논리회로부(107)로 분류된다. 전원 회로부(105)에서는, 반송파가 정류 회로부(110)에 의해 반파 정류되어, 보유 용량부(112)에 충전된다. 정전압 회로부(114)는 수신된 반송파의 전력에 대하여 어느 레벨 이상의 전력을 수신하였는지에 관계 없이 일정 전압을 출력하여, 이 반도체장치 내의 논리회로부(107) 등의 동작에 필요한 전력을 공급한다.
RF 회로부(103)의 복조 회로부(108)는 반송파를 복조하여, 논리회로부(107)의 동작에 필요한 클록 신호를 생성하고, 그 클록 신호를 보정하는 기능을 가지는 PLL 회로부(118)와, 코드 인식 및 판정 회로부(116)에 그 클록 신호를 출력한다. 예를 들어, 복조 회로부(108)는 ASK(Amplitude Shift Keying) 변조 수신 신호로부터 수신 데이터로서 "0" 또는 "1"의 진폭 변동을 검출한다. 복조 회로부(108)는, 예를 들어, 저역(low-pass) 필터를 포함한다. 또한, 변조 회로부(106)는 ASK 변조 송신 신호로서 송신 데이터를 송신한다.
코드 인식 및 판정 회로부(116)는 명령 코드를 인식하여 판정한다. 코드 인식 및 판정 회로부(116)에 의해 인식 및 판정된 명령 코드는 프레임 종료 신호(EOF: End Of Frame), 프레임 개시 신호(SOF" Start Of Frame), 플래그, 코맨드 코드, 마스크 길이, 마스크 값 등을 포함한다. 또한, 코드 인식 및 판정 회로부(116)는 송신 에러를 식별하는 순회 용장 검사(CRC) 기능도 포함한다. 코드 인식 및 판정 회로부(116)로부터의 판정 결과는 메모리 콘트롤러부(120)에 출력된다. 메모리 콘트롤러부(120)는 판정 결과에 기초하여 메모리부(122)의 데이터 판독을 제어한다. 메모리부(122)로부터 판독된 데이터는 부호화 회로부(124)에서 부호화된다. 그 다음, 변조 회로부(106)가 그 부호화된 데이터를 변조하여, 응답 신호를 생성한다.
메모리부(122)는 고정 데이터만을 기억하는 마스크 ROM(Read Only Memory), SRAM(Static Random Access Memory)과 같은 임의 판독 기입 가능 메모리, 전하 축적 부유 전극을 가지는 불휘발성 메모리 등을 포함할 수 있다.
이와 같이, 도 1에 도시된 반도체장치는 리더/라이터라고도 불리는 통신장치로부터의 명령을 수신하여 메모리부(122)에 데이터를 기입하거나 메모리부(122)로부터 데이터를 판독하는 기능을 가진다.
상기 구성 및 기능을 가지는 반도체장치의 회로 레이아웃(layout)의 일 예에 대하여 도 2를 참조하여 설명한다. 전원 회로부(105)를 구성하는 정류 회로부(110)와 보유 용량부(112)는 서로 가까이 제공되어 잇다. RF 회로부(103)의 복조 회로부(108)와, 논리회로부(107)의 코드 인식 및 판정 회로부(116)는 다수의 개소로 나누어 배치될 수 있다. 복조 회로부(108)는 PLL 회로부(118)와 코드 인식 및 판정 회로부(116) 사이에 제공된다. 또한, PLL 회로부(118)와 코드 인식 및 판정 회로(116)를 서로 인접하도록 제공함으로써, 노이즈의 영향을 억제할 수 있다. 검파 용량부(104)는 RF 회로부(103)에 제공되지만, 논리회로부(107)에도 검파 용량부(104b)를 별도로 제공하고 있다. 변조 회로부(106)는 이들 2개의 검파 용량부(104)와 검파 용량부(104b) 사이에 제공되어 있다.
메모리부(122)에 마스크 ROM을 포함시키기 위해서는, 전자 빔 리소그래피 또는 레이저 빔 리소그래피를 사용하여 회로를 형성한다. 전자 빔 리소그래피 또는 레이저 빔 리소그래피는 프로그램에 따라 마스크 ROM에 기입하는 데이터를 다르게 하는 것이 가능하므로, 칩마다 다른 인증용 데이터를 기억시킬 수 있다.
또한, 메모리부(122)에 추기(追記)형 메모리로서 퓨즈형 유기 메모리 또는 상변화형 유기 메모리를 포함시키기 위해서는, 메모리 콘트롤러부(120)에 기입 회로가 제공된다. 이 반도체장치의 제조 시 그러한 유기 메모리에 데이터를 기입하는 경우에는, 데이터 기입용 전압을 인가하는 전극을 회로 레이아웃에 포함시킬 수도 있다.
이와 같은 반도체장치는 단결정 실리콘 기판 상의 MOS 트랜지스터를 사용하 여 형성될 수 있다. 또는, 외관 형상의 자유도나 생산성을 고려하면, 유리 등의 절연 기판 위의 박막트랜지스터를 사용하여 반도체장치를 제조하여도 좋다.
즉, 이와 같은 비접촉으로 데이터의 송수신이 가능한 반도체장치를 사회 전반에 보급시키기 위해서는, 애초에 제조 원가를 낮출 필요가 있다. 그러나, 반도체 집적회로의 제조 기술을 사용하여 새로운 제조 라인을 구축하기 위해서는, 설비 투자액이 증대되므로, 저비용화를 도모하는 것이 어렵다. 예를 들어, 12 인치 웨이퍼를 사용하는 제조 라인을 만들기 위해서는, 대략 1500 억엔의 설비 투자가 필요하고, 또한, 운전 비용을 고려하면, 단가를 100 엔 이하로 하는 것은 매우 어렵다. 또한, 12인치 웨이퍼의 면적은 약 73,000 ㎟이므로, 폭이 대략 20∼50 ㎛인 블레이드를 가지는 다이싱(dicing) 장치에 의해 그 웨이퍼를 분단하기 위해 필요한 대략 100 ㎛의 마진 폭을 무시하더라도, 1 mm×1 mm 크기의 73,000개 칩 밖에, 또는 0.4 mm×0.4 mm 크기의 182,500개 칩 밖에 얻을 없으므로, 충분한 공급량을 확보하는 것은 매우 어렵다.
한편, 유리 등의 절연 기판 위의 박막트랜지스터를 사용하여 이 반도체장치를 제조하는 경우에는, 대면적 기판을 사용할 수 있다. 그러나, 회로의 미세화가 충분하지 않고, 칩 면적이 큰 경우에는 단가를 충분히 낮추는 것이 어렵다. 따라서, 본 실시형태에서는, 유리 기판 등에서도 미세 패턴의 형성이 가능한 리소그래피 공정을 채용한다.
(위상 시프트 리소그래피법에 대하여)
상기한 바와 같이 유리 기판 등에서도 미세 패턴을 형성하기 위해, 하프 톤(halh-tone)형 위상 시프트 마스크를 채용한 위상 시프트 리소그래피법을 사용한다. 이 방법은, 포토마스크에 제공된 위상 시프터(phase shifter)에 의해 광의 위상을 부분적으로 반전시켜, 회로 패턴 등의 광학 상(像)의 엣지(edge) 콘트라스트를 향상시킬 수 있다. 즉, 주 패턴(고립된 콘택트 홀 패턴 등)과 그 주 패턴 주위에 반전된 위상을 가지는 보조 패턴을 가지는 위상 시프트 마스크를 사용한다. 그리하여, 주 패턴을 통과한 광과 보조 패턴을 통과한 광 사이에 위상차가 생긴다.
도 3(A)∼도 3(D)는 위상 시프트 리소그래피법의 일 예를 설명하는 도면이다. 도 3(A)는, 투광성 기판 상에 크롬 등으로 된 차광막(204)과 위상 시프터(205a, 205b)가 형성되어 있는 포토마스크(202)의 단면도이다. 차광막(204)에는 개구부(203a)와 개구부(203b)가 제공되어 있고, 이들이 주 패턴에 상당한다. 위상 시프터(205a, 205b)는 개구부(203a)와 개구부(203b)의 주위에 제공되어 있고, 이들이 보조 패턴에 상당한다. 위상 시프터(205a, 205b)로서 위상 시프트 필름 등을 사용하여, 위상차와 투과율을 설정한다. 예를 들어, 위상차를 180도±5도로 하고, 투과율을 4%∼8%로 한다. 위상 시프트 필름으로서는, Cr의 산화막 또는 MoSi의 산화막 또는 SiO2막 또는 얇은 Cr막 또는 그들의 적층막이 사용된다.
포토마스크(202)의 개구부(203a, 203b)를 통과한 광은 인접한 위상 시프터(205a, 205b)를 통과한 광으로부터 반전된 진폭 분포를 가진다. 개구부(203a, 203b)를 통과한 광의 진폭 분포는 베셀(Bessel) 함수로 주어지고, 중심의 0차 피크(zero-order peak) 주위에 몇 개의 고차(high-order) 피크를 가진다. 위상 시프 터(205a, 205b)의 중심 위치를 상기 고차 피크 중, 동일 위상을 가지는 최대 피크의 위치와 겹치도록 설정한다. 이것에 의해, 주 패턴의 광 강도 분포의 아랫 부분이 역 위상을 가지는 주변의 보조 패턴에 의해 상쇄되어, 주 패턴의 광 강도 분포를 실효적으로 좁힐 수 있다.
주 패턴의 광 강도 분포의 바닥 퍼짐을 좁힘으로써, 도 3(C)에 도시된 바와 같이, 노광면에서의 엣지 콘트라스트가 급준(急峻)한 광 강도 분포를 얻을 수 있다. 그리하여, 주 패턴인 개구부(203a, 203b)의 광 강도 분포의 아랫 부분이 역 위상을 가지는 주변의 보조 패턴에 의해 상쇄될 수 있고, 주 패턴의 광 강도 분포를 실효적으로 좁힐 수 있다. 또한, 위상 시프터(205a, 205b)를 통과한 광의 진폭 분포는 그의 중심부뿐만 아니라 주변부에서도 고차 피크를 가진다. 이 피크의 위치가 본래의 개구부(203a, 203b)의 위치와 겹치면, 주 패턴의 중앙 부근의 광 강도가 강하게 되기 때문에, 광 강도 분포의 콘트라스트도 증대한다. 그 결과, 개구부(203a, 203b)의 해상도 향상과 초점 심도의 확대가 가능하게 된다.
도 3(D)는 반도체층(206)과 게이트 전극(208) 위에 형성된 층간절연층에 콘택트 홀(210a, 210b)을 형성한 예를 나타낸다. 이 위상 시프트법은 리소그래피에 사용되는 광의 파장을 바꾸지 않고 해상도를 증가시킬 수 있으므로, 종래 1.5 ㎛로 낮은 해상도를 1 ㎛ 정도로 향상시킬 수 있다. 따라서, 개구부(203a, 203b)가 1 ㎛의 크기로 형성된 경우에도, 반도체층(206)의 레이아웃은 여분의 마진을 둘 필요가 없다. 즉, 유리 등으로 된 절연 기판 위의 집적회로에서도, 미세화를 도모할 수 있다.
도 4(A)∼도 4(D)는 도 3(A)∼도 3(D)와 같은 위상 시프트 리소그래피법의 다른 예를 설명하는 도면이다. 도 4(A)는 투광성 기판 상에 개구부(203a, 203b)를 가진 위상 시프터(205)가 형성되어 있는 포토마스크(202)의 단면도이다. 위상 시프터(205)는, 예를 들어, 위상차를 180도±5도로 하고, 투과율을 4%∼8%로 한다. 이 경우에도, 개구부(203a, 203b)를 통과한 광은 인접한 위상 시프터(205)를 통과한 광으로 반전된 진폭 분포를 가진다. 그것에 의해, 도 4(C)에 도시된 바와 같이, 노광면에서 엣지 콘트라스트가 날카로운 광 강도 분포가 얻어질 수 있다. 도 4(D)는 반도체층(206)과 게이트 전극(208) 위에 형성된 층간절연층에 콘택트 홀(210a, 210b)을 형성하는 예를 나타낸다. 이 경우에도, 도 3과 마찬가지의 효과를 얻을 수 있고, 미세한 콘택트 홀 패턴을 형성할 수 있다.
도 3(A) 내지 도 4(D)는 반도체층(206)에 대한 콘택트 홀 패턴을 형성하는 예를 나타내었지만, 상기 설명은, 전극, 배선, 반도체층 등, 리소그래피에 의해 집적회로를 형성하기 위해 필요한 다양한 패턴의 프린팅에도 적용될 수 있다.
위상 시프트 마스크를 사용하는 리소그래피 공정에서는, 스텝퍼와 같은 축소 투영 노광장치를 사용할 수 있다. 그러나, 스텝퍼는 해상도가 노게 될수록 초점 심도가 작아지게 되는 단점이 있다. 유리 기판 등의 평탄성이 낮은 기판에 대해서는, 1:1(등배) 투영 노광장치를 사용하여 행하는 것이 바람직하다. 1:1 투영 노광장치를 사용함으로써, 대면적의 유리 기판을 사용하는 경우에도, 처리 시간을 단축할 수 있다.
(홀로그램 리소그래피법에 대하여)
유리 기판 등에서도 미세 패턴을 형성하기 위해, 홀로그램 리소그래피법을 사용한다. 홀로그램 리소그래피법은 홀로그램의 원리를 사용한 리소그래피 기술이다. 이 리소그래피법은 노광을 통해, 레지스트층이 표면에 형성된 웨이퍼 위에 홀로그램 마스크의 패턴을 프린트할 수 있다. 홀로그램 마스크는, 집적회로 패턴을 기록한 원판(포토마스크)에 레이저 빔(대상 빔(object beam))을 조사하여 회절을 발생시키고, 동시에, 홀로그램 기록 판의 뒷면에 가간섭성(coherent) 레이저 빔(참조 빔(refernece beam))을 조사하여, 그 참조 빔이 대상 빔과 간섭하고, 얻어진 프린지(fringe) 패턴이 홀로그램 마스크에 기록되게 하는 공정을 통하여 형성되는 프린지 패턴을 기록한 마스크이다. 이 리소그래피 공정에서는, 홀로그램 마스크에 노광 빔(재연 빔(replay beam))을 조사하여, 원 패턴을 재구성하기 위한 회절 빔을 포토레지스트 층으로 보낸다. 홀로그램 마스크는 원리 상, 수차(收差)가 없기 때문에 해상도가 좋다는 이점이 있다.
홀로그램 마스크는 광의 위상에 대한 데이터를 기록하고 있으므로, 위상 시프트 마스크의 원리를 채용하여, 날카로운 엣지를 가진 마스크 패턴을 형성할 수도 있다. 또한, 마스크 데이터를 기록하고 위상 시프터를 가지는 홀로그램 마스크, 또는 노광면에서의 위상 시프트 효과를 이용한 홀로그램 마스크를 적용할 수도 있다. 그것에 의해, 보다 미세한 패턴을 가지는 마스크층을 형성할 수 있다.
[실시형태 1]
미세 패턴 형성이 가능한 상기한 리소그래피 기술을 사용한 반도체장치 제조방법에 대하여 도 5를 참조하여 설명한다. 이하의 설명에서는, 6개의 트랜지스터 를 가지는 스태틱 랜덤 액세스 메모리(SRAM)를 메모리 셀의 예로서 나타낸다.
이 SRAM의 인버터(301, 302)의 입력은 각각 스위치(S1, S2)를 통하여 비트선(BL1, BL2)에 접속되어 있다. 스위치(S1, S2)는 워드선(WL)을 통해 전달되는 행 선택 신호에 의해 제어된다. 각 인버터(301, 302)에는, 고전압(VDD)과, 일반적으로 접지 상태인 저전압(GND)으로부터 전력이 공급된다. 메모리 셀에 데이터를 기입하기 위해, 전압(VDD)이 비트선(BL1, BL2)들 중 한쪽에 인가되고, 전압(GND)이 그 비트선(BL1, BL2)들 중 다른 쪽에 인가된다.
인버터(301)는 직렬 접속된 n채널형 트랜지스터(N1)와 p채널형 트랜지스터(P1)를 포함하고 있다. p채널형 트랜지스터(P1)의 소스는 전압(VDD)에 접속되고, n채널형 트랜지스터(N1)의 소스는 전압(GND)에 접속되어 있다. p채널형 트랜지스터(P1)의 드레인과 n채널형 트랜지스터(N1)의 드레인은 노드(node)(305A)에서 서로 접속되어 있다. p채널형 트랜지스터(P1)의 게이트와 n채널형 트랜지스터(N1)의 게이트는 노드(306A)에서 서로 접속되어 있다. 마찬가지로, 인버터(302)는 p채널형 트랜지스터(P1) 및 n채널형 트랜지스터(N1)와 같은 방식으로 접속된 p채널형 트랜지스터(P2)와 n채널형 트랜지스터(N2)를 포함하고 있다. p채널형 트랜지스터(P2)의 게이트와 n채널형 트랜지스터(N2)의 게이트는 노드(306B)에서 서로 접속되어 있고, p채널형 트랜지스터(P2)와 n채널형 트랜지스터(N2)의 공통 드레인은 노드(305B)에서 서로 접속되어 있다.
도 5에 도시된 SRAM은 스위치(S1, S2)를 온(on)으로 함으로써 인버터(301, 302)의 입력/출력 상태를 설정하도록 동작한다. 그 다음, 스위치(S1, S2)가 오프 로 된 때, 인버터(301, 302)의 신호 상태가 유지된다. 메모리 셀로부터 데이터를 판독하기 위해서는, 각 비트선(BL1, BL2)이 VDD 내지 GND의 전압 범위에 있도록 프리차지(precharge)된다. 스위치(S1, S2)가 온으로 된 때, 비트선의 전압이 인버터(301, 302)의 신호 상태에 따라 변화한다. 각 비트선에 접속된 센스 증폭기에 의해, 메모리 셀에 기억되어 있는 데이터가 판독된다.
도 6은 도 5에 도시된 SRAM의 회로 레이아웃의 일 예를 나타낸다. 도 6은 반도체층과, 게이트 배선층을 포함하는 2층의 배선층을 포함하는 SRMA이다. n채널형 트랜지스터를 형성하기 위한 반도체층(402)과, p채널형 트랜지스터를 형성하기 위한 반도체층(404)이 하층에 배치되는 것으로 하면, 그 상층에는 절연층을 사이에 두고 제1 배선층(406, 408, 410)이 배치되어 있다. 제1 배선층(406)은 게이트 전극을 형성하는 층이고, 반도체층(402, 405)과 교차하여 n채널형 트랜지스터(N1) 및 p채널형 트랜지스터(P1)를 형성하고 있다. 제1 배선층(408)은 게이트 전극을 형성하는 층이고, 반도체층(402, 404)과 교차하여 n채널형 트랜지스터(N2) 및 p채널형 트랜지스터(P2)를 형성하고 있다. 제1 배선층(410)은 워드선(WL)이고, 반도체층(402)과 교차하여 스위치(S1, S2)를 형성하고 있다. 이렇게 하여, 제1 배선층(406, 408, 410)은 반도체층(402, 404)과 게이트 전극들을 형성하고 있다.
제2 배선층(412, 414, 416, 418)은 절연층을 사이에 두고 제1 배선층(406, 408, 410) 위에 형성되어 있다. 제2 배선층(412)은 비트선(BL1)을 형성하고, 제2 배선층(414)은 비트선(BL2)을 형성하고, 제2 배선층(416)은 전원선(VDD)을 형성하고, 제2 배선층(418)은 접지 전위선(GND)을 형성하고 있다.
콘택트 홀(C1)은 절연층에 형성된 개구부로서, 제2 배선층(412)과 반도체층(402)을 접속한다. 콘택트 홀(C2)은 절연층에 형성된 개구부로서, 제2 배선층(414)과 반도체층(402)을 접속한다. 콘택트 홀(C3)은 절연층에 형성된 개구부로서, 제2 배선층(422)과 반도체층(402)을 접속한다. 콘택트 홀(C4)은 절연층에 형성된 개구부로서, 제2 배선층(422)과 반도체층(404)을 접속한다. 콘택트 홀(C5)은 절연층에 형성된 개구부로서, 제2 배선층(420)과 반도체층(402)을 접속한다. 콘택트 홀(C6)은 절연층에 형성된 개구부로서, 제2 배선층(420)과 반도체층(404)을 접속한다. 콘택트 홀(C7)은 절연층에 형성된 개구부로서, 제2 배선층(416)과 반도체층(402)을 접속한다. 콘택트 홀(C8)은 절연층에 형성된 개구부로서, 제2 배선층(418)과 반도체층(404)을 접속한다. 콘택트 홀(C9)은 절연층에 형성된 개구부로서, 제2 배선층(422)과 제1 배선층(408)을 접속한다. 콘택트 홀(C10)은 절연층에 형성된 개구부로서, 제2 배선층(420)과 제1 배선층(406)을 접속한다. 이와 같이, 반도체층과 제1 배선층 및 제2 배선층을 접속하는 콘택트 홀(C1∼C10)에 의해, 도 5에 도시된 SRAM이 형성되어 있다.
다음에, 이와 같은 SRAM의 제조공정에 대하여 도 7을 참조하여 설명한다. 도 7은 도 6의 A-B선(p채널형 트랜지스터(P1)) 및 C-D선(n채널형 트랜지스터(N2))을 따라 취한 단면도이다.
도 7에서, 기판(400)은 유리 기판, 석영 기판, 금속 기판(예를 들어, 세라믹 기판 또는 스테인리스 강 기판 등), Si 기판 등의 반도체 기판으로부터 선택된다. 또는, 기판(400)은 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이 트(PEN), 폴리에테르술폰(PES), 아크릴 등의 기판으로 된 플라스틱 기판일 수도 있다.
기판(400) 위에는, 불순물에 대한 블로킹 층으로서 제1 절연층(401)을 형성한다. 제1 절연층(401)은 반도체층(402, 404)에 대한 하지막으로서 작용한다. 기판(400)으로서 석영을 사용하는 경우에는, 제1 절연층(401)은 생략될 수도 있다.
제1 절연막(401)은 산화규소, 질화규소, 산화질화규소(SiOxNy)(x > y > 0), 질화산화규소(SiNxOy)(x > y > 0) 등의 절연 재료를 사용하여 CVD법이나 스퍼터링법 등에 의해 형성된다. 예를 들어, 제1 절연막(401)을 2층 구조로 형성하는 경우, 제1 층의 절연막으로서 질화산화규소막을 형성하고, 제2 층의 절연막으로서 산화질화규소막을 형성하는 것이 바람직하다. 또는, 제1 층의 절연막으로서 질화규소막을 형성하고, 제2 층의 절연막으로서 산화규소막을 형성할 수도 있다. 이와 같이, 블로킹 층으로서 기능하는 제1 절연층(401)을 형성함으로써, 기판(400)에 함유된 Na 등의 알칼리 금속이나 알칼리토류 금속이 이 기판 위에 형성되는 소자로 확산하여 악영향을 주는 것을 방지할 수 있다.
각 반도체층(402, 404)은 결정성 반도체층으로 형성되는 것이 바람직하다. 결정성 반도체층은 제1 절연층(401) 위에 형성된 비정질 반도체층을 열 처리나 레이저 빔 조사에 의해 결정화하여 얻어진 층, 또는 제1 절연층(401) 위에 형성된 결정성 반도체층을 비정질 상태를 가지도록 처리한 후, 재결정화시킨 층 등일 수도 있다.
레이저 빔 조사에 의해 결정화 또는 재결정화를 행하는 경우에는, 레이저 광원으로서 LD 여기의 연속 발진(CW) 레이저(예를 들어, YVO4, 제2 고조파(파장 532 nm))를 사용할 수 있다. 특히 제2 고조파에 한정할 필요는 없지만, 제2 고조파는 에너지 효율의 점에서 더 고차의 고조파보다 우수하다. CW 레이저를 반도체막에 조사하면, 반도체막에 연속적으로 에너지가 부여될 수 있기 때문에, 일단 반도체막을 용융 상태로 하면, 용융 상태를 계속시킬 수 있다. 또한, CW 레이저를 반도체막에 주사함으로써, 반도체막의 고액(固液) 계면을 이동시킬 수 있고, 이 이동 방향을 따라 한 방향으로 긴 결정립을 형성할 수 있다. 또한, 고체 레이저를 사용하는 이유는 기체 레이저 등과 비교하여 출력의 안정성이 높고, 안정적인 처리가 기대될 수 있기 때문이다. 또한, 레이저 광원은 CW 레이저에 한정되지 않고, 반복 주파수가 10 MHz 이상인 펄스 레이저를 사용하는 것도 가능하다. 반복 주파수가 높은 펄스 레이저를 사용하면, 반도체막이 용융하고 나서 고화할 때까지의 시간보다 레이저의 펄스 간격이 짧아지면, 반도체막을 항상 용융 상태로 할 수 있어, 고액 계면의 이동에 의해 한 방향으로 긴 결정립으로 구성되는 반도체막을 형성할 수 있다. 또한, 그 외의 CW 레이저 또는 반복 주파수가 10 MHz 이상인 펄스 레이저를 사용하는 것도 가능하다. 예를 들어, 기체 레이저로서는 Ar 레이저, Kr 레이저, CO2 레이저 등이 사용될 수 있고, 고체 레이저로서는, YAG 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, KGW 레이저, KYW 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, Y2O3 레이저, YVO4 레이저 등이 사용될 수 있다. 또한, YAG 레이 저, Y2O3 레이저, GdVO4 레이저, YVO4 레이저 등의 세라믹 레이저가 사용될 수도 있다. 금속 증기 레이저로서는, 헬륨-카드뮴 레이저 등이 있다. 또한, 레이저 발진기에서 TEM00(단일 횡 모드)로 레이저 빔을 발진하여 사출하면, 피조사면에서 얻어지는 선 형상의 빔 스폿의 에너지 균일성을 증가시킬 수 있으므로 바람직하다. 그 외에도, 펄스 발진 엑시머 레이저를 사용하여도 좋다.
게이트 절연층으로서 사용되는 제2 절연층(403)은 산화규소, 질화규소, 산화질화규소(SiOxNy)(x > y > 0), 질화산화규소(SiNxOy)(x > y > 0) 등을 사용하여 형성된다. 이와 같은 절연층은 기상 성장법이나 스퍼터링법으로 형성된다. 또는, 산소 분위기(예를 들어, 산소(O2)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나)를 함유하는 분위기, 또는 산소, 수소(H2), 희가스를 함유하는 분위기) 또는 질소 분위기(예를 들어, 질소(N2)와 희가스(He, Ne, Ar, Kr, Xe 중 적어도 하나)를 함유하는 분위기, 또는 질소, 수소, 희가스를 함유하는 분위기 또는 NH3과 희가스를 함유하는 분위기)에서 반도체층(402, 404)의 표면에 산화 처리 또는 질화 처리와 같은 고밀도 플라즈마 처리를 행함으로써, 게이트 절연층으로서 사용되는 제2 절연층(403)을 형성할 수도 있다. 고밀도 플라즈마 처리에 의해 반도체층(402, 404)의 표면을 산화 처리 또는 질화 처리하여 제2 절연층(403)을 형성함으로써, 전자나 정공이 트랩되는 결함 준위 밀도를 저감할 수 있다.
게이트 전극으로서 사용되는 제1 배선층(406, 408)은 텅스텐, 몰리브덴, 티 탄, 탄탈, 크롬, 니오브 등의 고융점 금속으로부터 형성된다. 또는, 몰리브덴과 텅스텐의 합금, 질화티탄, 질화텅스텐 등의 상기 금속의 합금, 또는 도전성 금속 질화물 또는 도전성 산화물을 사용하여도 좋다. 그리고, 질화탄탈과 텅스텐과의 적층 구조로 형성할 수 있다. 또한, 인 등의 불순물 원소를 도핑한 폴리실리콘을 사용하여도 좋다.
게이트 전극으로서 사용되는 제1 배선층(406, 408)은, 상기한 도전층을 제2 절연층(403)의 거의 전면(全面) 위에 퇴적하는 공정, 포토마스크(PMG)를 사용하여 마스크층(424)을 형성하는 공정, 이 마스크층(424)을 사용하여 도전층을 에칭하는 공정에 의해 형성된다. 마스크층(424)은 리소그래피 공정에 의해 형성된다. 이때, 도 3(A) 내지 도 4(D)를 참조하여 설명한 위상 시프트 마스크를 가지는 포토마스크(PMG)를 사용하여 리소그래피 공정을 행함으로써, 평탄도가 낮은 유리 기판에서도 미세한 게이트 전극으로서 사용되는 제1 배선층(406, 408)을 형성할 수 있다. 게이트 전극으로서 사용되는 제1 배선층(406, 408)은, 예를 들어, i선(365 nm)에서 1.5 ㎛의 해상도를 가지는 1:1 투영 노광장치를 사용한 경우에도, 위상 시프트 마스크를 사용한 리소그래피 공정에 의해 1 ㎛ 정도의 게이트 길이를 가지도록 형성될 수 있다.
도 8을 참조하면, 제1 배선층(406, 408)의 양측에 각각 사이드월(sidewall)(426, 428)을 형성한 다음, 페시베이션 층으로서 제3 절연층(434)을 형성한다. 제3 절연층(434)은 질화규소, 산화질화규소(SiOxNy)(x > y > 0), 질화산 화규소(SiNxOy)(x > y > 0) 등을 사용하여 형성된다. 반도체층(402)에는 소스 또는 드레인으로서 기능하는 n형 불순물 영역(432)이 형성된다. 또한, 사이드월(428)을 이용하여, 소위 저농도 드레인 영역(LDD 영역)(433)을 형성하여도 좋다. 또한, 반도체층(404)에는 소스 또는 드레인으로서 기능하는 p형 불순물 영역(430)이 형성된다. 사이드월(426)을 이용하여, 소위 저농도 드레인 영역(LDD 영역)(431)을 형성하여도 좋다.
도 9는 제4 절연층(436)을 형성하는 공정과, 콘택트 홀(C4, C5, C7, C8)을 형성하는 공정을 나타낸다. 제4 절연층(436)은 산화규소, 질화규소, 산화질화규소(SiOxNy)(x > y > 0), 질화산화규소(SiNxOy)(x > y > 0) 등을 사용하여 플라즈마 CVD나 열 CVD 등의 기상 성장법이나 스퍼터링법에 의해 형성된다. 또는, 제4 절연층(436)은 폴리이미드, 폴리아미드, 폴리비닐 페놀, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료, 또는 실록산 수지 등의 실록산 재료, 옥사졸 수지 등으로 된 단층 또는 적층 구조로 형성될 수 있다. 실록산은 규소(Si)와 산소(O)의 결합으로 골격 구조가 구성된 재료이다. 실록산의 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 또는 방향족 탄화수소)가 사용된다. 또는, 치환기로서, 플루오로기를 사용할 수도 있고, 또는, 치환기로서, 적어도 수소를 함유하는 유기기와, 플루오로기를 사용하여도 좋다. 옥사졸 수지는, 예를 들어, 감광성 폴리벤조옥사졸 등을 포함한다. 감광성 폴리벤즈옥사졸은 유전율이 낮고(상온 1 MHz에서 유전율 2.9), 내열성이 높고(시차열천평(TGA : Thermal Gravity Analysis)에 의해 5℃/min의 승온에서 열분해 온도 550℃), 흡수율이 낮은(상온에서 0.3%) 재료이다. 옥사졸 수지는 폴리이미드 등의 비유전율(3.2∼3.4 정도)과 비교하면, 비유전율이 낮기 때문에(2.9 정도), 기생 용량의 발생을 억제할 수 있고, 고속 동작을 행할 수 있다.
제3 절연층(434) 및 제4 절연층(436)을 관통하여 n형 불순물 영역(432) 및 p형 불순물 영역(430)을 노출시키는 콘택트 홀(C4, C5, C7, C8)을 마스크층(438)을 사용하여 형성한다. 마스크층(438)은 리소그래피 공정에 의해 형성된다. 이때, 도 3(A) 내지 도 4(D)를 참조하여 설명한 위상 시프트 마스크를 가지는 포토마스크(PMG)를 사용하여 리소그래피 공정을 행함으로써, 평탄도가 낮은 유리 기판 위에도 미세한 크기의 콘택트 홀을 가지는 마스크층(438)을 형성할 수 있다. 마스크층(438)은, 예를 들어, i선(365 nm)에서 1.5 ㎛의 해상도의 1:1 투영 노광장치를 사용한 경우에도, 위상 시프트 마스크를 사용하여 1 ㎛ 정도의 콘택트 홀을 가지도록 형성될 수 있다. 그 후, 마스크층(438)을 사용하여 제3 절연층(434) 및 제4 절연층(436)을 에칭함으로써, 콘택트 홀(C4, C5, C7, C8)을 형성할 수 있다.
도 10은 제2 배선층(416, 418, 420, 422)을 형성하는 공정을 나타낸다. 제2 배선층(416, 418, 420, 422)은 알루미늄, 텅스텐, 티탄, 탄탈, 몰리브덴, 니켈, 네오디뮴(Nd)에서 선택된 원소 또는 이 원소를 다수 함유하는 합금으로 된 단층 구조 또는 적층 구조로 형성될 수 있다. 예를 들어, 상기한 원소를 다수 함유하는 합금으로 된 도전막으로서, 티탄을 함유한 알루미늄 합금, 네오디뮴을 함유한 알루미늄 합금 등이 사용될 수 있다. 또한, 적층 구조를 형성하는 경우, 예를 들어, 알루미 늄층 또는 상기한 알루미늄 합금층을 티탄층들 사이에 끼운 구조가 사용될 수 있다. 제2 배선층(416)은 전원선(VDD)을 형성하고, 제2 배선층(418)은 접지 전위선(GND)을 형성하고 있다.
위상 시프트 마스크를 사용하여 구경이 작은 콘택트 홀을 형성함으로써, 반도체층(402, 404)과 제2 배선층(416, 418, 420, 422)과의 콘택트 면적을 작게 할 수 있다. 그것에 의해, 인접한 콘택트 홀들의 간격을 좁힐 수 있어, 집적도를 향상시킬 수 있다.
이상 설명한 바와 같이, 실시형태 1은 도 6에 도시된 회로 레이아웃에 포함되는 p채널형 트랜지스터(P1)와 n채널형 트랜지스터(N2)의 제조공정을 설명하고 있다. 그 외의 트랜지스터도 마찬가지로 하여 형성할 수도 있다. 또한, 본 실시형태에서는, 게이트 전극 및 콘택트 홀의 형성에 위상 시프트 마스크를 사용하는 예를 나타내었지만, 그러한 위상 시프트 마스크에 의한 리소그래피 공정은 게이트 전극과 콘택트 홀 중의 한쪽의 형성에만 사용하여도 집적도를 향상시키는 목적에서는 마찬가지 효과를 가질 수 있다. 또한, 반도체층이나 배선층의 형성에 필요한 리소그래피 공정에도 위상 시프트 마스크를 사용할 수 있다.
[실시형태 2]
도 11은 도 5에 도시된 SRAM의 회로 레이아웃의 다른 예를 나타낸다. 도 11은 반도체층과, 게이트 전극층과, 3층 배선층을 가지는 SRAM을 나타낸다. 이 SRAM은 n채널형 트랜지스터를 형성하기 위한 반도체층(501, 502)과, p채널형 트랜지스터를 형성하기 위한 반도체층(503, 504)을 포함한다. 또한, 게이트 배선층으로서 기능하는 게이트 전극층(505, 506, 507, 508)이 절연층을 사이에 두고 반도체층(501, 502, 503, 504) 위에 제공되어 있다. 그것에 의해, n채널형 트랜지스터(N1, N2), p채널형 트랜지스터(P1, P2) 및 스위치(S1, S2)가 형성되어 있다.
게이트 전극층과 콘택트하는 제1 배선층(510, 512, 514, 516, 518. 520, 522, 524, 526, 528)은 제1 층간절연층 위에 제공되어 있다. 비트선을 형성하는 제2 배선층(532, 536)과, 접지 전위선을 형성하는 제2 배선층(530, 538)은 제2 층간절연층 위에 제공되어 있다. 또한, 워드선을 형성하는 제3 배선층(540)이 제3 층간절연층 위에 제공되어 있다.
콘택트 홀(C21∼C30)은 제1 배선층과 반도체층과의 콘택트를 형성하는 것으로, 제1 층간절연층에 형성되어 있다. 콘택트 홀(C31∼C40)은 제2 배선층과 제1 배선층과의 콘택트를 형성하는 것으로, 제2 층간절연층에 형성되어 있다. 콘택트 홀(C41, C42)은 제3 배선층과 제1 배선층과의 콘택트를 형성하는 것으로, 제1 층간절연층 및 제2 층간절연층에 형성되어 있다. 이들에 의해, 도 5에 도시된 SRAM이 형성된다.
다음에, 이와 같은 SRAM의 제조공정에 대하여 도 12를 참조하여 설명한다. 도 12는 도 11의 E-F선(p채널형 트랜지스터(P2) 및 n채널형 트랜지스터(N2))을 다라 취한 단면도이다.
도 12에서, 기판(400) 위에 형성되는 제1 절연층(401), 반도체층(502, 504), 제2 절연층(403), 게이트 전극층(506), 사이드월(426, 428), 제3 절연층(434), 제4 절연층(436)은 실시형태 1과 마찬가지로 하여 형성된다.
제3 절연층(434) 및 제4 절연층(436)을 관통하여 n형 불순물 영역(432) 및 p형 불순물 영역(430)을 노출시키는 콘택트 홀(C26, C27, C29, C30)은 마스크층(550)을 사용한 에칭 처리에 의해 형성된다. 마스크층(550)은 리소그래피 공정에 의해 형성된다. 이때, 도 3(a) 내지 도 4(D)를 참조하여 설명한 위상 시프트 마스크를 가지는 포토마스크(PMG)를 사용하여 리소그래피 공정을 행함으로써, 평탄도가 낮은 유리 기판 위에라도 미세한 크기의 콘택트 홀을 가지는 마스크층(550)을 형성할 수 있다. 마스크층(550)은, 예를 들어, i선(365 nm)에서 1.5 ㎛의 해상도의 1:1 투영 노광장치를 사용한 경우에도 위상 시프트 마스크를 사용하여 1 ㎛ 정도의 크기의 콘택트 홀을 가지도록 형성될 수 있다. 그 후, 이와 같은 마스크층(550)을 사용하여 제3 절연층(434) 및 제4 절연층(436)을 에칭함으로써, 콘택트 홀(C4, C5, C7, C8)을 형성할 수 있다.
도 13은, 콘택트 홀(C26, C27, C29, C30)에 매입 도전층(554)을 형성하고, 제1 배선층(520, 522, 528)을 형성하는 구성을 나타내고 있다. 매입 도전층(554)으로서, 대표적으로는 텅스텐을 사용할 수 있다. 콘택트 홀(C26, C27, C29, C30)에서, 밀착층(552)으로서 질화티탄막 또는 티탄막과 질화티탄막의 적층을 성막하고, 이어서, 매입 도전층(554)으로서 텅스텐막을 성막하는 것이 바람직하다. 텅스텐막은 WF6 가스를 수소 환원 또는 디실란 환원하여 형성된다. 또는, 텅스텐막은 스퍼터링법에 의해 형성될 수도 있다. 그 후, SF6 가스를 사용한 에치백(etch back) 또는 화학적 기계 연마에 의해 텅스텐막을 평탄화하고, 매입 도전층(554)을 형성한다. 그 후, 매입 도전층(554)과 접촉하도록, 제1 배선층(520, 522, 528)을 형성한다.
제1 배선층(520, 522, 528) 위에는 패시베이션 층으로서 제5 절연층(556)을 질화규소막 등으로 형성한다. 그리고, 제6 절연층(558)이 산화규소, 산화질화규소(SiOxNy)(x > y > 0), 질화산화규소(SiNxOy)(x > y > 0) 등을 사용하여 플라즈마 CVD나 열 CVD 등의 기상 성장법이나 스퍼터링법에 의해 형성된다. 또는, 제6 절연층(558)은 폴리이미드, 폴라아미드, 폴리비닐 페놀, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료, 또는 실록산 수지 등의 실록산 재료, 옥사졸 수지 등으로 된 단층 또는 적층 구조로 형성될 수 있다. 이들 수지 재료는 열 경화형 또는 광 경화형이고, 스핀 코팅법으로 형성되는 것이 바람직하다. 스핀 코팅법을 사용함으로써, 제6 절연층(558) 아래의 배선층의 요철을 완화하여, 제6 절연층(558)의 표면을 평탄화할 수 있다.
그 후, 마찬가지로 하여, 제2 배선층(536), 패시베이션 층으로서 작용하는 제7 절연층(560). 평탄화 층으로서 작용하는 제8 절연층(562), 제3 배선층(540)을 형성한다. 또한, 제2 배선층과 제1 배선층과의 콘택트를 형성하는 콘택트 홀(C31∼C40)과, 제3 배선층과 제1 배선층과의 콘택트를 형성하는 콘택트 홀(C41, C42)의 형성에도 위상 시프트 마스크에 의한 리소그래피 공정을 사용할 수 있다.
이상 설명한 바와 같이, 실시형태 2는 도 11에 도시된 회로 레이아웃에 포함되는 p채널형 트랜지스터(P2)와 n채널형 트랜지스터(N2)의 제조공정을 설명하고 있 다. 그 외의 트랜지스터도 마찬가지로 하여 형성할 수 있다. 또한, 본 실시형태에서는, 게이트 전극 및 콘택트 홀의 형성에 위상 시프트 마스크를 사용하는 예를 나타내었지만, 이 위상 시프트 마스크에 의한 리소그래피 공정은 게이트 전극과 콘택트 홀 중의 한쪽의 형성에만 사용하여도 집적도를 향상시키는 목적으로는 마찬가지의 효과를 가질 수 있다. 또한, 반도체층이나 배선층의 형성에 필요한 리소그래피 공정에서도 위상 시프트 마스크를 사용할 수 있다.
도 14는 매입 도전층을 형성하지 않고 절연층을 형성하는 재료로 콘택트 홀을 충전하는 예를 나타낸다. 도 14에 도시된 단면 구조는 도 11의 G-H선에 대응하고 있다.
도 14에서, n채널형 트랜지스터(N1)는 도 13에 도시된 n채널형 트랜지스터(N2)와 마찬가지의 구성을 가지고 있다. 제3 절연층(434) 및 제4 절연층(436)을 관통하여 n형 불순물 영역(432) 및 게이트 전극층(507)을 노출시키는 콘택트 홀(C21, C22, C31)은 도 12와 마찬가지로 위상 시프트 마스크를 사용하여 마스크층을 형성하고, 에칭함으로써 형성될 수 있다.
제1 도전층(510, 512, 518)은 알루미늄, 텅스텐, 티탄, 탄탈, 몰리브덴, 니켈, 네오디뮴(Nd)에서 선택된 원소 또는 이 원소를 다수 함유하는 합금으로 된 단층 구조 또는 적층 구조를 가지도록 형성된다. 예를 들어, 상기 원소를 다수 함유하는 합금으로 된 도전막으로서, 티탄을 함유한 알루미늄 합금, 규소를 함유한 알루미늄 합금, 또는 네오디뮴을 함유한 알루미늄 합금이 사용될 수 있다. 제1 배선층(510)은 n채널형 트랜지스터(N1)와 접지 전위선(GND)인 제2 배선층(530)을 접속 하는 배선이다. 제1 배선층(518)은 n채널형 트랜지스터(N1)와 p채널형 트랜지스터(P1)의 드레인을 접속하는 배선이다. 제1 배선층(512)은 스위치(S1)의 게이트 전극층(507)과 워드선인 제3 배선층(540)을 접속하는 배선이다.
제1 배선층(512)과 제3 배선층(540)을 접속하기 위한 콘택트 홀(C41)은 제5 절연층(556), 제6 절연층(558), 제7 절연층(560), 제8 절연층(562)을 관통한다. 이와 같이 깊은 콘택트 홀을 형성하는 경우에도, 위상 시프트 마스크를 사용한 리소그래피 공정을 행할 수 있다. 또한, 도 14는 n채널형 트랜지스터(N1)를 나타내지만, 도 11에 도시된 다른 트랜지스터를 마찬가지로 하여 형성할 수 있다.
[실시형태 3]
실시형태 1 및 실시형태 2에서 설명한 위상 시프트 리소그래피를 행하는 대신에, 홀로그램 리소그래피를 행하여도 좋다. 홀로그램 리소그래피를 게이트 전극 및/또는 콘택트 홀의 형성에 사용함으로써, 트랜지스터의 축소를 도모하고, 게이트 피치(콘택트 홀들 사이의 간격)의 축소를 도모할 수 있다.
이 경우, 게이트 전극의 형성에 홀로그램 리소그래피 기술을 사용하고, 콘택트 홀의 형성에 위상 시프트 마스크를 사용한 리소그래피 공정을 사용하여도 좋다. 홀로그램 리소그래피는 미세 패턴을 형성할 수 있지만, 마스크의 수가 증가하여 비용을 높인다. 이것은 컴퓨터 발생 홀로그램 마스크에 대해서도 마찬가지라고 말할 수 있다. 한편, 위상 시프트 마스크를 사용한 리소그래피 공정과 홀로그램 리소그래피 기술을 조합시킴으로써, 마스크 비용 증가나 스루풋 저하를 최소로 하는 것이 가능하게 되므로, 미세 패턴의 형성과 고생산성을 확보할 수 있다.
[실시형태 4]
홀로그램 리소그래피에 사용되는 홀로그램 마스크에 위상 시프터를 제공할 수도 있다. 홀로그램 마스크는 광의 위상에 대한 데이터를 기록하고 있으므로, 위상 시프트 마스크의 원리를 응용하여, 날카로운 엣지를 가진 마스크 패턴을 형성할 수도 있다. 그것에 의해, 보다 더 미세한 패턴을 가지는 마스크층을 형성할 수 있다.
[실시형태 5]
실시형태 1∼4에서는 SRAM의 회로를 예시하여 설명하였지만, 본 발명은 이것에 한정되지 않고, 다양한 구성의 집적회로를 형성하여 반도체장치를 제조할 수 있다. 예를 들어, 무선 신호에 의해 명령이나 데이터의 송수신을 행할 수 있는 반도체장치에, 암호 처리된 명령을 복호화(decoding)하는 기능을 제공할 수도 있다.
도 15는 그와 같은 반도체장치의 구성을 나타내는 블록도이다. 이 반도체장치는 안테나부(102), RF 회로부(103), 전원 회로부(105), 논리회로부(107)를 포함하고 있다. 또한, 도 1과 도 15에 공통하는 요소는 같은 부호로 나타내고, 그의 설명은 생략한다.
도 15에서, 논리회로부(107)는 PLL 회로부(118), 코드 추출 회로(130), 제어 레지스터(132), CPU 인터페이스(134), CPU(중앙 처리 유닛)(136), ROM(판독 전용 메모리)(138), RAM(랜덤 액세스 메모리)(140), 및 부호화 회로부(124)를 포함하고 있다.
도 15에 도시된 반도체장치에서, 안테나부(102)에서 수신된 신호를 복조 회 로부(108)에서 복조하고, 코드 추출 회로(130)에서 제어 코맨드나 암호문 데이터 등으로 분해한다. 본 실시형태에서의 무선 칩으로서 가능하는 반도체장치의 동작을 설명한다. 먼저, 반도체장치는 리더/라이터로부터 제어 코맨드나 암호문 데이터를 함유한 수신를 수신한다. 그리고, 이 신호에 함유된 제어 코맨드나 암호문 데이터를 제어 레지스터(132)에 격납한다. 제어 코맨드는 고유 ID 번호의 송신, 동작 정지, 암호 해독 등을 지정하는 것이다.
반도체장치가 암호 해독의 제어 코맨드를 수신한 경우, CPU(136)가 ROM(138)에 미리 격납된 비밀 열쇠(142)를 사용하여 암호문을 해독(복호(復號))한다. 복호된 암호문(복호문)은 제어 레지스터(132)에 격납된다. 이때, RAM(140)을 데이터 격납 영역으로서 사용한다. 또한, CPU(136)는 CPU 인터페이스(134)를 통하여 ROM(138), RAM(140), 제어 레지스터(132) 각각에 액세스한다. CPU 인터페이스(134)는 CPU(136)에 의해 지정된 어드레스에 따라 ROM(138), RAM(140), 제어 레지스터(132) 중 어느 것인가에 액세스하기 위한 액세스 신호를 생성하는 기능을 가지고 있다. 데이터를 송신하는 경우에는, 부호화 회로부(124)에서 복호문으로부터 송신 데이터를 생성하고, 그 송신 데이터를 변조 회로부(106)에서 변조하고, 안테나부(102)로부터 송신한다.
도 15에 도시된 반도체장치의 연산 방식으로서, 소프트웨어 제어에 의한 데이터 처리방식, 즉, CPU와 대규모 메모리로 연산 회로를 구성하고 CPU로 프로그램을 실행하는 방식에 대하여 설명하였지만, 목적에 따라 최적의 연산 방식을 선택하고, 이 방식에 기초하여 회로를 구성하는 것도 가능하다. 예를 들어, 다른 연산 방식으로서, 하드웨어 제어에 의한 데이터 처리방식, 또는 하드웨어 제어 및 소프트웨어 제어를 병용하는 데이터 처리방식을 생각할 수 있다. 하드웨어 제어에 의한 데이터 처리방식에서는, 전용 회로로부터 연산 회로를 구성할 수도 있다. 하드웨어 제어 및 소프트웨어 제어를 병용하는 데이터 처리방식에서는, 전용 회로와, CPU와, 메모리로부터 연산 회로를 구성하여, 전용 회로로 연산 처리의 일부를 행하고, 남은 연산 처리를 CPU로 실행할 수 있다.
도 15에서는, 논리회로부(107) 외에, 아날로그 회로인 RF 회로부(103)와 전원 회로부(105)를 포함하고 있다. 이와 같은 회로들도, 실시형태 1∼4에서 설명한 바와 같은 위상 시프트 리소그래피법이나 홀로그램 리소그래피법을 사용하여 집적회로로부터 구성할 수 있다. 이와 같은 리소그래피법을 사용함으로써, 트랜지스터의 사이즈를 축소할 수 있고, 평탄성이 낮은 유리 기판 등을 사용하는 경우에도 칩 사이즈의 축소를 도모할 수 있다.
도 16은 도 15에 도시된 RF 회로부(103), 전원 회로부(105), 논리회로부(107), 및 안테나부(102)를 기판(602) 위에 형성하는 일 예를 나타낸다. 안테나(608)는 평탄화층(606) 위에 형성되고, 13.56 MHz로 대표되는 HF 대에 주로 사용되는 루프 안테나이다. 안테나(608)는 UHF 대(900∼960 MHz)나 마이크로파대를 사용하는 경우에는 다이폴 안테나나 패치 안테나로서 형성될 수도 있다. 소자 형성층(604)에서는, 실시형태 1 또는 실시형태 2에서 설명한 트랜지스터 및 배선 구조를 포함하는 회로가 형성되어 있다. 이 경우, 위상 시프트 리소그래피법이나 홀로그램 리소그래피법을 사용하여 집적회로를 형성함으로써, 기판(602)의 사이즈를 10 ㎟ 이하, 바람직하게는 5 ㎟ 이하로 축소할 수 있다.
도 17(A)∼도 17(C)는, 무선 신호에 의해 명령이나 데이터의 송수신을 행할 수 있는 반도체장치(600)의 통신 거리를 늘리기 위한 일 구성예를 나타낸다. 도 17(A)는 반도체장치(600)와 통신 장치(706)의 관계를 나타내는 회로도이다. 반도체장치(600)에 탑재된 안테나(608) 외에, 안테나로서, 제2 안테나(703), 제3 안테나(704), 및 커패시터(705)가 도시되어 있다.
제3 안테나(704)가 리더/라이터로부터 통신 신호를 수신하면, 제3 안테나(704)에서는 전자 유도에 의해 유도 기전력이 발생한다. 이 유도 기전력에 의해, 제2 안테나(703)에서 유도 전자계가 발생한다. 이 유도 전자계를 제1 안테나(608)에서 수신함으로써, 안테나(608)에서는 전자 유도에 의해 유도 기전력이 발생하게 된다.
여기서, 제3 안테나(704)의 인덕턴스를 크게 함으로써, 제1 안테나(608)가 수신하는 유도 전자계를 크게 할 수 있다. 즉, 제1 안테나(608)의 인덕턴스가 작아도, 반도체장치(600)를 동작시키는데 충분한 유도 전자계를 공급할 수 있다. 제1 안테나(608)를 온 칩(on-chip) 안테나로서 형성한 경우, 반도체장치(600)의 면적이 작기 때문에, 제1 안테나(608)의 인덕턴스는 그다지 크게 할 수 없다. 따라서, 제1 안테나(608)만 사용한 경우에는 반도체장치(600)의 통신 거리를 증기시키는 것이 어렵다. 그러나, 도 17(A)의 구성을 적용함으로써 반도체장치(600)의 통신 거리를 증가시킬 수 있다.
도 17(B)는 본 실시형태에서의 반도체장치에 포함되는 안테나의 레이아웃 예 를 나타낸다. 도 17(B)는 제3 안테나(704)의 외부에 제2 안테나(703)를 형성한 예이다. 제1 관통구멍(707)과 제2 관통구멍(708)이 서로 전기적으로 접속되어 있고, 제2 안테나(703)와, 제3 안테나(704)와, 커패시터(705)로부터 외측 안테나를 형성한다. 커패시터(705)에는 칩 커패시터, 필름 커패시터 등이 사용될 수 있다. 도 17(B)에 도시된 레이아웃을 사용함으로써, 폭이 좁은 안테나를 형성할 수 있으므로, 폭이 좁은 형상의 반도체장치를 제공할 때 유효하다.
도 17(C)는 본 실시예에서의 반도체장치에 포함되는 안테나의 다른 레이아웃 예를 나타낸다. 도 17(C)는 제3 안테나(704)의 내부에 제2 안테나(703)를 형성한 예이다. 제1 관통구멍(709)과 제2 관통구멍(710)이 서로 전기적으로 접속되어 있고, 제2 안테나(703)와, 제3 안테나(704)와, 커패시터(705)로부터 외측 안테나를 형성한다. 커패시터(705)에는 칩 커패시터, 필름 커패시터 등이 사용될 수 있다. 도 17(C)에 도시된 레이아웃을 사용함으로서, 폭이 좁은 안테나를 형성할 수 있으므로, 폭이 좁은 형상의 반도체장치를 제공할 때 유효하다. 이러한 구성으로 함으로써, 통신 거리를 길게 한 고성능의 반도체장치를 제공할 수 있다.
도 19는 그러한 반도체장치(600)의 응용례를 나타내고 있다. 용기(804) 내에 들어가 있는 반도체장치(600)와의 통신을 정보 단말기(805)를 사용하여 행하는 양태를 나타내고 있다. 용기(804)는 플라스틱 병과 같은 플라스틱제의 것이나 유리제의 것을 사용할 수 있다. 반도체장치(600)는 용기(804) 내측에 부착되거나 내용물 내에 부유된다. 또는, 도 20에 도시된 바와 같이, 용기(804)에 장착되는 라벨(807)에 반도체장치(600)를 부착하여도 좋다. 이 경우, 반도체장치(600)는 라 벨(807)의 인쇄면과는 반대측에 제공되는 것이 바람직하다. 또는, TFT로 기능 회로를 형성함으로써, 라벨(807)과 일체화하는 박형의 것으로 할 수도 있다. 정보 단말기(805)는 휴대 전화기나, 똔느 통신 기능을 가지고 기록 매체와 표시부를 구비하고 있는 것이 바람직한 모바일 컴퓨터이다.
도 19에서는, 정보 단말기(805)로서 휴대 전화기로 반도체장치(600)와 통신을 행하는 양태를 나타내고 있다. 이 정보 단말기(805)의 조작에 의해 반도체장치(600)를 동작시킴으로써, 용기(804)에 수용된 내용물의 상태를 검지하고, 그 정보는 정보 단말(805)의 표시부(806)에 표시된다. 또한, 반도체장치(600)에 기록되어 있는 데이터를 판독하여, 그 상품의 이력을 알 수 있다. 예를 들어, 직사광선에 닿는 곳에 방치되어 고온으로 인하여 용기(804)의 내용물이 변질한 것은 아닌가를 판별할 수 있다. 반도체장치(600)에는 그 물품의 ID 정보를 기록하여 둠으로써, 내용물이 무엇인지 식별하는 것도 가능하다.
본 발명에 따르면, 위상 시프트 리소그래피법을 사용하여 콘택트 홀(특히, 반도체층을 배선층에 접속하는 콘택트 홀)이나 게이트 전극의 패턴을 형성함으로써, 집적회로의 집적도를 크게 향상시킬 수 있다. 따라서, 유리 기판과 같이 평탄도가 낮은 기판 위에도 미세한 패턴을 넓은 면적에 형성할 수 있다.
즉, 위상 시프트 리소그래피 방식 또는 홀로그램 리소그래피 방식을 사용하여, 리소그래피의 해상도 한계 내에서, 집적회로에 필요한 배선, 콘택트 홀 등의 패턴을 형성함으로써, 집적도를 향상시킬 수 있다.
콘택트 홀을 개구하는 경우, 그 콘택트 홀 아래에 위치되는 콘택트 면적이 마진을 작게 하여 설계될 수 있다. 즉, 콘택트 홀 개구의 편차를 예상한 용장 영역을 작게 할 수 있다.
트랜지스터가 주기적으로 배열되는 메모리 셀 어레이와 같은 패턴의 경우, 인접한 게이트들 사이의 간격(게이트 피치)을 축소할 수 있다.

Claims (28)

  1. 게이트 전극을 형성하는 공정;
    상기 게이트 전극 위에 절연층을 형성하는 공정; 및
    상기 절연층에 콘택트 홀을 형성하는 공정을 포함하고;
    상기 게이트 전극을 형성하는 공정은 위상 시프트 마스크를 사용한 리소그래피 공정에 의해 행해지고,
    상기 위상 시프트 마스크는
    투광성 기판;
    상기 투광성 기판 상의 위상 시프트 필름으로서, 제1 개구부를 가지는 상기 위상 시프트 필름; 및
    상기 위상 시프트 필름 상의 차광막으로서, 제2 개구부를 가지는 상기 차광막을 포함하고,
    상기 위상 시프트 필름은 Cr의 산화막, MoSi의 산화막, SiO2막, Cr막 또는 이러한 막들의 적층이고,
    상기 위상 시프트 필름의 상기 제1 개구부와 상기 차광막의 상기 제2 개구부는 서로 겹치고,
    상기 차광막의 상기 제2 개구부는 상기 위상 시프트 필름의 상기 제1 개구부보다 큰, 반도체장치 제조방법.
  2. 게이트 전극을 형성하는 공정;
    상기 게이트 전극 위에 절연층을 형성하는 공정; 및
    상기 절연층에 콘택트 홀을 형성하는 공정을 포함하고;
    상기 절연층에 상기 콘택트 홀을 형성하는 공정은 위상 시프트 마스크를 사용한 리소그래피 공정에 의해 행해지고,
    상기 위상 시프트 마스크는
    투광성 기판;
    상기 투광성 기판 상의 위상 시프트 필름으로서, 제1 개구부를 가지는 상기 위상 시프트 필름; 및
    상기 위상 시프트 필름 상의 차광막으로서, 제2 개구부를 가지는 상기 차광막을 포함하고,
    상기 위상 시프트 필름은 Cr의 산화막, MoSi의 산화막, SiO2막, Cr막 또는 이러한 막들의 적층이고,
    상기 위상 시프트 필름의 상기 제1 개구부와 상기 차광막의 상기 제2 개구부는 서로 겹치고,
    상기 차광막의 상기 제2 개구부는 상기 위상 시프트 필름의 상기 제1 개구부보다 큰, 반도체장치 제조방법.
  3. 게이트 전극을 형성하는 공정;
    상기 게이트 전극 위에 절연층을 형성하는 공정; 및
    상기 절연층에 콘택트 홀을 형성하는 공정을 포함하고;
    상기 게이트 전극을 형성하는 공정은 홀로그램 마스크를 사용한 리소그래피 공정에 의해 행해지고, 상기 홀로그램 마스크는 노광면에서의 위상 시프트 효과를 이용하는, 반도체장치 제조방법.
  4. 게이트 전극을 형성하는 공정;
    상기 게이트 전극 위에 절연층을 형성하는 공정; 및
    상기 절연층에 콘택트 홀을 형성하는 공정을 포함하고;
    상기 절연층에 상기 콘택트 홀을 형성하는 공정은 홀로그램 마스크를 사용한 리소그래피 공정에 의해 행해지고, 상기 홀로그램 마스크는 노광면에서의 위상 시프트 효과를 이용하는, 반도체장치 제조방법.
  5. 절연 표면을 가진 기판 위에 반도체층을 형성하는 공정;
    절연층을 사이에 두고 상기 반도체층 위에 게이트 전극을 형성하는 공정;
    상기 게이트 전극 위에 층간절연층을 형성하는 공정;
    상기 층간절연층에 콘택트 홀을 형성하는 공정; 및
    상기 층간절연층 위에서 상기 콘택트 홀 내에 배선층을 형성하는 공정을 포함하고;
    상기 콘택트 홀을 형성하는 공정은 위상 시프트 마스크를 사용하는 리소그래피 공정에 의해 행해지고,
    상기 위상 시프트 마스크는
    투광성 기판;
    상기 투광성 기판 상의 위상 시프트 필름으로서, 제1 개구부를 가지는 상기 위상 시프트 필름; 및
    상기 위상 시프트 필름 상의 차광막으로서, 제2 개구부를 가지는 상기 차광막을 포함하고,
    상기 위상 시프트 필름은 Cr의 산화막, MoSi의 산화막, SiO2막, Cr막 또는 이러한 막들의 적층이고,
    상기 위상 시프트 필름의 상기 제1 개구부와 상기 차광막의 상기 제2 개구부는 서로 겹치고,
    상기 차광막의 상기 제2 개구부는 상기 위상 시프트 필름의 상기 제1 개구부보다 큰, 반도체장치 제조방법.
  6. 절연 표면을 가진 기판 위에 반도체층을 형성하는 공정;
    절연층을 사이에 두고 상기 반도체층 위에 게이트 전극을 형성하는 공정;
    상기 게이트 전극 위에 층간절연층을 형성하는 공정;
    상기 층간절연층에 콘택트 홀을 형성하는 공정; 및
    상기 층간절연층 위에서 상기 콘택트 홀 내에 배선층을 형성하는 공정을 포함하고;
    상기 콘택트 홀을 형성하는 공정은 홀로그램 마스크를 사용한 리소그래피 공정에 의해 행해지고, 상기 홀로그램 마스크는 노광면에서의 위상 시프트 효과를 이용하는, 반도체장치 제조방법.
  7. 제 5 항에 있어서, 상기 방법이,
    제2 층간절연층을 사이에 두고 상기 배선층 위에 제2 배선층을 형성하는 공정과;
    상기 제2 층간절연층에 제2 콘택트 홀을 형성하는 공정을 더 포함하고;
    상기 제2 층간절연층에 상기 제2 콘택트 홀을 형성하는 공정은 제2 위상 시프트 마스크를 사용하는 제2 리소그래피 공정에 의해 행해지는, 반도체장치 제조방법.
  8. 제 6 항에 있어서, 상기 방법이,
    제2 층간절연층을 사이에 두고 상기 배선층 위에 제2 배선층을 형성하는 공정과;
    상기 제2 층간절연층에 제2 콘택트 홀을 형성하는 공정을 더 포함하고;
    상기 제2 층간절연층에 상기 제2 콘택트 홀을 형성하는 공정은 위상 시프트 마스크를 사용한 제2 리소그래피 공정에 의해 행해지는, 반도체장치 제조방법.
  9. 제 5 항에 있어서, 상기 방법이,
    제2 층간절연층을 사이에 두고 상기 배선층 위에 제2 배선층을 형성하는 공정과;
    상기 제2 층간절연층에 제2 콘택트 홀을 형성하는 공정을 더 포함하고;
    상기 제2 층간절연층에 상기 제2 콘택트 홀을 형성하는 공정은 홀로그램 마스크를 사용한 제2 리소그래피 공정에 의해 행해지는, 반도체장치 제조방법.
  10. 제 6 항에 있어서, 상기 방법이,
    제2 층간절연층을 사이에 두고 상기 배선층 위에 제2 배선층을 형성하는 공정과;
    상기 제2 층간절연층에 제2 콘택트 홀을 형성하는 공정을 더 포함하고;
    상기 제2 층간절연층에 상기 제2 콘택트 홀을 형성하는 공정은 제2 홀로그램 마스크를 사용하는 제2 리소그래피 공정에 의해 행해지는, 반도체장치 제조방법.
  11. 제 1 항, 제 2 항, 제 5 항 중 어느 한 항에 있어서,
    상기 위상 시프트 마스크를 사용하는 상기 리소그래피 공정은 등배 이상의 배율로 행해지는, 반도체장치 제조방법.
  12. 제 7 항에 있어서,
    상기 제2 위상 시프트 마스크를 사용한 상기 제2 리소그래피 공정은 등배 이상의 배율로 행해지는, 반도체장치 제조방법.
  13. 제 8 항에 있어서,
    상기 위상 시프트 마스크를 사용하는 상기 제2 리소그래피 공정은 등배 이상의 배율로 행해지는, 반도체장치 제조방법.
  14. 삭제
  15. 제 9 항에 있어서,
    상기 홀로그램 마스크를 사용하는 상기 제2 리소그래피 공정은 노광면에서의 위상 시프트 효과를 이용하는 홀로그램 마스크를 사용하여 행해지는, 반도체장치 제조방법.
  16. 제 10 항에 있어서,
    상기 제2 홀로그램 마스크를 사용하는 상기 제2 리소그래피 공정은 노광면에서의 위상 시프트 효과를 이용하는 홀로그램 마스크를 사용하여 행해지는, 반도체장치 제조방법.
  17. 제 3 항, 제 4 항, 제 6 항, 제 9 항 중 어느 한 항에 있어서,
    상기 홀로그램 마스크는 컴퓨터 발생 홀로그램 마스크인, 반도체장치 제조방법.
  18. 제 10 항에 있어서,
    상기 제2 홀로그램 마스크는 컴퓨터 발생 홀로그램 마스크인, 반도체장치 제조방법.
  19. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 리소그래피 공정에 의해 처리된 기판은 유리 기판인, 반도체장치 제조방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
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