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KR101413656B1 - Transistor and method of operating the same - Google Patents

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KR101413656B1
KR101413656B1 KR1020070104476A KR20070104476A KR101413656B1 KR 101413656 B1 KR101413656 B1 KR 101413656B1 KR 1020070104476 A KR1020070104476 A KR 1020070104476A KR 20070104476 A KR20070104476 A KR 20070104476A KR 101413656 B1 KR101413656 B1 KR 101413656B1
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transistor
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강동훈
잉 후아샹
김상욱
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삼성전자주식회사
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Abstract

본 발명은 트랜지스터 및 그 동작방법에 관한 것이다. 개시된 본 발명의 트랜지스터는 ZnO 계열의 물질로 형성된 채널층, 상기 채널층을 사이에 두고 형성된 것으로 공간적으로 분리된 제1 및 제2 게이트, 및 상기 채널층의 양단과 각각 접촉된 소오스전극 및 드레인전극을 포함할 수 있고, 여기서, 상기 제2 게이트는 플로팅 전극(floating electrode)일 수 있으며, 상기 채널층의 전기적 상태는 상기 제1 게이트에 인가된 전압 및 상기 전압이 인가된 제1 게이트에 의해 상기 제2 게이트에 유도된 유도 전압에 의해 제어될 수 있다. The present invention relates to a transistor and a method of operation thereof. The transistor of the present invention includes a channel layer formed of a ZnO-based material, first and second gates spatially separated by the channel layer, and source and drain electrodes contacted with both ends of the channel layer, Wherein the second gate may be a floating electrode and the electrical state of the channel layer is determined by the voltage applied to the first gate and the first gate to which the voltage is applied, And can be controlled by an induced voltage induced in the second gate.

Description

트랜지스터 및 그 동작방법{Transistor and method of operating the same}TRANSISTOR AND METHOD OF OPERATING THE SAME

본 발명은 반도체 소자 및 그 동작방법에 관한 것으로서, 보다 자세하게는 트랜지스터 및 그 동작방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and an operation method thereof, and more particularly to a transistor and an operation method thereof.

트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다. Transistors are widely used as switching devices or driving devices in the field of electronic devices. In particular, since a thin film transistor can be manufactured on a glass substrate or a plastic substrate, it is useful in the field of flat panel display devices such as a liquid crystal display device or an organic light emitting display device.

평판표시장치와 같은 전자 기기의 동작 속도 개선 및 제조 단가 절감에 대한 요구가 증가함에 따라, 트랜지스터의 동작 특성 및 집적도를 향상시키기 위한 많은 연구가 이루어지고 있다. 2. Description of the Related Art [0002] As the demand for improving the operating speed and reducing the manufacturing cost of electronic devices such as flat panel displays has increased, much research has been conducted to improve the operating characteristics and integration of transistors.

트랜지스터의 동작 특성은 온-전류(ON-current)와 오프-전류(OFF-current)의 비율, 즉, 온/오프 전류비(ON/OFF current ratio)가 클수록, 그리고, 서브문턱전압 기울기(subthreshold slope)(S.S.)가 작을수록 좋다. 온/오프 전류비가 크다는 것은 트랜지스터가 오프(OFF) 상태일 때 누설되는 전류가 적고, 트랜지스터가 턴- 온(turn-on) 되었을 때 채널층을 통해 흐르는 전류의 양이 크다는 것이다. 그리고 서브문턱전압 기울기(S.S.)가 작다는 것은 트랜지스터의 턴-온(turn-on) 속도가 빠르다는 것을 의미한다. The operating characteristics of the transistor are such that the ratio of the ON-current and the OFF-current, that is, the ON / OFF current ratio and the subthreshold voltage slope, The smaller the slope (SS), the better. The large on / off current ratio means that the leakage current is low when the transistor is off and the amount of current flowing through the channel layer is large when the transistor is turned on. And the sub-threshold voltage slope (S.S.) is small means that the turn-on speed of the transistor is fast.

온/오프 전류비가 크고 서브문턱전압 기울기(S.S.)가 작은 트랜지스터를 구현하기 위해, 캐리어 이동도(carrier mobility)가 높은 물질층을 채널층으로 사용하는 방법이 시도되고 있다. 일례로, 캐리어 이동도가 높은 물질로서 ZnO 계열의 물질층이 있고, 이를 박막 트랜지스터의 채널층으로 적용하고자 하는 연구가 있다. 그러나 ZnO 계열 물질층을 박막 트랜지스터의 채널층으로 적용하는 경우, 채널층을 형성한 이후의 공정에서 채널층이 손상되어 소자의 전기적 특성이 열화되기 쉽다. 따라서 종래의 기술로 우수한 동작 특성을 갖는 트랜지스터를 구현하는데는 어려움이 있다. In order to realize a transistor having a large on / off current ratio and a small sub threshold voltage slope (S.S.), a method of using a material layer having a high carrier mobility as a channel layer has been attempted. For example, there is a ZnO-based material layer as a material having a high carrier mobility, and there is a study to apply it as a channel layer of a thin film transistor. However, when the ZnO-based material layer is used as a channel layer of a thin film transistor, the channel layer is damaged in a process after forming the channel layer, and the electrical characteristics of the device are likely to deteriorate. Therefore, it is difficult to realize a transistor having excellent operation characteristics by the conventional technique.

한편, 집적도를 향상시키기 위해 소오스와 드레인 사이의 간격을 줄이면, 채널층의 전기적 상태를 조절하는 게이트의 제어력(controllability)이 감소하기 때문에, 소자의 동작에 문제가 발생할 수 있다. On the other hand, if the distance between the source and the drain is reduced in order to improve the degree of integration, the controllability of the gate controlling the electrical state of the channel layer is reduced, which may cause a problem in operation of the device.

본 발명은 동작 특성이 우수한 트랜지스터를 제공한다. The present invention provides a transistor having excellent operational characteristics.

또한 본 발명은 상기 트랜지스터의 동작방법을 제공한다. The present invention also provides a method of operating the transistor.

본 발명의 일 실시예는 채널층; 상기 채널층을 사이에 두고 형성된 것으로, 공간적으로 분리된 제1 및 제2 게이트; 및 상기 채널층의 양단과 각각 접촉된 소오스전극 및 드레인전극;을 포함하는 트랜지스터를 제공한다. One embodiment of the present invention is a semiconductor device comprising: a channel layer; First and second gates formed spatially between the channel layers; And source and drain electrodes contacted with both ends of the channel layer, respectively.

상기 트랜지스터는, 기판 상에 형성된 상기 제1 게이트; 상기 기판 상에 상기 제1 게이트를 덮도록 형성된 제1 게이트절연층; 상기 제1 게이트 위쪽의 상기 제1 게이트절연층 상에 형성된 상기 채널층; 상기 제1 게이트절연층 상에 상기 채널층의 양단과 각각 접촉되도록 형성된 상기 소오스전극 및 상기 드레인전극; 상기 제1 게이트절연층 상에 상기 소오스전극, 상기 드레인전극 및 상기 채널층을 덮도록 형성된 제2 게이트절연층; 및 상기 채널층 위쪽의 상기 제2 게이트절연층 상에 형성된 상기 제2 게이트;를 포함할 수 있다. The transistor comprising: a first gate formed on a substrate; A first gate insulating layer formed on the substrate so as to cover the first gate; The channel layer formed on the first gate insulating layer above the first gate; The source electrode and the drain electrode formed on the first gate insulating layer so as to be in contact with both ends of the channel layer, respectively; A second gate insulating layer formed on the first gate insulating layer so as to cover the source electrode, the drain electrode, and the channel layer; And the second gate formed on the second gate insulating layer above the channel layer.

상기 제1 및 제2 게이트 중 하나는 그것에 전압을 인가하기 위한 전극과 연결될 수 있고, 다른 하나는 그것에 전압을 인가하기 위한 전극과 연결되지 않을 수 있다. One of the first and second gates may be connected to an electrode for applying a voltage thereto and the other may not be connected to an electrode for applying a voltage thereto.

상기 제1 및 제2 게이트 중 하나는 라인 패턴을 포함할 수 있고, 다른 하나는 도트(dot) 패턴일 수 있다. 여기서, 상기 라인 패턴을 포함하는 게이트는 그것 에 전압을 인가하기 위한 전극과 연결될 수 있다. One of the first and second gates may include a line pattern and the other may be a dot pattern. Here, the gate including the line pattern may be connected to an electrode for applying a voltage thereto.

본 발명의 다른 실시예는 채널층, 상기 채널층을 사이에 두고 형성된 것으로 공간적으로 분리된 두 개의 게이트, 및 상기 채널층의 양단과 각각 접촉된 소오스전극 및 드레인전극을 포함하는 트랜지스터의 동작방법에 있어서, 상기 두 개의 게이트 중 어느 하나와 상기 소오스전극 및 상기 드레인전극에 각각 전압을 인가하는 트랜지스터의 동작방법을 제공한다. Another embodiment of the present invention is a method of operating a transistor including a channel layer, two gates spatially separated by the channel layer, and source and drain electrodes respectively contacting both ends of the channel layer And a voltage is applied to one of the two gates and the source electrode and the drain electrode, respectively.

이하, 본 발명의 실시예에 따른 트랜지스터 및 그 동작방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다. Hereinafter, a transistor and an operation method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. The thicknesses of the layers or regions shown in the figures in this process are somewhat exaggerated for clarity of the description. Like reference numerals designate like elements throughout the specification.

도 1 및 도 2는 각각 본 발명의 실시예에 따른 트랜지스터의 단면도 및 평면도이다. 1 and 2 are a cross-sectional view and a plan view, respectively, of a transistor according to an embodiment of the present invention.

도 1 및 도 2를 참조하면, 기판(100) 상에 제1 게이트전극(110)이 형성되어 있다. 기판(100)은 실리콘 기판, 유리 기판 및 플라스틱 기판 중 하나이거나 그 밖의 다른 기판일 수 있고, 투명 또는 불투명할 수 있다. 기판(100) 상에 제1 게이트전극(110)을 덮는 제1 게이트절연층(120)이 형성되어 있다. 제1 게이트전극(110) 위쪽의 제1 게이트절연층(120) 상에 채널층(130)이 형성되어 있다. 채널층(130)은 ZnO 계열의 물질층일 수 있다. 예컨대, 채널층(130)은 Ga-In-Zn-O층, In-Zn-O층 및 Zn-Sn-O층 중 어느 하나일 수 있다. 그러나 채널층(130)의 물질은 ZnO 계열 물질에 한정되지 않고 다양하게 변경될 수 있다. 채널층(130)의 X축 방향 폭(도 2의 w1)은 제1 게이트전극(110)의 X축 방향 폭(도 2의 w2)보다 클 수 있다. 제1 게이트절연층(120) 상에 채널층(130)의 양단에 각각 접촉되는 소오스전극(140a) 및 드레인전극(140b)이 형성되어 있다. 소오스전극(140a) 및 드레인전극(140b)은 단일 금속층이거나 다중 금속층일 수 있다. 도 1에는 소오스전극(140a) 및 드레인전극(140b)이 채널층(130)의 상면 및 측면의 일부와 접하는 구조가 도시되어 있지만, 본 발명의 다른 실시예에서는 소오스전극(140a) 및 드레인전극(140b)이 채널층(130)의 하면의 일부와 접할 수 있다. 즉, 소오스전극(140a) 및 드레인전극(140b)이 채널층(130) 아래에 배치될 수 있다. Referring to FIGS. 1 and 2, a first gate electrode 110 is formed on a substrate 100. The substrate 100 may be one of a silicon substrate, a glass substrate, and a plastic substrate or other substrate, and may be transparent or opaque. A first gate insulating layer 120 is formed on the substrate 100 to cover the first gate electrode 110. A channel layer 130 is formed on the first gate insulating layer 120 above the first gate electrode 110. The channel layer 130 may be a ZnO-based material layer. For example, the channel layer 130 may be one of a Ga-In-Zn-O layer, an In-Zn-O layer, and a Zn-Sn-O layer. However, the material of the channel layer 130 is not limited to the ZnO-based material and may be variously changed. The width of the channel layer 130 in the X-axis direction (w1 in FIG. 2) may be larger than the width in the X-axis direction of the first gate electrode 110 (w2 in FIG. A source electrode 140a and a drain electrode 140b which are in contact with both ends of the channel layer 130 are formed on the first gate insulating layer 120. [ The source electrode 140a and the drain electrode 140b may be a single metal layer or a multiple metal layer. 1 illustrates a structure in which a source electrode 140a and a drain electrode 140b are in contact with a top surface and a part of a side surface of a channel layer 130. In another embodiment of the present invention, a source electrode 140a and a drain electrode 140b 140b may contact a part of the lower surface of the channel layer 130. [ That is, the source electrode 140a and the drain electrode 140b may be disposed under the channel layer 130. [

제1 게이트절연층(120) 상에 채널층(130), 소오스전극(140a) 및 드레인전극(140b)을 덮는 제2 게이트절연층(150)이 구비되어 있고, 채널층(130) 위쪽의 제2 게이트절연층(150) 상에 제2 게이트전극(160)이 구비되어 있다. 제2 게이트전극(160)은 제1 게이트전극(110)과 서로 분리되어 있다. 즉, 제1 게이트전극(110)과 제2 게이트전극(160)을 연결하는 도전성 플러그(conductive plug)가 없고, 제1 게이트전극(110)과 제2 게이트전극(160) 중 어느 하나만 외부 전압을 인가하기 위한 전극(미도시)과 연결되어 있다. 따라서, 제1 게이트전극(110)과 제2 게이트전극(160) 중 어느 하나는 전기적으로 플로팅(floating)되어 있다. 예컨대, 도 2에 도시된 바와 같이, 제1 게이트전극(110)은 라인 패턴을 포함하는 형태일 수 있고, 제2 게이트전극(160)은 도트(dot) 패턴일 수 있다. 이 경우, 제1 게이트전극(110)은 외부 전압을 인가하기 위한 상기 전극과 연결될 수 있다. 제2 게이트전극(160) 은 사각형 도트(dot) 패턴일 수 있고, 채널층(130)과 유사한 크기를 가질 수 있다. 그러나 도 2에 도시한 제1 및 제2 게이트전극(110, 160)의 모양 및 크기는 일례에 불과하며, 그의 모양 및 크기는 다양하게 변경될 수 있다. 예컨대, 제1 게이트전극(110)이 도트 패턴일 수 있고, 제2 게이트전극(160)이 라인 패턴을 포함할 수 있다. 이 경우, 제2 게이트전극(160)이 외부 전압을 인가하기 위한 전극과 연결될 수 있다.A second gate insulating layer 150 is formed on the first gate insulating layer 120 to cover the channel layer 130, the source electrode 140a and the drain electrode 140b. The second gate electrode 160 is formed on the two-gate insulating layer 150. The second gate electrode 160 is separated from the first gate electrode 110. That is, there is no conductive plug connecting the first gate electrode 110 and the second gate electrode 160, and only one of the first gate electrode 110 and the second gate electrode 160 has an external voltage And is connected to an electrode (not shown) for application. Accordingly, either the first gate electrode 110 or the second gate electrode 160 is electrically floating. For example, as shown in FIG. 2, the first gate electrode 110 may include a line pattern, and the second gate electrode 160 may be a dot pattern. In this case, the first gate electrode 110 may be connected to the electrode for applying an external voltage. The second gate electrode 160 may be a rectangular dot pattern and may have a size similar to that of the channel layer 130. However, the shapes and sizes of the first and second gate electrodes 110 and 160 shown in FIG. 2 are merely examples, and their shapes and sizes can be variously changed. For example, the first gate electrode 110 may be a dot pattern, and the second gate electrode 160 may include a line pattern. In this case, the second gate electrode 160 may be connected to an electrode for applying an external voltage.

한편, 제1 게이트전극(110), 제1 게이트절연층(120), 채널층(130), 소오스전극(140a) 및 드레인전극(140b)의 두께는 각각 10∼300nm, 10∼300nm, 30∼200nm, 10∼200nm 및 10∼200nm 정도일 수 있다. 제2 게이트절연층(150)과 제2 게이트전극(160)의 두께는 각각 제1 게이트절연층(120)과 제1 게이트전극(110)의 두께와 유사할 수 있다. The thicknesses of the first gate electrode 110, the first gate insulating layer 120, the channel layer 130, the source electrode 140a and the drain electrode 140b are 10 to 300 nm, 10 to 300 nm, 200 nm, 10 to 200 nm, and 10 to 200 nm. The thicknesses of the second gate insulating layer 150 and the second gate electrode 160 may be similar to those of the first gate insulating layer 120 and the first gate electrode 110, respectively.

도 1 및 도 2에 도시하지는 않았지만, 제2 게이트절연층(150) 상에 소오스전극(140a) 및 드레인전극(140b)과 각각 연결되는 콘택층이 구비될 수 있고, 제2 게이트절연층(150) 상에 상기 콘택층과 제2 게이트전극(160)을 덮는 보호층(passivation layer)이 더 형성될 수 있다. Although not shown in FIGS. 1 and 2, a contact layer may be provided on the second gate insulating layer 150 and connected to the source electrode 140a and the drain electrode 140b, respectively. The second gate insulating layer 150 A passivation layer covering the contact layer and the second gate electrode 160 may be further formed.

도 1의 구조를 갖는 트랜지스터의 제1 게이트전극(110)에 제1 전압을 인가하면, 상기 제1 전압을 인가받은 제1 게이트전극(110)에 의해 제2 게이트전극(160)에 제2 전압이 유도(induce)될 수 있다. 다시 말해, 제1 게이트전극(110)과 제2 게이트전극(160)이 공간적으로 분리되어 있다 하더라도, 그들이 인접하여 있기 때문에, 그들 중 어느 하나에 인가된 전압에 의해 나머지 하나에 유도 전압이 인가될 수 있 다. 따라서 채널층(130)의 전기적 상태는 제1 게이트전극(110)에 인가된 상기 제1 전압 및 그에 의해 제2 게이트전극(160)에 유도된 상기 제2 전압에 의해 제어될 수 있다. 이와 같이, 본 발명의 실시예에 따른 트랜지스터는 두 개의 게이트전극(110, 160)에 의해 전기적 상태가 제어되는 채널층(130)을 갖기 때문에, 단일 게이트(single gate) 구조를 갖는 종래의 트랜지스터보다 우수한 특성을 가질 수 있다. 또한 채널층(130)의 전기적 상태는 채널층(130)의 아래 및 위에 존재하는 제1 및 제2 게이트전극(110, 160)에 의해 제어되기 때문에, 채널층(130)의 전위가 드레인 전위에 의해 영향을 받는, 이른바, 단채널 효과(short channel effect)가 억제될 수 있다. 부가적으로, 본 발명의 실시예에 따른 트랜지스터를 제조할 때, 제1 게이트전극(110)과 제2 게이트전극(160)을 연결시키지 않아도 되기 때문에, 본 발명의 실시예에 따른 트랜지스터는 도전성 플러그에 의해 서로 연결된 두 개의 게이트전극을 갖는 트랜지스터보다 단순한 공정으로 용이하게 제조될 수 있다. When a first voltage is applied to the first gate electrode 110 of the transistor having the structure of FIG. 1, the second gate electrode 160 receives the second voltage Can be induced. In other words, even if the first gate electrode 110 and the second gate electrode 160 are spatially separated from each other, since they are adjacent to each other, an induced voltage is applied to the other one by a voltage applied to any one of them It is possible. The electrical state of the channel layer 130 can be controlled by the first voltage applied to the first gate electrode 110 and the second voltage thereby induced to the second gate electrode 160. [ As described above, since the transistor according to the embodiment of the present invention has the channel layer 130 whose electrical state is controlled by the two gate electrodes 110 and 160, the conventional transistor having a single gate structure It can have excellent properties. Since the electrical state of the channel layer 130 is controlled by the first and second gate electrodes 110 and 160 existing below and above the channel layer 130, the electric potential of the channel layer 130 is shifted to the drain potential The so-called short channel effect, which is influenced by the short channel effect, can be suppressed. In addition, since the first gate electrode 110 and the second gate electrode 160 need not be connected when the transistor according to the embodiment of the present invention is manufactured, Can be easily fabricated in a simpler process than a transistor having two gate electrodes connected to each other by a gate electrode.

도 3은 본 발명의 실시예 및 그와 비교되는 비교예에 따른 트랜지스터 각각의 전압(Vg)-전류(Id) 특성을 보여준다. 도 3에서 제1 그래프(G1)는 도 1과 같은 본 발명의 실시예에 따른 트랜지스터에 대응하는 결과이고, 제2 그래프(G2)는 도 1의 구조에서 제2 게이트전극(160)이 없는 트랜지스터, 즉 단일 게이트 트랜지스터에 대응하는 결과이다. 도 3의 가로축은 제1 게이트전극(110)에 인가한 전압(Vg)을 나타내고, 세로축은 드레인 전류(Id)를 나타낸다. 3 shows voltage (Vg) -current (Id) characteristics of each of the transistors according to the embodiment of the present invention and the comparative example compared with the embodiment of the present invention. In FIG. 3, the first graph G1 corresponds to the transistor according to the embodiment of the present invention as shown in FIG. 1, and the second graph G2 shows the result in the structure of FIG. , I.e. a result corresponding to a single gate transistor. 3, the horizontal axis represents the voltage Vg applied to the first gate electrode 110, and the vertical axis represents the drain current Id.

도 3을 참조하면, 제1 그래프(G1)의 서브문턱전압 기울기(S.S.)와 온-전 류(ON-current)는 각각 0.53V/dec 및 2.43×10-7A이고, 제2 그래프(G2)의 서브문턱전압 기울기(S.S.)와 온-전류는 각각 1.33V/dec 및 1.52×10-7A 임을 알 수 있다. 즉, 제1 그래프(G1)의 서브문턱전압 기울기는 제2 그래프(G2)의 서브문턱전압 기울기의 1/2보다 작고, 제2 그래프(G1)의 온-전류는 제2 그래프(G2)의 온-전류보다 크다. 이는 도 1과 같은 본 발명의 실시예에 따른 트랜지스터의 동작 특성이 단일 게이트 트랜지스터보다 우수함을 의미한다. 보다 구체적으로 설명하면, 본 발명의 실시예에 따른 트랜지스터가 단일 게이트 트랜지스터보다 턴-온(turn-on) 속도가 빠르고, 본 발명의 실시예에 따른 트랜지스터가 턴-온(turn-on) 되었을 때 채널층(130)을 통해 흐르는 전류의 양이 단일 게이트 트랜지스터의 그것보다 크다. Referring to FIG. 3, the subthreshold voltage slope SS and the ON-current of the first graph G1 are 0.53 V / dec and 2.43 × 10 -7 A, respectively, and the second graph G2 ) And the on-current are 1.33 V / dec and 1.52 10 -7 A, respectively. That is, the subthreshold voltage slope of the first graph G1 is smaller than one-half of the subthreshold voltage slope of the second graph G2, and the on-current of the second graph G1 is smaller than that of the second graph G2 Is greater than the on-current. This means that the operation characteristic of the transistor according to the embodiment of the present invention as shown in FIG. 1 is superior to that of the single gate transistor. More specifically, when the transistor according to the embodiment of the present invention has a faster turn-on speed than a single gate transistor and the transistor according to the embodiment of the present invention is turned on The amount of current flowing through channel layer 130 is greater than that of a single gate transistor.

도 4a 내지 도 4c 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여준다. 도 1과 도 4a 내지 도 4c에서 동일한 참조번호는 동일한 구성요소를 나타낸다. 4A to 4C show a method of manufacturing a transistor according to an embodiment of the present invention. The same reference numerals in Figs. 1 and 4A to 4C denote the same components.

도 4a를 참조하면, 기판(100) 상에 제1 게이트전극(110)을 형성하고, 기판(100) 상에 제1 게이트전극(110)을 덮는 제1 게이트절연층(120)을 형성한다. 다음, 제1 게이트절연층(120) 상에 채널층(130)을 형성한다. 이때, 채널층(130)은 제1 게이트전극(110) 위에 위치하도록 형성한다. Referring to FIG. 4A, a first gate electrode 110 is formed on a substrate 100, and a first gate insulating layer 120 is formed on a substrate 100 to cover the first gate electrode 110. Next, a channel layer 130 is formed on the first gate insulating layer 120. At this time, the channel layer 130 is formed on the first gate electrode 110.

도 4b를 참조하면, 제1 게이트절연층(120) 상에 채널층(130)의 양단에 각각 접촉하고 채널층(130)의 상부면 일부를 노출시키는 소오스전극(140a) 및 드레인전극(140b)을 형성한다. 소오스전극(140a) 및 드레인전극(140b)은 소정의 도전층을 증착한 후, 상기 도전층을 플라즈마 식각 공정으로 패터닝하여 형성할 수 있는데, 이때, 상기 플라즈마 식각 공정에 의해 채널층(130)의 노출면이 손상될 수 있다. 특히, 채널층(130)이 ZnO 계열의 물질층인 경우, 상기 플라즈마 식각 공정에 의해 채널층(130)의 노출면이 쉽게 손상될 수 있다. 이러한 채널층(130)의 손상에 의해 트랜지스터의 동작 특성이 열화될 수 있다. 예컨대, 채널층(130)의 상기 손상에 의해 트랜지스터의 서브문턱전압 기울기(S.S.)가 높아지고 동작 속도가 느려질 수 있다. 그러나 채널층(130)의 상기 손상에 의한 트랜지스터의 특성 열화는 이후에 형성되는 제2 게이트전극(160)에 의해 보상될 수 있다. 즉, 제2 게이트전극(160)에 의해 채널층(130) 상층부의 캐리어 이동도가 증가하여 서브문턱전압 기울기(S.S.)가 증가될 수 있다. 4B, a source electrode 140a and a drain electrode 140b are formed on the first gate insulating layer 120 to contact both ends of the channel layer 130 and expose a part of the upper surface of the channel layer 130, . The source electrode 140a and the drain electrode 140b may be formed by depositing a predetermined conductive layer and then patterning the conductive layer by a plasma etching process. At this time, the channel layer 130 The exposed surface may be damaged. In particular, when the channel layer 130 is a ZnO-based material layer, the exposed surface of the channel layer 130 may be easily damaged by the plasma etching process. Damage to the channel layer 130 may deteriorate the operational characteristics of the transistor. For example, the damage of the channel layer 130 may increase the sub-threshold voltage slope (S.S.) of the transistor and slow the operation speed. However, the deterioration of the characteristics of the transistor due to the damage of the channel layer 130 can be compensated by the second gate electrode 160 formed later. That is, the carrier mobility of the upper layer of the channel layer 130 is increased by the second gate electrode 160, and the subthreshold voltage slope (S.S.) can be increased.

도 4c를 참조하면, 제1 게이트절연층(120) 상에 채널층(130), 소오스전극(140a) 및 드레인전극(140b)을 덮는 제2 게이트절연층(150)을 형성한다. 다음, 제2 게이트절연층(150) 상에 제1 게이트전극(110)과 전기적으로 격리된 제2 게이트전극(160)을 형성한다. 제2 게이트전극(160)은 채널층(130) 위쪽에 형성되고, 도 2와 같은 평면 구조를 가질 수 있다. 이때, 제1 게이트전극(110)과 제2 게이트전극(160)을 연결시키지 않아도 되기 때문에, 본 발명의 실시예에 따른 트랜지스터는 간단한 공정으로 용이하게 제조될 수 있다. 도 4c에 도시하지는 않았지만, 제2 게이트전극(160)을 형성할 때, 제2 게이트절연층(150) 상에 소오스전극(140a) 및 드레인전극(140b)과 각각 접하는 콘택층을 형성할 수 있다. 또한 제2 게이트절연층(150) 상에 상기 콘택층과 상기 제2 게이트전극(160)을 덮는 보호층을 형성할 수 있다. Referring to FIG. 4C, a second gate insulating layer 150 is formed on the first gate insulating layer 120 to cover the channel layer 130, the source electrode 140a, and the drain electrode 140b. Next, a second gate electrode 160, which is electrically isolated from the first gate electrode 110, is formed on the second gate insulating layer 150. The second gate electrode 160 is formed above the channel layer 130 and may have a planar structure as shown in FIG. At this time, since the first gate electrode 110 and the second gate electrode 160 do not have to be connected, the transistor according to the embodiment of the present invention can be easily manufactured by a simple process. 4C, a contact layer may be formed on the second gate insulating layer 150 in contact with the source and drain electrodes 140a and 140b, respectively, when the second gate electrode 160 is formed . A protective layer covering the contact layer and the second gate electrode 160 may be formed on the second gate insulating layer 150.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 및 도 2의 구조 및 구성요소는 변경 및 다양화될 수 있고, 본 발명의 사상(idea)은 박막 트랜지스터뿐만 아니라 단결정 반도체 기판 등에 형성하는 일반적인 MOSFET(metal oxide semiconductor field effect transistor)에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.Although a number of matters have been specifically described in the above description, they should be interpreted as examples of preferred embodiments rather than limiting the scope of the invention. For example, those skilled in the art will appreciate that the structures and components of FIGS. 1 and 2 may be varied and varied, and the idea of the present invention is not limited to thin- It can be also applied to a general metal oxide semiconductor field effect transistor (MOSFET) formed on a semiconductor substrate or the like. Therefore, the scope of the present invention is not to be determined by the described embodiments but should be determined by the technical idea described in the claims.

도 1 및 도 2는 각각 본 발명의 실시예에 따른 박막 트랜지스터를 보여주는 단면도 및 평면도이다. 1 and 2 are a cross-sectional view and a plan view showing a thin film transistor according to an embodiment of the present invention, respectively.

도 3은 본 발명의 실시예 및 그와 비교되는 비교예에 따른 트랜지스터 각각의 전압(Vg)-전류(Id) 특성을 보여주는 그래프이다. 3 is a graph showing a voltage (Vg) -current (Id) characteristic of each of the transistors according to the embodiment of the present invention and the comparative example compared with the embodiment of the present invention.

도 4a 내지 도 4c 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다. 4A to 4C are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호설명 *Description of the Related Art [0002]

100 : 기판 110 : 제1 게이트전극100: substrate 110: first gate electrode

120 : 제1 게이트절연층 130 : 채널층120: first gate insulating layer 130: channel layer

140a : 소오스전극 140b : 드레인전극140a: source electrode 140b: drain electrode

150 : 제2 게이트절연층 160 : 제2 게이트전극150: second gate insulating layer 160: second gate electrode

Claims (9)

ZnO 계열의 물질로 형성된 채널층; A channel layer formed of a ZnO-based material; 상기 채널층을 사이에 두고 형성된 것으로, 공간적으로 분리된 제1 및 제2 게이트; 및 First and second gates formed spatially between the channel layers; And 상기 채널층의 양단과 각각 접촉된 소오스전극 및 드레인전극;을 포함하고,And a source electrode and a drain electrode which are respectively in contact with both ends of the channel layer, 상기 제2 게이트는 플로팅 전극(floating electrode)이고, The second gate is a floating electrode, 상기 채널층의 전기적 상태는 상기 제1 게이트에 인가된 전압 및 상기 전압이 인가된 제1 게이트에 의해 상기 제2 게이트에 유도된 유도 전압에 의해 제어되도록 구성된 트랜지스터. And the electrical state of the channel layer is controlled by a voltage applied to the first gate and an induced voltage induced in the second gate by the first gate to which the voltage is applied. 제 1 항에 있어서, 상기 트랜지스터는, 2. The transistor of claim 1, 기판 상에 형성된 상기 제1 게이트; A first gate formed on a substrate; 상기 기판 상에 상기 제1 게이트를 덮도록 형성된 제1 게이트절연층; A first gate insulating layer formed on the substrate so as to cover the first gate; 상기 제1 게이트 위쪽의 상기 제1 게이트절연층 상에 형성된 상기 채널층; The channel layer formed on the first gate insulating layer above the first gate; 상기 제1 게이트절연층 상에 상기 채널층의 양단과 각각 접촉되도록 형성된 상기 소오스전극 및 상기 드레인전극; The source electrode and the drain electrode formed on the first gate insulating layer so as to be in contact with both ends of the channel layer, respectively; 상기 제1 게이트절연층 상에 상기 소오스전극, 상기 드레인전극 및 상기 채널층을 덮도록 형성된 제2 게이트절연층; 및 A second gate insulating layer formed on the first gate insulating layer so as to cover the source electrode, the drain electrode, and the channel layer; And 상기 채널층 위쪽의 상기 제2 게이트절연층 상에 형성된 상기 제2 게이트;를 포함하는 트랜지스터. And the second gate formed on the second gate insulating layer above the channel layer. 제 1 항 또는 제 2 항에 있어서, 상기 제1 게이트는 그것에 전압을 인가하기 위한 전극과 연결되고, 상기 제2 게이트는 그것에 전압을 인가하기 위한 전극과 연결되지 않은 트랜지스터. 3. The transistor of claim 1 or 2, wherein the first gate is connected to an electrode for applying a voltage thereto, and the second gate is not connected to an electrode for applying a voltage thereto. 제 1 항 또는 제 2 항에 있어서, 상기 제1 게이트는 라인 패턴을 포함하고, 상기 제2 게이트는 도트(dot) 패턴인 트랜지스터. 3. The transistor of claim 1 or 2, wherein the first gate comprises a line pattern and the second gate is a dot pattern. 제 4 항에 있어서, 상기 제1 게이트는 그것에 전압을 인가하기 위한 전극과 연결된 트랜지스터. 5. The transistor of claim 4, wherein the first gate is coupled to an electrode for applying a voltage thereto. ZnO 계열의 물질로 형성된 채널층, 상기 채널층을 사이에 두고 형성된 것으로 공간적으로 분리된 제1 및 제2 게이트, 및 상기 채널층의 양단과 각각 접촉된 소오스전극 및 드레인전극을 포함하고, 상기 제2 게이트는 플로팅 전극(floating electrode)이고, 상기 채널층의 전기적 상태는 상기 제1 게이트에 인가된 전압 및 상기 전압이 인가된 제1 게이트에 의해 상기 제2 게이트에 유도된 유도 전압에 의해 제어되도록 구성된 트랜지스터의 동작방법에 있어서,A channel layer formed of a ZnO-based material, first and second gates spatially separated by the channel layer, and a source electrode and a drain electrode respectively contacting both ends of the channel layer, 2 gate is a floating electrode and the electrical state of the channel layer is controlled by a voltage applied to the first gate and an induced voltage induced in the second gate by the first gate to which the voltage is applied In a method of operating a configured transistor, 상기 제1 게이트와 상기 소오스전극 및 상기 드레인전극에 각각 전압을 인가하는 트랜지스터의 동작방법. And applying a voltage to the first gate, the source electrode, and the drain electrode, respectively. 제 6 항에 있어서, 상기 제1 게이트는 그것에 전압을 인가하기 위한 전극과 연결되고, 상기 제2 게이트는 그것에 전압을 인가하기 위한 전극과 연결되지 않은 트랜지스터의 동작방법. 7. The method of claim 6, wherein the first gate is connected to an electrode for applying a voltage thereto, and the second gate is not connected to an electrode for applying a voltage thereto. 제 6 항에 있어서, 상기 제1 게이트는 라인 패턴을 포함하고, 상기 제1 게이트는 도트(dot) 패턴인 트랜지스터의 동작방법.7. The method of claim 6, wherein the first gate comprises a line pattern and the first gate is a dot pattern. 제 1 항에 있어서, 상기 제2 게이트는 상기 제1 게이트보다 큰 폭을 갖는 트랜지스터. The transistor of claim 1, wherein the second gate has a greater width than the first gate.
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