[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101407643B1 - Multi-bit memory device and method of operating the same - Google Patents

Multi-bit memory device and method of operating the same Download PDF

Info

Publication number
KR101407643B1
KR101407643B1 KR1020070121412A KR20070121412A KR101407643B1 KR 101407643 B1 KR101407643 B1 KR 101407643B1 KR 1020070121412 A KR1020070121412 A KR 1020070121412A KR 20070121412 A KR20070121412 A KR 20070121412A KR 101407643 B1 KR101407643 B1 KR 101407643B1
Authority
KR
South Korea
Prior art keywords
current
unit cells
resistance state
layer
stacked structure
Prior art date
Application number
KR1020070121412A
Other languages
Korean (ko)
Other versions
KR20090054638A (en
Inventor
박성일
이성훈
신재광
김종섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070121412A priority Critical patent/KR101407643B1/en
Publication of KR20090054638A publication Critical patent/KR20090054638A/en
Application granted granted Critical
Publication of KR101407643B1 publication Critical patent/KR101407643B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5607—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using magnetic storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

멀티 비트 메모리 소자 및 그의 동작방법이 개시되어 있다. 개시된 멀티 비트 메모리 소자는 인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드, 및 상기 적층구조물에 전류를 인가하는 수단을 포함하되, 상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다른 메모리 소자를 제공한다. A multi-bit memory device and a method of operating the same are disclosed. The disclosed multi-bit memory device includes a storage node having a stacked structure in which at least three unit cells having a low resistance state and a high resistance state are sequentially stacked according to an applied current, Wherein the unit cells have different critical currents for varying their resistance states.

Description

멀티 비트 메모리 소자와 그 동작방법{Multi-bit memory device and method of operating the same}[0001] The present invention relates to a multi-bit memory device and a method of operating the same,

본 발명은 반도체 소자 및 그 동작방법에 관한 것으로, 보다 상세하게는 멀티 비트 메모리 소자 및 그의 동작방법에 관한 것이다.The present invention relates to a semiconductor device and a method of operating the same, and more particularly, to a multi-bit memory device and a method of operating the same.

자기 메모리 소자는 터널링층과 그 상부 및 하부에 각각 구비된 자성막을 포함하는 MTJ(Magnetic Tunneling Junction) 셀의 저항이 상기 자성막의 자화 상태에 따라 달라지는 현상을 이용하는 비휘발성 메모리 소자이다. 상기 MTJ 셀에 구비된 자성막들의 자화 방향이 같을 때, 상기 MTJ 셀의 저항은 낮고, 상기 자성막들의 자화 방향이 반대일 때, 저항은 높다.The magnetic memory device is a nonvolatile memory device that utilizes the phenomenon that the resistance of an MTJ (Magnetic Tunneling Junction) cell including a tunneling layer and a magnetic film provided on each of the tunneling layer and the tunneling layer is different depending on the magnetization state of the magnetic film. When the magnetization directions of the magnetic films provided in the MTJ cell are the same, the resistance of the MTJ cell is low and the resistance is high when the magnetization directions of the magnetic films are opposite.

이와 같이 자기 메모리 소자의 MTJ 셀에 포함된 자성막들의 자화 상태에 따라 상기 MTJ 셀의 저항이 달라지는 사실을 이용하여 상기 MTJ 셀에 비트 데이터를 기록할 수 있다. 예를 들면, 상기 MTJ 셀에 구비된 자성막들의 자화 방향이 같을 때, 상기 MTJ 셀에 비트 데이터 "1"이 기록된 것으로 간주할 수 있다. 그리고 상기 자성막들의 자화 방향이 반대일 때, 상기 MTJ 셀에 비트 데이터 "0"이 기록된 것으로 간주할 수 있다. As described above, the bit data can be written in the MTJ cell using the fact that the resistance of the MTJ cell varies depending on the magnetization state of the magnetic films included in the MTJ cell of the magnetic memory device. For example, when the magnetization directions of the magnetic films provided in the MTJ cell are the same, bit data "1" is recorded in the MTJ cell. When the magnetization directions of the magnetic films are opposite to each other, it can be considered that bit data "0" is recorded in the MTJ cell.

상기 MTJ 셀에 기록된 비트 데이터는 상기 MTJ 셀의 저항값을 측정한 다음, 이것을 기준값과 비교하여 판별할 수 있다. The bit data written in the MTJ cell can be determined by measuring the resistance value of the MTJ cell and comparing it with a reference value.

현재까지 소개된 자기 메모리 소자(이하, 종래의 자기 메모리 소자)는 대부분이 디지트 라인(digit line)에서 발생되는 자기장(magnetic field)을 이용해서 MTJ 셀에 데이터를 기록한다. 이러한 종래의 자기 메모리 소자에서는 상기 자기장의 간섭 효과 때문에, 소자의 집적도를 높이기 어려운 문제가 있다. 더욱이, 종래의 자기 메모리 소자는 일반적으로 하나의 스토리지노드(storage node)에 "0"이나 "1"과 같은 하나의 비트 데이터만을 기록하는 소자, 즉, 단일 비트(single bit) 메모리 소자이므로, 그 집적도를 높이는데 한계가 있다. Most of the magnetic memory devices (hereinafter referred to as conventional magnetic memory devices) that have been introduced so far record data in the MTJ cell using a magnetic field generated in a digit line. In such a conventional magnetic memory device, there is a problem that it is difficult to increase the degree of integration of the device due to the interference effect of the magnetic field. Moreover, since conventional magnetic memory devices are generally single bit memory devices that write only one bit data such as "0" or "1" to one storage node, There is a limit to increase the degree of integration.

본 발명은 하나의 스토리지노드에 2 비트 이상의 데이터를 기록할 수 있는 멀티 비트 메모리 소자 및 그의 동작방법을 제공한다. The present invention provides a multi-bit memory device capable of recording two or more bits of data in one storage node and an operation method thereof.

본 발명의 일 실시예는 인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드; 및 상기 적층구조물에 전류를 인가하는 수단;을 포함하며, 상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다른 메모리 소자를 제공한다. According to an embodiment of the present invention, there is provided a storage node comprising: a storage node having a stacked structure in which at least three unit cells having a low resistance state and a high resistance state are sequentially stacked according to an applied current; And means for applying a current to the stack structure, wherein the unit cells have different critical currents for varying their resistance states.

상기 단위셀은 MTJ(Magnetic Tunneling Junction) 셀일 수 있다. The unit cell may be a MTJ (Magnetic Tunneling Junction) cell.

상기 단위셀의 개수(X)는 X=2n-1 (여기서, n은 2 이상의 자연수)를 만족할 수 있다. The number X of unit cells may satisfy X = 2 n -1 (where n is a natural number of 2 or more).

상기 각 MTJ 셀은 터널링층 및 상기 터널링층 양측에 각각 고정층(pinned layer)과 자유층(free layer)을 포함하며, 상기 MTJ 셀들의 상기 자유층의 부피는 서로 다를 수 있다. Each of the MTJ cells includes a pinned layer and a free layer on both sides of the tunneling layer and the tunneling layer, and the volume of the free layer of the MTJ cells may be different from each other.

상기 단위셀들 중 인접한 두 개의 단위셀 사이에 도전층이 구비될 수 있다. A conductive layer may be provided between adjacent two of the unit cells.

상기 적층구조물은 제1 전극과 제2 전극 사이에 구비될 수 있고, 상기 메모리 소자는 상기 제1 전극과 상기 제2 전극 중 하나와 연결된 스위칭 소자를 더 포 함할 수 있다. The stacked structure may be provided between the first electrode and the second electrode, and the memory device may further include a switching element connected to one of the first electrode and the second electrode.

상기 적층구조물은 비트라인과 게이트라인 사이에 구비될 수 있고, 상기 적층구조물과 상기 게이트라인 사이에 채널층과 게이트절연층이 차례로 구비될 수 있다. The stacked structure may be provided between the bit line and the gate line, and a channel layer and a gate insulating layer may be sequentially provided between the stacked structure and the gate line.

상기 채널층과 상기 게이트절연층은 상기 게이트라인과 같은 배선 형태일 수 있고, 상기 메모리 소자는 상기 채널층의 일부에 연결된 도선을 더 포함할 수 있다. The channel layer and the gate insulating layer may be in the form of a wiring like the gate line, and the memory element may further include a lead connected to a part of the channel layer.

본 발명의 다른 실시예는 인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드, 및 상기 적층구조물에 전류를 인가하는 수단을 포함하며, 상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다른 메모리 소자의 동작방법에 있어서, 상기 적층구조물에 제1 방향으로 제1 전류를 인가하는 단계를 포함하는 메모리 소자의 동작방법을 제공한다. Another embodiment of the present invention is a storage node having a stacked structure in which at least three unit cells having a low resistance state and a high resistance state are sequentially stacked according to an applied current, Wherein the unit cells have different critical currents for varying their resistance states, the method comprising the steps of: applying a first current to the stacked structure in a first direction; And a method of operating the memory device.

상기 단위셀은 MTJ(Magnetic Tunneling Junction) 셀일 수 있다. The unit cell may be a MTJ (Magnetic Tunneling Junction) cell.

상기 제1 전류는 상기 모든 단위셀의 상기 임계 전류보다 클 수 있고, 이 경우, 상기 제1 전류에 의해 상기 모든 단위셀이 상기 고저항상태 또는 상기 저저항상태가 될 수 있다. The first current may be greater than the threshold current of all the unit cells. In this case, all the unit cells may be in the high resistance state or the low resistance state by the first current.

상기 적층구조물에 상기 제1 방향과 반대인 제2 방향으로 제2 전류를 인가하여, 상기 단위셀들 중 적어도 하나의 저항상태를 상기 고저항상태에서 상기 저저항상태로 또는 상기 저저항상태에서 상기 고저항상태로 바꾸는 단계를 더 포함할 수 있다. Applying a second current to the stacked structure in a second direction opposite to the first direction to change at least one of the resistance states of the unit cells from the high resistance state to the low resistance state, To a high resistance state.

상기 저항상태가 바뀌는 상기 단위셀의 개수는 상기 제2 전류를 발생시키는 전압의 크기에 따라 달라질 수 있다. The number of the unit cells in which the resistance state changes may vary according to the magnitude of the voltage generating the second current.

상기 저항상태가 바뀌는 상기 단위셀의 개수는 상기 제2 전류의 인가 시간에 따라 달라질 수 있다. The number of the unit cells in which the resistance state changes can be changed according to the application time of the second current.

상기 단위셀의 개수(X)는 X=2n-1 (여기서, n은 2 이상의 자연수)를 만족할 수 있다. The number X of unit cells may satisfy X = 2 n -1 (where n is a natural number of 2 or more).

상기 각 MTJ 셀은 터널링층 및 상기 터널링층 양측에 고정층(pinned layer)과 자유층(free layer)을 포함하며, 상기 MTJ 셀들의 상기 자유층의 부피는 서로 다를 수 있다. Each of the MTJ cells includes a pinned layer and a free layer on both sides of the tunneling layer and the tunneling layer, and the volume of the free layer of the MTJ cells may be different from each other.

상기 단위셀들 중 인접한 두 개의 단위셀 사이에 도전층이 구비될 수 있다. A conductive layer may be provided between adjacent two of the unit cells.

이하, 본 발명의 바람직한 실시예에 따른 메모리 소자 및 그의 동작방법을 첨부된 도면들을 참조하여 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다. Hereinafter, a memory device according to a preferred embodiment of the present invention and a method of operating the same will be described in detail with reference to the accompanying drawings. The thicknesses of the layers or regions shown in the figures in this process are somewhat exaggerated for clarity of the description. Like reference numerals designate like elements throughout the specification.

도 1은 본 발명의 일 실시예에 따른 메모리 소자를 개략적으로 보여준다. 1 schematically shows a memory device according to an embodiment of the present invention.

도 1을 참조하면, 제1 및 제2 전극(E1, E2) 사이에 적어도 세 개의 MTJ(Magnetic Tunneling Junction) 셀, 예컨대, 제1 내지 제3 MTJ 셀(이하, 제1 내 지 제3셀)(M1, M2, M3)이 순차로 적층된 적층구조물(S1)이 구비되어 있다. 제1 및 제2셀(M1, M2) 사이에 그들의 전기적 연결을 위한 제1 도전층(C1)이 구비될 수 있고, 이와 유사하게, 제2 및 제3셀(M2, M3) 사이에 제2 도전층(C2)이 구비될 수 있다. 제1 및 제2 전극(E1, E2)과 적층구조물(S1)은 스토리지노드(100)를 구성할 수 있고, 제1 및 제2 전극(E1, E2) 중 어느 하나, 예컨대, 제1 전극(E1)은 스위칭 소자(200)에 연결될 수 있다. 스위칭 소자(200)는 스토리지노드(100)로의 신호의 접근(access)을 제어하는 역할을 한다. 또한 제1 및 제2 전극(E1, E2)과 스위칭 소자(200)는 적층구조물(S1)에 전류를 인가하기 위한 수단의 구성요소일 수 있다. Referring to FIG. 1, at least three MTJ (Magnetic Tunneling Junction) cells, for example, first through third MTJ cells (hereafter referred to as a first MTJ cell) are provided between first and second electrodes E1 and E2. (M1), (M2), and (M3) are stacked in this order. A first conductive layer C1 may be provided between the first and second cells M1 and M2 for their electrical connection and similarly a second conductive layer C1 may be provided between the second and third cells M2 and M3, A conductive layer C2 may be provided. The first and second electrodes E1 and E2 and the stacked structure S1 may constitute the storage node 100 and may include any one of the first and second electrodes E1 and E2, E1 may be connected to the switching element 200. [ The switching element 200 serves to control the access of the signal to the storage node 100. The first and second electrodes E1 and E2 and the switching element 200 may be components of a means for applying a current to the stacked structure S1.

제1셀(M1)은 제1 자유층(free layer)(10a) 상에 제1 터널링층(20a), 제1 고정층(pinned layer)(30a) 및 제1 반강자성(anti-ferromagnetic layer)(40a)이 차례로 적층된 구조를 가질 수 있다. 제1 자유층(10a)과 제1 고정층(30a)은 강자성층이고, 제1 터널링층(20a)은 전자의 터널링을 위한 절연층으로서, 예컨대, 산화물층일 수 있다. 예컨대, 제1 자유층(10a), 제1 터널링층(20a), 제1 고정층(30a) 및 제1 반강자성층(40a)는 각각 CoFeB층, MgO층, CoFeB층 및 PtMn층일 수 있다. 제1 반강자성층(40a)이 제1 고정층(30a)의 자화방향을 고정시키는 역할을 하기 때문에, 제1 고정층(30a)의 자화방향은 소정 방향으로 고정된다. 제1 자유층(10a)의 자화방향은 제1셀(M1)에 인가되는 전류에 따라 달라질 수 있다. 제1 자유층(10a)이 제1 고정층(30a)과 같은 자화방향을 가질 때, 제1셀(M1)은 평행상태(parallel state)에 있다고 하고, 제1셀(M1)의 저항은 낮다. 반면, 제1 자유층(10a)이 제1 고정층(30a)과 반대의 자화방향을 가질 때, 제1셀(M1)은 반평행상태(anti-parallel state)에 있다 고 하고, 제1셀(M1)의 저항은 높다. The first cell M1 includes a first tunneling layer 20a, a first pinned layer 30a and a first anti-ferromagnetic layer (not shown) on a first free layer 10a 40a may be stacked in this order. The first free layer 10a and the first pinned layer 30a are ferromagnetic layers, and the first tunneling layer 20a is an insulating layer for tunneling electrons, for example, an oxide layer. For example, the first free layer 10a, the first tunneling layer 20a, the first pinning layer 30a, and the first antiferromagnetic layer 40a may be a CoFeB layer, a MgO layer, a CoFeB layer, and a PtMn layer, respectively. Since the first antiferromagnetic layer 40a serves to fix the magnetization direction of the first pinning layer 30a, the magnetization direction of the first pinning layer 30a is fixed in a predetermined direction. The magnetization direction of the first free layer 10a may vary depending on the current applied to the first cell M1. When the first free layer 10a has the same magnetizing direction as the first pinning layer 30a, the first cell M1 is in a parallel state and the resistance of the first cell M1 is low. On the other hand, when the first free layer 10a has a magnetization direction opposite to that of the first pinning layer 30a, the first cell M1 is said to be in an anti-parallel state, M1) is high.

제2 및 제3셀(M2, M3)의 구조는 제1셀(M1)과 유사하다. 즉, 제2셀(M2)은 순차로 적층된 제2 자유층(10b), 제2 터널링층(20b), 제2 고정층(30b) 및 제2 반강자성층(40b)을 포함할 수 있고, 제3셀(M3)은 순차로 적층된 제3 자유층(10c), 제3 터널링층(20c), 제3 고정층(30c) 및 제3 반강자성층(40c)을 포함할 수 있다. 단, 제1 내지 제3셀(M1, M2, M3)에서 제1 내지 제3 자유층(10a, 10b, 10c)의 부피는 서로 다른 것이 바람직하다. 이를 위해, 제1 내지 제3 자유층(10a, 10b, 10c)의 두께 및/또는 폭이 서로 다를 수 있다. MTJ 셀에서 자유층의 자화방향을 반전시키는데 필요한 최소한의 전류를 프로그래밍을 위한 임계 전류(critical current)라 하는데, 상기 임계 전류는 자유층의 부피에 비례한다. 따라서, 제1 내지 제3 자유층(10a, 10b, 10c)의 부피가 서로 다르면, 제1 내지 제3셀(M1, M2, M3)의 프로그래밍을 위한 임계 전류는 서로 다를 수 있다. The structure of the second and third cells M2 and M3 is similar to that of the first cell M1. That is, the second cell M2 may include a second free layer 10b, a second tunneling layer 20b, a second pinning layer 30b and a second antiferromagnetic layer 40b which are sequentially stacked, The third cell M3 may include a third free layer 10c, a third tunneling layer 20c, a third pinning layer 30c, and a third antiferromagnetic layer 40c which are sequentially stacked. However, it is preferable that the volumes of the first to third free layers 10a, 10b, and 10c in the first to third cells M1, M2, and M3 are different from each other. For this purpose, the thicknesses and / or widths of the first to third free layers 10a, 10b and 10c may be different from each other. The minimum current required to invert the magnetization direction of the free layer in the MTJ cell is referred to as a critical current for programming, which is proportional to the volume of the free layer. Therefore, if the volumes of the first to third free layers 10a, 10b, and 10c are different from each other, the threshold currents for programming the first through third cells M1, M2, and M3 may be different from each other.

도 1에 도시한 제1 내지 제3셀(M1, M2, M3)의 구조는 MTJ 셀 구조의 일례에 불과하고, 스토리지노드(100)의 구조 또한 일례에 불과하다. 적층구조물(S1)은 그 위·아래가 역전될 수 있고, 제1 내지 제3셀(M1, M2, M3)의 위치는 서로 바뀔 수 있으며, 제1 내지 제3셀(M1, M2, M3)의 고정층(30a, 30b, 30c)과 반강자성층(40a, 40b, 40c) 사이 각각에 비자성 분리층(예, Ru층)과 강자성층(예, CoFe층)이 차례로 더 구비될 수 있다. 또한 제1 전극(E1)과 적층구조물(S1) 사이 및/또는 적층구조물(S1)과 제2 전극(E2) 사이에 확산 방지층으로서 TiN층과 같은 도전층이 더 구비될 수 있고, 제1 및 제2 전극(E1, E2)의 형태는 다양하게 변형될 수 있다. The structures of the first through third cells M1, M2, and M3 shown in FIG. 1 are only examples of the MTJ cell structure, and the structure of the storage node 100 is also only an example. The positions of the first through third cells M1, M2 and M3 may be reversed and the first through third cells M1, M2 and M3 may be reversed. A non-magnetic separation layer (for example, a Ru layer) and a ferromagnetic layer (for example, a CoFe layer) may be sequentially formed between the pinned layers 30a, 30b, and 30c and the antiferromagnetic layers 40a, 40b, and 40c, respectively. Further, a conductive layer such as a TiN layer may be further provided as a diffusion preventing layer between the first electrode E1 and the stacked structure S1 and / or between the stacked structure S1 and the second electrode E2, The shapes of the second electrodes E1 and E2 can be variously modified.

도 1과 같은 본 발명의 실시예에 따른 메모리 소자에서, 적층구조물(S1)에 인가되는 전류의 크기 및 방향 등에 따라, 제1 내지 제3셀(M1, M2, M3) 중 반평행상태(또는 평행상태)를 갖는 셀의 개수가 달라질 수 있다. 제1 내지 제3셀(M1, M2, M3)이 모두 반평행상태(즉, 고저항상태)를 가질 때, 적층구조물(S1)은 제1 저항상태를 갖고, 제1 내지 제3셀(M1, M2, M3) 중 하나가 평행상태(즉, 저저항상태)를 갖고 나머지 두 개가 반평행상태를 가질 때, 적층구조물(S1)은 제2 저항상태를 갖고, 제1 내지 제3셀(M1, M2, M3) 중 두 개가 평행상태를 갖고 나머지 하나가 반평행상태를 가질 때, 적층구조물(S1)은 제3 저항상태를 갖고, 제1 내지 제3셀(M1, M2, M3)이 모두 평행상태를 가질 때, 적층구조물(S1)은 제4 저항상태를 갖는다. 상기 제1 내지 제4 저항상태는 각각 데이터 "00", "01", "10" 및 "11"에 대응될 수 있다. 따라서 본 발명의 실시예에 따르면, 하나의 스토리지노드(100)가 네 개의 서로 다른 저항상태를 갖는 멀티 비트 메모리 소자를 구현할 수 있다. In the memory device according to the embodiment of the present invention as shown in FIG. 1, an antiparallel state (or a state in which the first and second cells M1, M2, and M3) among the first through third cells M1, Parallel state) can be varied. When the first to third cells M1, M2 and M3 all have an antiparallel state (i.e., a high resistance state), the stacked structure S1 has a first resistance state, and the first to third cells M1 , M2, and M3 have a parallel state (i.e., a low resistance state) and the remaining two have an antiparallel state, the stacked structure S1 has a second resistance state, and the first through third cells M1 M2, and M3 have a parallel state and the other has an anti-parallel state, the stacked structure S1 has a third resistance state, and the first to third cells M1, M2, When having a parallel state, the stacked structure S1 has a fourth resistance state. The first to fourth resistance states may correspond to data "00", "01", "10", and "11", respectively. Therefore, according to the embodiment of the present invention, one storage node 100 can implement a multi-bit memory device having four different resistance states.

본 발명의 실시예에 따른 멀티 비트 메모리 소자에서 하나의 스토리지노드에 구비되는 MTJ 셀의 개수는 세 개 또는 그 이상일 수 있는데, 2진(binary) 정보의 기록을 위해 MTJ 셀의 개수(X)는 X=2n-1 (여기서, n은 2 이상의 자연수)를 만족하는 것이 바람직하다. n이 2일 때, 즉, 도 1에 도시된 바와 같이 하나의 스토리지노드(100)에 세 개의 MTJ 셀(M1, M2, M3)이 구비될 때, 스토리지노드(100)는 네 개의 저항상태를 가질 수 있다. n이 3일 때, 즉, 하나의 스토리지노드에 일곱 개의 MTJ 셀이 구비되어 있을 때, 스토리지노드는 여덟 개의 저항상태를 가질 수 있다. In a multi-bit memory device according to an embodiment of the present invention, the number of MTJ cells included in one storage node may be three or more, and the number (X) of MTJ cells for recording binary information is X = 2 n -1 (where n is a natural number of 2 or more). When n is two, i.e., three MTJ cells M1, M2, and M3 are provided in one storage node 100 as shown in FIG. 1, the storage node 100 has four resistance states Lt; / RTI > When n is three, that is, when one storage node is equipped with seven MTJ cells, the storage node may have eight resistance states.

도 2 및 도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 메모리 소자의 동작방법을 보여준다. 본 실시예에서 제1 내지 제3셀(M1, M2, M3)의 임계 전류(이하, 제1 내지 제3 임계 전류)(Ic1, Ic2, Ic3)는 Ic1＞Ic2＞Ic3이다. 한편, 도면에서 층(layer)에 도시된 화살표는 해당 층의 자화방향을 나타내고, 편의상 스위칭 소자는 도시하지 않았다. FIG. 2 and FIGS. 3A to 3C illustrate a method of operating a memory device according to an embodiment of the present invention. In the present embodiment, the threshold currents (Ic1, Ic2, and Ic3) of the first through third cells M1, M2, and M3 are Ic1> Ic2> Ic3. On the other hand, the arrows shown in the layers indicate the magnetization directions of the layers, and switching elements are not shown for convenience.

도 2를 참조하면, 스토리지노드(100)의 제2 전극(E2)에서 제1 전극(E1)으로 제1 전류(I1)를 소정 시간 동안 인가한다. 제1 전류(I1)는 제1 내지 제3 임계 전류(Ic1, Ic2, Ic3)보다 큰 전류이다. 전류의 방향은 전자의 방향과 반대이므로, 전자는 제1 전극(E1)에서 제2 전극(E2)으로 이동한다. 적층구조물(S1)에 제1 전류(I1)가 인가됨에 따라, 제1 내지 제3셀(M1, M2, M3)은 모두 반평행상태(즉, 고저항상태)가 된다. 이는 제1 전류(I1)에 의해 제1 내지 제3 고정층(30a, 30b, 30c)과 반대의 자화방향을 갖는 전자들이 각각 제1 내지 제3 자유층(10a, 10b, 10c)에 축적(accumulation)되기 때문이다. 이와 같이, 제1 내지 제3셀(M1, M2, M3)이 모두 반평행상태일 때, 적층구조물(S1)은 제1 저항을 갖는 제1 상태(State 1)가 된다. Referring to FIG. 2, a first current I1 is applied to the first electrode E1 from the second electrode E2 of the storage node 100 for a predetermined time. The first current I1 is a current larger than the first to third threshold currents Ic1, Ic2, and Ic3. Since the direction of the current is opposite to the direction of the electrons, electrons move from the first electrode E1 to the second electrode E2. As the first current I1 is applied to the stacked structure S1, the first through third cells M1, M2, and M3 are all in an antiparallel state (i.e., a high resistance state). Electrons having magnetization directions opposite to those of the first to third fixed layers 30a, 30b and 30c are accumulated in the first to third free layers 10a, 10b and 10c by the first current I1, ). Thus, when all of the first through third cells M1, M2, and M3 are in an antiparallel state, the stacked structure S1 becomes the first state (State 1) having the first resistance.

도 3a 내지 도 3c를 참조하면, 스토리지노드(100)의 제1 전극(E1)에서 제2 전극(E2)으로 제2 전류(I21, I22, I23)를 인가한다. 제2 전류(I21, I22, I23)에 의해 전자는 제2 전극(E2)에서 제1 전극(E1)으로 이동한다. 3A to 3C, second currents I2 1 , I2 2 , and I2 3 are applied from the first electrode E1 to the second electrode E2 of the storage node 100. Referring to FIG. Electrons move from the second electrode E2 to the first electrode E1 by the second currents I2 1 , I2 2 , and I2 3 .

도 3a에 도시된 바와 같이, 제2 전류(I21)가 Ic2＞I21＞Ic3이면, 제2 전류(I21)에 의해 제3셀(M3)이 평행상태(즉, 저저항상태)가 된다. 이는 제3 임계 전 류(Ic3)보다 큰 제2 전류(I21)에 의해 제3 고정층(30c)과 동일한 자화방향을 갖는 전자들이 제3 자유층(10c)으로 이동하여 제3 자유층(10c)의 자화방향을 반전시키기 때문이다. 제2 전류(I21)는 제1 및 제2 임계 전류(Ic1, Ic2)보다 작기 때문에, 제1 및 제2셀(M1, M2)의 상태는 반평행상태(즉, 고저항상태)로 유지될 수 있다. 이 경우, 적층구조물(S1)은 제2 저항을 갖는 제2 상태(State 2)가 된다. 3A, if the second current I2 1 is Ic2> I2 1 > Ic3, the third cell M3 is in a parallel state (that is, low resistance state) due to the second current I2 1 do. Electrons having the same magnetization direction as that of the third pinning layer 30c are moved to the third free layer 10c by the second current I2 1 larger than the third threshold current Ic3 and the third free layer 10c ) Is reversed. Since the second current I2 1 is smaller than the first and second threshold currents Ic1 and Ic2, the states of the first and second cells M1 and M2 are maintained in the antiparallel state . In this case, the stacked structure S1 becomes the second state (State 2) having the second resistance.

도 3b에 도시된 바와 같이, 제2 전류(I22)가 Ic1＞I22＞Ic2를 만족하면, 제2 전류(I22)에 의해 제2 및 제3셀(M2, M3)이 평행상태가 된다. 이때, 제1셀(M1)의 상태는 반평행상태로 유지된다. 이 경우, 적층구조물(S1)은 제3 저항을 갖는 제3 상태(State 3)가 된다. 3B, when the second current I2 2 satisfies Ic1> I2 2 > Ic2, the second and third cells M2 and M3 are in a parallel state due to the second current I2 2 do. At this time, the state of the first cell M1 is maintained in the antiparallel state. In this case, the stacked structure S1 becomes the third state (State 3) having the third resistance.

도 3c에 도시된 바와 같이, 제2 전류(I23)가 I23＞Ic1를 만족하면, 제2 전류(I23)에 의해 제1 내지 제3셀(M1, M2, M3)이 평행상태가 된다. 이 경우, 적층구조물(S1)은 제4 저항을 갖는 제4 상태(State 4)가 된다. As shown in FIG. 3C, when the second current I2 3 satisfies I2 3 > Ic1, the first through third cells M1, M2, and M3 are parallel to each other by the second current I2 3 do. In this case, the stacked structure S1 becomes the fourth state (state 4) having the fourth resistance.

만약, 제1 내지 제3셀(M1, M2, M3)이 평행상태일 때 그들 각각의 저항이 1R이고, 반평행상태일 때 그들 각각의 저항이 3R이면, 상기 제1, 제2, 제3 및 제4 저항은 각각 9R, 7R, 5R 및 3R이다. If the resistance of each of the first to third cells M1, M2, and M3 is 1R and the resistance thereof is 3R when the cells are in an anti-parallel state, the first, second, And the fourth resistors are 9R, 7R, 5R and 3R, respectively.

제1 내지 제3 임계 전류(Ic1, Ic2, Ic3)가 각각 300㎂, 200㎂ 및 100㎂인 경우, 적층구조물(S1)을 상기 제1 상태(State 1)로 만들기 위해 인가하는 제1 전류(I1)는 1.5V의 전압으로 발생된 333㎂ 정도의 전류일 수 있다. 또한, 도 3a 내지 도 3c의 제2 전류(I21, I22, I23)는 각각 1.0V, 1,2V 및 1.5V의 전압으로 발생된 184㎂, 240㎂ 및 333㎂ 정도의 전류일 수 있다. The first current (Ic1, Ic2, Ic3) applied to make the stack structure S1 into the first state (State 1) when the first to third threshold currents Ic1, Ic2, I1) may be about 333 발생 generated by a voltage of 1.5V. The second currents I2 1 , I2 2 , and I2 3 in FIGS. 3A to 3C can be currents of about 184 μA, 240 μA, and 333 μA generated at voltages of 1.0 V, 1.2 V, and 1.5 V, respectively have.

도 3a 내지 도 3c에서 제2 전류(I21, I22, I23)의 인가 시간은 10ns 정도로 동일할 수 있다. 단지, 서로 다른 크기의 제2 전류(I21, I22, I23)를 인가함으로써, 즉, 제1 및 제2 전극(E1, E2) 사이에 인가하는 전압의 크기를 조절함으로써, 적층구조물(S1)을 상기 제2 내지 제4 상태(State 2∼4) 중 어느 한 상태로 만들 수 있다. In FIGS. 3A to 3C, the application time of the second currents I2 1 , I2 2 , I2 3 may be equal to about 10 ns. Only by adjusting the magnitude of the voltage applied between the first and second electrodes E1 and E2 by applying the second currents I2 1 , I2 2 and I2 3 of different sizes, S1) to any one of the second to fourth states (State 2 to 4).

본 발명의 실시예에 따른 메모리 소자의 동작방법은 다양하게 변형될 수 있다. 예를 들어, 제1 및 제2 전극(E1, E2) 사이에 인가하는 전압의 크기를 조절하는 대신, 스토리지노드(100)의 저항상태를 바꾸기 위한 전류의 인가 시간을 조절함으로써, 상기 제1 상태(State 1)의 적층구조물(S1)을 상기 제2 내지 제4 상태(State 2∼4) 중 어느 한 상태로 만들 수 있다. 즉, 제1 및 제2 전극(E1, E2) 사이에 일정한 크기의 전압을 인가하되, 상기 전압의 유지 시간, 즉, 프로그래밍 시간을 달리함으로써, 상기 제1 상태(State 1)의 적층구조물(S1)을 상기 제2 내지 제4 상태(State 2∼4) 중 한 상태로 만들 수 있다. 이에 대해서는, 도 4a 내지 도 4c 및 도 5a 내지 도 5c를 참조하여 보다 자세하게 설명한다. The operation method of the memory device according to the embodiment of the present invention can be variously modified. For example, instead of adjusting the magnitude of the voltage applied between the first and second electrodes E1 and E2, by adjusting the application time of the current for changing the resistance state of the storage node 100, The stacked structure S1 of the first state (State 1) can be made into any one of the second to fourth states (State 2 to 4). That is, by applying a voltage of a predetermined magnitude between the first and second electrodes E1 and E2 and by varying the holding time of the voltage, that is, the programming time, the stacked structure S1 of the first state (State 1) ) To one of the second to fourth states (State 2 to 4). This will be described in more detail with reference to Figs. 4A to 4C and Figs. 5A to 5C.

먼저, 도 2와 같이 적층구조물(S1)을 제1 상태(State 1)로 만든 후, 도 4a 내지 도 4c에 도시된 바와 같이, 스토리지노드(100)의 제1 전극(E1)에서 제2 전극(E2)으로 제2 전류(I2)를 인가한다. 도 4a 내지 도 4c에서 제1 및 제2 전극(E1, E2) 사이에 인가하는 전압의 크기는 동일할 수 있지만, 그의 인가 시간(제1 내지 제3 인가 시간)(T1, T2, T3)은 서로 다를 수 있다. 예컨대, 제1 내지 제3 인가 시간(T1, T2, T3)은 T1＜T2＜T3일 수 있고, 이 경우, 제2 및 제3 인가 시간(T2, T3)은 각각 제1 인가 시간(T1)의 두 배 및 세 배 정도일 수 있다. First, as shown in FIG. 2, after forming the stacked structure S1 in the first state (State 1), the first electrode E1 of the storage node 100, And the second current (I2) is applied to the second electrode (E2). 4A to 4C, the voltage applied between the first and second electrodes E1 and E2 may be the same, but the application time (first to third application time) T1, T2, May be different. For example, the first to third application times T1, T2, and T3 may be T1 < T2 < T3, and the second and third application times T2 and T3 may respectively be a first application time T1, ≪ / RTI >

도 4a에 도시한 바와 같이, 제3 임계 전류(Ic3)보다 크고 제2 임계 전류(Ic2)보다 작은 제2 전류(I2)를 제1 인가 시간(T1) 동안 인가하면, 제2 전류(I2)에 의해 제3셀(M3)만 평행상태가 되어, 적층구조물(S1)은 상기 제2 상태(State 2)가 될 수 있다. 4A, when the second current I2, which is larger than the third threshold current Ic3 and smaller than the second threshold current Ic2, is applied for the first application time T1, the second current I2 is applied, Only the third cell M3 becomes parallel and the stacked structure S1 becomes the second state (State 2).

도 4a의 제2 전류(I2)의 시간에 따른 변화를 보여주는 도 5a를 참조하면, 제2 전류(I2)에 의해 제3셀(M3)이 평행상태가 되면, 적층구조물(S1)의 저항이 낮아지므로, 제2 전류(I2)의 크기가 증가한다. 그러나 상기 증가된 제2 전류(I2)의 인가 시간이 충분하지 않기 때문에, 도 4a의 제2셀(M2)은 평행상태로 바뀌지 않는다. Referring to FIG. 5A showing a time-dependent change of the second current I2 in FIG. 4A, when the third cell M3 becomes parallel by the second current I2, the resistance of the stacked structure S1 The magnitude of the second current I2 increases. However, since the application time of the increased second current I2 is not sufficient, the second cell M2 of FIG. 4A does not change to the parallel state.

도 4b에 도시된 바와 같이, 제2 전류(I2)를 제1 인가 시간(T1)보다 긴 제2 인가 시간(T2) 동안 인가하면, 제2 전류(I2)에 의해 제3 및 제2셀(M3, M2)이 차례로 평행상태가 되어, 적층구조물(S1)은 제3 상태(State 3)가 될 수 있다. 4B, when the second current I2 is applied for a second application time T2 longer than the first application time T1, the second current I2 is applied to the third and second cells M3, and M2 are in parallel in this order, and the stacked structure S1 can be in the third state (State 3).

도 4b의 제2 전류(I2)의 시간에 따른 변화를 보여주는 도 5b를 참조하면, 제2 전류(I2)에 의해 제3셀(M3)이 평행상태가 되면, 그에 따라 적층구조물(S1)의 저항이 낮아져 제2 전류(I2)가 제2 임계 전류(Ic2)(미도시)보다 커지고, 증가된 제2 전류(I2)가 소정 시간 이상 적층구조물(S1)에 인가됨에 따라, 제2셀(M2)이 평행상태가 될 수 있다. 그러나 제2셀(M2)이 평행상태가 되어 적층구조물(S1)의 저항이 더욱 낮아지더라도, 제2 전류(I2)의 인가 시간이 충분치 않기 때문에, 도 4b의 제1셀(M1)은 평행상태로 바뀌지 않는다. Referring to FIG. 5B showing a time-dependent change of the second current I2 in FIG. 4B, when the third cell M3 becomes parallel by the second current I2, As the resistance is lowered and the second current I2 becomes larger than the second threshold current Ic2 and the increased second current I2 is applied to the stacked structure S1 for a predetermined time or more, M2 may be in a parallel state. However, even if the resistance of the stacked structure S1 becomes lower due to the second cell M2 becoming parallel, since the application time of the second current I2 is not sufficient, the first cell M1 of Fig. State.

도 4c에 도시된 바와 같이, 제2 전류(I2)를 제2 인가 시간(T2)보다 긴 제3 인가 시간(T3) 동안 인가하면, 제2 전류(I2)에 의해 제3, 제2 및 제1셀(M3, M2, M1)이 차례로 평행상태가 되어, 적층구조물(S1)은 제4 상태(State 4)가 될 수 있다. 4C, if the second current I2 is applied during the third application time T3 longer than the second application time T2, the second current I2 is applied to the third, One cell M3, M2, and M1 are in parallel, and the stacked structure S1 becomes the fourth state (State 4).

도 4c의 제2 전류(I2)의 시간에 따른 변화를 보여주는 도 5c를 참조하면, 제2 전류(I2)에 의해 제3 및 제2셀(M3, M2)이 차례로 평행상태가 되면, 그에 따라 제2 전류(I2)가 제1 임계 전류(Ic1)(미도시) 이상으로 증가하고, 이렇게 증가된 제2 전류(I2)가 소정 시간 이상 적층구조물(S1)에 인가됨에 따라, 제1셀(M1) 또한 평행상태가 될 수 있다. 제1셀(M1)이 평행상태가 됨에 따라 적층구조물(S1)의 저항은 더욱 낮아져, 제2 전류(I2)는 한 번 더 증가한다. Referring to FIG. 5C showing a time-dependent variation of the second current I2 in FIG. 4C, when the third and second cells M3 and M2 are in parallel by the second current I2, As the second current I2 increases beyond the first threshold current Ic1 and the second current I2 thus increased is applied to the stacked structure S1 for a predetermined time or more, M1) may also be in parallel. As the first cell M1 becomes parallel, the resistance of the stacked structure S1 becomes further lower, and the second current I2 increases again.

제1 내지 제3 임계 전류(Ic1, Ic2, Ic3)가 각각 300㎂, 200㎂ 및 100㎂인 경우, 도 4a 내지도 4c의 제2 전류(I2)는 1.0V의 전압으로 발생된 전류일 수 있고, 제1 내지 제3 인가 시간(T1, T2, T3)는 각각 10ns, 20ns 및 30ns일 수 있다. When the first to third threshold currents Ic1, Ic2, and Ic3 are 300 μA, 200 μA, and 100 μA, respectively, the second current I2 of FIGS. 4A to 4C is the current , And the first to third application times (T1, T2, T3) may be 10 ns, 20 ns, and 30 ns, respectively.

한편, 본 발명의 실시예에 따른 메모리 소자의 읽기 동작은 적층구조물(S1)의 저항값을 측정한 다음, 그것을 기준값과 비교함으로써 이루어질 수 있다. 이때, 적층구조물(S1)에 소정의 읽기 전류가 인가되는데, 상기 읽기 전류의 크기는 쓰기 전류의 절반 정도로 작기 때문에, 읽기 전류에 의한 데이터의 변환은 발생하지 않는다. Meanwhile, the reading operation of the memory device according to the embodiment of the present invention can be performed by measuring the resistance value of the stacked structure S1 and comparing it with a reference value. At this time, a predetermined read current is applied to the stacked structure S1. Since the magnitude of the read current is as small as about half of the write current, data conversion due to the read current does not occur.

이러한 본 발명의 실시예에 따른 메모리 소자에서는 적층구조물(S1)에 데이터를 기록하는데 자기장을 사용하지 않는다. 또한, 하나의 스토리지노드에 2 비트 이상의 데이터를 기록할 수 있다. 따라서, 본 발명의 실시예에 따르면, 자기장의 간섭 효과가 방지 또는 최소화된 고집적도의 메모리 소자를 구현할 수 있다. In the memory device according to the embodiment of the present invention, a magnetic field is not used to record data in the stacked structure S1. Further, data of two bits or more can be recorded in one storage node. Therefore, according to the embodiment of the present invention, it is possible to realize a highly integrated memory device in which the interference effect of the magnetic field is prevented or minimized.

도 1의 구조는 다양하게 구체화될 수 있다. 그 일례가 도 6에 도시되어 있다. The structure of FIG. 1 may be variously embodied. An example thereof is shown in Fig.

도 6을 참조하면, 기판(300) 상에 게이트스택(310)이 존재하고, 게이트스택(310) 양쪽에 제1 및 제2 불순물영역(320, 330)이 존재한다. 게이트스택(310)은 게이트절연층과 게이트도전층이 차례로 적층된 구조일 수 있고, 제1 및 제2 불순물영역(320, 330) 중 어느 하나는 소오스이고, 나머지는 드레인이다. 게이트스택(310)과 제1 및 제2 불순물영역(320, 330)은 트랜지스터, 즉, 스위칭 소자를 구성한다. 기판(1) 상에 상기 트랜지스터를 덮는 층간절연층(340)이 형성되어 있다. 층간절연층(340)에 제1 불순물영역(320)을 노출시키는 콘택홀(350)이 형성되어 있고, 콘택홀(350)은 도전성 플러그(360)로 채워져 있다. 층간절연층(340) 상에 도전성 플러그(360)의 노출된 부분을 덮는 도 1의 스토리지노드(100)가 형성되어 있다. 여기서, 스토리지노드(100)의 제1 및 제2 전극(E1, E2)은 사격형의 패턴일 수 있지만, 이들의 형태는 다양하게 변형될 수 있다. 예컨대, 제2 전극(E2)은 배선 형태를 갖고 게이트스택(310)과 직교할 수 있다. 한편, 도시하지는 않았지만, 제2 불순물영역(330)과 전기적으로 콘택되는 비트라인이 구비되어 있다. 게이트스택(310), 제2 전극(E2) 및 상기 비트라인에 인가되는 전압에 따라, 적층구조물(S1)의 저항상태 가 달라질 수 있다. Referring to FIG. 6, a gate stack 310 is present on a substrate 300, and first and second impurity regions 320 and 330 are present on both sides of the gate stack 310. The gate stack 310 may have a structure in which a gate insulating layer and a gate conductive layer are sequentially stacked, and one of the first and second impurity regions 320 and 330 is a source and the other is a drain. The gate stack 310 and the first and second impurity regions 320 and 330 constitute a transistor, that is, a switching element. An interlayer insulating layer 340 is formed on the substrate 1 to cover the transistors. A contact hole 350 exposing the first impurity region 320 is formed in the interlayer insulating layer 340 and the contact hole 350 is filled with the conductive plug 360. The storage node 100 of FIG. 1 is formed on the interlayer insulating layer 340 to cover the exposed portion of the conductive plug 360. Here, the first and second electrodes E1 and E2 of the storage node 100 may be a pattern of a shooting pattern, but their shapes can be variously modified. For example, the second electrode E2 may have a wiring shape and be orthogonal to the gate stack 310. On the other hand, although not shown, a bit line electrically connected to the second impurity region 330 is provided. Depending on the voltage applied to the gate stack 310, the second electrode E2 and the bit line, the resistance state of the stacked structure S1 may be changed.

도 1 및 도 6의 구조는 다양하게 변형될 수 있는데, 그 일례가 도 7에 도시되어 있다. The structures of Figs. 1 and 6 can be variously modified, an example of which is shown in Fig.

도 7을 참조하면, 서로 교차하는 비트라인(400)과 게이트라인(500)의 교차점에 도 1의 적층구조물(S1)이 구비되어 있고, 적층구조물(S1)과 게이트라인(500) 사이에 채널층(50)과 게이트절연층(55)이 차례로 구비되어 있다. 채널층(50)과 게이트절연층(55)은 게이트라인(500)과 같은 배선 형태를 갖고, 비트라인(400)과 교차할 수 있다. 적층구조물(S1)과 접한 채널층(50)의 일부를 제1 부분이라 하면, 상기 제1 부분과 이격된 채널층(50)의 제2 부분과 연결된 도선(60)이 구비될 수 있다. 여기서, 채널층(50), 게이트절연층(55), 비트라인(400), 게이트라인(500) 및 도선(60)은 적층구조물(S1)에 전류를 인가하기 위한 수단의 구성요소일 수 있다. 또한, 적층구조물(S1)은 그 양단에 위치한 비트라인(400)과 게이트라인(500)과 더불어 일종의 스토리지노드를 구성할 수 있다. 도 7에 도시하지는 않았지만, 비트라인(400)과 적층구조물(S1) 사이에는 확산 방지를 위한 층으로서, TiN층과 같은 도전층이 구비될 수 있고, 적층구조물(S1)과 채널층(50) 사이에는 전류의 원치 않는 누설을 방지하기 위한 층으로서, 마그네슘산화물층 또는 실리콘산화물층과 같은 베리어층이 더 구비될 수 있다. 1 is provided at the intersection of the bit line 400 and the gate line 500 intersecting each other and between the stacked structure S1 and the gate line 500, A layer 50 and a gate insulating layer 55 are sequentially formed. The channel layer 50 and the gate insulating layer 55 have the same wiring shape as the gate line 500 and can intersect the bit line 400. A portion of the channel layer 50 in contact with the stacked structure S1 may be a first portion and a conductor 60 connected to the second portion of the channel layer 50 spaced apart from the first portion. Here, the channel layer 50, the gate insulating layer 55, the bit line 400, the gate line 500, and the conductive line 60 may be a component of a means for applying a current to the stacked structure S1 . In addition, the stacked structure S1 may form a storage node together with the bit line 400 and the gate line 500 located at both ends thereof. Although not shown in FIG. 7, a conductive layer such as a TiN layer may be provided between the bit line 400 and the stacked structure S1 as a diffusion preventing layer, and the stacked structure S1 and the channel layer 50 A barrier layer such as a magnesium oxide layer or a silicon oxide layer may be further provided as a layer for preventing unwanted leakage of electric current.

도 7과 같은 메모리 소자에서는, 비트라인(400), 도선(60) 및 게이트라인(500)에 인가되는 전압에 따라, 적층구조물(S1)의 저항상태가 달라질 수 있다. 즉, 게이트라인(500)에 문턱전압 이상의 전압이 인가되면, 채널층(50)에 채널이 형 성되는데, 이때, 비트라인(400)과 도선(60) 사이에 소정의 전압을 인가하면, 적층구조물(S1)을 통해 제1 또는 제2 방향(D1, D2)의 전류가 흐를 수 있다. 상기 전류의 크기 및/또는 인가 시간에 따라 적층구조물(S1)은 상기 제1 내지 제4 상태(State 1∼4) 중 어느 한 상태를 가질 수 있다. 7, the resistance state of the stacked structure S1 may be changed according to the voltage applied to the bit line 400, the conductive line 60, and the gate line 500. [ That is, when a voltage higher than a threshold voltage is applied to the gate line 500, a channel is formed in the channel layer 50. At this time, when a predetermined voltage is applied between the bit line 400 and the conductive line 60, The current in the first or second direction D1 or D2 can flow through the structure S1. The stacked structure S1 may have any one of the first to fourth states (State 1 to 4) according to the magnitude and / or the application time of the current.

도 7과 같은 구조에서는 비트라인(400)과 도선(60)이 트랜지스터의 드레인과 소오스와 같은 역할을 할 수 있기 때문에, 채널층(50), 게이트절연층(55), 비트라인(400), 게이트라인(500), 도선(60) 및 적층구조물(S1)은 일종의 스위칭 소자를 구성할 수 있다. 즉, 도 7의 구조는 스위칭 소자 내에 적층구조물(S1)이 구비되어 있는 구조이다. 따라서, 도 7의 구조에서는 도 1의 스위칭 소자(200)와 같은 별도의 스위칭 소자가 없더라도, 적층구조물(S1)로의 신호의 접근이 제어될 수 있다. 그러나 경우에 따라서는, 비트라인(400)과 연결된 별도의 스위칭 소자를 더 구비시킬 수도 있다. 7, since the bit line 400 and the conductive line 60 can serve as the drain and the source of the transistor, the channel layer 50, the gate insulating layer 55, the bit line 400, The gate line 500, the conductive line 60, and the stacked structure S1 may constitute a kind of switching element. That is, the structure of FIG. 7 is a structure in which the stacked structure S1 is provided in the switching device. Therefore, in the structure of Fig. 7, access of signals to the stacked structure S1 can be controlled even if there is no separate switching element such as the switching element 200 of Fig. However, in some cases, a separate switching element connected to the bit line 400 may be further provided.

도 1에는 하나의 스토리지노드(100) 및 그와 연결된 스위칭 소자(200)가 도시되어 있지만, 본 발명의 실시예에 따른 메모리 소자는 다수의 스토리지노드(100) 및 그와 연결된 다수의 스위칭 소자(200)를 포함할 수 있다. 또한, 도 7에는 채널층(50) 하면에 하나의 적층구조물(S1)이 구비된 구조가 도시되어 있지만, 본 발명의 다른 실시예에 따른 메모리 소자는 채널층(50) 하면에 다수의 적층구조물(S1)을 구비할 수 있고, 비트라인(400) 및 게이트라인(500) 또한 복수 개 구비할 수 있다. Although a storage node 100 and a switching element 200 connected thereto are illustrated in FIG. 1, a memory element according to an embodiment of the present invention includes a plurality of storage nodes 100 and a plurality of switching elements 200). 7 shows a structure in which one stacked structure S1 is provided on the bottom surface of the channel layer 50. The memory device according to another embodiment of the present invention includes a plurality of stacked structures S1, (S1), and a plurality of bit lines (400) and gate lines (500) may also be provided.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예 들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1의 구조에서 제1 내지 제3셀(M1, M2, M3)은 MTJ 셀에 국한되지 않고 변형될 수 있음을 알 수 있을 것이다. 즉, 제1 내지 제3셀(M1, M2, M3)은 인가 전류에 따라 서로 다른 두 개의 저항상태(즉, 저저항상태 및 고저항상태)를 갖는다는 조건 하에서, MTJ 셀 구조가 아닌 다른 구조로 변형될 수 있음을 알 수 있을 것이다. 또한, 도 2 내지 도 4c에서는 제1 전류(I1)로 제1 내지 제3셀(M1, M2, M3)을 모두 반평행상태로 만든 후, 제2 전류(I2, I21, I22, I23)로 적층구조물(S1)을 상기 제2 내지 제4 상태(State 2∼4) 중 어느 한 상태로 만들었지만, 본 발명의 다른 실시예에서는 제1 전류(I1)와 방향이 반대인 제3 전류로 제1 내지 제3셀(M1, M2, M3)을 모두 평행상태로 만든 다음, 제2 전류(I2, I21, I22, I23)와 방향이 반대인 제4 전류로 제1 내지 제3셀(M1, M2, M3) 중 적어도 하나를 반평행상태로 만들 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다. Although a number of matters have been specifically described in the above description, they should be interpreted as examples of preferred embodiments rather than limiting the scope of the invention. For example, those skilled in the art will appreciate that the first through third cells M1, M2, and M3 in the structure of FIG. 1 can be modified without being limited to the MTJ cell. It will be possible. That is, under the condition that the first to third cells M1, M2, and M3 have two different resistance states (that is, a low resistance state and a high resistance state) according to an applied current, As shown in FIG. Further, 2 to 4c in all the first to the first current (I1) to a third cell (M1, M2, M3) and then made to anti-parallel state, the second current (I2, I2 1, I2 2, I2 3 , the stacked structure S1 is made in any one of the second to fourth states (State 2 to 4). However, in another embodiment of the present invention, the third structure (S1) as in the first to the third cell (M1, M2, M3) for all made parallel and then, a second current (I2, I2 1, I2 2, I2 3) and a fourth electric current in a direction opposite the current first to It can be seen that at least one of the third cells M1, M2, and M3 can be made anti-parallel. Accordingly, the scope of the present invention should not be limited by the illustrated embodiments but should be determined by the technical idea described in the claims.

도 1은 본 발명의 일 실시예에 따른 메모리 소자를 개략적으로 보여주는 단면도이다. 1 is a cross-sectional view schematically showing a memory device according to an embodiment of the present invention.

도 2 및 도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 메모리 소자의 동작방법을 설명하기 위한 단면도이다. 2 and 3A to 3C are cross-sectional views illustrating a method of operating a memory device according to an embodiment of the present invention.

도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 메모리 소자의 동작방법을 설명하기 위한 단면도이다. 4A to 4C are cross-sectional views illustrating a method of operating a memory device according to another embodiment of the present invention.

도 5a 내지 도 5c는 각각 도 4a 내지 도 4c의 제2 전류(I2)의 시간에 따른 변화를 보여주는 그래프이다. Figs. 5A to 5C are graphs showing changes with time of the second current I2 of Figs. 4A to 4C, respectively.

도 6은 도 1의 메모리 소자를 구체화한 일례를 보여주는 단면도이다. 6 is a cross-sectional view showing an example of embodying the memory element of FIG.

도 7은 본 발명의 다른 실시예에 따른 메모리 소자를 보여주는 사시도이다. 7 is a perspective view showing a memory device according to another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명>Description of the Related Art

C1, C2 : 제1 및 제2 도전층 D1, D2 : 제1 및 제2 방향C1, C2: first and second conductive layers D1, D2: first and second directions

E1, E2 : 제1 및 제2 전극 I1 : 제1 전류E1, E2: first and second electrodes I1: first current

I2, I21, I22, I23 : 제2 전류 Ic1∼Ic3 : 제1 내지 제3 임계 전류I2, I2 1 , I2 2 , I2 3 : Second current Ic1 to Ic3: First to third threshold currents

M1∼M3 : 제1 내지 제3셀 S1 : 적층구조물M1 to M3: first to third cells S1: laminated structure

10a∼10c : 제1 내지 제3 자유층 20a∼20c : 제1 내지 제3 터널링층10a to 10c: first to third free layers 20a to 20c: first to third tunneling layers

30a∼30c : 제1 내지 제3 고정층 40a∼40c : 제1 내지 제3 반강자성층30a to 30c: first to third fixed layers 40a to 40c: first to third antiferromagnetic layers

50 : 채널층 55 : 게이트절연층50: channel layer 55: gate insulating layer

60 : 도선 100 : 스토리지노드 60: lead 100: storage node

200 : 스위칭 소자 300 : 기판200: switching element 300: substrate

310 : 게이트스택 320 : 제1 불순물영역310: gate stack 320: first impurity region

330 : 제2 불순물영역 340 : 층간절연층330: second impurity region 340: interlayer insulating layer

350 : 콘택홀 360 : 도전성 플러그350: Contact hole 360: Conductive plug

400 : 비트라인 500 : 게이트라인400: bit line 500: gate line

Claims (17)

인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드; 및 A storage node having a stacked structure in which at least three unit cells having a low resistance state and a high resistance state are sequentially stacked according to an applied current; And 상기 적층구조물에 전류를 인가하는 수단;을 포함하며, And means for applying current to the stacked structure, 상기 적층구조물을 통해 흐르는 전류에 의해 상기 단위셀들의 저항상태가 변화되고, 상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다르며, A resistance state of the unit cells is changed by a current flowing through the stacked structure, a critical current for changing the resistance state of the unit cells is different from each other, 상기 단위셀들은 MTJ(Magnetic Tunneling Junction) 셀이고, 상기 각 MTJ 셀은 터널링층 및 상기 터널링층 양측에 각각 고정층(pinned layer)과 자유층(free layer)을 포함하며, 상기 MTJ 셀들의 상기 자유층의 부피는 서로 다른 메모리 소자. Wherein the unit cells are MTJ (Magnetic Tunneling Junction) cells, and each of the MTJ cells includes a pinned layer and a free layer on both sides of the tunneling layer and the tunneling layer, The memory element having a different volume. 삭제delete 제 1 항에 있어서, 상기 단위셀의 개수(X)는 X=2n-1 (여기서, n은 2 이상의 자연수)를 만족하는 메모리 소자. 2. The memory device according to claim 1, wherein the number of unit cells (X) satisfies X = 2 &lt; n &gt; -1 (where n is a natural number of 2 or more). 삭제delete 제 1 항에 있어서, 상기 단위셀들 중 인접한 두 개의 단위셀 사이에 도전층이 구비된 메모리 소자. The memory device according to claim 1, wherein a conductive layer is provided between two adjacent unit cells of the unit cells. 제 1 항에 있어서, 상기 적층구조물은 제1 전극과 제2 전극 사이에 구비되고, 상기 제1 전극과 상기 제2 전극 중 하나와 연결된 스위칭 소자를 더 포함하는 메모리 소자. 2. The memory device of claim 1, wherein the stacked structure further comprises a switching element provided between the first electrode and the second electrode and connected to one of the first electrode and the second electrode. 인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드; 및 A storage node having a stacked structure in which at least three unit cells having a low resistance state and a high resistance state are sequentially stacked according to an applied current; And 상기 적층구조물에 전류를 인가하는 수단;을 포함하며, And means for applying current to the stacked structure, 상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다르고, The unit cells have different critical currents for varying their resistance states, 상기 적층구조물은 비트라인과 게이트라인 사이에 구비되되, 상기 적층구조물과 상기 게이트라인 사이에 채널층과 게이트절연층이 차례로 구비된 메모리 소자. Wherein the stacked structure is provided between a bit line and a gate line, and a channel layer and a gate insulating layer are sequentially disposed between the stacked structure and the gate line. 제 7 항에 있어서, 상기 채널층과 상기 게이트절연층은 상기 게이트라인과 같은 배선 형태이고, 상기 채널층의 일부에 연결된 도선을 더 포함하는 메모리 소자. 8. The memory element of claim 7, wherein the channel layer and the gate insulating layer are in the same wiring configuration as the gate line and further comprise a conductor connected to a portion of the channel layer. 인가 전류에 따라 저저항상태와 고저항상태를 갖는 적어도 세 개의 단위셀(unit cell)이 순차로 적층된 적층구조물을 구비한 스토리지노드, 및 상기 적층구조물에 전류를 인가하는 수단을 포함하며, 상기 적층구조물을 통해 흐르는 전류에 의해 상기 단위셀들의 저항상태가 변화되고, 상기 단위셀들은 그의 저항상태를 변화시키기 위한 임계 전류(critical current)가 서로 다르며, 상기 단위셀들은 MTJ(Magnetic Tunneling Junction) 셀이고, 상기 각 MTJ 셀은 터널링층 및 상기 터널링층 양측에 각각 고정층(pinned layer)과 자유층(free layer)을 포함하며, 상기 MTJ 셀들의 상기 자유층의 부피는 서로 다른 메모리 소자의 동작방법에 있어서, A storage node having a stacked structure in which at least three unit cells having a low resistance state and a high resistance state are sequentially stacked according to an applied current, and means for applying a current to the stacked structure, A resistance state of the unit cells is changed by a current flowing through the stacked structure, critical currents for changing the resistance state of the unit cells are different from each other, and the unit cells are divided into MTJ (Magnetic Tunneling Junction) Wherein each of the MTJ cells includes a pinned layer and a free layer on both sides of the tunneling layer and the tunneling layer and the volume of the free layer of the MTJ cells is different from that of the memory device As a result, 상기 적층구조물에 제1 방향으로 제1 전류를 인가하는 단계를 포함하는 메모리 소자의 동작방법. And applying a first current to the stacked structure in a first direction. 삭제delete 제 9 항에 있어서, 상기 제1 전류는 상기 모든 단위셀의 상기 임계 전류보다 크고, 상기 제1 전류에 의해 상기 모든 단위셀이 상기 고저항상태 또는 상기 저저항상태가 되는 메모리 소자의 동작방법. 10. The method according to claim 9, wherein the first current is larger than the critical current of all the unit cells, and all the unit cells become the high-resistance state or the low-resistance state by the first current. 제 11 항에 있어서, 상기 적층구조물에 상기 제1 방향과 반대인 제2 방향으로 제2 전류를 인가하여, 상기 단위셀들 중 적어도 하나의 저항상태를 상기 고저항상태에서 상기 저저항상태로 또는 상기 저저항상태에서 상기 고저항상태로 바꾸는 단계를 더 포함하는 메모리 소자의 동작방법. 12. The method of claim 11, further comprising: applying a second current to the stacked structure in a second direction opposite to the first direction to change at least one of the unit cells from the high resistance state to the low resistance state And changing the state from the low resistance state to the high resistance state. 제 12 항에 있어서, 상기 저항상태가 바뀌는 상기 단위셀의 개수는 상기 제2 전류를 발생시키는 전압의 크기에 따라 달라지는 메모리 소자의 동작방법. 13. The method of claim 12, wherein the number of unit cells in which the resistance state changes is varied according to a magnitude of a voltage for generating the second current. 제 12 항에 있어서, 상기 저항상태가 바뀌는 상기 단위셀의 개수는 상기 제2 전류의 인가 시간에 따라 달라지는 메모리 소자의 동작방법. 13. The method of claim 12, wherein the number of unit cells in which the resistance state changes is varied according to the application time of the second current. 제 9 항에 있어서, 상기 단위셀의 개수(X)는 X=2n-1 (여기서, n은 2 이상의 자연수)를 만족하는 메모리 소자의 동작방법. 10. The method of claim 9, wherein the number of unit cells (X) satisfies X = 2 &lt; n &gt; -1 (where n is a natural number of 2 or more). 삭제delete 제 9 항에 있어서, 상기 단위셀들 중 인접한 두 개의 단위셀 사이에 도전층이 구비된 메모리 소자의 동작방법. 10. The method of claim 9, wherein a conductive layer is provided between two adjacent unit cells of the unit cells.
KR1020070121412A 2007-11-27 2007-11-27 Multi-bit memory device and method of operating the same KR101407643B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070121412A KR101407643B1 (en) 2007-11-27 2007-11-27 Multi-bit memory device and method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070121412A KR101407643B1 (en) 2007-11-27 2007-11-27 Multi-bit memory device and method of operating the same

Publications (2)

Publication Number Publication Date
KR20090054638A KR20090054638A (en) 2009-06-01
KR101407643B1 true KR101407643B1 (en) 2014-06-13

Family

ID=40986551

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070121412A KR101407643B1 (en) 2007-11-27 2007-11-27 Multi-bit memory device and method of operating the same

Country Status (1)

Country Link
KR (1) KR101407643B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030046872A (en) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 Magnetoresistive ram
KR20030053426A (en) * 2001-12-21 2003-06-28 가부시끼가이샤 도시바 Magnetic random access memory and fabricating method thereof
JP2003272375A (en) * 2002-03-20 2003-09-26 Sony Corp Magnetic storage device using ferromagnetic tunnel junction element
KR20040059060A (en) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 Magnetic random access memory and method for storing and reading data using the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030046872A (en) * 2001-12-07 2003-06-18 주식회사 하이닉스반도체 Magnetoresistive ram
KR20030053426A (en) * 2001-12-21 2003-06-28 가부시끼가이샤 도시바 Magnetic random access memory and fabricating method thereof
JP2003272375A (en) * 2002-03-20 2003-09-26 Sony Corp Magnetic storage device using ferromagnetic tunnel junction element
KR20040059060A (en) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 Magnetic random access memory and method for storing and reading data using the same

Also Published As

Publication number Publication date
KR20090054638A (en) 2009-06-01

Similar Documents

Publication Publication Date Title
US10643682B2 (en) Magnetic memory
EP1329895A2 (en) High-density magnetic random access memory device and method of operating the same
KR100885184B1 (en) Memory Devices Having Resistance Property Capable Of Being Independently Controlled By Electric And Magnetic Fields And Methods Of Operating The Same
US6885573B2 (en) Diode for use in MRAM devices and method of manufacture
KR100506932B1 (en) Magnetic random access memory device having reference cells and structure thereof
KR100457159B1 (en) Magnetic random access memory
KR100442959B1 (en) Magnetic random access memory and method for forming the same
KR20100002255A (en) High density planar magnetic domain wall memory apparatus and method of forming the same
KR20020089016A (en) Magnetic random access memory using bipolar junction transistor and Method for forming the same
US6944049B2 (en) Magnetic tunnel junction memory cell architecture
US20130285176A1 (en) Magnetic body device and manufacturing method thereof
KR100642638B1 (en) Methods of operating a magnetic random access memory device with low critical current density
JP4572102B2 (en) Heated MRAM cell to facilitate state switching
JP2004266254A (en) Magnetoresistive ram and method of manufacturing the same
US20070195586A1 (en) Magnetic memory device and methods thereof
KR100527536B1 (en) Magnetic random access memory
KR100422945B1 (en) A method for writing of a magnetic random access memory using bipolar junction transistor
KR100979350B1 (en) Magnetic RAM and manufacturing method of the same
KR101407643B1 (en) Multi-bit memory device and method of operating the same
US11004898B2 (en) Method for manufacturing a magnetic tunnel junction device and device manufactured using such method
US7932573B2 (en) Magnetic memory element and magnetic memory device
KR100684893B1 (en) Magnetic memory device and method of fabricating the same
KR20020060834A (en) Magnetic Memory device and method for operating the same
JP2007157823A (en) Magnetic memory device
KR20090054236A (en) Memory device and method of operating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170518

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180517

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190520

Year of fee payment: 6