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KR101396837B1 - 반도체 칩 내장형 인쇄회로기판 및 그의 제조 방법 - Google Patents

반도체 칩 내장형 인쇄회로기판 및 그의 제조 방법 Download PDF

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KR101396837B1
KR101396837B1 KR1020070118494A KR20070118494A KR101396837B1 KR 101396837 B1 KR101396837 B1 KR 101396837B1 KR 1020070118494 A KR1020070118494 A KR 1020070118494A KR 20070118494 A KR20070118494 A KR 20070118494A KR 101396837 B1 KR101396837 B1 KR 101396837B1
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semiconductor chip
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조시연
이영민
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삼성전자주식회사
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Abstract

본 발명은 반도체 칩 내장형 인쇄회로기판 및 그의 제조 방법에 관한 것으로, 활성면에 복수개의 칩 패드들이 배열되어 있는 반도체 칩 및 반도체 칩이 비활성면을 통해 삽입되는 오목홈이 형성된 상부면 및 상부면에 반대되는 하부면을 갖는 코어 기판과, 상부면으로부터 하부면으로 코어 기판을 관통하는 비아 홀과, 칩 패드들 중 일부 각각으로부터 비아 홀과 이격되어 상부면으로 연장되는 제 1 금속 배선층과, 칩 패드들 중 나머지 각각으로부터 상부면으로 연장되어 비아 홀과 전기적으로 연결되는 제 2 금속 배선층과, 비아 홀 각각으로부터 하부면으로 연장되는 제 3 금속 배선층을 포함하는 금속 배선층을 포함하는 인쇄회로기판을 포함하는 반도체 칩 내장형 인쇄회로기판 및 그의 제조 방법을 제공한다. 본 발명에 따르면, 반도체 칩 내장형 인쇄회로기판에서, 반도체 칩으로부터 연장되는 회로가 인쇄회로기판의 양면에 형성된다. 이로 인하여, 반도체 칩 내장형 인쇄회로기판의 미세 피치를 용이하게 구현할 수 있다. 이와 더불어, 반도체 칩 내장형 인쇄회로기판을 구비하는 전자제품의 경박단소화를 용이하게 구현할 수 있다.
Figure R1020070118494
반도체 칩, 인쇄회로기판, 오목홈, 비아 홀, 칩 내장형 인쇄회로기판

Description

반도체 칩 내장형 인쇄회로기판 및 그의 제조 방법{PRINTED CIRCUIT BOARD EMBEDDED SEMICONDUCTOR CHIP AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 인쇄회로기판 및 그의 제조 방법에 관한 것으로, 특히 반도체 칩 내장형 인쇄회로기판 및 그의 제조 방법에 관한 것이다.
최근 전자산업의 발달에 따라 전자제품이 점차로 경박단소화 및 고기능화되고 있는 추세이다. 이와 더불어, 전자산업의 기술은 반도체 칩 등의 역할을 인쇄회로기판에 부여하는 방향으로 발전하고 있다. 즉 반도체 칩 등이 인쇄회로기판에 내장된 반도체 칩 내장형 인쇄회로기판이 개발되고 있다. 이러한 반도체 칩 내장형 인쇄회로기판에서 반도체 칩이 내부에 삽입되기 때문에, 반도체 칩이 외부에 실장되는 것보다 안정된 수율을 유지할 수 있는 장점이 있다.
그런데, 상기와 같은 반도체 칩 내장형 인쇄회로기판은, 반도체 칩으로부터 연장되는 회로가 인쇄회로기판의 일면에 형성되어야 한다. 이로 인하여, 반도체 칩 내장형 인쇄회로기판의 미세 피치를 구현하기 위해서, 반도체 칩 내장형 인쇄회로기판이 두꺼워지는 문제점이 있다. 즉 반도체 칩 내장형 인쇄회로기판을 구비하는 전자제품의 경박단소화를 구현하는 데 어려움이 있다.
상기 과제를 해결하기 위한 본 발명에 따른 반도체 칩 내장형 인쇄회로기판은, 활성면에 복수개의 칩 패드들이 배열되어 있는 반도체 칩 및 상기 반도체 칩이 비활성면을 통해 삽입되는 오목홈이 형성된 상부면 및 상기 상부면에 반대되는 하부면을 갖는 코어 기판과, 상기 상부면으로부터 하부면으로 상기 코어 기판을 관통하는 비아 홀과, 상기 칩 패드들 중 일부 각각으로부터 상기 비아 홀과 이격되어 상기 상부면으로 연장되는 제 1 금속 배선층과, 상기 칩 패드들 중 나머지 각각으로부터 상기 상부면으로 연장되어 상기 비아 홀과 전기적으로 연결되는 제 2 금속 배선층과, 상기 비아 홀 각각으로부터 상기 하부면으로 연장되는 제 3 금속 배선층을 포함하는 금속 배선층을 포함하는 인쇄회로기판을 포함하는 것을 특징으로 한다.
그리고 상기 과제를 해결하기 위한 본 발명에 따른 반도체 칩 내장형 인쇄회로기판은, 활성면에 복수개의 칩 패드들이 배열되어 있는 반도체 칩; 상기 반도체 칩이 비활성면을 통해 삽입되는 1차 오목홈이 형성된 1차 상부면 및 상기 1차 상부면에 반대되는 1차 하부면을 갖는 1차 코어 기판과, 상기 1차 상부면으로부터 1차 하부면으로 상기 1차 코어 기판을 관통하는 1차 비아 홀과, 상기 칩 패드들 중 일부 각각으로부터 상기 1차 비아 홀과 이격되어 상기 1차 상부면으로 연장되는 제 1 금속 배선층과, 상기 칩 패드들 중 나머지 각각으로부터 상기 1차 상부면으로 연장되어 상기 1차 비아 홀과 전기적으로 연결되는 제 2 금속 배선층과, 상기 1차 비아 홀 각각으로부터 상기 1차 하부면으로 연장되는 제 3 금속 배선층을 포함하는 1차 금속 배선층을 포함하는 제 1 인쇄회로기판; 및 상기 제 1 인쇄회로기판이 1차 하부면을 통해 삽입되는 2차 오목홈이 형성된 2차 상부면 및 상기 2차 상부면에 반대되는 2차 하부면을 갖는 2차 코어 기판과, 상기 2차 오목홈으로부터 2차 하부면으로 상기 2차 코어 기판을 관통하며, 상기 제 3 금속 배선층과 전기적으로 연결되는 2차 비아 홀과, 상기 2차 상부면과 제 1 인쇄회로기판 상에 형성되며, 상기 제 1 금속 배선층의 일정 폭을 노출시키는 제 1 절연층과, 상기 2차 하부면 상에 형성되며, 상기 2차 비아 홀의 일정 폭을 노출시키는 제 2 절연층을 포함하는 1차 절연층과, 상기 노출된 제 1 금속 배선층으로부터 상기 제 1 절연층 상으로 연장되는 제 4 금속 배선층과, 상기 2차 비아 홀로부터 상기 제 2 절연층 상으로 연장되는 제 5 금속 배선층을 포함하는 2차 금속 배선층을 포함하는 제 2 인쇄회로기판을 포함하는 것을 특징으로 한다.
또한 상기 과제를 해결하기 위한 본 발명에 따른 반도체 칩 내장형 인쇄회로기판은, 활성면에 복수개의 칩 패드들이 배열되어 있는 반도체 칩; 상기 반도체 칩 이 비활성면을 통해 삽입되는 1차 오목홈이 형성된 1차 상부면 및 상기 1차 상부면에 반대되는 1차 하부면을 갖는 1차 코어 기판과, 상기 1차 상부면으로부터 1차 하부면으로 상기 1차 코어 기판을 관통하는 1차 비아 홀과, 상기 칩 패드들 중 일부 각각으로부터 상기 1차 비아 홀과 이격되어 상기 1차 상부면으로 연장되는 제 1 금속 배선층과, 상기 칩 패드들 중 나머지 각각으로부터 상기 1차 상부면으로 연장되어 상기 1차 비아 홀과 전기적으로 연결되는 제 2 금속 배선층과, 상기 1차 비아 홀 각각으로부터 상기 1차 하부면으로 연장되는 제 3 금속 배선층을 포함하는 1차 금속 배선층을 포함하는 제 1 인쇄회로기판; 및 2차 상부면 및 상기 2차 상부면에 반대되는 2차 하부면을 갖고, 상기 2차 상부면에서 2차 하부면으로 관통되고 상기 제 1 인쇄회로기판이 삽입되는 삽입 홀이 형성된 2차 코어 기판과, 상기 2차 상부면 상에 형성되며, 상기 제 1 금속 배선층의 일정 폭을 노출시키는 제 1 절연층과, 상기 2차 하부면 상에 형성되며, 제 3 금속 배선층의 일정 폭을 노출시키는 제 2 절연층을 포함하는 1차 절연층과, 상기 노출된 제 1 금속 배선층으로부터 상기 제 1 절연층 상으로 연장되는 제 4 금속 배선층과, 상기 노출된 제 3 금속 배선층으로부터 상기 제 2 절연층 상으로 연장되는 제 5 금속 배선층을 포함하는 2차 금속 배선층을 포함하는 제 2 인쇄회로기판을 포함하는 것을 특징으로 한다.
게다가 상기 과제를 해결하기 위한 본 발명에 따른 반도체 칩 내장형 인쇄회로기판 제조 방법은, 활성면에 복수개의 칩 패드들이 배열되는 반도체 칩을 준비하는 단계와, 상기 반도체 칩보다 큰 크기의 오목홈이 형성된 상부면 및 상기 상부면에 반대되는 하부면을 갖는 코어 기판을 준비하는 단계와, 상기 상부면으로부터 하 부면으로 상기 코어 기판을 관통하는 비아 홀을 형성하는 단계와, 상기 오목홈에 상기 반도체 칩을 비활성면을 통해 삽입하는 단계와, 상기 칩 패드들 중 일부 각각으로부터 상기 비아 홀과 이격되어 상기 상부면으로 연장되는 제 1 금속 배선층과, 상기 칩 패드들 중 나머지 각각으로부터 상기 상부면으로 연장되어 상기 비아 홀과 전기적으로 연결되는 제 2 금속 배선층과, 상기 비아 홀 각각으로부터 상기 하부면으로 연장되는 제 3 금속 배선층을 포함하는 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 상기와 같은 본 발명에 따른 반도체 칩 내장형 인쇄회로기판 및 그의 제조 방법은, 반도체 칩으로부터 연장되는 회로가 인쇄회로기판의 양면에 형성된다. 이로 인하여, 반도체 칩 내장형 인쇄회로기판의 미세 피치를 용이하게 구현할 수 있다. 이와 더불어, 칩 내장형 인쇄회로기판을 구비하는 전자제품의 경박단소화를 용이하게 구현할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 반도체 칩 내장형 인쇄회로기판을 도시하는 단면도이다. 그리고 도 2 내지 도 9는 본 발명의 실시예에 따른 반도체 칩 내장형 인쇄회로기판의 제조 절차를 도시하는 도면들이다. 이 때 도 2는 반도체 칩을 준비하는 단계를 도시하고 있고, 도 3 내지 도 6는 제 1 인쇄회로기판을 제공하는 절차 를 도시하고 있으며, 도 7 내지 도 9는 제 2 인쇄회로기판을 제공하는 절차를 도시하고 있다.
도 1을 참조하면, 본 실시예에 따른 반도체 칩 내장형 인쇄회로기판(300)은 반도체 칩(10)이 제 1 인쇄회로기판(100)에 삽입되고, 제 1 인쇄회로기판(100)이 제 2 인쇄회로기판(200)에 삽입된 구조를 갖는다. 이 때 1차 금속 배선층(50)이 반도체 칩(10)으로부터 제 1 인쇄회로기판(100)의 1차 코어 기판(20)의 양면으로 연장되어 있다. 그리고 2차 금속 배선층(80)이 1차 금속 배선층(50)으로부터 제 2 인쇄회로기판(200)의 2차 코어 기판(60)의 양면으로 연장되어 있다.
이와 같은 본 발명의 실시예에 따른 반도체 칩 내장형 인쇄회로기판(300)의 제조 방법을 도 2 내지 도 9를 참조하여 설명하면 다음과 같다.
먼저, 본 실시예의 반도체 칩 내장형 인쇄회로기판(300)의 제조 절차는, 도 2에 도시된 바와 같이, 반도체 칩(10)을 준비하는 단계로부터 출발한다. 이 때 반도체 칩(10)은 집적회로(도시되지 않음)가 내재된 실리콘(Si) 소재의 칩 몸체(도시되지 않음)의 활성면에 집적회로와 전기적으로 연결되는 다수개의 칩 패드(11)들이 배열된 구조를 갖도록 준비한다. 여기서, 칩 패드(11)들은 일렬로 배열될 수 있으며, 격자 형태로 배열될 수도 있다.
이어서, 도 3 내지 도 6에 도시된 바와 같이, 제 1 인쇄회로기판(100)을 제공하는 절차를 진행한다. 이 때 도 3은 1차 코어 기판을 준비하는 단계를 도시하는 단면도이고, 도 4는 1차 비아 홀을 형성하는 단계를 도시하는 단면도이고, 도 5는 반도체 칩을 1차 코어 기판에 삽입하고, 보호층을 형성하는 단계를 도시하는 단면 도이며, 도 6은 1차 금속 배선층을 형성하는 단계를 도시하는 단면도이다.
즉 제 1 인쇄회로기판(100)을 제공하는 절차는, 도 3에 도시된 바와 같이, 1차 상부면(21)에 1차 오목홈(25)이 형성된 1차 코어 기판(20)을 준비하는 단계로부터 출발한다. 이 때 일정 두께를 갖고 양면에 동박이 각각 형성된 절연판을 준비한다. 그리고 적어도 하나의 준비된 절연판을 적층시킨다. 또한 드릴링(drilling) 가공을 통하여, 적층된 절연판 중 적어도 하나의 일면을 통해 반도체 칩(10)보다 큰 크기의 1차 오목홈(25)을 형성한다. 이 때 드릴링 가공은 YAG(Yttrium Aluminum Garnet) 레이저 등을 사용하여 행할 수 있다.
다음으로, 도 4에 도시된 바와 같이, 1차 코어 기판(20)에 1차 비아 홀(30)을 형성하는 단계를 진행한다. 즉 1차 코어 기판(20)의 일정 영역을 수직으로 관통하도록 드릴링한 다음, 전기 전도성이 양호한 금속 물질을 충전시킨다. 이 때 1차 비아 홀(30)은 1차 코어 기판(20)에서 1차 오목홈(25)이 형성되어 있지 않은 영역에 형성되어야 한다.
다음으로, 도 5에 도시된 바와 같이, 반도체 칩(10)을 1차 코어 기판(20)에 삽입하고, 보호층(40)을 형성하는 단계를 진행한다. 즉 1차 오목홈(25)에 접착 물질을 개재한 다음, 반도체 칩(10)의 비활성면을 1차 오목홈(25)에 접착시킨다. 이 때 접착 물질은 액상 에폭시 물질일 수 있다. 그리고 1차 오목홈(25)과 반도체 칩(10) 사이에 공간이 형성되면, 공간에 접착 물질을 충진시킬 수 있다. 이 후 1차 오목홈(25)을 제외한 1차 코어 기판(20)의 1차 상부면(21), 반도체 칩(10)의 활성면 및 1차 코어 기판(20)의 1차 하부면(23) 상에 포토 솔더 레지스트(Photo Solder Resist; PSR)와 같은 보호 물질을 도포하여 보호층(40)을 형성한다. 이 때 보호층(40)은 반도체 칩(10)의 칩 패드(11)들과 1차 비아 홀(30)의 양 단을 외부로 노출시킨다.
다음으로, 도 6에 도시된 바와 같이, 1차 금속 배선층(50)을 형성하는 단계를 진행한다. 즉 패터닝(patterning) 가공을 통하여, 보호층(40) 상에 제 1 금속 배선층(51), 제 2 금속 배선층(53) 및 제 3 금속 배선층(55)을 포함하는 1차 금속 배선층(50)을 형성한다. 이 때 보호층(40)에 의해 노출되는 칩 패드(11)들 중 일부 각각으로부터 1차 상부면(21) 상의 보호층(40)으로 연장되는 제 1 금속 배선층(51)을 형성한다. 여기서, 제 1 금속 배선층(51)은 1차 비아홀과 이격되어 연장되어야 한다. 그리고 보호층(40)에 의해 노출되는 칩 패드(11)들 중 나머지 각각으로부터 1차 상부면(21) 상의 보호층(40)으로 연장되는 제 2 금속 배선층(53)을 형성한다. 여기서, 제 2 금속 배선층(53)은 1차 비아 홀(30)과 전기적으로 연결되도록 연장되어야 한다. 또한 1차 비아 홀(30) 각각으로부터 1차 하부면(23) 상의 보호층(40)으로 연장되는 제 3 금속층을 형성한다.
계속해서, 도 7 내지 도 9에 도시된 바와 같이, 제 2 인쇄회로기판(200)을 제공하는 절차를 진행한다. 이 때 도 7은 2차 코어 기판을 준비하여 1차 코어 기판을 2차 코어 기판에 삽입하는 단계을 도시하는 단면도이고, 도 8은 1차 절연층을 형성하는 단계를 도시하는 단면도이며, 도 9는 2차 금속 배선층을 형성하는 단계를 도시하는 단면도이다.
즉 제 2 인쇄회로기판(200)을 제공하는 절차는, 도 7에 도시된 바와 같이, 2 차 코어 기판(60)을 준비하여 1차 코어 기판(20)을 2차 코어 기판(60)에 삽입하는 단계로부터 출발한다. 즉 일정 두께를 갖고 양면에 동박이 각각 형성된 절연판을 준비한다. 그리고 적어도 하나의 준비된 절연판을 적층시킨다. 또한 드릴링 가공을 통하여, 적층된 절연판 중 적어도 하나의 일면을 통해 제 1 인쇄회로기판(100)보다 큰 크기의 삽입 홀(65)을 형성한다. 이 후 반도체 칩(10)이 삽입되어 있는 제 1 인쇄회로기판(100)을 삽입 홀(65)을 통해 2차 코어 기판(60)에 삽입한다. 이 때 삽입 홀(65)과 제 1 인쇄회로기판(100) 사이에 공간이 형성되면, 공간에 접착 물질을 충진시킬 수 있다. 여기서, 접착 물질은 액상 에폭시 물질일 수 있다.
다음으로, 도 8에 도시된 바와 같이, 1차 절연층(70)을 형성하는 단계를 진행한다. 이러한 반경화 상태의 프리프레그(prepreg) 등을 사용하여 제 1 절연층과 제 2 절연층을 포함하는 1차 절연층(70)을 형성한다. 즉 삽입 홀(65)을 제외한 2차 코어 기판(60)의 2차 상부면(61)과 제 1 인쇄회로기판(100)의 상부면에 제 1 절연층을 형성한다. 그리고 삽입 홀(65)을 제외한 2차 코어 기판(60)의 2차 하부면(63)과 제 1 인쇄회로기판(100)의 하부면에 제 2 절연층을 형성한다. 이 때 제 1 절연층은 제 1 금속 배선층(51)의 일정 폭을 노출시키며, 제 2 절연층은 제 3 금속 배선층(55)의 일정 폭을 노출시킨다.
다음으로, 도 9에 도시된 바와 같이, 2차 금속 배선층(80)을 형성하는 단계를 진행한다. 즉 1차 절연층(70) 상에 제 4 금속 배선층(81)과 제 5 금속 배선층(83)을 포함하는 2차 금속 배선층(80)을 형성한다. 이 때 노출된 제 1 금속 배선층(51)으로부터 제 1 절연층 상으로 연장되는 제 4 금속 배선층(81)을 형성한다. 그리고 노출된 제 3 금속 배선층(55)으로부터 제 2 절연층 상으로 연장되는 제 5 금속 배선층(83)을 형성한다.
마지막으로, 도 1에 도시된 바와 같이, 2차 절연층(90)을 형성하는 단계를 진행한다. 이러한 반경화 상태의 프리프레그(prepreg) 등을 사용하여 제 3 절연층과 제 4 절연층을 포함하는 2차 절연층(90)을 형성한다. 즉 제 2 인쇄회로기판(200)의 상부면에 제 3 절연층을 형성한다. 그리고 제 2 인쇄회로기판(200)의 하부면에 제 4 절연층을 형성한다. 이 때 제 3. 절연층은 제 4 금속 배선층(81)의 일정 폭을 노출시키며, 제 4 절연층은 제 5 금속 배선층(83)의 일정 폭을 노출시킨다.
한편 전술한 실시예에서는 삽입 홀이 형성된 2차 코어 기판을 준비하고, 제 1 인쇄회로기판을 삽입 홀을 통해 2차 코어 기판에 삽입하는 예를 개시하였으나, 이에 한정하는 것은 아니다. 즉 제 1 인쇄회로기판보다 큰 크기의 2차 오목홈이 형성된 2차 코어 기판을 준비하고, 제 1 인쇄회로기판을 2차 오목홈을 통해 2차 코어 기판에 삽입함으로써, 본 발명을 구현하는 것도 가능하다. 다만, 이러한 경우, 2차 오목홈으로부터 2차 하부면으로 2차 코어 기판을 관통하며, 제 3 금속 배선층과 전기적으로 연결되는 2차 비아 홀이 형성되어야 한다. 그리고 제 5 금속 배선층은 2차 비아 홀로부터 연장되어야 한다.
본 발명에 따르면, 반도체 칩으로부터 연장되는 회로가 인쇄회로기판의 양면에 형성된다. 이로 인하여, 반도체 칩 내장형 인쇄회로기판의 미세 피치를 용이하게 구현할 수 있다. 이와 더불어, 칩 내장형 인쇄회로기판을 구비하는 전자제품의 경박단소화를 용이하게 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 칩 내장형 인쇄회로기판을 도시하는 단면도, 그리고
도 2 내지 도 9는 본 발명의 실시예에 따른 반도체 칩 내장형 인쇄회로기판의 제조 절차를 도시하는 도면들이다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 활성면에 복수개의 칩 패드들이 배열되어 있는 반도체 칩;
    상기 반도체 칩이 비활성면을 통해 삽입되는 1차 오목홈이 형성된 1차 상부면 및 상기 1차 상부면에 반대되는 1차 하부면을 갖는 1차 코어 기판과,
    상기 1차 상부면으로부터 1차 하부면으로 상기 1차 코어 기판을 관통하는 1차 비아 홀과,
    상기 칩 패드들 중 소정의 칩 패드로부터 상기 1차 비아 홀과 이격되고 상기 1차 상부면으로 연장되는 제 1 금속 배선층과, 상기 칩 패드들 중 상기 소정의 칩 패드를 제외한 나머지 칩 패드로부터 상기 1차 상부면으로 연장되고 상기 1차 비아 홀과 전기적으로 연결되는 제 2 금속 배선층과, 상기 1차 비아 홀로부터 상기 1차 하부면으로 연장되는 제 3 금속 배선층을 포함하는 1차 금속 배선층을 포함하는 제 1 인쇄회로기판; 및
    상기 제 1 인쇄회로기판이 1차 하부면을 통해 삽입되는 2차 오목홈이 형성된 2차 상부면 및 상기 2차 상부면에 반대되는 2차 하부면을 갖는 2차 코어 기판과,
    상기 2차 오목홈으로부터 2차 하부면으로 상기 2차 코어 기판을 관통하며, 상기 제 3 금속 배선층과 전기적으로 연결되는 2차 비아 홀과,
    상기 2차 상부면과 제 1 인쇄회로기판 상에 형성되며, 상기 제 1 금속 배선층의 일정 폭을 노출시키는 제 1 절연층과, 상기 2차 하부면 상에 형성되며, 상기 2차 비아 홀의 일정 폭을 노출시키는 제 2 절연층을 포함하는 1차 절연층과,
    상기 노출된 제 1 금속 배선층으로부터 상기 제 1 절연층 상으로 연장되는 제 4 금속 배선층과, 상기 2차 비아 홀로부터 상기 제 2 절연층 상으로 연장되는 제 5 금속 배선층을 포함하는 2차 금속 배선층을 포함하는 제 2 인쇄회로기판을 포함하는 것을 특징으로 하는 반도체 칩 내장형 인쇄회로기판.
  5. 제 4 항에 있어서,
    상기 제 1 인쇄회로기판은,
    상기 1차 상부면 및 상기 반도체 칩의 활성면과 상기 제 1 금속 배선층 및 제 2 금속 배선층 사이에 개재되고, 상기 칩 패드들 및 1차 비아 홀을 노출시키는 보호층을 더 포함하는 것을 특징으로 하는 반도체 칩 내장형 인쇄회로기판.
  6. 제 4 항에 있어서,
    상기 제 1 절연층과 상기 제 4 금속 배선층 상에 형성되며, 상기 제 4 금속 배선층의 일정 폭을 노출시키는 제 3 절연층과, 상기 제 2 절연층과 상기 제 5 금속 배선층 상에 형성되며, 상기 제 5 금속 배선층의 일정 폭을 노출시키는 제 4 절연층을 포함하는 2차 절연층을 더 포함하는 것을 특징으로 하는 반도체 칩 내장형 인쇄회로기판.
  7. 활성면에 복수개의 칩 패드들이 배열되어 있는 반도체 칩;
    상기 반도체 칩이 비활성면을 통해 삽입되는 1차 오목홈이 형성된 1차 상부면 및 상기 1차 상부면에 반대되는 1차 하부면을 갖는 1차 코어 기판과,
    상기 1차 상부면으로부터 1차 하부면으로 상기 1차 코어 기판을 관통하는 1차 비아 홀과,
    상기 칩 패드들 중 소정의 칩 패드로부터 상기 1차 비아 홀과 이격되고 상기 1차 상부면으로 연장되는 제 1 금속 배선층과, 상기 칩 패드들 중 상기 소정의 칩 패드를 제외한 나머지 칩 패드로부터 상기 1차 상부면으로 연장되고 상기 1차 비아 홀과 전기적으로 연결되는 제 2 금속 배선층과, 상기 1차 비아 홀로부터 상기 1차 하부면으로 연장되는 제 3 금속 배선층을 포함하는 1차 금속 배선층을 포함하는 제 1 인쇄회로기판; 및
    2차 상부면 및 상기 2차 상부면에 반대되는 2차 하부면을 갖고, 상기 2차 상부면에서 2차 하부면으로 관통되고 상기 제 1 인쇄회로기판이 삽입되는 삽입 홀이 형성된 2차 코어 기판과,
    상기 2차 상부면 상에 형성되며, 상기 제 1 금속 배선층의 일정 폭을 노출시키는 제 1 절연층과, 상기 2차 하부면 상에 형성되며, 제 3 금속 배선층의 일정 폭을 노출시키는 제 2 절연층을 포함하는 1차 절연층과,
    상기 노출된 제 1 금속 배선층으로부터 상기 제 1 절연층 상으로 연장되는 제 4 금속 배선층과, 상기 노출된 제 3 금속 배선층으로부터 상기 제 2 절연층 상으로 연장되는 제 5 금속 배선층을 포함하는 2차 금속 배선층을 포함하는 제 2 인쇄회로기판을 포함하는 것을 특징으로 하는 반도체 칩 내장형 인쇄회로기판.
  8. 제 7 항에 있어서, 상기 제 1 인쇄회로기판은,
    상기 1차 상부면 및 상기 반도체 칩의 활성면과 상기 제 1 금속 배선층 및 제 2 금속 배선층 사이에 개재되고, 상기 칩 패드들 및 1차 비아 홀을 노출시키는 보호층을 더 포함하는 것을 특징으로 하는 반도체 칩 내장형 인쇄회로기판.
  9. 제 7 항에 있어서,
    상기 제 1 절연층과 상기 제 4 금속 배선층 상에 형성되며, 상기 제 4 금속 배선층의 일정 폭을 노출시키는 제 3 절연층과, 상기 제 2 절연층과 상기 제 5 금속 배선층 상에 형성되며, 상기 제 5 금속 배선층의 일정 폭을 노출시키는 제 4 절연층을 포함하는 2차 절연층을 더 포함하는 것을 특징으로 하는 반도체 칩 내장형 인쇄회로기판.
  10. 활성면에 복수개의 칩 패드들이 배열되는 반도체 칩을 준비하는 단계;
    상기 반도체 칩보다 큰 크기의 오목홈이 형성된 상부면 및 상기 상부면에 반대되는 하부면을 갖는 코어 기판을 준비하는 단계;
    상기 상부면으로부터 하부면으로 상기 코어 기판을 관통하는 비아 홀을 형성하는 단계;
    상기 오목홈에 상기 반도체 칩을 비활성면을 통해 삽입하는 단계;
    상기 칩 패드들 중소정의 칩 패드로부터 상기 비아 홀과 이격되고 상기 상부면으로 연장되는 제 1 금속 배선층과, 상기 칩 패드들 중 상기 소정의 칩 패드를 제외한 나머지 칩 패드로부터 상기 상부면으로 연장되고 상기 비아 홀과 전기적으로 연결되는 제 2 금속 배선층과, 상기 비아 홀 각각으로부터 상기 하부면으로 연장되는 제 3 금속 배선층을 포함하는 금속 배선층을 형성하는 단계;
    상기 코어 기판보다 큰 크기의 2차 오목홈이 형성된 2차 상부면 및 상기 2차 상부면에 반대되는 2차 하부면을 갖는 2차 코어 기판을 준비하는 단계;
    상기 2차 상부면으로부터 2차 하부면으로 상기 2차 코어 기판을 관통하며, 상기 제 3 금속 배선층과 전기적으로 연결되는 2차 비아 홀을 형성하는 단계;
    상기 2차 상부면 상에 형성되며, 상기 제 1 금속 배선층의 일정 폭을 노출시키는 제 1 절연층과, 상기 2차 하부면 상에 형성되며, 상기 2차 비아 홀의 일정 폭을 노출시키는 제 2 절연층을 포함하는 절연층을 형성하는 단계; 및
    상기 노출된 제 1 금속 배선층으로부터 상기 제 1 절연층 상으로 연장되는 제 4 금속 배선층과, 상기 2차 비아 홀로부터 상기 제 2 절연층 상으로 연장되는 제 5 금속 배선층을 포함하는 2차 금속 배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 내장형 인쇄회로기판 제조 방법.
  11. 삭제
  12. 활성면에 복수개의 칩 패드들이 배열되는 반도체 칩을 준비하는 단계;
    상기 반도체 칩보다 큰 크기의 오목홈이 형성된 상부면 및 상기 상부면에 반대되는 하부면을 갖는 코어 기판을 준비하는 단계;
    상기 상부면으로부터 하부면으로 상기 코어 기판을 관통하는 비아 홀을 형성하는 단계;
    상기 오목홈에 상기 반도체 칩을 비활성면을 통해 삽입하는 단계;
    상기 칩 패드들 중소정의 칩 패드로부터 상기 비아 홀과 이격되고 상기 상부면으로 연장되는 제 1 금속 배선층과, 상기 칩 패드들 중 상기 소정의 칩 패드를 제외한 나머지 칩 패드로부터 상기 상부면으로 연장되고 상기 비아 홀과 전기적으로 연결되는 제 2 금속 배선층과, 상기 비아 홀 각각으로부터 상기 하부면으로 연장되는 제 3 금속 배선층을 포함하는 금속 배선층을 형성하는 단계;
    2차 상부면 및 상기 2차 상부면에 반대되는 2차 하부면을 갖고, 상기 2차 상부면에서 2차 하부면으로 관통되고, 상기 코어 기판이 삽입되는 삽입 홀이 형성된 2차 코어 기판을 준비하는 단계;
    상기 2차 상부면 상에 형성되며, 상기 제 1 금속 배선층의 일정 폭을 노출시키는 제 1 절연층과, 상기 2차 하부면 상에 형성되며, 제 3 금속 배선층의 일정 폭을 노출시키는 제 2 절연층을 포함하는 절연층을 형성하는 단계; 및
    상기 노출된 제 1 금속 배선층으로부터 상기 제 1 절연층 상으로 연장되는 제 4 금속 배선층과, 상기 노출된 제 3 금속 배선층으로부터 상기 제 2 절연층 상으로 연장되는 제 5 금속 배선층을 포함하는 2차 금속 배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 내장형 인쇄회로기판 제조 방법.
  13. 제 10 항 또는 제 12 항에 있어서, 상기 삽입 단계와 상기 금속 배선층 형성 단계 사이에,
    상기 상부면 및 반도체 칩의 활성면 상에 형성되며, 상기 칩 패드들 및 비아 홀을 노출시키는 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 내장형 인쇄회로기판 제조 방법.
  14. 제 10 항 또는 제 12 항에 있어서,
    상기 제 1 절연층과 상기 제 4 금속 배선층 상에 형성되며, 상기 제 4 금속 배선층의 일정 폭을 노출시키는 제 3 절연층과, 상기 제 2 절연층과 상기 제 5 금속 배선층 상에 형성되며, 상기 제 5 금속 배선층의 일정 폭을 노출시키는 제 4 절연층을 포함하는 2차 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 칩 내장형 인쇄회로기판 제조 방법.
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