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KR101389109B1 - 기판 처리 장치 및 기판 처리 방법 - Google Patents

기판 처리 장치 및 기판 처리 방법 Download PDF

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KR101389109B1
KR101389109B1 KR1020080044567A KR20080044567A KR101389109B1 KR 101389109 B1 KR101389109 B1 KR 101389109B1 KR 1020080044567 A KR1020080044567 A KR 1020080044567A KR 20080044567 A KR20080044567 A KR 20080044567A KR 101389109 B1 KR101389109 B1 KR 101389109B1
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KR
South Korea
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chamber
module
substrate
wafer
resist pattern
Prior art date
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KR1020080044567A
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English (en)
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KR20090006723A (ko
Inventor
츠요시 시바타
에이이치 니시무라
Original Assignee
도쿄엘렉트론가부시키가이샤
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Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20090006723A publication Critical patent/KR20090006723A/ko
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Abstract

본 발명은 레지스트 패턴 형성 처리 후에 에칭 처리가 실시되는 모든 기판에 있어서, 처리 결과의 특성치를 목표치에 근사시키고, 또한 생산성을 향상시킬 수 있는 기판 처리 장치를 제공한다.
레지스트 패턴 형성 장치(Li1∼3) 및 에칭 패턴 형성 장치(Et1∼3)에서의 처리 후에 각각 형성된 패턴의 특성치를 각 기판(W)에 대해 측정 검사하는 검사 수단(301, 400)과, 검사 수단(301, 400)에 의한 각 기판(W)에 대한 측정 결과를 관리하고, 각 기판(W)이 처리된 모듈(Md) 및 챔버(Ch)를 특정하기 위한 반송 정보를 관리하는 제어 수단(600)을 구비하며, 제어 수단(600)은 측정 결과와 반송 정보에 기초하여, 각 모듈(Md) 및 각 챔버(Ch)에 대해 설정 가능한 보정치의 범위를 구하고, 보정치의 범위 내에서 보정된 패턴의 특성치가, 모든 기판(W)에 대해 소정의 값에 근사하도록 모듈(Md)과 챔버(Ch)의 조합을 결정한다.

Description

기판 처리 장치 및 기판 처리 방법{SUBSTRATE PROCESSING APPARATUS AND SUBSTRATE PROCESSING METHOD}
본 발명은, 포토리소그래피 기술에 의해 기판 상에 소정의 패턴을 형성하는 기판 처리 장치 및 기판 처리 방법에 관한 것이다.
반도체 디바이스의 제조 공정에 있어서의 포토리소그래피 공정에서는, 예컨대 피처리 기판인 반도체 웨이퍼(이하, 웨이퍼라고 함) 상에, 도포액인 레지스트액을 도포하여 레지스트막을 형성하는 레지스트 도포 처리, 도포 처리 후의 웨이퍼를 열처리하는 프리베이킹 처리(PAB), 레지스트막을 소정의 패턴으로 노광하는 노광 처리, 노광 후에 레지스트막 내의 화학 반응을 촉진시키는 포스트 익스포져 베이킹 처리(PEB), 노광된 레지스트막을 현상하는 현상 처리 등이 순차적으로 행해져, 웨이퍼 상에 소정의 패턴이 형성된다.
또한, 포토리소그래피 공정 후는, 상기 레지스트 패턴을 마스크로 하여, 웨이퍼 상의 하지막, 예컨대 산화막을 제거하는 에칭 처리가 행해져, 소정의 패턴이 형성된다.
그런데 최근, 이러한 포토리소그래피 공정을 실행하는 도포 현상 장치에 있 어서는, 생산성을 향상하기 위해, 베이크나 현상 처리 등, 동일한 처리를 행할 수 있는 모듈을 각각 복수 탑재하고 있다. 또한, 에칭 장치에 있어서도 동일하게, 동일한 에칭 챔버를 복수 탑재하고 있다.
즉, 그와 같은 구성을 가짐으로써, 복수의 웨이퍼를 동일한 모듈에 분배하여 병렬 처리를 행하여, 생산성을 향상하는 것이 가능해진다.
그러나, 도포 현상 장치에 있어서는, 동일한 처리를 행하는 모듈이더라도, 개체차가 있기 때문에 웨이퍼 상에 형성되는 레지스트 패턴의 선폭(CD)이나 사이드월 앵글(SWA) 등의 특성치에 있어서 변동이 생기고, 에칭 장치에 있어서는, 에칭 바이어스 등의 특성치에 변동이 생긴다고 하는 과제가 있었다.
이러한 과제에 대해서는, 도포 현상 장치 및 에칭 장치의 각각에 있어서, 패턴 특성치의 변동을 없애기 위한 보정 수단을 마련하여 대응하고 있다.
또한, 특허 문헌 1에는, 도포 현상 장치에 있어서의 가열 처리의 보정치(오프셋치)를 조정함으로써 패턴의 특성치를 목표치에 근사시키는 기판 처리 장치가 개시되어 있다.
[특허 문헌 1] 일본 특허 공개 제2007-110078호 공보
그러나, 종래는, 도포 현상 장치 측에 있어서는, 모든 모듈에 있어서 레지스트 패턴의 특성치를 소정치에 근사시키기 위한 보정이 행해지고, 에칭 장치 측에 있어서는, 모든 챔버에 있어서 에칭 바이어스 등의 특성치를 소정의 값에 근사시키기 위한 보정이 행해지고 있고, 도포 현상 장치 측(모듈)과 에칭 장치 측(챔버)의 상호의 관련성에 대해서는 고려되어 있지 않았다.
그 때문에, 도포 현상 장치 측의 모듈과 에칭 장치 측의 챔버의 조합에 기인하는 패턴 특성치의 변동이 생기고, 그 변동은, 상기 조합에 따라서는, 개개의 모듈, 챔버에서의 보정으로는 보정 불가능한 잔차가 생긴다고 하는 과제가 있었다.
본 발명은, 상기와 같은 사정 하에서 이루어진 것으로, 레지스트 패턴 형성 처리 후에 에칭 처리가 실시되는 모든 기판에 있어서, 처리 결과의 특성치를 목표치에 근사시키고, 또한 생산성을 향상시킬 수 있는 기판 처리 장치 및 기판 처리 방법을 제공하는 것을 목적으로 한다.
상기의 과제를 해결하기 위해, 본 발명에 따른 기판 처리 장치는, 하지막이 성막(成膜)된 기판에 대해 소정의 처리를 실시하는 모듈을 복수 구비하고, 상기 모듈에서의 처리에 의해 기판 상에 레지스트 패턴을 형성하는 레지스트 패턴 형성 장치와, 상기 레지스트 패턴이 형성된 기판을 수용하는 챔버를 복수 구비하며, 상기 챔버 내에 있어서 상기 레지스트 패턴을 마스크로 하여 상기 하지막을 패터닝하는 에칭 패턴 형성 장치를 구비하는 기판 처리 장치로서, 상기 레지스트 패턴 형성 장치 및 에칭 패턴 형성 장치에서의 처리 후에 각각 형성된 패턴의 특성치를 각 기판에 대해 측정 검사하는 검사 수단과, 상기 검사 수단에 의한 각 기판에 대한 측정 결과를 관리하고, 각 기판이 처리된 모듈 및 챔버를 특정하기 위한 반송 정보를 관리하는 제어 수단을 구비하며, 상기 제어 수단은, 상기 측정 결과와 반송 정보에 기초하여, 각 모듈 및 각 챔버에 대해 설정 가능한 보정치의 범위를 구하고, 상기 보정치의 범위 내에서 보정된 패턴의 특성치가, 모든 기판에 대해 소정의 값에 근사하도록 상기 모듈과 상기 챔버의 조합을 결정하는 것에 특징을 갖는다.
또한, 상기 제어 수단은, 상기 결정된 모듈과 챔버의 조합에 기초하여, 각 모듈과 각 챔버에 있어서의 처리 상의 보정치를 결정하는 것이 바람직하다.
이러한 구성에 따르면, 상기 모듈과 상기 챔버의 조합은, 형성된 패턴의 특성치의 측정 결과에 기초하여 고려된 반송 루트로서, 상기 반송 루트에 따르면, 각 모듈 및 각 챔버에 대해 보정치를 각각 설정함으로써, 처리를 행하는 모든 기판에 대해, 소정의 목표치에 근사한 특성치를 갖는 패턴을 얻을 수 있다.
또한, 상기 제어 수단은, 상기 모듈과 상기 챔버의 조합을 결정할 때, 단위 시간당의 처리 매수가 보다 향상하는 조합을 선택하는 것이 바람직하다.
이와 같이 하면, 패턴의 특성치가 거의 균일해지고 또한, 생산성도 향상시킬 수 있다.
또한, 하나 또는 복수의 상기 레지스트 패턴 형성 장치와, 하나 또는 복수의 상기 에칭 패턴 형성 장치를 구비하고, 상기 제어 수단은, 상기 하나 또는 복수의 레지스트 패턴 형성 장치가 갖는 모든 모듈과, 상기 하나 또는 복수의 에칭 패턴 형성 장치가 갖는 모든 챔버의 사이에서 조합을 결정하는 것이 바람직하다.
이와 같이 구성하면, 상기 모듈과 상기 챔버의 조합의 선택지를 늘릴 수 있어, 패턴의 특성치를 보다 균일하게 할 수 있으며, 또한, 기판의 처리 효율이 좋아지기 때문에, 생산성도 향상시킬 수 있다.
또한, 상기 검사 수단은, 각 레지스트 패턴 형성 장치와 각 에칭 패턴 형성 장치에 대해 마련되는 것이 바람직하다.
이와 같이 구성하면, 각 레지스트 패턴 형성 장치와 각 에칭 패턴 형성 장치의 각각에 있어서, 처리가 종료한 기판을 바로 측정 검사할 수 있으므로, 기판의 체류를 저감하여, 생산성을 향상시킬 수 있다.
또한, 상기의 과제를 해결하기 위해, 본 발명에 따른 기판 처리 방법은, 하지막이 성막된 기판에 대해 소정의 처리를 실시하는 모듈에서의 처리에 의해 기판 상에 레지스트 패턴을 형성하고, 상기 레지스트 패턴이 형성된 기판을 챔버 내에 수용하여, 상기 레지스트 패턴을 마스크로 하여 상기 하지막을 에칭 처리하는 기판 처리 방법으로서, 상기 레지스트 패턴 형성 후와 에칭 처리 후의 각각에 있어서, 형성된 패턴의 특성치를 각 기판에 대해 측정 검사하는 단계와, 상기 각 기판에 대한 측정 결과와, 복수의 모듈 및 복수의 챔버 중에서 각 기판이 처리된 모듈 및 챔버를 특정하기 위한 반송 정보에 기초하여, 각 모듈 및 각 챔버에 대해 설정 가능한 보정치의 범위를 구하고, 상기 보정치의 범위 내에서 보정된 패턴의 특성치가, 모든 기판에 대해 소정의 값에 근사하도록 상기 모듈과 상기 챔버의 조합을 결정하 는 단계를 실행하는 것에 특징을 갖는다.
또한, 상기 결정된 모듈과 챔버의 조합에 기초하여, 각 모듈과 각 챔버에 있어서의 처리 상의 보정치를 결정하는 것이 바람직하다.
이러한 방법에 따르면, 상기 모듈과 상기 챔버의 조합은, 형성된 패턴의 특성치의 측정 결과에 기초하여 고려된 반송 루트로서, 상기 반송 루트에 따르면, 각 모듈 및 각 챔버에 대해 보정치를 각각 설정함으로써, 처리를 행하는 모든 기판에 대해, 소정의 목표치에 근사한 특성치를 갖는 패턴을 얻을 수 있다.
또한, 상기 모듈과 상기 챔버의 조합을 결정할 때, 단위 시간당의 처리 매수가 보다 향상하는 조합을 선택하는 것이 바람직하다.
이와 같이 하면, 패턴의 특성치가 거의 균일해지고 또한, 생산성도 향상시킬 수 있다.
본 발명에 따르면, 레지스트 패턴 형성 처리 후에 에칭 처리가 실시되는 모든 기판에 있어서, 처리 결과의 특성치를 목표치에 근사시키고, 또한 생산성을 향상시킬 수 있는 기판 처리 장치 및 기판 처리 방법을 얻을 수 있다.
이하, 본 발명에 따른 기판 처리 장치 및 기판 처리 방법에 대해, 도면에 도시하는 실시형태에 기초하여 설명한다. 도 1은 본 발명에 따른 기판 처리 장치(100)의 개략 구성을 개념적으로 도시하는 블록도이다.
도 1에 도시한 바와 같이, 기판 처리 장치(100)는 피처리 기판인 반도체 웨 이퍼(W)[이하, 단순히 웨이퍼(W)라고 함]에 각각 소정의 레지스트 패턴을 형성하기 위한 복수(본 실시형태에서는 3대)의 레지스트 패턴 형성 장치(Li1∼Li3)를 구비한다.
또한, 레지스트 패턴 형성 장치(Li1∼Li3) 중 어느 하나에 의해 레지스트 패턴이 형성된 웨이퍼(W)에 대해 챔버 내에서 에칭 처리를 행하여, 피가공막에 패턴 형성하는 복수(본 실시형태에서는 3대)의 에칭 패턴 형성 장치(Et1∼Et3)를 구비한다.
또한, 기판 처리 장치(100)는 이들 레지스트 패턴 형성 장치(Li1∼Li3)와 에칭 패턴 형성 장치(Et1∼Et3)를 포함하는 장치군의 전체 동작을 제어하여, 이들 장치로부터 송신되는 정보를 관리하는 호스트 컴퓨터(600)(제어 수단)를 구비하고 있다.
또한, 본 실시형태에 있어서는, 각각 3대의 레지스트 패턴 형성 장치(Li1∼Li3)와 에칭 패턴 형성 장치(Et1∼Et3)를 구비하는 구성을 예로 설명하지만, 본 발명의 기판 처리 장치 및 기판 처리 방법에 있어서는, 이들 각 장치의 수는 한정되지 않는다.
각 레지스트 패턴 형성 장치(Li1∼Li3)는 각각, 웨이퍼(W)에의 레지스트액 도포, 가열 처리, 현상 처리 등을 행하는 도포 현상 장치(101)와, 웨이퍼(W)에의 노광 처리를 행하는 노광 장치(200)를 구비한다. 또한, 포토리소그래피 공정 후에 레지스트 패턴의 선폭(CD)이나 사이드월 앵글(SWA) 등을 측정 검사하는 검사 장치(400)(검사 수단)와, 연산부(CPU)나 기억부(메모리)를 가지고, 검사 장치(400)의 측정 결과를 관리하는 범용 컴퓨터인 제어부(OP)(500)를 구비한다.
또한, 각 에칭 패턴 형성 장치(Et1∼Et3)는 레지스트 패턴 형성 후에 웨이퍼(W)에 대한 에칭 처리를 행하는 에칭 장치(300)와, 에칭 처리 후에 형성된 박막 패턴에 대한 에칭 바이어스 검사 등을 행하는 검사 장치(301)(검사 수단)와, 검사 장치(301)의 측정 결과를 관리하는 범용 컴퓨터인 제어부(OP)(302)를 구비한다.
계속해서, 레지스트 패턴 형성 장치의 구성에 대해 설명한다. 각 장치(Li1∼Li3)는 각각 동일한 구성이므로, 레지스트 패턴 형성 장치(Li1)를 예로 설명한다. 도 2는 레지스트 패턴 형성 장치(Li1)의 개략 구성을 도시하는 평면도이다. 도시한 바와 같이, 레지스트 패턴 형성 장치(Li1)는 피처리 기판인 반도체 웨이퍼(W)에의 레지스트액 도포, 가열 처리, 현상 처리 등을 행하는 도포 현상 장치(101)를 구비한다.
또한, 도 3은 도 2에 도시되는 도포 현상 장치(101)의 정면도이고, 도 4는 도포 현상 장치(101)의 배면도이다.
도 2에 도시한 바와 같이, 도포 현상 장치(101)는, 예컨대 25장의 웨이퍼(W)를 카세트 단위로 외부로부터 반입출하거나, 카세트(C)에 대해 웨이퍼(W)를 반입출하거나 하는 카세트 스테이션(2)과, 포토리소그래피 공정 중에서 매엽식으로 소정의 처리를 실시하는 복수의 각 처리 유닛을 다단으로 배치하고 있는 처리 스테이션(3)과, 이 처리 스테이션(3)에 인접하여 마련되고, 노광 장치(200)와의 사이에서 웨이퍼(W)의 교환을 하는 인터페이스부(4)를 일체로 접속한 구성을 갖고 있다.
카세트 스테이션(2)에는, 카세트 적재대(5)가 마련되고, 상기 카세트 적재 대(5)는 복수의 카세트(C)를 X 방향(도 1 중 상하 방향)으로 일렬로 적재 가능하게 이루어져 있다. 또한, 카세트 스테이션(2)에는, 반송로(6) 상을 X 방향을 따라 이동 가능한 웨이퍼 반송체(7)가 마련된다. 이 웨이퍼 반송체(7)는 카세트(C)에 수용된 웨이퍼(W)의 웨이퍼 배열 방향(Z 방향; 수직 방향)으로도 이동가능하며, X축 방향으로 배열된 각 카세트의 웨이퍼(W)에 대해 선택적으로 액세스할 수 있도록 구성되어 있다.
또한 웨이퍼 반송체(7)는 Z축 주위의 θ 방향으로 회전 가능하고, 후술하는 처리 스테이션(3) 측의 제3 처리 장치군(G3)에 속하는 온도 조절 유닛(60)이나 트랜지션 유닛(61)에 대해서도 액세스할 수 있도록 이루어져 있다.
카세트 스테이션(2)에 인접하는 처리 스테이션(3)은 복수의 처리 장치가 다단으로 배치된, 예컨대 5개의 처리 장치군(G1∼G5)을 구비하고 있다.
처리 스테이션(3)에 있어서, 도 1 중 아래쪽에, 카세트 스테이션(2) 측으로부터 제1 처리 장치군(G1), 제2 처리 장치군(G2)이 순차적으로 배치되어 있다. 또한, 도 1 중의 위쪽에, 카세트 스테이션(2)측으로부터 제3 처리 장치군(G3), 제4 처리 장치군(G4) 및 제5 처리 장치군(G5)이 순차적으로 배치되어 있다.
제3 처리 장치군(G3)과 제4 처리 장치군(G4) 사이에는, 제1 반송 장치(10)가 마련되고, 이 제1 반송 장치(10)는 제1 처리 장치군(G1), 제3 처리 장치군(G3) 및 제4 처리 장치군(G4) 내의 각 처리 장치에 선택적으로 액세스하여 웨이퍼(W)를 반송할 수 있도록 이루어져 있다.
제4 처리 장치군(G4)과 제5 처리 장치군(G5) 사이에는, 제2 반송 장치(11)가 마련되고, 이 제2 반송 장치(11)는 제2 처리 장치군(G2), 제4 처리 장치군(G5) 내의 각 처리 장치에 선택적으로 액세스하여 웨이퍼(W)를 반송할 수 있도록 이루어져 있다.
또한, 제1 처리 장치군(G1)에는, 웨이퍼(W)에 소정의 액체를 공급하여 처리를 행하는 액처리 장치, 예컨대 도 3에 도시한 바와 같이 웨이퍼(W)에 레지스트액을 도포하는 레지스트 도포 처리 유닛(COT)(20, 21, 22), 노광 처리 시의 광의 반사를 방지하는 반사 방지막을 형성하는 바텀(bottom) 코팅 유닛(BARC)(23, 24)이 아래로부터 순서대로 5단으로 겹쳐져 있다.
제2 처리 장치군(G2)에는, 액처리 장치, 예컨대 웨이퍼(W)에 현상액을 공급하여 현상 처리하는 현상 처리 유닛(DEV)(30∼34)이 아래로부터 순서대로 5단으로 겹쳐져 있다.
또한, 제1 처리 장치군(G1) 및 제2 처리 장치군(G2)의 최하단에는, 각 처리 장치군(G1, G2) 내의 액처리 장치에 각종 처리액을 공급하기 위한 케미컬실(CHM)(35, 36)이 각각 마련된다.
또한, 도 4에 도시한 바와 같이 제3 처리 장치군(G3)에는, 온도 조절 유닛(CPL)(60), 웨이퍼(W)의 교환을 행하기 위한 트랜지션 유닛(TRS)(61), 정밀도가 높은 온도 관리 하에서 웨이퍼(W)를 온도 조절하는 고 정밀도 온도 조절 유닛(CPL)(62∼64) 및 웨이퍼(W)를 고온으로 가열 처리하는 고 온도 열처리 유닛(BAKE)(65∼68)이 순서대로 9단으로 겹쳐져 있다.
제4 처리 장치군(G4)에서는, 예컨대 고 정밀도 온도 조절 유닛(CPL)(70), 레 지스트 도포 처리 후의 웨이퍼(W)를 가열 처리(제1 가열 처리)하는 프리베이킹 유닛(PAB/제1 열처리 장치)(71∼74) 및 현상 처리 후의 웨이퍼(W)를 가열 처리하는 포스트 베이킹 유닛(POST)(75∼79)이 아래로부터 순서대로 10단으로 겹쳐져 있다.
제5 처리 장치군(G5)에서는, 웨이퍼(W)를 열처리하는 복수의 열처리 장치, 예컨대 고 정밀도 온도 조절 유닛(CPL)(80∼82), 노광 후의 웨이퍼(W)를 가열 처리(제2 가열 처리)하는 복수의 포스트 익스포져 베이킹 유닛(PEB/제2 열처리 장치)(86∼89) 등이 아래로부터 순서대로 10단으로 겹쳐져 있다.
또한, 제1 반송 장치(10)의 X 방향 정방향 측에는, 복수의 처리 장치가 배치되어 있고, 예컨대 도 4에 도시한 바와 같이 웨이퍼(W)를 소수화 처리하기 위한 애드히젼 유닛(adhesion unit)(AD)(90, 91)이 아래로부터 순서대로 2단으로 겹쳐져 있다.
또한, 제2 반송 장치(11)의 X 방향 정방향 측에는, 예컨대 웨이퍼(W)의 에지부만을 선택적으로 노광하는 주변 노광 유닛(WEE)(92)이 배치되어 있다.
또한, 상기의 프리베이킹 유닛(PAB)(71∼74)이나 포스트 익스포져 베이킹 유닛(PEB)(86∼89) 등의 각 열처리 장치에 있어서는, 웨이퍼를 가열하기 위한 열처리판을 구비하고 있다.
또한, 인터페이스부(4)에는, 예컨대 도 1에 도시한 바와 같이 X 방향을 향해 연장하는 반송로(40) 상을 이동하는 웨이퍼 반송체(41)와, 버퍼 카세트(42)가 마련된다. 웨이퍼 반송체(41)는, Z 방향으로 이동 가능하고 또한 θ 방향으로도 회전 가능하며, 인터페이스부(4)에 인접한 노광 장치(200)와, 버퍼 카세트(42) 및 제5 처리 장치군(G5)에 대해 액세스하여 웨이퍼(W)를 반송할 수 있도록 되어 있다.
또한, 노광 장치(200)는 레지스트액이 도포된 웨이퍼(W)에 대해, 소정의 마스크 패턴을 통해 도시하지 않는 노광부에서 소정의 광선을 조사하는 것으로, 상기 노광부는, 광원이나 렌즈, 광 파이버 등을 구비하고 있다.
노광 장치(200)에 있어서의 노광 조건은, 노광 강도, 노광 시간, 노광 초점(포커스), 노광 맞춤 위치로 결정되지만, 이들의 파라미터는, 제어부(500)로부터의 지령에 기초하여, 노광 장치(200) 전체의 제어를 행하는 컨트롤러(210)에 의해 제어되도록 이루어져 있다.
레지스트 패턴 형성 장치(Li1∼Li3)에 있어서는, 상기와 같이 구성된 도포막 현상 장치(101)와 노광 장치(200)에 의해 웨이퍼(W)에 대해 레지스트 패턴이 형성되고, 상기와 같이 검사 장치(400)에 의해, 패턴의 선폭(CD)이나 사이드월 앵글(SWA) 등이 측정되고, 그 결과가 제어부(500)에서 관리된다.
또한, 레지스트 패턴 형성 장치(Li1∼Li3)의 각 제어부(500)는, 각각 호스트 컴퓨터(600)에 접속되어, 각 레지스트 패턴 형성 장치(Li1∼Li3)에 있어서의 각 웨이퍼(W)의 측정 결과 및 각 웨이퍼(W)를 식별하기 위한 웨이퍼 ID를 호스트 컴퓨터(600)에 공급하도록 구성되어 있다. 상기 웨이퍼 ID는, 호스트 컴퓨터(600)에 있어서, 각 웨이퍼(W)를 특정하기 위한 정보로서 이용되는 것 외에, 각 웨이퍼(W)가 어떤 모듈을 경유하여 처리되었는지를 특정하기 위한 반송 정보를 얻기 위해 이용된다.
계속해서, 레지스트 패턴이 형성된 웨이퍼(W)에 대한 에칭 처리를 행하는 에 칭 패턴 형성 장치(Et1∼Et3)에 대해 설명한다. 각 에칭 패턴 형성 장치(Et1∼Et3)는 각각 동일한 구성이므로, 에칭 패턴 형성 장치(Et1)를 예로 들어 설명한다.
도 1에 도시한 바와 같이, 에칭 패턴 형성 장치(Et1)는 에칭 장치(300)를 구비하고 있다. 에칭 장치(300)는 도포 현상 장치(101) 및 노광 장치(200)에 의한 포토리소그래피 공정이 종료한 웨이퍼(W)에 대해, 형성된 레지스트 패턴을 마스크로 하여 웨이퍼 상의 하지막, 예컨대 Si 산화막을 제거하는 에칭 처리를 행한다.
이 에칭 장치(300)에 있어서는, 예컨대, 평행 평판 플라즈마 발생 장치로써 웨이퍼(W)를 챔버(Ch)에 수용하고, 플라즈마를 발생시켜 소정의 에칭 가스를 플라즈마화하여, 이것에 의해 웨이퍼(W)에 소정의 플라즈마 처리를 행하도록 되어 있다.
또한, 에칭 장치(300)에 있어서의 에칭 조건은, 에칭 시간이나 에칭 가스의 조성비로 결정되지만, 상기 에칭 시간이란, 웨이퍼(W)에 에칭 가스를 공급하고 있는 시간이며, 에칭 가스 조성비는 에칭 가스의 종류나 양으로 결정된다.
또한, 상기와 같이, 에칭 패턴 형성 장치(Et1)는, 에칭 처리 후에 형성된 박막 패턴에 대한 에칭 바이어스 검사 등을 행하는 검사 장치(301)와, 검사 장치(301)의 측정 결과를 관리하는 범용 컴퓨터인 제어부(302)를 구비한다.
또한, 에칭 패턴 형성 장치(Et1∼Et3)에 있어서의 각 제어부(302)는, 각각 호스트 컴퓨터(600)에 접속되어, 각 에칭 패턴 형성 장치(Et1∼Et3)에서의 측정 결과 및 웨이퍼 ID를 호스트 컴퓨터(600)에 공급하도록 구성되어 있다. 상기 웨이퍼 ID는 호스트 컴퓨터(600)에 있어서, 각 웨이퍼(W)를 특정하기 위한 정보로서 이용 되는 것 외에, 각 웨이퍼(W)가 어떤 챔버를 경유하여 처리되었는지를 특정하기 위한 반송 정보를 얻기 위해 이용된다.
또한, 호스트 컴퓨터(600)는 연산부(601)와 기억부(602)를 구비하고, 레지스트 패턴 형성 장치(Li1∼Li3)와 에칭 패턴 형성 장치(Et1∼Et3)의 각각으로부터 공급된 각 웨이퍼(W)에 대한 패턴의 측정 결과, 패터닝에 소요된 시간 정보 등을 기억부(602)에 기록한다. 그리고, 연산부(601)는 이들 기록된 정보에 기초하여, 레지스트 패턴 형성 장치(Li1∼Li3)가 갖는 모듈(Md)과 에칭 패턴 형성 장치(Et1∼Et3)가 갖는 챔버(Ch) 사이에서 최적의 조합을 결정한다.
구체적으로는, 패터닝 처리가 실시되는 모든 웨이퍼(W)에 대해, 레지스트 패턴 형성 장치(Li1∼Li3)에 있어서의 각 모듈(Md)과 에칭 패턴 형성 장치(Et1∼Et3)에 있어서의 각 챔버(Ch)의 조합에 기인하는 변동을 없애고, 또한, 생산성(단위 시간당의 처리 매수)을 향상시킬 수 있는 반송 루트가 알고리즘(반송 알고리즘)으로서 결정된다.
또한, 매회의 패턴 형성 처리에 있어서는, 이전 회의 패턴 형성 처리에 있어서 구해진 반송 알고리즘에 기초하여, 각 웨이퍼(W)의 반송이 행해진다.
계속해서, 이와 같이 구성된 기판 처리 장치(100)를 이용하여 행해지는 웨이퍼(W) 상의 피가공막에 대한 패턴 형성 프로세스에 대해 설명한다. 도 5는 이 기판 처리 장치(100)에 있어서의 패턴 형성 프로세스의 흐름도이다.
또한, 이 실시형태에 있어서는, 예컨대 도 6(a)에 도시한 바와 같이 미리 웨이퍼(W)의 표면에 유기 하층막 등의 하층막(E)이 형성되고, 그 상층의 피가공막으 로서의 SOG(Spin On Glass)막(F)이 형성되어 있으며, 이 SOG 막(F)에 대해 합계 2회의 패터닝을 행하는 경우를 예로 들어 설명한다.
이 합계 2회의 패터닝 방법은, 더블 패터닝이라고 불리고 있고, 노광 처리의 광을 단파장화하는 방법만으로는 기술적으로 곤란한, 예컨대 32 nm나 45 nm 레벨이 미세한 패턴을 형성하기 위해 유효한 기술이다.
이 더블 패터닝의 하나의 방법으로서는, 1회째의 레지스트막의 형성, 노광, 현상에 의해, 레지스트막과 그 아래의 현상 가능한 재료층(SOG 막)에 제1 패턴을 형성하고, 그 후, 상기 제1 패턴의 레지스트막을 에칭 처리에 의해 제거한 후, 2회째의 레지스트막의 형성, 노광, 현상에 의해, 레지스트막과 그 아래의 현상 가능한 재료층(SOG 막)에 제2 패턴을 형성하는 것이다. 이 제1 패턴과 제2 패턴의 합성에 의해, 미세한 패턴이 실현되어 있다.
우선, 예컨대 레지스트 패턴 형성 장치(Li1)의 도포막 현상 장치(101)에 있어서 1회째 패터닝이 개시된다(도 5의 단계 S1). 또한, 이 1회째의 패터닝에 있어서 각 처리를 행하는 모듈 간의 반송 루트는, 이전 회까지의 패터닝 결과에 기초하여 얻어진 반송 알고리즘에 따라 결정되는 것으로 한다.
도포 현상 장치(101)에 있어서는, 도 2에 도시하는 카세트(C) 내의 웨이퍼(W)가, 웨이퍼 반송체(7)에 의해 한 매씩 꺼내어져, 처리 스테이션(3)의 제3 처리 장치군(G3)에 속하는 온도 조절 장치(60)로 반송된다. 웨이퍼(W)는 온도 조절 장치(60)에서 온도 조절된 후, 제1 반송 장치(10)에 의해, 예컨대 레지스트 도포 장치(20)로 반송된다. 레지스트 도포 장치(20)에서는, 웨이퍼(W)의 표면에 레지스 트액이 도포되어, 도 6(b)에 도시한 바와 같이 1회째의 레지스트막(R1)이 형성된다.
1회째의 레지스트막(R1)이 형성된 웨이퍼(W)는 제1 반송 장치(10)에 의해, 예컨대 프리베이킹 유닛(71)으로 반송되어, 프리베이킹이 실시된 후, 제2 반송 장치(11)에 의해 주변 노광 유닛(92), 온도 조절 장치(82)에 순차적으로 반송되어, 각 장치에 있어서 소정의 처리가 실시된다. 그 후, 인터페이스 스테이션(4)의 웨이퍼 반송체(41)에 의해 노광 장치(200)로 반송되어, 웨이퍼(W)의 레지스트막(R1)에 소정의 패턴이 노광된다. 노광 처리가 종료된 웨이퍼(W)는 웨이퍼 반송체(41)에 의해 처리 스테이션(3)의, 예컨대 포스트 익스포져 베이킹 유닛(86)으로 반송된다. 포스트 익스포져 베이킹 유닛(86)으로 반송된 웨이퍼(W)는 열판 상에서 소정 시간 가열된다.
노광 후 베이크가 종료한 웨이퍼(W)는, 예컨대 제2 반송 장치(11)에 의해 온도 조절 장치(70)로 반송되어 온도 조절되고, 그 후, 현상 처리 장치(30)로 반송된다. 현상 처리 장치(30)에 있어서, 웨이퍼(W) 상의 레지스트막(R1)이 현상되어, 도 6(c)에 도시한 바와 같이 웨이퍼(W) 상에 레지스트 패턴(K1)이 형성된다. 그 후, 웨이퍼(W)는 웨이퍼 반송체(7)에 의해 카세트 스테이션(2)의 카세트(C)에 복귀된다.
카세트(C)에 복귀된 웨이퍼(W)는 도시하지 않는 반송 기구에 의해 검사 장치(400)로 반송되고, 거기서 예컨대, 웨이퍼(W)에 형성된 패턴의 선폭(CD)의 측정, 패턴의 사이드월 앵글(SWA)의 측정 등이 행해진다(도 5의 단계 S2).
여기서, 검사 장치(400)에 의해 얻어진 패턴 특성치의 측정 결과는, 웨이퍼 ID와 함께 제어부(500)로 보내지고, 제어부(500)는 이들 정보를 호스트 컴퓨터(600)로 송신한다(도 5의 단계 S3).
계속해서, 호스트 컴퓨터(600)는 반송 알고리즘에 기초하여, 계속되는 에칭 처리를 행하는 에칭 패턴 형성 장치(Et) 및 그 중의 챔버(Ch)를 지정한다(도 5의 단계 S4).
검사 장치(400)에서의 측정이 종료한 웨이퍼(W)는 도시하지 않은 반송 장치에 의해 상기 지정된 에칭 패턴 형성 장치(Et)[예컨대 에칭 패턴 형성 장치(Et2)라고 함]의 에칭 장치(300)에서의 소정의 챔버(Ch)로 반송된다(도 5의 단계 S5).
웨이퍼(W)가 반송된 에칭 패턴 형성 장치(Et2)에서는, 에칭 장치(300)에서 레지스트 패턴(K1)을 마스크로 하여 피가공막의 SOG 막(F)이 에칭되고, 그 후 레지스트 박리 장치(도시하지 않음)에 의해 불필요한 레지스트 패턴(K1)이 박리된다. 이렇게 해서 1회째의 패터닝이 종료되고, 도 6(d)에 도시한 바와 같이 웨이퍼(W) 상의 SOG 막(F)에 패턴(B1)이 형성된다(도 5의 단계 S6).
에칭 처리에 의해 패턴(B1)이 형성되면, 웨이퍼(W)는 도시하지 않은 반송 기구에 의해 검사 장치(301)로 반송되고, 거기서 에칭 바이어스 등의 특성치의 측정 검사가 행해진다(도 6의 단계 S7).
여기서, 검사 장치(301)에 의해 얻어진 패턴 특성치의 측정 결과는 제어부(302)로 보내지고, 제어부(302)는 그 정보를 호스트 컴퓨터(600)로 송신한다(도 5의 단계 S8).
그리고, 호스트 컴퓨터(600)는 레지스트 패턴 형성 처리 후와 에칭 처리 후에 있어서 각각 구한 각 웨이퍼(W)의 패턴 특성치의 측정 결과에 기초하여, 각 패턴 형성 장치(Li1∼Li3, Et1∼Et3)에 있어서의 각 모듈(Md) 혹은 각 챔버(Ch)에서의 보정(오프셋)치를 연산에 의해 구한다.
상세하게는, 각 패턴 형성 장치(Li1∼Li3, Et1∼Et3)에서의 각 모듈(Md) 및 각 챔버(Ch)에서의 처리 후에 측정된 결과에 기초하여, 우선, 각 모듈(Md) 및 각 챔버(Ch)에 있어서 설정 가능한 보정(오프셋)치의 범위가 구해진다.
계속해서, 상기 보정치의 범위를 고려하여, 각 모듈(Md) 및 각 챔버(Ch)에서의 보정에 의해, 에칭 처리 후의 패턴의 특성치를 모든 웨이퍼(W)에 대해 소정치(목표치)로 하기 위한 모듈(Md)과 챔버(Ch)의 조합, 및 그 조합의 경우의 모듈(Md) 및 챔버(Ch)에 있어서의 보정치가 결정된다.
또한, 각 모듈(Md) 및 각 챔버(Ch)에 대해 설정된 보정(오프셋)치는, 속하는 패턴 형성 장치의 제어부(OP)(500) 혹은 제어부(OP)(302)로 송신되고, 다음 회의 각 모듈 처리, 챔버 처리에 있어서 파라미터로서 이용된다.
또한, 이 조합에 의해 웨이퍼(W)의 반송 루트(반송 알고리즘)가 결정되지만, 그 때, 보다 생산성(단위 시간당의 처리 매수)을 향상할 수 있는 알고리즘이 구해진다(도 5의 단계 S9). 또한, 여기서 구해진 알고리즘은, 다음 회의 패턴 형성 처리에서 이용된다.
여기서, 상기 생산성을 향상하기 위한 알고리즘 산출에 대해 설명한다.
예컨대, 레지스트 패턴 형성 장치 측의 모듈(Md)이, Md1∼Md4의 4 모듈, 에 칭 패턴 형성 장치 측의 챔버(Ch)가 Ch1∼Ch3의 3 챔버인 경우를 예로 들어 설명한다.
보정치의 값을 고려하여, 에칭 처리 후의 패턴 특성치가 소정치(목표치)로 되는 조합이 표 1과 같이 되는 경우[모듈 Md1과 조합 가능한 챔버가 Ch1, 2, 3, 모듈 Md2와 조합 가능한 챔버가 Ch1, 2, 모듈 Md3과 조합 가능한 챔버가 Ch3, 모듈 Md4와 조합 가능한 챔버가 Ch1, 3]에는, 단위 시간의 처리 매수를 향상시키기 위해, 모듈 Md1과 챔버 Ch1, 모듈 Md2와 챔버 Ch2, 모듈 Md3과 챔버 Ch3, 모듈 Md4와 챔버 Ch1을 조합하여 결정한다.
[표 1]
Md1 Md2 Md3 Md4
Ch1 O O X O
Ch2 O O X X
Ch3 O X O O
○ … Md와 Ch의 조합이 가능
× … Md와 Ch의 조합이 불가능[보정하더라도 소정치(목표치)의 범위에 들어 가지 않음]
즉, 복수매의 처리를 행하는 경우, 레지스트 패턴 형성 장치 측에서는, 1매째의 웨이퍼(W1)는 모듈(Md1)로 반송되어 처리되고, 2매째의 웨이퍼(W2)는 조금 지연되어 모듈(Md2)로 반송되어 처리되며, 3매째의 웨이퍼(W3)는 더욱 지연되어 모듈(Md3)로 반송되어 처리되고, 4매째의 웨이퍼(W4)는 더욱 지연되어 모듈(Md4)로 반송되어 처리된다.
계속해서, 이들 웨이퍼(W1∼4)는 에칭 패턴 형성 장치 측에서, 1매째의 웨이 퍼(W1)는 챔버(Ch1)로 반송되어 처리되고, 2매째의 웨이퍼(W2)는 조금 지연되어 챔버(Ch2)로 반송되어 처리되며, 3매째의 웨이퍼(W3)는 더욱 지연되어 챔버(Ch3)로 반송되어 처리된다. 여기서, 4매째의 웨이퍼(W4)의 챔버에의 반송이 필요하게 되는 시점에서는, 챔버(Ch1)에서의 웨이퍼(W1)의 처리가 종료되어 있기 때문에, 챔버(Ch1)로부터 웨이퍼(W1)의 반출과 동시에 웨이퍼(W4)가 반입된다.
또한, 이 예에서는, 1매째의 웨이퍼(W1)는 모듈(Md1)에서 처리되어 있기 때문에, 에칭 처리 후의 패턴 특성치가 소정치(목표치)로 되는 챔버의 조합으로서는, 챔버(Ch1, 2, 3)의 선택이 가능하다. 그러나, 챔버(Ch1) 이외의 챔버를 선택하면, 2매째, 3매째의 웨이퍼를 챔버로 반입할 수 없어, 반송 대기 시간이 생기기 때문에, 결과적으로 단위 시간의 처리 매수가 저하한다고 하는 문제점이 생긴다.
1회째의 패터닝 후, 상기 알고리즘이 구해지면, 웨이퍼(W)는, 예컨대 다시 카세트(C)에 수용되어, 2회째의 패터닝이 시작된다(도 5의 S1). 2회째의 패터닝은, 1회째의 패터닝과 동일하게, 우선 웨이퍼(W)가 웨이퍼 반송체(7)에 의해 처리 스테이션(3)으로 반송된다.
또한, 이 2회째의 패터닝에 있어서 각 처리를 행하는 모듈 간의 반송 루트는, 이전 회의 패터닝, 즉 1회째의 패터닝의 결과에 기초하여 얻어진 반송 알고리즘에 따라 결정된다.
상기 반송 알고리즘에 따라, 예컨대 레지스트 패턴 형성 장치(Li1)의 레지스트 도포 장치(21)로 반송된 웨이퍼(W)는 도 7(a)에 도시한 바와 같이 웨이퍼(W)의 SOG 막(F) 상에 2회째의 레지스트막(R2)이 형성된다. 그 후, 웨이퍼(W)는 상기 반 송 알고리즘에 따라, 예컨대 프리베이킹 유닛(71), 노광 장치(200) 등에 순서대로 반송된다. 노광 장치(200)에 있어서는, 웨이퍼(W) 상의 레지스트막(R2)이 소정의 패턴에 노광된다.
노광을 종료한 웨이퍼(W)는 웨이퍼 반송체(41)에 의해, 예컨대 포스트 익스포져 베이킹 유닛(86)으로 반송되고, 거기서 2회째의 노광 후 베이크가 행해진다.
노광 후 베이크가 종료한 웨이퍼(W)는 상기 반송 알고리즘에 따라, 예컨대 현상 처리 장치(31), 포스트 베이킹 장치(76) 등에 순서대로 반송되어, 도 7(b)에 도시한 바와 같이 2회째의 레지스트 패턴(K2)이 형성된다.
그 후, 웨이퍼(W)는 카세트 스테이션(2)의 카세트(C)에 복귀되고, 거기서 도시하지 않은 반송 기구에 의해 검사 장치(400)로 반송되며, 거기서 예컨대, 웨이퍼(W)에 형성된 레지스트 패턴(K2)의 선폭(CD)의 측정, 패턴(K2)의 사이드월 앵글(SWA)의 측정 등이 행해진다(도 5의 단계 S2).
여기서, 검사 장치(400)에 있어서의 레지스트 패턴(K2)에 관한 측정 결과는, 웨이퍼(W)의 처리 경로 정보와 함께 제어부(500)로 보내지고, 제어부(500)는 이들 정보를 호스트 컴퓨터(600)에 송신한다(도 5의 단계 S3).
계속해서, 호스트 컴퓨터(600)는 반송 알고리즘에 기초하여, 계속되는 에칭 처리를 행하는 에칭 패턴 형성 장치(Et) 및 그 중의 챔버(Ch)를 지정한다(도 5의 단계 S4).
검사 장치(400)에서의 측정이 종료한 웨이퍼(W)는 도시하지 않은 반송 장치에 의해 상기 지정된 에칭 패턴 형성 장치(Et)[예컨대 에칭 패턴 형성 장치(Et1)라 고 함]의 에칭 장치(300)에 있어서의 소정의 챔버(Ch)로 반송된다(도 5의 단계 S5).
웨이퍼(W)가 반송된 에칭 패턴 형성 장치(Et1)에서는, 에칭 장치(300)에서 레지스트 패턴(K2)을 마스크로 하여 피가공막의 SOG 막(F)이 에칭되고, 그 후 레지스트 박리 장치(도시하지 않음)에 의해 불필요한 레지스트 패턴(K2)이 박리된다. 이렇게 해서 2회째의 패터닝이 종료하고, 도 7(c)에 도시한 바와 같이 웨이퍼(W) 상의 SOG 막(F)에 최종적인 패턴(B2)이 형성된다(도 5의 단계 S6).
에칭 처리에 의해 박막 패턴이 형성되면, 웨이퍼(W)는 도시하지 않은 반송 기구에 의해 검사 장치(301)로 반송되고, 거기서 패턴(B2)에 대한 에칭 바이어스 등의 특성치의 검사가 행해진다(도 6의 단계 S7). 검사 장치(301)에서의 측정이 종료한 웨이퍼(W)는 순차적으로, 카세트 스테이션(2)의 카세트(C)에 복귀되어, 패턴 형성 처리가 종료한다.
여기서, 검사 장치(301)에 있어서의 측정 결과는 제어부(302)로 보내지고, 제어부(302)는 그 정보를 호스트 컴퓨터(600)로 송신한다(도 5의 단계 S8).
그리고, 호스트 컴퓨터(600)는 레지스트 패턴 형성 처리 후와 에칭 처리 후에 있어서 각각 구해진 각 웨이퍼(W)의 패턴 특성치의 측정 결과에 기초하여, 1회째의 패터닝 후와 동일하게, 각 패턴 형성 장치(Li1∼Li3, Et1∼Et3)에 있어서의 각 모듈(Md) 혹은 각 챔버(Ch)에서의 보정(오프셋)치를 연산에 의해 구한다.
또한, 각 모듈(Md) 및 각 챔버(Ch)에 대해 설정된 보정치는, 속하는 패턴 형성 장치의 제어부(OP)(500) 혹은 제어부(OP)(302)로 송신되어, 다음 회의 각 모듈 처리, 챔버 처리에 있어서 파라미터로서 이용된다.
또한, 이 조합에 의해 웨이퍼(W)의 반송 루트(반송 알고리즘)가 결정되지만, 그 때, 보다 생산성(단위 시간당의 처리 매수)을 향상시킬 수 있는 알고리즘이 구해진다(도 5의 단계 S9). 여기서 구해진 알고리즘은, 다음 회의 패턴 형성 처리에 있어서 이용된다.
이상과 같이 본 발명에 따른 실시형태에 의하면, 레지스트 패턴 형성 장치(Li1∼Li3)로부터 에칭 패턴 형성 장치(Et1∼Et3)에 걸친 각 웨이퍼(W)에의 패턴 형성 처리에 있어서, 이전 회의 패턴 형성 처리 후에 요구된 반송 알고리즘에 따라 웨이퍼(W)의 반송이 행해진다.
상기 반송 알고리즘은, 형성된 패턴의 특성치 측정 결과에 기초하여, 레지스트 패턴 형성 처리 측[모듈(Md)]과 에칭 처리 측[챔버(Ch)]의 조합이 고려된 반송 루트이고, 각 모듈(Md) 및 각 챔버(Ch)에 있어서 설정되어 있는 처리 상의 보정(오프셋)치는 상기 반송 루트에 기초하여 설정된 값이다.
따라서, 종래와 같이 레지스트 패턴 형성 측과 에칭 패턴 형성 측의 조합에 기인하는 패턴 특성치의 변동이 생기지 않고, 에칭 처리 후에 있어서는, 처리한 모든 웨이퍼(W)에 대해, 소정의 목표치에 근사한 특성치를 갖는 패턴을 얻을 수 있다.
또한, 패턴이 미세하게 될수록 레지스트 패턴 형성 측과 에칭 패턴 형성 측의 조합에 기인하는 패턴 특성치의 변동이 생기기 쉽다. 그 때문에, 본 발명에 따른 기판 처리 장치 및 기판 처리 방법은, 상기의 더블 패터닝 방법을 이용한, 예컨 대 32 nm나 45 nm 레벨의 미세한 패턴을 형성하는 경우에 특히 유효하다.
또한, 상기 실시형태에 있어서는, 검사 장치가 레지스트 패턴 형성 장치 및 에칭 패턴 형성 장치와 통신 가능하게 접속되어 있는 예를 도시했다.
그러나, 본 발명에 따른 기판 처리 장치는, 그 구성에 한정되지 않는다. 즉, 검사 장치가 레지스트 패턴 형성 장치, 에칭 패턴 형성 장치와 통신 가능하게 접속되어 있지 않은 경우에도, 검사 장치에서 얻어진 측정 결과를, 오퍼레이터 등을 통해 상기 형성 장치의 데이터 입력 수단에서 입력함으로써, 본 발명의 실시는 가능하다.
또한, 상기 실시형태에 있어서는, 피처리 기판으로서 반도체 웨이퍼를 예로 들었지만, 본 발명에 있어서의 기판은, 반도체 웨이퍼에 한정되지 않고, LCD 기판, CD 기판, 유리 기판, 포토마스크, 프린트 기판 등도 가능하다.
도 1은 본 발명에 따른 기판 처리 장치의 개략 구성을 개념적으로 도시하는 블록도.
도 2는 도 1의 기판 처리 장치가 구비하는 레지스트 패턴 형성 장치의 개략구성을 도시하는 평면도.
도 3은 도 2에 도시되는 도포 현상 장치의 정면도.
도 4는 도 2에 도시되는 도포 현상 장치의 배면도.
도 5는 도 1의 기판 처리 장치에 있어서의 패턴 형성 프로세스의 흐름도.
도 6은 도 1의 기판 처리 장치에 의한 1회째의 패턴 형성 공정을 설명하기 위한 도면.
도 7은 도 1의 기판 처리 장치에 의한 2회째의 패턴 형성 공정을 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 기판 처리 장치 101: 도포막 형성 장치
200: 노광 장치 300: 에칭 장치
301: 검사 장치(검사 수단) 302: 제어부
400: 검사 장치(검사 수단) 500: 제어부
600: 호스트 컴퓨터(제어 수단) Li: 레지스트 패턴 형성 장치
Et: 에칭 패턴 형성 장치 W: 반도체 웨이퍼(기판)

Claims (8)

  1. 하지막이 성막(成膜)된 기판에 대해 정해진 처리를 실시하는 모듈을 복수 구비하고, 상기 모듈에서의 처리에 의해 기판 상에 레지스트 패턴을 형성하는 레지스트 패턴 형성 장치와, 상기 레지스트 패턴이 형성된 기판을 수용하는 챔버를 복수 구비하며, 상기 챔버 내에 있어서 상기 레지스트 패턴을 마스크로 하여 상기 하지막을 패터닝하는 에칭 패턴 형성 장치를 구비하는 기판 처리 장치로서,
    상기 레지스트 패턴 형성 장치 및 에칭 패턴 형성 장치에서의 처리 후에 각각 형성된 패턴의 특성치를 각 기판에 대해 측정 검사하는 검사 수단과,
    상기 검사 수단에 의한 각 기판에 대한 측정 결과를 관리하고, 각 기판이 처리된 모듈 및 챔버를 특정하기 위한 반송 정보를 관리하는 제어 수단
    을 구비하며,
    상기 제어 수단은, 상기 측정 결과와 반송 정보에 기초하여, 각 모듈 및 각 챔버에 대해 설정 가능한 보정치의 범위를 구하고, 상기 보정치의 범위 내에서 보정된 패턴의 특성치가, 모든 기판에 대해 정해진 값에 근사하도록 상기 모듈과 상기 챔버의 조합을 결정하는 것을 특징으로 하는 기판 처리 장치.
  2. 제1항에 있어서, 상기 제어 수단은, 상기 결정된 모듈과 챔버의 조합에 기초하여, 각 모듈과 각 챔버에 있어서의 처리 상의 보정치를 결정하는 것을 특징으로 하는 기판 처리 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제어 수단은, 상기 모듈과 상기 챔버의 조합을 결정할 때, 단위 시간당의 처리 매수가 보다 향상하는 조합을 선택하는 것을 특징으로 하는 기판 처리 장치.
  4. 제1항 또는 제2항에 있어서, 하나 또는 복수의 상기 레지스트 패턴 형성 장치와, 하나 또는 복수의 상기 에칭 패턴 형성 장치를 구비하고,
    상기 제어 수단은, 상기 하나 또는 복수의 레지스트 패턴 형성 장치가 갖는 모든 모듈과, 상기 하나 또는 복수의 에칭 패턴 형성 장치가 갖는 모든 챔버 사이에서 조합을 결정하는 것을 특징으로 하는 기판 처리 장치.
  5. 제4항에 있어서, 상기 검사 수단은, 각 레지스트 패턴 형성 장치와 각 에칭 패턴 형성 장치에 대해 마련되는 것을 특징으로 하는 기판 처리 장치.
  6. 하지막이 성막된 기판에 대해 정해진 처리를 실시하는 모듈에서의 처리에 의해 기판 상에 레지스트 패턴을 형성하고, 상기 레지스트 패턴이 형성된 기판을 챔버 내에 수용하여, 상기 레지스트 패턴을 마스크로 하여 상기 하지막을 에칭 처리하는 기판 처리 방법으로서,
    상기 레지스트 패턴 형성 후와 에칭 처리 후의 각각에 있어서, 형성된 패턴의 특성치를 각 기판에 대해 측정 검사하는 단계와,
    상기 각 기판에 대한 측정 결과와, 복수의 모듈 및 복수의 챔버 중에서 각 기판이 처리된 모듈 및 챔버를 특정하기 위한 반송 정보에 기초하여, 각 모듈 및 각 챔버에 대해 설정 가능한 보정치의 범위를 구하고, 상기 보정치의 범위 내에서 보정된 패턴의 특성치가, 모든 기판에 대해 정해진 값에 근사하도록 상기 모듈과 상기 챔버의 조합을 결정하는 단계
    를 실행하는 것을 특징으로 하는 기판 처리 방법.
  7. 제6항에 있어서, 상기 결정된 모듈과 챔버의 조합에 기초하여, 각 모듈과 각 챔버에 있어서의 처리 상의 보정치를 결정하는 것을 특징으로 하는 기판 처리 방법.
  8. 제6항 또는 제7항에 있어서, 상기 모듈과 상기 챔버의 조합을 결정할 때, 단위 시간당의 처리 매수가 보다 향상하는 조합을 선택하는 것을 특징으로 하는 기판 처리 방법.
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