KR101377990B1 - Ｌｄｄ 구조를 갖는 박막 트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명의 LDD 구조를 갖는 박막 트랜지스터의 제조방법은 기판 상에 활성화 영역으로 패터닝된 비정질 실리콘 활성층, 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계와, 상기 게이트 금속층 위에 식각 마스크를 형성하는 단계와, 상기 게이트 금속층에 1차 식각공정을 수행하여 게이트 전극을 형성하고, 1차 식각공정에서 오버 에칭을 수행하여 게이트 전극의 양쪽 측면에 오버 에칭 영역을 형성하는 단계와, 2차 식각공정을 수행하여 게이트 절연층을 식각하고, 상기 게이트 절연층의 양쪽 측면에 상기 게이트 전극보다 돌출된 돌출영역을 형성하는 단계와, 상기 비정질 실리콘 활성층의 외부로 노출된 표면에 결정화 유도 금속층을 증착하고, 결정화 열처리를 수행하여 다결정 실리콘층을 형성하는 단계와, 상기 다결정 실리콘층의 활성화 영역에 불순물 이온을 주입하여 소스 영역과 드레인 영역을 형성할 때 상기 게이트 절연층의 돌출영역을 도핑 마스크로 사용하여 LDD 영역을 동시에 형성하는 단계로 구성되어, 제조공정을 단순화할 수 있고, 극소화된 누설전류를 갖는 고성능 박막 트랜지스터를 제조할 수 있다.
Description
본 발명은 게이트 절연막을 이온 도핑의 마스크로 이용하여 박막 트랜지스터에 LDD 구조를 형성하는 방법에 관한 것으로, 특히 전류구동방식을 사용하는 능동형 유기 전계 발광장치(AMOLED)에 사용되는 폴리실리콘 박막 트랜지스터의 누설전류를 감소시킬 수 있는 LDD 구조를 갖는 박막 트랜지스터의 제조방법에 관한 것이다.
평판 디스플레이의 대형화 및 고화질화 추세에 의하여 기존의 AMLCD(Active Matrix Liquid Crystal Display)에 비해 높은 명암비와 뛰어난 시야각을 갖는 AMOLED(Active Matrix Organic Light Emitting Device)가 본격적으로 보급되고 있다.
AMLCD는 전압구동을 통해 작동되는 반면 AMOLED는 전류구동을 통해 작동되기 때문에 AMLCD에서 사용되던 전자 이동도가 0.5~1cm2/Vs 수준인 비정질 트랜지스터는 AMOLED의 스위칭 소자로 사용될 수 없으며 이에 따라 수십에서 수백 cm2/Vs의 이동도를 갖는 다결정 실리콘 박막 트랜지스터가 AMOLED를 위한 스위칭 소자로서 본격적으로 채용되고 있다.
이를 위해 금속유도결정화(MILC)법에 의해 비정질 실리콘 박막을 결정화하여 다결정질 박막 트랜지스터를 형성하는데, 이에 의해 화소 TFT 뿐 아니라 구동회로를 화소 TFT와 동시에 형성함으로써 생산비용을 줄일 수 있다는 장점도 가지게 된다. 이러한 비정질 실리콘막을 결정화하는 방법으로는 MILC 외에도 고온 열처리에 의한 SPC(Solid Phase Crystallization), 레이저 결정화에 의한 ELA(Eximer Laser Annealing) 등이 알려져 있다.
한편, 박막 트랜지스터의 중요한 특성 중 하나는 낮은 누설전류이다. 하지만 다결정 실리콘 박막 트랜지스터는 비정질 박막 실리콘 트랜지스터에 비해 누설전류가 크기 때문에 이를 감소시키는 것이 과제이다.
게이트 전극과 드레인 전극 사이에 발생하는 높은 전기장은 다결정 실리콘 박막 트랜지스터의 누설전류를 증가시키는 요소로 알려져 있다. LDD(Lightly Doped Drain) 영역은 게이트 전극과 드레인 전극 사이의 전기장을 낮춰 주는 역할을 한다. 따라서, LDD 영역의 형성을 통해 다결정 박막 실리콘 트랜지스터의 누설전류를 낮출 수 있다.
종래의 LDD 구조를 갖는 박막 트랜지스터의 제조방법은 등록특허공보 10-0656492(2006년 12월 05일)에 개시된 바와 같이, 기판에 버퍼층 및 반도체층을 형성하고, 반도체층 상에 게이트 절연막을 형성한다. 그리고, 게이트 절연막 상에 포토레지스트 패턴을 형성하고, 고농도 불순물을 도핑하여 반도체 층에 소오스/드레인 영역을 형성한다. 그리고, 포토레지스트 패턴을 제거하고 게이트 전극을 형성하고, 게이트 전극을 마스크로 하여 저농도 불순물을 도핑하여 LDD 영역을 형성한다.
하지만, 이와 같은 LDD 영역 형성방법은 다결정 박막 트랜지스터 제조 공정에 추가적으로 이온주입 공정 및 이온주입 영역을 정의하기 위한 마스킹 공정이 추가되므로 공정의 복잡하고, 제조비용의 증가하는 문제가 있다.
다른 종래의 금속유도화 측면결정화방법을 이용한 박막 트랜지스터의 제조방법은 절연기판상에 비정질 실리콘막을 형성하는 단계와, 상기 비정질 실리콘막상에 반도체층형성용 감광막패턴을 형성하는 단계와, 상기 반도체층형성용 감광막패턴을 이용하여 상기 비정질 실리콘막을 패터닝하여 비정질 실리콘막으로된 반도체층을 형성하는 단계와, 상기 감광막 패턴의 일부분을 제거하여 상기 반도체층의 가장자리부분을 노출시키는 단계와, 기판전면에 금속막을 형성하여 상기 노출된 반도체층의 가장자리부분과 직접 콘택되는 단계와, 상기 감광막 패턴을 제거하여 상기 금속막과 콘택되는 가장자리부분을 제외한 비정질 실리콘막의 반도체층을 노출시키는 단계와, 결정화단계를 수행하여 상기 비정질 실리콘막중 가장자리부분은 MIC방법에 의해 결정화되고 상기 노출된 부분은 MILC방법에 의해 결정화되어 폴리실리콘막으로 된 반도체층을 형성하는 단계와, 남아있는 금속막을 제거하는 단계와, 상기 반도체층의 표면을 표면처리하는 단계와, 상기 반도체층을 포함한 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상에 게이트를 형성하는 단계와, 상기 반도체층으로 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하고, 상기 게이트의 측벽에 스페이서를 형성하는 단계를 더 포함하여, 상기 소오스/드레인 영역은 LDD구조를 갖는 것을 특징으로 한다.
하지만, 이러한 박막 트랜지스터의 제조방법은 게이트의 측벽에 스페이서를 형성하고, 이 스페이서를 도핑 마스크로 이용하여 LDD 영역을 형성하는 경우 스페이서 형성을 위해 스페이서 물질의 증착과 에칭 공정을 추가해야되므로 제조공정이 복잡해지는 문제가 있다.
또 다른 종래의 LDD 구조를 갖는 박막 트랜지스터의 제조방법은 공개특허공보 10-2007-0000802(2007년 01월 03일)에 개시된 바와 같이, 투명한 절연기판의 전면에 비정질 반도체 박막을 증착한 후, 패터닝하여 반도체층을 형성하는 단계와, 상기 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하여 노출된 소스 영역 및 드레인 영역과 비노출된 채널 영역을 구획하는 단계와, 상기 게이트 절연막의 양단으로부터 일정한 거리를 두고 기판 전면에 비정질 반도체 박막을 결정화시키기 위한 제1 및 제2 결정화 유도 금속막을 형성하는 단계와, 상기 반도체층에 불순물을 주입하여 소스 영역 및 드레인 영역을 정의함과 동시에, 상기 소스 영역 및 드레인 영역 중 제1 및 제2 결정화 유도 금속막이 덮여 있지 않은 노출된 오프셋 부분에 소스 영역 및 드레인 영역보다 상대적으로 저항이 큰 LDD 영역을 형성하는 단계와, 상기 기판을 어닐링하여 비정질 반도체 박막으로 이루어진 반도체층을 다결정질 실리콘막으로 결정화시킴과 동시에 주입된 불순물을 활성화시키는 단계로 구성된다.
하지만, 이러한 박막 트랜지스터의 제조방법은 동일한 불순물 이온을 주입할 때 결정화 유도 금속막이 덮여 있지 않은 노출된 오프셋 부분이 소스 영역 및 드레인 영역보다 상대적으로 저항이 큰 LDD 영역을 형성하는 방식인바, 이는 결정화 유도 금속막이 덮여 있었던 소스 영역 및 드레인 영역이 오프셋 부분보다 상대적으로 결정화 유도 금속의 잔류가 많아서 저항이 낮아진 것을 의미한다. 따라서, 이러한 소스 영역 및 드레인 영역에 대한 결정화 유도 금속의 잔류는 소자의 특성에 나쁜 영향을 미치게 된다.
또한, MILC 다결정 박막 트랜지스터의 경우는 누설전류의 원인이 소스 및 드레인과 채널과의 경계 부근에서의 금속오염에 있다는 보고가 있다(IEEE Trans. Electron Device, Vol. 32, p. 258, 1998).
더욱이, 일반적으로 MILC를 이용하여 박막 트랜지스터를 제조하는 경우, MILC와 MIC의 경계면이 채널영역에 위치하게 되며, 그 결과 경계면을 통한 채널영역에서의 트랩현상이 발생하여 소자의 특성에 영향을 미치게 된다. 따라서 이러한 현상을 피하기 위해 MILC용 금속막과 게이트 절연막 사이에 오프셋 영역을 형성하는 것이 필요하다.
본 발명의 목적은 게이트 절연층을 도핑 마스크로 이용하여 LDD 영역을 형성함으로써, 추가적인 별도의 공정없이 LDD 구조를 형성할 수 있고 극소화된 누설전류를 갖는 고성능 박막 트랜지스터를 제조할 수 있는 LDD 구조를 갖는 박막 트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 게이트 절연층의 양쪽 측면에 LDD 형성을 위한 돌출영역을 형성하고, 이 돌출영역을 MILC 공정에서 결정화 유도 금속의 오프셋 마스크 용도로 이용할 수 있어 MILC 공정에 수반되는 결정화 유도 금속 마스크 공정과 리프트오프 공정을 생략할 수 있고, 이에 따라 제조공정을 단축 및 생산성을 향상시킬 수 있는 LDD 구조를 갖는 박막 트랜지스터의 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 게이트 전극 및 게이트 절연층을 마스크로 사용하여 결정화 유도 금속을 소스 및 드레인 영역에 자기정렬 방식으로 증착한 후, 바로 제거함에 따라 소스 및 드레인 영역에 잔류된 도트 형상의 금속 실리사이드를 결정화 유도 씨드로 사용하여 결정화 열처리함에 의해 소스 및 드레인 영역은 수직 결정 성장이 이루어지고, 게이트 하부의 채널 영역은 측면 결정 성장이 이루어지면서 금속 오염이 없이 비정질 실리콘 박막을 결정화할 수 있어 채널 영역의 트랩현상을 방지하고, 소자의 특성을 향상시킬 수 있는 LDD 구조를 갖는 박막 트랜지스터의 제조방법을 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 목적을 달성하기 위하여, 본 발명의 LDD 구조를 갖는 박막 트랜지스터의 제조방법은 기판 상에 활성화 영역으로 패터닝된 비정질 실리콘 활성층, 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계와, 상기 게이트 금속층 위에 식각 마스크를 형성하는 단계와, 상기 게이트 금속층에 1차 식각공정을 수행하여 게이트 전극을 형성하고, 1차 식각공정에서 오버 에칭을 수행하여 게이트 전극의 양쪽 측면에 오버 에칭 영역을 형성하는 단계와, 2차 식각공정을 수행하여 게이트 절연층을 식각하고, 상기 게이트 절연층의 양쪽 측면에 상기 게이트 전극보다 돌출된 돌출영역을 형성하는 단계와, 상기 비정질 실리콘 활성층의 외부로 노출된 표면에 결정화 유도 금속층을 증착하고, 결정화 열처리를 수행하여 다결정 실리콘층을 형성하는 단계와, 상기 다결정 실리콘층의 활성화 영역에 불순물 이온을 주입하여 소스 영역과 드레인 영역을 형성할 때 상기 게이트 절연층의 돌출영역을 도핑 마스크로 사용하여 LDD 영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 1차 식각공정은 습식 식각법이 사용되고, 상기 2차 식각공정은 건식 식각법이 사용되는 것을 특징으로 한다.
본 발명의 오버 에칭 영역의 길이는 LDD 영역의 길이와 동일하고, 0.5~1㎛인 것을 특징으로 한다.
본 발명의 결정화 열처리를 수행할 때, 게이트 절연층의 돌출영역이 결정화 유도 금속물질의 마스크로 이용되어 결정화 유도 금속물질의 오프셋 영역을 형성하는 것을 특징으로 한다.
본 발명의 다결정 실리콘층에 불순물 이온을 주입하면, 소스 영역과 드레인 영역은 고농도의 이온이 주입되고, LDD 영역은 게이트 절연층의 돌출영역에 의해 일부 이온만 주입되어 저농도의 이온이 주입되는 것을 특징으로 한다.
본 발명의 LDD 구조를 갖는 박막 트랜지스터의 제조방법은 기판 상에 활성화 영역으로 패터닝된 비정질 실리콘 활성층, 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계와, 상기 게이트 금속층 위에 식각 마스크를 형성하는 단계와, 상기 게이트 금속층에 1차 식각공정을 수행하여 게이트 전극을 형성하고, 1차 식각공정에서 오버 에칭을 수행하여 게이트 전극의 양쪽 측면에 오버 에칭 영역을 형성하는 단계와, 2차 식각공정을 수행하여 게이트 절연층을 식각하고, 상기 게이트 절연층의 양쪽 측면에 상기 게이트 전극보다 돌출된 돌출영역을 형성하는 단계와, 상기 비정질 실리콘 활성층의 외부로 노출된 표면에 결정화 유도 금속층을 증착하고, 바로 제거하여 비정질 실리콘 활성층에 다수의 금속 실리사이드 씨드를 잔류시키는 단계와, 상기 금속 실리사이드 씨드를 결정화 열처리 핵으로 사용하여 기판을 결정화 열처리함에 의해 다결정 실리콘층을 형성하는 단계와, 상기 다결정 실리콘층의 활성화 영역에 불순물 이온을 주입하여 소스 영역과 드레인 영역을 형성할 때 상기 게이트 절연층의 돌출영역을 도핑 마스크로 사용하여 LDD 영역을 동시에 형성하는 단계를 포함하는 것을 특징으로 한다.
상기한 바와 같이, 본 발명의 박막 트랜지스터의 제조방법은 게이트 절연층을 도핑 마스크로 이용하여 LDD 영역을 형성함으로써, 추가적인 별도의 공정없이 LDD 구조를 형성할 수 있고 극소화된 누설전류를 갖는 고성능 박막 트랜지스터를 제조할 수 있다.
또한, 본 발명의 박막 트랜지스터의 제조방법은 게이트 절연층의 양쪽 측면에 LDD 형성을 위한 돌출영역을 형성하고, 이 돌출영역을 MILC 공정에서 결정화 유도 금속의 오프셋 마스크 용도로 이용할 수 있어 MILC 공정에 수반되는 결정화 유도 금속 마스크 공정과 리프트오프 공정을 생략할 수 있고, 이에 따라 제조공정을 단축 및 생산성을 향상시킬 수 있다.
또한, 본 발명의 박막 트랜지스터의 제조방법은 게이트 절연층의 돌출영역이 이온 도핑의 선택적 마스크로 사용하여 LDD 영역의 이온주입 농도를 조절할 수 있고, 이에 따라 기존의 LDD 공정에서 필수적으로 필요한 추가 이온주입공정이 불필요하여 제조 공정을 단순화할 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 순차적으로 나타낸 단면도들이다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 나타낸 단면도들이다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 나타낸 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. 이 과정에서 도면에 도시된 구성요소의 크기나 형상 등은 설명의 명료성과 편의상 과장되게 도시될 수 있다. 또한, 본 발명의 구성 및 작용을 고려하여 특별히 정의된 용어들은 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 한다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 순차적으로 나타낸 단면도들이다.
먼저, 도 1에 도시된 바와 같이, 기판(10) 상에 비정질 실리콘을 증착하고 활성화 영역으로 패터닝하여 비정질 실리콘 활성층(20)을 형성하고 순차적으로 게이트 절연층(30) 및 게이트 금속층(40)을 형성한다.
기판(10)은 유리 또는 석영기판과 같은 투명절연기판을 사용할 수 있다.
비정질 실리콘을 증착하는 방법은 저압 화학 기상 증착법(Low Pressure Chemical Vapor Deposition; LPCVD) 또는 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD)을 이용하여 수행될 수 있다. 한편, 비정질 실리콘 활성층(20)은 400Å ~ 1000Å의 두께, 바람직하게는 800Å의 두께로 증착하는 것이 좋다.
그리고, 비정질 실리콘을 활성화 영역으로 패터닝하는 방법으로 사진 식각공정을 이용할 수 있으며, 사진 식각공정은 건식 식각과 습식 식각이 이용될 수 있다. 건식 식각을 위해서는 SF6 가스와 O2 가스를 혼합하여 반응성 이온 식각(Reactive Ion Etch; RIE)을 사용할 수 있으며, 습식 식각을 위해서는 HNO3 용액과 HF의 혼합 용액을 이용할 수 있다.
게이트 절연층(30)은 이후 공정에서 LDD 영역을 형성하기 위한 도핑 마스크로 사용되고, 실리콘 질화막(Si3N4) 또는 실리콘 산화막(SiO2)을 증착하여 형성한다.
게이트 절연층(30)의 두께는 실리콘 질화막(Si3N4)을 사용할 경우 1,000Å ~ 1,400Å 실리콘 산화막을 사용할 경우 2,000Å 정도로 하는 것이 바람직하다.
게이트 금속층(40)은 게이트 전극 형성용 금속막을 증착하여 형성하고, W, Pt, Ti, Al, Ni, Mo 등의 도전성 재료가 사용될 수 있다.
기판(10)에 비정질 실리콘 활성층(20), 게이트 절연층(30) 및 게이트 금속층(40)을 순차적으로 형성한 후, 도 2에 도시된 바와 같이, 그 위에 사진 식각법(Photo Lithography)을 이용하기 위한 포토레지스트로 식각 마스크(50)를 형성한다.
그리고, 도 3에 도시된 바와 같이, 1차 식각공정을 수행하여 게이트 금속층(40)을 식각하여 게이트 전극(42)을 형성한다. 1차 식각공정은 습식 식각법이 사용되고, 게이트 금속층(40)을 형성하는 도전성 재료만 식각하고 게이트 절연층(30)은 식각되지 않는 에칭 용액이 사용된다.
1차 식각공정은 습식 식각법에 의해 게이트 금속층(40)이 완전히 식각되는 시간 이상의 시간 동안 수행하여 식각 마스크(50)의 하부에 위치되는 게이트 금속층(40)의 일부분이 식각되는 오버 에칭이 수행된다. 즉, 1차 식각공정은 노출된 게이트 금속층(40)이 완전히 식각되는 시간 이상의 시간 동안 식각을 수행하면 식각 마스크(50)의 하부 양쪽 끝부분도 식각 용액에 의해 식각되는 오버 에칭이 이루어진다.
이와 같이, 1차 식각공정에서 오버 에칭을 수행하게 되면 식각 마스크(50)의 양쪽 끝부분의 안쪽에 위치되는 게이트 금속층(40)이 식각되고, 게이트 금속층(40)의 오버 에칭된 영역의 길이(H)가 LDD 영역의 길이가 된다. 이때, LDD 영역의 길이(H)는 0.5~1㎛로 하는 것이 바람직하고, LDD 영역의 길이(H)는 오버 에칭시간에 따라 정해진다.
이와 같이, 게이트 전극(42) 형성이 완료되면, 도 4에 도시된 바와 같이, 2차 식각공정을 수행하여 게이트 절연막(30)을 식각한다. 여기에서, 2차 식각공정은 식각 마스크(50)를 그대로 사용하고 건식 식각법에 의해 식각되어 게이트 절연막(30)은 식각 마스크(50)의 길이와 동일한 길이로 식각된다. 건식 식각법은 SF6 가스와 O2 가스를 혼합하여 반응성 이온 식각법(Reactive Ion Etch; RIE)이 사용될 수 있다.
이와 같이, 1차 식각공정에서 게이트 금속층(40)을 식각하여 게이트 전극(42)을 형성할 때, 오버 에칭을 실시하여 게이트 전극(42)의 양쪽 끝부분에 LDD 영역으로 사용하기 위한 오버 에칭영역을 형성하고, 2차 식각공정에서 게이트 절연층(30)을 식각하면, 게이트 전극(42)이 게이트 절연층(30)보다 길이가 짧게 형성되고, 게이트 전극(42)의 끝부분에서 게이트 절연층(30)의 끝부분까지의 길이가 LDD 영역의 길이가 된다.
따라서, 게이트 절연층(30)의 양쪽 끝부분에는 LDD 영역을 형성하기 위한 돌출영역(32)이 형성된다.
게이트 절연층(30)의 식각이 완료되면, 도 5에 도시된 바와 같이, 식각 마스크(50)를 제거하고, 기판(10)에 결정화 유도 금속층(52)을 형성한다. 즉, 결정화 유도 금속층(52)을 증착하면 결정화 유도 금속층(52)은 게이트 전극(42)의 표면, 게이트 절연층(30)의 양쪽 돌출영역(32), 비정질 실리콘 활성층(20)의 외부로 노출된 표면에 각각 증착된다.
여기에서, 결정화 유도 금속층(52)은 비정질 실리콘 활성층(20)과 반응하여 비정질 실리콘 활성층(20)의 결정화를 유도할 수 있는 금속으로, Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd, Pt 중 어느 하나 또는 둘 이상의 합금이 사용될 수 있다.
결정화 유도 금속층(52)은 예를 들어, 스퍼터링 방식으로 증착에 의해 형성하는 것이 바람직하다. 결정화 유도 금속층(52)은 50Å ~ 100Å의 두께로 상온 내지 200℃에서 스퍼터링 방법으로 형성될 수 있다.
이어서, 도 6에 도시된 바와 같이, 결정화 열처리를 수행하여 비정질 실리콘 활성층(20)을 결정화하여 다결정 실리콘층(22)을 형성한다. 이때, 결정화 열처리는 결정화 공정 이후 제거해야 할 결정화 유도 금속의 산화를 막기 위해 수소, 질소 또는 기타 불활성 기체 분위기 하에서 수행한다.
결정화 방법 중 하나로, 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 실리콘의 결정화를 유도하는 금속유도 측면 결정화(Metal Induced Lateral Crystallization: MILC) 현상을 이용할 수 있다.
즉, 결정화 열처리를 수행할 때, 결정화 유도 금속층(52)이 증착된 소스 영역과 드레인 영역은 금속유도 결정화(Metal Induced Crystallization: MIC)에 의해 결정화가 이루어지고, 소스 영역과 드레인 영역 사이의 오프셋 영역(즉, LDD 영역)과 채널 영역은 금속유도 측면 결정화(MILC)에 의해 결정화가 이루어진다.
이와 같이, 결정화 열처리를 수행할 때, 게이트 절연층(30)의 돌출영역(32)은 박막 트랜지스터의 채널 영역과 소스 영역 및 채널 영역과 드레인 영역 사이에 결정화 유도 금속물질의 오프셋 영역을 형성시켜주는 역할을 한다.
즉, 게이트 절연층(30)의 돌출영역(32)이 결정화 유도 금속물질의 마스크로 이용되어 MILC와 MIC의 경계면을 채널영역의 외부에 위치시킴으로써, 채널 영역의 트랩현상을 방지하고, 소자의 특성을 향상시킨다.
그리고, 비정질 실리콘 활성층(20)을 결정화 열처리하여 다결정 실리콘층(22)을 형성한 후 결정화 유도 금속층(52)을 제거한다. 상기 결정화 유도 금속층(52)의 제거는 상온 내지 100℃의 황산(H2SO4) 등의 산성 용액을 이용하여 제거될 수 있다.
그 후, 도 7에 도시된 바와 같이, 결정화된 다결정 실리콘층(22)에 N-형 또는 P-형 도펀트 이온을 주입하여 소스 영역(22a)과 드레인 영역(22b)을 정의한다. 이 경우 주입되는 도펀트는 N-형인 경우 예를 들어, P, PH3 또는 As를 사용할 수 있고, P-형인 경우는 B, B2H6 또는 BH3를 사용한다. 그 결과, 소스 영역(22a)과 드레인 영역(22b) 사이에 도펀트 이온이 주입되지 않은 영역은 채널 영역(22c)이 된다.
이때, 게이트 전극(42)은 이온 주입을 막는 도핑 마스크 역할을 하게 되고, 게이트 절연층(30)의 양쪽 측면에 형성되는 돌출영역(32)은 주입되는 이온의 일부분을 막는 선택적 마스크 역할을 하여 채널 영역(22c)과 드레인 영역(22b) 사이 및 채널 영역(22c)과 소스 영역(22a) 사이에 저농도의 이온이 주입된 LDD 영역(24)이 형성된다.
이와 같이, 다결정 실리콘층(22)의 소스 영역(22a)과 드레인 영역(22b)은 외부로 노출된 상태로 이온이 주입되므로 고농도의 이온이 주입되고, LDD 영역(24)은 게이트 절연층(30)의 돌출영역(32)에 의해 일부 이온만 주입되어 저농도의 이온이 주입되므로 누설 전류를 감소시킬 수 있다.
또한, 게이트 절연층의 돌출영역이 이온 도핑의 선택적 마스크로 사용하여 LDD 영역의 이온주입 농도를 조절할 수 있고, 이에 따라 기존의 LDD 공정에서 필수적으로 필요한 추가 이온주입공정이 불필요하여 제조 공정을 단순화할 수 있다.
소스 영역(22a)과 드레인 영역(22b)에 대한 도핑이 완료되면, 기판(10)을 수소 분위기 하에서 400℃~600℃ 사이의 온도, 예를 들어 550℃에서 1시간 내지 5시간 동안 열처리를 하여, 소스 영역(22a), 드레인 영역(22b)에 주입된 도펀트를 활성화함과 동시에 댕글링 본드를 제거하여 제조된 박막 트랜지스터의 누설전류를 감소시킨다.
마지막으로, 도 8 및 도 9에 도시된 바와 같이, 기존의 공정에 따라 기판 상에 층간 절연막(90)을 형성하고 층간 절연막(90)의 일부를 식각하여 소스 영역(22a), 드레인 영역(22b) 및 게이트 전극(42)의 게이트 영역(100)에 대한 접촉창(102,104,106)을 형성한 후, 소스 전극(94) 및 드레인 전극(96), 게이트 전극(98)을 도전성 재료를 사용하여 형성하면, 박막 트랜지스터가 완성된다.
도 10 및 도 11은 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 나타낸 단면도이다.
다른 실시예에 따른 박막 트랜지스터의 제조방법은 결정화 열처리를 수행하기 전에 결정화 유도 금속을 제거하는 금속 실리사이드 씨드 유도 측면 결정화(SILC) 방법을 이용하는 것이다.
구체적으로 살펴보면, 도 5에 도시된 바와 같이, 결정화 유도 금속층(52)을 게이트 전극(42)의 표면, 게이트 절연층(30)의 양쪽 돌출영역(32), 비정질 실리콘 활성층(20)의 외부로 노출된 표면에 각각 증착한 후 결정화 유도 금속층(30)을 바로 제거한다.
즉, 비정질 실리콘 활성층(20)의 상부에 증착되었던 결정화 유도 금속층(30)을 제거하면, 도 10에 도시된 바와 같이, 비정질 실리콘 활성층(20)의 활성화 영역의 표면에는 도트(dot) 형상의 금속 실리사이드 씨드(metal-silicide seed)(54)가 일정 밀도로 잔류하게 된다.
상기 결정화 유도 금속층(30)은 상온 내지 100℃의 황산(H2SO4) 등의 산성 용액을 이용하여 제거될 수 있다. 이 경우, 황산과 과산화수소를 3:2의 비율로 혼합한 솔루션을 70℃의 온도로 가열하여 사용하는 것이 바람직하며, 상기 솔루션은 납(Pb)과 수은(Ag)을 제외한 모든 금속을 제거할 수 있다.
결정화 유도 금속층(30)의 제거방법은 활성화 영역(22) 위에 금속 실리사이드를 남기고 결정화 유도 금속층(30)을 제거할 수 있는 방법이라면 어떤 방법도 사용될 수 있다.
상기와 같이, 결정화 유도 금속층(30)을 제거하면, 결정화 유도 금속의 스퍼터링 공정시에 결정화 유도 금속이 실리콘 원자와 결합하여 활성화 영역의 표면에 도트(dot) 형태로 실리사이드화된 금속 실리사이드가 제거되지 않고 남게 된다. 잔류된 도트 형태의 금속 실리사이드는 결정화 열처리할 때 비정질 실리콘을 결정화시키는 씨드(seed), 즉 결정립(grain) 성장의 핵(nuclei)으로 작용하여 비정질 실리콘을 다결정 실리콘(poly-Si)으로 결정화시키며, 600℃보다 낮은 저온에서 결정화가 이루어질 수 있게 한다.
여기서, 금속 실리사이드 씨드(54)의 분포 밀도는 결정화 유도 금속층(52)의 두께를 조절함으로써 조절할 수 있다. 즉, 결정화 유도 금속층(52)의 두께를 조절하면 금속 실리사이드 씨드(54)가 적정한 밀도로 분포되도록 제어될 수 있다.
이어서, 도 11에 도시된 바와 같이, 결정화 열처리를 수행하여 비정질 실리콘 활성층(20)을 결정화하여 다결정 실리콘층(22)을 형성한다. 이때, 열처리는 예를 들어, 500℃ ~ 600℃에서 2시간 ~ 6시간 정도 수행하는 것이 바람직하다. 즉, 상기한 자기 정열 금속 실리사이드 유도 측면결정화 방법(self-aligned metal-silicide seed induced lateral crystallization: SA-SILC)으로 비정질 실리콘 활성층(20)의 활성화 영역을 결정화한다.
즉, 결정화 유도 금속이 증착되었던 소스 및 드레인 영역(22a,22b)에는 금속 실리사이드 씨드 유도 결정화(Silicide Seed Induced Crystallization; SIC) 방법으로 수직 결정 성장이 이루어지고, 결정화 유도 금속이 직접적으로 증착되지 않았던 오프셋 영역(즉, LDD 영역)과 게이트 하부의 채널 영역(22c)은 금속 실리사이드 씨드 유도 측면 결정화(Silicide Seed Induced Lateral Crystallization; SILC)에 의한 측면 결정 성장을 통해 쌍방향으로 결정성 성장이 이루어지고 비정질 실리콘 활성층(20) 전체가 다결정 실리콘층(22)으로 결정화된다.
상기한 바와 같이, 본 발명에 따른 비정질 실리콘 박막의 결정화 방법에서는 결정화 유도 금속층(30)을 소스 및 드레인 영역(22a,22b)의 표면에 스퍼터링 방법에 의해 증착한 후, 산성용액을 이용하여 제거함에 따라 결정화 유도 금속층(52)을 스퍼터링 방식으로 증착할 때 플라즈마 에너지로 인해 결합한 실리사이드는 제거되지 않고 소스 및 드레인 영역(22a,22b)의 표면에 도트 형태로 남아 있게 되고, 이 금속 실리사이드가 결정화 열처리시 씨드로 작용하여 낮은 온도에서 비정질 실리콘 박막을 결정화할 수 있다.
또한, 상기한 금속 실리사이드 씨드(54)는 결정화 유도 금속층(52)을 스퍼터링 방식으로 증착할 때 플라즈마 에너지로 인해 확률적으로 실리콘과 결합하여 도트 형태로 형성되므로 결정립의 균일도가 향상된 다결정 실리콘 박막을 얻을 수 있고, 다결정 실리콘은 도트(dot) 형태의 금속 실리사이드 씨드(54)가 결정립(grain) 성장의 핵(nuclei) 역할을 하여 성장된 결정립은 대형화가 이루어지게 된다. 그 결과, 이러한 다결정 실리콘 박막을 이용하여 제조된 박막트랜지스터는 후술하는 바와 같이 누설전류 감소가 이루어지게 된다.
더욱이, 결정화 유도 금속이 직접적으로 증착되지 않았던 게이트 하부의 채널 영역(22c)은 금속 실리사이드 씨드 유도 측면 결정화(SILC)에 의한 측면 결정 성장을 통해 쌍방향으로 결정성 성장이 이루어짐에 따라 금속 유도 결정화(MIC) 및 금속 유도 측면 결정화(MILC)의 가장 큰 문제점인 금속 오염을 최소화할 수 있게 되어, 후술하는 바와 같이, 누설전류가 감소된 고성능 다결정 실리콘 박막 트랜지스터를 제조할 수 있다.
이후 공정은 위에서 설명한 박막 트랜지스터의 제조방법과 동일한 방법으로 수행하면 박막 트랜지스터가 완성된다.
이상에서는 본 발명을 특정의 바람직한 실시예를 예를 들어 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
10: 기판 20: 비정질 실리콘 활성층
22a: 소스 영역 22b: 드레인 영역
22c: 채널 영역 24: LDD 영역
30: 게이트 절연층 32: 돌출영역
40: 게이트 금속층 42: 게이트 전극
50: 식각 마스크 52: 결정화 유도 금속층
54: 금속 실리사이드 씨드
22a: 소스 영역 22b: 드레인 영역
22c: 채널 영역 24: LDD 영역
30: 게이트 절연층 32: 돌출영역
40: 게이트 금속층 42: 게이트 전극
50: 식각 마스크 52: 결정화 유도 금속층
54: 금속 실리사이드 씨드
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- 기판 상에 활성화 영역으로 패터닝된 비정질 실리콘 활성층, 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계;
상기 게이트 금속층 위에 식각 마스크를 형성하는 단계;
상기 식각 마스크를 사용하여 노출된 게이트 금속층에 1차 식각공정을 수행하여 게이트 전극을 형성하고, 1차 식각공정에서 오버 에칭을 수행하여 비노출 상태에 있던 게이트 전극의 양쪽 측면에 오버 에칭 영역을 형성하는 단계;
상기 식각 마스크를 사용하여 2차 식각공정을 수행하여 게이트 절연층을 식각하고, 상기 게이트 절연층의 양쪽 측면에 상기 게이트 전극보다 돌출된 돌출영역을 형성하는 단계;
상기 비정질 실리콘 활성층의 외부로 노출된 표면에 결정화 유도 금속층을 증착하고, 바로 제거하여 비정질 실리콘 활성층에 다수의 금속 실리사이드 씨드를 잔류시키는 단계;
상기 금속 실리사이드 씨드를 결정화 열처리 핵으로 사용하여 기판을 결정화 열처리함에 의해 다결정 실리콘층을 형성하는 단계; 및
상기 다결정 실리콘층의 활성화 영역에 불순물 이온을 주입하여 소스 영역과 드레인 영역을 형성할 때 상기 게이트 절연층의 돌출영역을 도핑 마스크로 사용하여 LDD 영역을 동시에 형성하는 단계를 포함하는 LDD 구조를 갖는 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 1차 식각공정은 습식 식각법이 사용되고, 상기 게이트 금속층을 형성하는 도전성 재료만 식각하는 에칭 용액이 사용되는 것을 특징으로 하는 LDD 구조를 갖는 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 2차 식각공정은 건식 식각법이 사용되는 것을 특징으로 하는 LDD 구조를 갖는 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 오버 에칭 영역의 길이는 LDD 영역의 길이와 동일하고, 0.5~1㎛인 것을 특징으로 하는 LDD 구조를 갖는 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 결정화 유도 금속층의 제거는 황산(H2SO4)을 포함하는 산성 용액을 이용하는 것을 특징으로 하는 LDD 구조를 갖는 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 결정화 유도 금속층의 제거는 상온~100℃로 가열한 황산 또는 황산 혼합용액을 사용하는 것을 특징으로 하는 LDD 구조를 갖는 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 금속 실리사이드 씨드는 비정질 실리콘 활성층의 표면에 도트(dot) 형태로 형성되는 것을 특징으로 하는 LDD 구조를 갖는 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 금속 실리사이드 씨드의 분포 밀도는 비정실 실리콘층에 형성되는 결정화 유도 금속층의 두께에 의해 조절되는 것을 특징으로 하는 LDD 구조를 갖는 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 결정화 열처리는 500℃ ~ 600℃에서 2시간 ~ 6시간 동안 수행하는 것을 특징으로 하는 LDD 구조를 갖는 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 결정화 열처리를 할 때, 비정질 실리콘 활성층의 노출된 영역은 금속 실리사이드 씨드 유도 결정화(SIC)에 의한 결정화가 이루어지고, 게이트 절연층 하부에 위치되는 비정질 실리콘 활성층 영역은 금속 실리사이드 씨드 유도 측면 결정화(SILC)에 의한 측면 결정 성장을 통해 다결정 실리콘층으로 결정화가 이루어지는 것을 특징으로 하는 LDD 구조를 갖는 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 다결정 실리콘층에 불순물 이온을 주입하면, 소스 영역과 드레인 영역은 고농도의 이온이 주입되고, LDD 영역은 게이트 절연층의 돌출영역에 의해 일부 이온만 주입되어 저농도의 이온이 주입되는 것을 특징으로 하는 LDD 구조를 갖는 박막 트랜지스터의 제조방법.
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