KR101357759B1 - 퓨즈회로를 포함하는 반도체 집적회로 및 반도체 메모리 장치 - Google Patents
퓨즈회로를 포함하는 반도체 집적회로 및 반도체 메모리 장치 Download PDFInfo
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- Semiconductor Integrated Circuits (AREA)
Abstract
Description
IN1 | H | L | |
퓨즈 NO CUT |
노드 B | L | H |
노드 A | L | H | |
OUT | H | L | |
퓨즈 CUT |
노드 B | 플로팅 | H |
노드 A | L | L | |
OUT | H | H |
도 2는 본 발명의 제1 실시예에 따른 퓨즈회로를 나타낸 도면이다.
도 3a는 도 2의 제1 및 제2 퓨즈감지신호의 파형을 나타낸 도면이다.
도 3b는 도 2의 제1 및 제2 퓨즈감지신호의 파형의 다른 예를 나타낸 도면이다.
도 4는 인버터의 DC 특성 곡선이다.
도 5a 퓨즈가 커팅되지 않은 상태에서 감지노드의 전압 레벨을 결정하는 요소들의 상태를 나타낸 도면이다.
도 5b는 퓨즈가 커팅된 상태에서 감지노드의 전압 레벨을 결정하는 요소들의 상태를 나타낸 도면이다.
도 6은 본 발명의 제2 실시예에 따른 퓨즈회로를 나타낸 도면이다.
도 7은 본 발명의 제3 실시예에 따른 퓨즈회로를 나타낸 도면이다.
도 8은 본 발명의 제4 실시예에 따른 퓨즈회로를 나타낸 도면이다.
도 9는 본 발명의 제5 실시예에 따른 퓨즈회로를 나타낸 도면이다.
도 10은 도 9의 제1 및 제2 퓨즈감지신호의 파형을 나타낸 도면이다.
도 11은 도 9의 퓨즈가 커팅되지 않은 상태에서 감지노드의 전압 레벨을 결정하는 요소들의 상태를 나타낸 도면이다.
도 12는 본 발명의 제6 실시예에 따른 퓨즈회로를 나타낸 도면이다.
도 13은 도 12의 퓨즈회로를 DRAM의 리던던시 회로에 적용하는 경우의 동작 타이밍을 나타낸 도면이다.
|
IN1 | H | L | L |
IN2 | H | L | H | |
퓨즈 NO CUT |
노드 B | VSS | Vb | VDD |
노드 A | VSS | Va | VDD | |
OUT | VDD | ~VSS | VSS | |
퓨즈 CUT |
노드 B | VSS | Vb | VSS |
노드 A | VSS | Va | VSS | |
OUT | VDD | ~VDD | VDD |
|
IN11 | L | H | H |
IN12 | L | H | L | |
퓨즈 NO CUT |
노드 B1 | VDD | Vb | VSS |
노드 A1 | VDD | Va | VSS | |
OUT | VSS | ~VDD | VDD | |
퓨즈 CUT |
노드 B1 | VDD | Vb | VDD |
노드 A1 | VDD | Va | VDD | |
OUT | VSS | ~VSSD | VSS |
22: 제2 구동부
24: 바이패스 저항부
26: 감지부
FUSE: 퓨즈
Claims (41)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 퓨즈;
제1 퓨즈감지신호에 응답하여 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터;
상기 퓨즈와 함께 풀업 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터;
상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및
상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하되,
상기 퓨즈는 그 일측이 상기 감지노드에 접속되고,
상기 PMOS 트랜지스터는 풀업 전압원에 소오스가 접속되고 상기 퓨즈의 타측에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하고,
상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 논리레벨 하이로 활성화되고 이후 구간에서 논리레벨 로우로 천이하는 반도체 집적회로.
- 퓨즈;
제1 퓨즈감지신호에 응답하여 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터;
상기 퓨즈와 함께 풀업 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터;
상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및
상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하되,
상기 퓨즈는 그 일측이 풀업 전압원에 접속되고,
상기 PMOS 트랜지스터는 상기 퓨즈의 타측에 소오스가 접속되고 상기 감지노드에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하고,
상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 논리레벨 하이로 활성화되고 이후 구간에서 논리레벨 로우로 천이하는 반도체 집적회로.
- 삭제
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제8항 또는 제9항에 있어서,
상기 제2 퓨즈감지신호는 퓨즈 상태 감지 구간에서 논리레벨 로우로 활성화되고 이후 구간에서 논리레벨 하이로 천이하는 반도체 집적회로.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제8항 또는 제9항에 있어서,
상기 감지부는 상기 감지노드를 입력단으로 하는 제1 인버터; 및
상기 제1 인버터의 출력신호를 입력으로 하며 상기 감지노드를 출력단으로 하는 제2 인버터를 구비하는 반도체 집적회로.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,
상기 퓨즈가 커팅되지 않은 경우,
상기 PMOS 트랜지스터, 상기 저항부, 상기 퓨즈가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀다운 NMOS 트랜지스터의 유효 저항비가 Va < ViL(여기서, Va는 상기 감지노드의 전압, ViL은 상기 제1 인버터의 로직 로우 입력 특성값)를 만족하는 반도체 집적회로.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,
상기 퓨즈가 커팅된 경우,
상기 PMOS 트랜지스터, 상기 저항부가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀다운 NMOS 트랜지스터의 유효 저항비가 Va > ViH(여기서, Va는 상기 감지노드의 전압, ViH은 상기 제1 인버터의 로직 하이 입력 특성값)를 만족하는 반도체 집적회로.
- 퓨즈;
제1 퓨즈감지신호에 응답하여 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터;
상기 퓨즈와 함께 풀업 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀업 구동하기 위한 제1 PMOS 트랜지스터;
상기 퓨즈 및 상기 제1 PMOS 트랜지스터와 함께 풀업 구동 경로를 이루며 상기 제1 퓨즈감지신호에 응답하여 상기 감지노드를 풀업 구동하기 위한 제2 PMOS 트랜지스터;
상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및
상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부
를 구비하는 반도체 집적회로.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제15항에 있어서,
상기 제1 PMOS 트랜지스터는 풀업 전압원에 소오스가 접속되고 상기 퓨즈의 일측에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하며,
상기 제2 PMOS 트랜지스터는 상기 퓨즈의 타측에 소오스가 접속되고 상기 감지노드에 드레인이 접속되며 상기 제1 퓨즈감지신호를 게이트 입력으로 하는 반도체 집적회로.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제15항에 있어서,
상기 제2 PMOS 트랜지스터는 풀업 전압원에 소오스가 접속되고 상기 퓨즈의 일측에 드레인이 접속되며 상기 제1 퓨즈감지신호를 게이트 입력으로 하며,
상기 제1 PMOS 트랜지스터는 상기 퓨즈의 타측에 소오스가 접속되고 상기 감지노드에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하는 반도체 집적회로.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제16항 또는 제17항에 있어서,
상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 논리레벨 하이로 활성화되고 이후 구간에서 논리레벨 로우로 천이하는 반도체 집적회로.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제18항에 있어서,
상기 제2 퓨즈감지신호는 퓨즈 상태 감지 구간에서 논리레벨 로우로 활성화되고 이후 구간에서 논리레벨 하이로 천이하는 반도체 집적회로.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제15항에 있어서,
상기 감지부는 상기 감지노드를 입력단으로 하는 제1 인버터; 및
상기 제1 인버터의 출력신호를 입력으로 하며 상기 감지노드를 출력단으로 하는 제2 인버터를 구비하는 반도체 집적회로.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제20항에 있어서,
상기 퓨즈가 커팅되지 않은 경우,
상기 제1 및 제2 PMOS 트랜지스터, 상기 저항부, 상기 퓨즈가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀다운 NMOS 트랜지스터의 유효 저항비가 Va < ViL(여기서, Va는 상기 감지노드의 전압, ViL은 상기 제1 인버터의 로직 로우 입력 특성값)를 만족하는 반도체 집적회로.
- 청구항 22은(는) 설정등록료 납부시 포기되었습니다.제20항에 있어서,
상기 퓨즈가 커팅된 경우,
상기 제1 및 제2 PMOS 트랜지스터, 상기 저항부가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀다운 NMOS 트랜지스터의 유효 저항비가 Va > ViH(여기서, Va는 상기 감지노드의 전압, ViH은 상기 제1 인버터의 로직 하이 입력 특성값)를 만족하는 반도체 집적회로.
- 삭제
- 퓨즈;
제1 퓨즈감지신호에 응답하여 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터;
상기 퓨즈와 함께 풀다운 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터;
상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및
상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하되,
상기 퓨즈는 그 일측이 상기 감지노드에 접속되고,
상기 NMOS 트랜지스터는 풀다운 전압원에 소오스가 접속되고 상기 퓨즈의 타측에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력하고,
상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 논리레벨 로우로 활성화되고 이후 구간에서 논리레벨 하이로 천이하는 반도체 집적회로.
- 퓨즈;
제1 퓨즈감지신호에 응답하여 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터;
상기 퓨즈와 함께 풀다운 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀다운 구동하기 위한 NMOS 트랜지스터;
상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및
상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부를 구비하되,
상기 퓨즈는 그 일측이 풀업 전압원에 접속되고,
상기 NMOS 트랜지스터는 상기 퓨즈의 타측에 소오스가 접속되고 상기 감지노드에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하고,
상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 논리레벨 로우로 활성화되고 이후 구간에서 논리레벨 하이로 천이하는 반도체 집적회로.
- 삭제
- 청구항 27은(는) 설정등록료 납부시 포기되었습니다.제24항 또는 제25항에 있어서,
상기 제2 퓨즈감지신호는 퓨즈 상태 감지 구간에서 논리레벨 하이로 활성화되고 이후 구간에서 논리레벨 로우로 천이하는 반도체 집적회로.
- 청구항 28은(는) 설정등록료 납부시 포기되었습니다.제24항 또는 제25항에 있어서,
상기 감지부는 상기 감지노드를 입력단으로 하는 제1 인버터; 및
상기 제1 인버터의 출력신호를 입력으로 하며 상기 감지노드를 출력단으로 하는 제2 인버터를 구비하는 반도체 집적회로. - 청구항 29은(는) 설정등록료 납부시 포기되었습니다.제28항에 있어서,
상기 퓨즈가 커팅되지 않은 경우,
상기 NMOS 트랜지스터, 상기 저항부, 상기 퓨즈가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀업 PMOS 트랜지스터의 유효 저항비가 Va < ViL(여기서, Va는 상기 감지노드의 전압, ViL은 상기 제1 인버터의 로직 로우 입력 특성값)를 만족하는 반도체 집적회로.
- 청구항 30은(는) 설정등록료 납부시 포기되었습니다.제28항에 있어서,
상기 퓨즈가 커팅된 경우,
상기 NMOS 트랜지스터, 상기 저항부가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀업 PMOS 트랜지스터의 유효 저항비가 Va > ViH(여기서, Va는 상기 감지노드의 전압, ViH은 상기 제1 인버터의 로직 하이 입력 특성값)를 만족하는 반도체 집적회로.
- 퓨즈;
제1 퓨즈감지신호에 응답하여 감지노드를 풀업 구동하기 위한 PMOS 트랜지스터;
상기 퓨즈와 함께 풀다운 구동 경로를 이루며 제2 퓨즈감지신호에 응답하여 상기 감지노드를 풀다운 구동하기 위한 제1 NMOS 트랜지스터;
상기 퓨즈 및 상기 제1 NMOS 트랜지스터와 함께 풀다운 구동 경로를 이루며 상기 제1 퓨즈감지신호에 응답하여 상기 감지노드를 풀다운 구동하기 위한 제2 NMOS 트랜지스터;
상기 퓨즈의 양단 사이에 접속된 바이패스 저항부; 및
상기 감지노드의 전압에 응답하여 상기 퓨즈의 프로그래밍 상태를 감지하기 위한 감지부
를 구비하는 반도체 집적회로.
- 청구항 32은(는) 설정등록료 납부시 포기되었습니다.제31항에 있어서,
상기 제1 NMOS 트랜지스터는 풀다운 전압원에 소오스가 접속되고 상기 퓨즈의 일측에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하며,
상기 제2 NMOS 트랜지스터는 상기 퓨즈의 타측에 소오스가 접속되고 상기 감지노드에 드레인이 접속되며 상기 제1 퓨즈감지신호를 게이트 입력으로 하는 반도체 집적회로.
- 청구항 33은(는) 설정등록료 납부시 포기되었습니다.제31항에 있어서,
상기 제2 NMOS 트랜지스터는 풀다운 전압원에 소오스가 접속되고 상기 퓨즈의 일측에 드레인이 접속되며 상기 제1 퓨즈감지신호를 게이트 입력으로 하며,
상기 제1 NMOS 트랜지스터는 상기 퓨즈의 타측에 소오스가 접속되고 상기 감지노드에 드레인이 접속되며 상기 제2 퓨즈감지신호를 게이트 입력으로 하는 반도체 집적회로.
- 청구항 34은(는) 설정등록료 납부시 포기되었습니다.제32항 또는 제33항에 있어서,
상기 제1 퓨즈감지신호는 감지노드 초기화 구간에서 논리레벨 로우로 활성화되고 이후 구간에서 논리레벨 하이로 천이하는 반도체 집적회로.
- 청구항 35은(는) 설정등록료 납부시 포기되었습니다.제34항에 있어서,
상기 제2 퓨즈감지신호는 퓨즈 상태 감지 구간에서 논리레벨 하이로 활성화되고 이후 구간에서 논리레벨 로우로 천이하는 반도체 집적회로.
- 청구항 36은(는) 설정등록료 납부시 포기되었습니다.제31항에 있어서,
상기 감지부는 상기 감지노드를 입력단으로 하는 제1 인버터; 및
상기 제1 인버터의 출력신호를 입력으로 하며 상기 감지노드를 출력단으로 하는 제2 인버터를 구비하는 반도체 집적회로.
- 청구항 37은(는) 설정등록료 납부시 포기되었습니다.제36항에 있어서,
상기 퓨즈가 커팅되지 않은 경우,
상기 제1 및 제2 NMOS 트랜지스터, 상기 저항부, 상기 퓨즈가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀업 PMOS 트랜지스터의 유효 저항비가 Va < ViL(여기서, Va는 상기 감지노드의 전압, ViL은 상기 제1 인버터의 로직 로우 입력 특성값)를 만족하는 반도체 집적회로.
- 청구항 38은(는) 설정등록료 납부시 포기되었습니다.제36항에 있어서,
상기 퓨즈가 커팅된 경우,
상기 제1 및 제2 NMOS 트랜지스터, 상기 저항부가 가지는 유효 저항비와 상기 제2 인버터에 포함된 풀업 PMOS 트랜지스터의 유효 저항비가 Va > ViH(여기서, Va는 상기 감지노드의 전압, ViH은 상기 제1 인버터의 로직 하이 입력 특성값)를 만족하는 반도체 집적회로.
- 삭제
- 다수의 퓨즈;
프리차지 신호에 응답하여 응답하여 공통 감지노드를 풀업 구동하기 위한 제1 구동부;
해당 퓨즈와 함께 풀다운 구동 경로를 이루며 해당 어드레스 정보에 응답하여 상기 공통 감지노드를 풀다운 구동하기 위한 다수의 제2 구동부;
해당 퓨즈의 양단 사이에 접속된 다수의 바이패스 저항부; 및
상기 공통 감지노드의 전압에 응답하여 상기 다수의 퓨즈 각각의 프로그래밍 상태를 감지하기 위한 감지부를 구비하되,
상기 프리차지 신호는 프리차지 커맨드를 받아 활성화되고 액티브 커맨드를 받아 비활성화되는 반도체 메모리 장치.
- 청구항 41은(는) 설정등록료 납부시 포기되었습니다.제40항에 있어서,
각각의 어드레스 정보는 상기 액티브 커맨드를 받아 순차적으로 활성화되며, 활성화 구간은 tRCDmin(Ras to Cas Delay time의 최소값)보다 작은 반도체 메모리 장치.
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