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KR101340004B1 - Ｓｏｉ 웨이퍼의 제조방법 - Google Patents

Ｓｏｉ 웨이퍼의 제조방법 Download PDF

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Publication number
KR101340004B1
KR101340004B1 KR1020087026010A KR20087026010A KR101340004B1 KR 101340004 B1 KR101340004 B1 KR 101340004B1 KR 1020087026010 A KR1020087026010 A KR 1020087026010A KR 20087026010 A KR20087026010 A KR 20087026010A KR 101340004 B1 KR101340004 B1 KR 101340004B1
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KR
South Korea
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wafer
ion implantation
layer
ion
soi
Prior art date
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KR1020087026010A
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Inventor
카즈히코 요시다
마사오 마츠미네
히로시 타케노
Original Assignee
신에쯔 한도타이 가부시키가이샤
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Filing date
Publication date
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Abstract

본 발명은, 적어도, 베이스 웨이퍼 또는 본드 웨이퍼의 어느 한쪽의 표면으로부터, 실리콘 중에서 전기적으로 불활성인 중성원소를 이온 주입하여 이온 주입 데미지층을 형성하는 공정을 구비하는 SOI 웨이퍼의 제조방법에 있어서, 상기 이온 주입 데미지층 형성 공정에 있어서의 중성원소의 이온 주입은, 도즈량을 1×1012 atoms/cm2 이상 1×1015 atoms/cm2미만으로 하여 실시하는 SOI 웨이퍼의 제조방법이다.
이것에 의해, 리크전류의 발생이나 산화막 내압의 열화 등을 억제하면서도, 충분한 게터링 능력을 갖는 SOI 웨이퍼의 제조방법이 제공된다.
SOI, 웨이퍼, 실리콘, 불활성, 중성원소, 이온, 주입, 데미지층

Description

ＳＯＩ 웨이퍼의 제조방법{SOI Wafer Manufacturing Method}
본 발명은, 접합법에 의한 SOI(Silicon on Insulator) 웨이퍼의 제조방법에 관한 것으로서, 특히, 게터링 능력을 갖는 SOI 웨이퍼의 제조방법에 관한 것이다.
근년, 고집적 CMOS, IC, 고내압 소자등이 SOI 웨이퍼를 이용하여 제작되어 왔다. SOI 웨이퍼의 구체적인 구조는 웨이퍼의 깊이 방향에 대하여, 표층의 디바이스 제작 영역이 되는 활성층으로서 사용되는 실리콘 단결정 층(이하, SOI 층이라고 부른다)아래에 산화막 등의 매입 절연 층(이하, Box층이라고 부르는 경우가 있음)을 삽입하고, 그 하부에 또 실리콘 단결정 층(이하, 지지기판이라고 부른다)을 갖는 3층 구조로 되어 있다.
이러한 구조의 SOI 웨이퍼는, 기생(寄生)용량이 작고, 내 방사성 능력이 높은 등의 특징을 갖는다.
그 때문에, 고속·저소비 전력 동작, 래치 업 방지 등의 효과가 기대되어, 고성능 반도체소자 용의 기판으로서 유망시 되고 있다.
이 SOI 웨이퍼의 제조방법으로서, 예를 들면, 이하의 방법이 알려져 있다.
즉, 경면 연마된 2매의 실리콘 단결정 웨이퍼(SOI층이 되는 실리콘 단결정 웨이퍼 (본드 웨이퍼)와 지지기판이 되는 실리콘 단결정 웨이퍼(베이스 웨이퍼))를 준비하고, 적어도 한쪽의 실리콘 기판의 표면에 산화막을 형성시킨다.
그리고, 이러한 실리콘 단결정 웨이퍼를 산화막을 끼워 접합시킨 후, 접합 열처리 해 결합 강도를 높인다.
그 다음에, 본드 웨이퍼를 박막화하여 SOI층이 형성된 SOI 웨이퍼를 얻는다.
이 박막화의 방법으로서는, 본드 웨이퍼를 소망한 두께까지 연삭, 연마 등을 실시하는 방법이나, 접합 전에 미리 수소 또는 헬륨을 이온 주입하여 박리 층을 형성하고, 접합 열처리 온도보다 낮은 온도로 박리 열처리하여 본드 웨이퍼를 이 박리 층에서 박리하는 것에 의해 행하고, 그 다음에 전술한 접합 열처리를 행하는 이온 주입 박리법이라고 하는 방법(예를 들면, 일본특허 제3048201호 공보) 등이 있다.
상기한 바와 같이, SOI 웨이퍼는 전기적 특성의 관점에서 구조상의 메리트를 많이 갖고 있지만, 금속 불순물 오염에 대한 내성이라는 관점에서는 구조 상의 디메리트를 갖고 있다.
즉, 많은 경우 금속 불순물의 확산속도는, 실리콘 내보다 실리콘 산화막내의 쪽이늦게 되기 때문이다. 그것에 의해, SOI층 표면에서 오염 되었을 경우, 금속 불순물이 Box층을 통과하기 어렵기 때문에, 얇은 SOI층에 축적되게 된다.
그 때문에, SOI 구조를 갖지 않는 실리콘 기판의 경우보다 금속 오염의 악영향이 보다 커지게 된다.
따라서, SOI 웨이퍼에서는, 금속 불순물을 포획하여 반도체 소자의 활성층이 되는 영역으로부터 제거하는 능력(게터링 능력)을 갖는 것이, 보다 더 중요한 품질의 하 나가 된다.
SOI 구조를 갖지 않는 실리콘 기판의 경우에 일반적으로 이용되는 게터링 수법(산소석출물, 고농도 붕소 첨가, 이면 다결정 실리콘 막등 )은, 모두 활성층과는 역의 지지 기판 측에 게터링층이 도입된다.
그러나, SOI 웨이퍼에 있어서 같은 수법을 이용하여 지지 기판 측에 게터링층을 도입하여도, 금속 불순물이 Box층을 통과하기 어렵기 때문에, 상기한 게터링층이 충분히 기능하지 않아, 이러한 수법은 그대로는 SOI 웨이퍼에 적용할 수 없다고 하는 문제가 있다.
이러한 문제를 해결하기 위하여, 접합법에 의한 SOI 웨이퍼의 제조방법에 있어서, SOI층 근방에 게터링 영역을 도입하는 방법이 종래부터 몇몇 제안되어 있다.
예를 들면, 접합 전에, 본드 웨이퍼의 접합 면에 인 또는 실리콘을 이온 주입하여 변형이나 결함을 도입하여, 접합 후에 SOI층과 Box층의 사이의 게터링층으로 하는 방법(예를 들면, 일본 특개평 6－163862호 공보 참조)이 있다.
또한, 인이나 실리콘 이외의 이온, 예를 들면 붕소, 탄소, 아르곤, 크립톤, 크세논을, 접합 전에, 본드 웨이퍼의 접합 면에 이온 주입하는 방법도 제안되어 있다(일본 특개평 10－32209호 공보 참조).
그러나, 이러한 방법에 따라 제조된 SOI 웨이퍼를 이용하여 디바이스 제작을 행하면, 리크전류가 이상(異常) 발생하거나 산화막 내압이 악화되거나 하는 일이 있다고 하는 문제점이 있었다.
그래서, 본 발명은, 이러한 문제점을 감안하여 이루어진 것으로, 리크전류의 발생이나 산화막 내압의 열화(劣化) 등을 억제 하면서도, 충분한 게터링 능력을 갖는 SOI 웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위하여 이루어진 것으로, 적어도, 실리콘 단결정으로 이루어진 베이스 웨이퍼와 본드 웨이퍼를 준비하는 공정,
상기 베이스 웨이퍼와 상기 본드 웨이퍼의 적어도 한쪽의 표면에 절연 막을 형성 하는 공정,
상기 베이스 웨이퍼 또는 상기 본드 웨이퍼의 어느쪽이든 한쪽의 표면으로부터, 실리콘 중에서 전기적으로 불활성인 중성원소를 이온 주입하여 이온 주입 데미지층을 형성하는 공정,
상기 이온 주입한 표면을 상기 절연 막을 개입시켜 상기 베이스 웨이퍼와 상기 본드 웨이퍼를 접합시키는 공정,
접합시킨 상기 본드웨이퍼를 박막화하는 공정을 구비하는 SOI 웨이퍼의 제조방법에 있어서,
상기 이온 주입 데미지층 형성 공정에서의 중성원소의 이온 주입은, 도즈량을 1×1012 atoms/cm2 이상 1×1015 atoms/cm2 미만으로 하여 행하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법을 제공한다.
이와 같이, 베이스 웨이퍼 또는 본드 웨이퍼의 어느쪽이든 한쪽에, 실리콘 중에서 전기적으로 불활성인 중성원소를 이온 주입하여 이온 주입 데미지층을 형성하는 공정을 구비하는 SOI 웨이퍼의 제조방법에 있어서, 중성원소의 이온 주입을, 도즈량을 1×1012 atoms/cm2 이상 1×1015 atoms/cm2 미만으로 하여 행하면, 접합 열처리 시에 이온 주입 데미지층에서의 2차 결함이 발생하는 것을 억제하면서도, 충분한 게터링 능력을 갖는 SOI 웨이퍼를 제조할 수가 있다. 그 결과, 리크전류의 발생이나 산화막 내압의 열화가 억제된 SOI 웨이퍼로 할 수가 있다.
이 경우, 상기 이온 주입하는 중성원소는, 아르곤, 탄소, 산소, 실리콘의 적어도 일종으로 하는 것이 바람직하다.
이와 같이, 이온 주입하는 중성원소는, 아르곤, 탄소, 산소, 실리콘의 적어도 일종으로 하면, 보다 낮은 도즈량으로 효과적으로 충분한 게터링 능력을 부가할 수 있다.
또한, 이러한 저도즈량이면, 접합 열처리 시에서의 2차 결함의 발생도 보다 억제할 수가 있다.
더욱이, 이러한 원소이면, 디바이스 특성에 악영향을 미치기 어렵기 때문에 바람직하다.
이 경우, 상기 중성원소로서 탄소를 이온 주입하는 경우는 도즈량을 1×1013 a toms/cm2 이하로 하고, 산소를 이온 주입하는 경우는 도즈량을 1×1015 atoms/cm2 미만으로 하고, 아르곤 또는 실리콘을 이온 주입하는 경우는 도즈량을 1×1014 atom s/cm2 이하로 하는 것이 바람직하다.
이온 주입하는 각 중성원소에 따라 이러한 도즈량으로 하면, 보다 확실히 접합 열처리 시의 2차 결함의 발생을 억제할 수가 있다.
또한, 이러한 도즈량이라도, 충분한 게터링 능력을 부가할 수가 있다.
또한, 상기 중성원소를 이온 주입할 때의 가속전압을 200 keV 이하로 하는 것이 바람직하다.
또한, 상기 이온 주입 데미지층의 두께를 0.5㎛ 이하로 하는 것이 바람직하다
이와 같이, 중성원소를 이온 주입할 때의 가속전압을 200 keV 이하, 또는 이온 주입 데미지층의 두께를 0.5㎛ 이하로 하면, 이온 주입 데미지층의 두께가 충분히 얇기 때문에, 접합 열처리 시의 이온 주입 데미지층에서의 2차 결함의 발생을 보다 억제할 수가 있다.
또한, 이러한 이온 주입 데미지층의 두께이더라도, 충분한 게터링 능력을 부가할 수가 있다.
또한, 상기 절연 막을 실리콘 산화막 또는 실리콘 질화막 또는 이것들을 조합한 것으로 하는 것이 바람직하다.
이와 같이, 절연 막을 실리콘 산화막 또는 실리콘 질화막 또는 이것들을 조합한 것으로 하면 치밀하고 양질의 절연막을 용이하게 형성할 수 있어, 절연 특성, 게터링 능력 모두 우수한 SOI 웨이퍼로 할 수가 있다.
또한, 상기 본드웨이퍼의 박막화를, 상기 본드 웨이퍼를 연삭하는 것에 의해 행할 수가 있다.
또한, 상기 본드 웨이퍼의 박막화를, 미리, 상기 접합 공정보다 전에, 수소 또는 헬륨을 상기 본드 웨이퍼의 표면으로부터 이온 주입하는 것에 의해 박리용 이온 주입 층을 형성하여, 상기 본드 웨이퍼의 박막화 공정에 있어서, 박리 열처리에 의해 상기 박리용 이온 주입 층에서 상기 본드 웨이퍼를 박리하는 것에 의해 행할 수가 있다.
이와 같이, 본드 웨이퍼의 박막화를, 후막(厚膜) SOI층의 형성에 적합한 본드 웨이퍼를 연삭하는 것에 의해 행하는 경우이거나, 박막 SOI층의 형성에 적합한 이온 박리법에 의하여 행하는 경우이더라도 이온주입 데미지 층에 충분한 게터링 능력을 부가할 수가 있어, 접합 열처리 시의 이온 주입 데미지층에서의 2차 결함의 발생을 억제할 수가 있다.
또한, 적어도 상기 접합 공정보다 전에, 상기 중성원소를 이온 주입하는 표면으로부터 실리콘 중에서 도너가 되는 원소를 이온 주입하여 n+층을 형성하는 공정을 구비할 수도 있다. 이 경우, 상기 도너가 되는 원소는, 인, 비소, 안티몬의 적어도 일종으로 할 수가 있다.
이와 같이, 적어도 접합 공정보다 전에, 중성원소를 이온 주입하는 표면으로부터 실리콘 중에서 도너가 되는 원소를 이온 주입하여 n+층을 형성하는 공정을 구비하여, 예를 들면, 도너가 되는 원소를 인, 비소, 안티몬의 적어도 일종으로 하면, n+층에 의한 게터링 능력과 이온 주입 데미지층에 의한 게터링 능력을 조합시켜, 보다 강력한 게터링사이트로 할 수가 있다.
또한, 이러한 경우에서도, 접합 열처리 시의 이온 주입 데미지층에서의 2차 결함의 발생을 억제할 수가 있다.
게다가, 이러한 경우, 중성원소의 이온 주입의 도즈량을, 5×1012 atoms/cm2 이상으로 하는 것이 바람직하다.
이와 같이, 중성원소의 이온 주입의 도즈량을, 5×1012 atoms/cm2 이상으로 하면, 보다 확실히, 충분한 게터링 능력을 갖는 SOI 웨이퍼를 제조할 수 있다.
본 발명에 의하면, 접합 열처리 시의 이온 주입 데미지층에서의 2차 결함의 발생을 억제하면서도, 이온 주입 데미지층에 충분한 게터링 능력을 갖는 SOI 웨이퍼를 제조할 수가 있다.
그리고, 이와 같이 제조된 SOI 웨이퍼를 이용하여 디바이스 제작을 행하면, 중금속 오염에 강한 디바이스이면서, 결함이 적기 때문에 리크전류의 이상 발생이나 산화막 내압의 열화 등을 방지할 수가 있다.
도 1은 본 발명의 접합법에 의한 SOI 웨이퍼의 제조방법의 개략을 나타낸 도면이다
도 2는 본 발명에 관한 SOI 웨이퍼의 단면도로서, (a)는 본드웨이퍼에 이온 주입 데미지층을 형성한 경우, (b)는 베이스 웨이퍼에 이온 주입 데미지층을 형성한 경우이다. 도 3은 실시예 1~ 4 및 비교예 1~4에서 얻어진 SOI 웨이퍼의 이온 주입 데미지층 부근의 단면 TEM 사진이다.
도 4는 실시예 1~ 4 및 비교예 1~4에서 얻어진 SOI 웨이퍼의 게터링 능력을 나타내는 도면이다.
도 5는 비교예 5에서 얻어진 SOI 웨이퍼의 게터링 능력을 나타내는 도면이다.
도 6은 실시예 7~11, 16 및 비교예 7에서 얻어진 SOI 웨이퍼의 게터링 능력을 나타내는 도면이다.
도 7은 실시예 12~15에서 얻어진 SOI 웨이퍼의 게터링 능력을 나타내는 도면이다.도 8은 실시예 17~20에서 얻어진 SOI 웨이퍼의 게터링 능력을 나타내는 도면이다.
이하, 본 발명에 대하여 도면을 참조하여 보다 구체적으로 설명하지만, 본 발명은 이것에 한정되는 것은 아니다.
도 1은, 본 발명의 접합법에 의한 SOI 웨이퍼의 제조방법의 일례를 나타내는 도면이다. 본 발명이 적용되는 접합법에 의한 SOI 웨이퍼의 제조방법의 개략은 이하에 나타낸 바와 같다.
우선, 공정(a)에서, 반도체 소자 형성용의 SOI층이 되는 실리콘 단결정 웨이퍼(본드 웨이퍼)(11)과 지지 기판이 되는 실리콘 단결정 웨이퍼(베이스 웨이퍼)(14)를 준비한다.
다음에, 공정(b)에서, 베이스 웨이퍼(14)와 본드 웨이퍼(11)과의 적어도 한쪽에 매입 절연층이 되는 절연막(13)을 형성한다(여기에서는, 베이스 웨이퍼(14)에 절연막 (13)을 형성한다).
다음에, 공정(c)에서, 베이스 웨이퍼(14) 또는 본드 웨이퍼(11)의 적어도 한쪽의 표면으로부터 중성원소의 이온 주입을 행하여 이온 주입 데미지층(12)을 형성한다(여기에서는, 본드 웨이퍼(11)에 이온 주입 데미지층을 형성한다).
이온 주입에 앞서, 본드 웨이퍼(11)의 표면에 스크린 산화막을 형성하여도 상관없다.
또한, 그 스크린 산화막을, 공정(d)의 전에 제거하여도 상관없고, 제거하지 않아도 상관없다.
본 발명에서는, 이 중성원소의 이온 주입의 도즈량을 규정하지만, 이것에 대하여는 후술한다.
다음에, 공정(d)에서, 베이스 웨이퍼(14)와 본드 웨이퍼(11)을, 이온 주입하여 이온 주입 데미지층(12)를 형성한 측의 표면을 접합면으로 하여 절연막(13)을 개입시켜 밀착시켜 접합시킨다.
이와 같이 하여 접합면(15)를 갖는 접합 웨이퍼(20)을 얻는다.
다음에, 공정(e)에서, 접합면(15)의 결합 강도를 높이기 위한 결합열 처리를 실시한다. 예를 들면, 산화성 또는 불활성 가스 분위기하, 1000℃~1200℃, 10분 ~ 6시간의 열처리를 실시하는 것으로 2매의 웨이퍼를 강고하게 결합시킬 수가 있다.
다음에, 공정(f)에서, 본드 웨이퍼(11)을 소망한 두께까지 박막화하고, 지지 기판 (54)위에 Box층(53)을 끼워 SOI층(51)이 형성되어 있고, 이온 주입 데미지층(52)를 갖는 SOI 웨이퍼(50)을 얻는다.
또한, 본드 웨이퍼의 박막화는, 예를 들면, 비교적 후막의 SOI층의 형성에 적합한 평면연삭 및 경면 연마에 의한 방법을 이용할 수도 있고, 박막 SOI층의 형성에 적합한 본드 웨이퍼와 베이스웨이퍼를 접합시키는 공정(d)의 전에 미리 본드 웨이퍼의 접합 면에 수소이온 또는 헬륨이온을 주입하는 것에 의해 박리용 이온 층을 형성하고, 접합시킨 후에 박리용 이온 주입 층에서 본드 웨이퍼를 박리하는 것에 의해 박막화를 행하는 이온 주입 박리법이라고 불리는 방법을 이용할 수도 있다. 또한, 이온 주입 박리법으로 박막화를 실시하는 경우에는, 실온으로 접합시킨 후에, 필요에 따라 500℃정도의 저온 열처리를 실시하여 박리를 행한 후, 결합 강도를 높이기 위한 결합 열처리 공정(e)를 실시하는 공정 순서가 된다.
또한, 이 때, 접합시키는 웨이퍼 표면을 플라즈마 처리하는 것에 의해 활성화한 후에 접합하는 것에 의해, 상기 500℃정도의 열처리를 실시하는 일 없이, 기계적인 응력에 의해 상기 이온 주입 층에서 박리하는 방법을 이용할 수도 있다.
또한, 이 박리용 이온 주입 층의 형성은, 게터링층 형성 목적의 이온 주입 공정보다 먼저 행하거나 후에 행하여도 된다.
이와 같이 하여 이온 주입 데미지층(52)를 갖는 SOI 웨이퍼(50)을 얻는 것이지만, 상기 도 1의 공정(c)에서 이온 주입할 때에, 본드 웨이퍼(11)에 이온 주입한 경우는, 도 2(a)와 같이, SOI층(51)의, Box층(53)과의 계면영역에 이온 주입 데미지층 (52)가 형성된다. 반대로, 베이스 웨이퍼(14)에 이온 주입한 경우는, 도 2(b)와 같이, 지지 기판(54)의, Box층(53)과의 계면 영역에 이온 주입 데미지층(52)가 형성된다.
이러한 공정을 거치는 것에 의해, 실리콘 단결정 웨이퍼중에 이온 주입하여 이온 주입 데미지층을 도입하여, 게터링층으로 하는 SOI 웨이퍼를 제조하는 방법에 의하면, 상기한 바와 같이, 리크전류가 이상 발생하거나 산화막 내압이 악화되는 일이 있다고 하는 문제점이 있었다.
이러한 SOI 웨이퍼의 특성 열화 이유의 구체적인 요인으로서, 본 발명자들은, 접합 열처리 후에 이온 주입 데미지층에서 발생하는 2차 결함에 주목했다.
즉, 종래는, SOI 웨이퍼에 게터링을 목적으로 하여 이온 주입 데미지층을 도입하기 위한 이온 주입의 도즈량은 1×1015 atoms/cm2 이상 필요하다고 되어 있었다.
이러한 도즈량이면, 확실히, 강력한 게터링 능력을 SOI 웨이퍼에 부가할 수가 있지만, 한편으로, 접합 열처리 때에, 2차 결함을 대량으로 발생시키는 것과 결부하여, SOI 웨이퍼의 특성을 악화시키는 경우가 있었다.
또한, 도즈량의 자리수가 1자리 오르면, 이온 주입에 걸리는 시간은 약 10배가 된다. 종래와 같이 도즈량이 1×1015 atoms/cm2 이상이면, 장시간의 이온 주입이 필요하게 되어, 생산성이 낮아지는 것과 동시에 비용이 높아진다.
이러한 것에 근거하여, 본 발명자들은 한층 더 검토를 거듭한 결과, 접합법에 의한 SOI 웨이퍼의 제조에 있어서, 게터링 목적의 이온 주입 데미지층 형성을 위한 이온 주입 시에, 실리콘 중에서 전기적으로 불활성인 중성원소(이하, 단지 중성원소라 칭한다)를 이온 주입하는 경우에 있어서는, 도즈량이 종래보다 낮아도, 금속 불순물을 충분히 게터링할 수 있다는 것을 발견하였다. 그리고, 여러 가지의 조건을 최 적화함으로서 본 발명을 완성시켰다.
구체적으로는, 도 1에 나타난 바와 같은 SOI 웨이퍼의 제조방법에 있어서, 도 1(c)의 이온 주입 공정에 있어서, 이온 주입하는 중성원소의 도즈량이 종래보다 적은, 1×1012 atoms/cm2 이상 1×1015 atoms/cm2 미만이면, 충분한 게터링 능력을 얻음과 동시에, 접합 열처리 때에 이온 주입 데미지층으로부터 2차 결함이 발생하는 것을 억제할 수가 있다는 것을 알 수 있었다.
또한, 본 발명과 같은 저도즈량으로 충분한 게터링 능력을 얻을 수 있으므로, 종래와 같은 장시간의 이온 주입이 필요하지 않게 되어, 생산성이 높아지는 것과 동시에 비용을 낮게 억제할 수가 있다.
또한, 접합 열처리 때에 이온 주입 데미지층에서 2차 결함을 발생하는 것을 보다 억제하기 위해서는, 중성원소의 도즈량은, 1×1014 atoms/cm2 이하로 하는 것이 보다 바람직하고, 1×1013 atoms/cm2 이하로 하는 것이 특히 바람직하다.
또한, 본 발명의 효과가 있는 도즈량의 하한인 1×1012 atoms/cm2는, 통상의 이온주입장치에 의해 안정하게 제어하여 이온 주입할 수 있는 도즈량의 거의 하한 값이다.
이 경우, 보다 확실히 SOI 웨이퍼에 게터링 능력을 부가하려면, 중성원소의 도즈량을 5×1012 atoms/cm2 이상으로 하는 것이 바람직하다.
또한, 2차 결함의 발생을 억제하기 위한 도즈량의 상한은, 주입하는 원소의 종류에 따라 다른 것을 발견하였다.
이온 주입하는 중성원소로서는, 아르곤, 탄소, 산소, 실리콘의 각 이온류가 적합하다.
특히, 아르곤을 실리콘 중에 이온 주입하여 이온 주입 데미지층을 도입한 경우는 강력한 게터링 능력을 갖는 게터링 사이트로 할 수가 있으므로 바람직하다.
이 경우, 접합 열처리 때의 2차 결함의 발생을 보다 확실히 억제하기 위해서는, 탄소를 이온 주입하는 경우는 도즈량을 1×1013 atoms/cm2 이하로 하고, 산소를 이온 주입하는 경우는 도즈량을 1×1015 atoms/cm2 미만으로 하고, 아르곤 또는 실리콘을 이온 주입하는 경우는 도즈량을 1×1014 atoms/cm2 이하로 하는 것이 바람직하다
또한, 이러한 중성원소의 이온 주입 공정에 있어서는, 이온주입장치의 가속전압을 200 keⅤ이하로 하면, 접합 열처리 시의 이온 주입 데미지층에서의 2차 결함의 발생을 보다 확실히 억제할 수가 있으므로 바람직하다.
또한, 이러한 가속전압이더라도, 충분한 게터링 효과를 SOI 웨이퍼에 부가할 수가 있다.
또한, 이 중성원소의 이온 주입 시의 가속전압의 하한은 명확하게 한정되는 것은 아니지만, 실리콘 단결정 웨이퍼중에 이온 주입될 필요가 있으므로, 주입되는 원소에도 의존지만, 예를 들면, 10 keV로 할 수가 있다.
또한, 본 발명의 이온주입장치의 가속전압을 조절하여, 이온 주입 데미지층의 두께를 0.5㎛이하로 하는 것이 바람직하다. 이러한 이온 주입 데미지층의 두께로 하려 면, 주입하는 중성원소에 따라서도 다르지만, 이온주입장치의 가속전압을 약 200 keV 이하로 하는 것에 의해 대체로 달성할 수가 있다.
이러한 이온 주입 데미지층의 두께로 하면, 통상의 단면 TEM 관찰에서는 거의 이온 주입 데미지층을 관찰할 수 없지만, SOI 웨이퍼를 제조한 경우에, 충분한 게터링 능력을 부가할 수가 있다.
그리고, 이러한 이온 주입 데미지층의 두께이면, 접합 열처리 때의 이온 주입 데미지층에서의 2차 결함의 발생을 보다 확실히 억제할 수가 있다.
또한, 이러한 이온 주입 데미지층의 두께의 하한은 특히 한정되지 않지만, 이온주입장치의 가속전압의 하한에 의해 결정된다.
그런데, 본 발명에서는, 이온 주입 데미지층은, 본드 웨이퍼와 베이스 웨이퍼와의 접합 표면부근에 형성된다.
즉, 상술한 바와 같이, 도 2와 같이, 본드 웨이퍼의 표면에 이온 주입한 경우에는 SOI층의, Box층과의 계면영역에, 베이스 웨이퍼의 표면에 이온 주입한 경우에는 지지 기판의, Box층과의 계면영역에, 이온 주입 데미지층이 형성된다. 이 때, 접합 면의 결합 상태는 양자에 차이는 없기 때문에, 본래, 양자의 이온 주입 데미지층의 게터링 능력은 동등하다.
그러나, 금속 불순물의 실리콘 중의 확산속도와 실리콘 산화물중의 확산속도의 차이에 의해, 금속 불순물은 Box층을 통과하기 어렵다.
그 때문에, 디바이스 제작 영역이 되는 SOI 층의 표면에 부착한 금속 오염을 게터링 하려면, 게터링층은 SOI층의, Box층과의 계면 영역에 형성되는 편이 바람직하다 고 할 수 있다.
즉, 본드 웨이퍼의 표면에 중성원소를 이온 주입하여 이온 주입 데미지층을 형성 하고, 접합을 실시하는 편이 보다 바람직하다.
다만, 베이스 웨이퍼의 표면에 이온 주입 데미지층을 형성하여, 지지 기판의, Box층과의 계면 영역에 게터링층이 형성된 경우라도, SOI 웨이퍼의 이면에 게터링층을 도입하는 종래법의 경우보다는 효과적인 게터링 사이트를 얻을 수 있다.
또한, SOI 웨이퍼의 Box층의 두께는 해마다 얇은 것이 얻어지고 있다. Box층의 두께가 예를 들면 100nm이하로 얇으면, 지지 기판과 Box층의 계면 영역에 형성된 이온 주입 데미지층이라도, SOI층중의 금속 오염의 게터링에도 보다 유효하다.
또한, 본 발명의 SOI 웨이퍼의 제조방법은 Box층이 되는 절연층이 실리콘 산화막이나 실리콘 질화막 등이어도 문제 없이 적용할 수 있다.
실리콘 산화막이면, 본드 웨이퍼 또는 베이스 웨이퍼를 열 산화하면 간단하게 치밀하고 고품질인 것을 만들 수가 있으므로 바람직하지만, 이 방법에 한정되는 것은 아니고, 예를 들면 CVD 법에 의해 실리콘 산화막을 퇴적(堆積)시켜도 좋다.
또한, 실리콘 질화막이나 실리콘 산질화막 또는 다른 절연막을 형성하는 경우라도, 각각 통상의 방법을 이용하여 형성할 수가 있다. 또한, 실리콘 질화막과 실리콘 산화막을 조합시켜도 좋다.
또한, 본 발명의 SOI 웨이퍼의 제조방법에서는, 추가로 n＋층을, 본 발명의 이온 주입 데미지층이 형성되는 층의 근방에 도입해도 좋다.
이 n+층은 디바이스 구조의 면에서 필요하게 되는 경우가 있지만, 동시에 게터링 능력도 겸비하고 있으므로, 중성원소의 이온 주입 데미지층에 의한 게터링 능력과 조합시켜, 보다 강력한 게터링사이트가 된다.
구체적으로는, 적어도 접합 공정보다 전에, 중성원소를 이온 주입하는 표면과 같은 면으로부터 실리콘 중에서 도너가 되는 원소, 즉 인, 비소, 안티몬 등을 이온 주입 하여 n＋층을 형성하는 공정을 도입하는 것에 의해, 이러한 n+층을 도입할 수가 있다.
또한, 이와 같이, 이온 주입 데미지층 외에 n+층을 도입하는 경우라도, 본 발명에 따르는 도즈량의 중성원소의 이온 주입에 의해 형성된 이온 주입 데미지층이면, 접합 열처리 시의 이온 주입 데미지층에서의 2차 결함의 발생을 억제할 수가 있으므로, 리크 불량이나 산화막 내압의 악화를 방지할 수가 있다.
[실시예]
이하, 본 발명의 실시예를 제시하여 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이것들에 한정되는 것은 아니다.
(실시예 1)
도 1에 나타난 바와 같은 공정에 따라, 아래와 같이, 이온 주입 데미지층을 도입 한 SOI웨이퍼를 제조하였다.
우선, 직경 200mm, 면방위{100}의 경면연마된 2매의 N형 실리콘 단결정 웨이퍼를 준비했다(a).
베이스 웨이퍼(14)의 표면에, Box층이 되는 막두께 약 1㎛의 실리콘 산화막(13)을 열 산화에 의해 형성하였다(b).
그 다음에, 본드 웨이퍼(11)의 표면에, 가속전압 100 keV, 도즈량 1×1014 atoms /cm2의 조건으로 아르곤을 이온 주입하였다(c).
다음에, 본드 웨이퍼(11)와 베이스 웨이퍼(14)를, 본드 웨이퍼(11)에 아르곤을 이온 주입한 면을 접합면으로 하여 실리콘 산화막(13)을 끼우도록 하여 밀착시켜 접합하였다(d).
그 다음에, 결합 강도를 높이기 위한 결합 열처리를 이하의 조건으로 행하였다(e). 즉, 800℃로 설정한 열처리로에 접합시킨 웨이퍼를 투입하고, 최고 온도 1150℃까지 10℃／분의 승온 속도로 승온하여 2시간 유지한 후에, 800℃까지 강온(降溫)하고 나서 웨이퍼를 열처리로 밖으로 인출하였다.
그 후, 접합 웨이퍼(20)의 본드 웨이퍼(11)측을, 평면연삭 및 경면 연마에 의해, 약 12㎛의 두께가 될 때까지 박막화하여, SOI 웨이퍼(50)을 얻었다(f).
이와 같이 하여 제조한 SOI 웨이퍼를, 두께 방향으로 절단하고, 이 절단면을 연마한 후, 단면 TEM 관찰을 실시했다.
또한, 이와 같이 제조한 SOI 웨이퍼의 게터링 능력을 다음과 같이 평가하였다.
우선, SOI층 표면에 Ni를 약 1×1013 atoms/cm2의 농도로 도포하고, 1000℃에서 1시 간의 열처리에 의해 내부로 확산시켰다.
다음에, 표면 산화막, SOI층, Box층, 지지 기판 표층(Box층측의 표면으로부터 약 2㎛까지)을 단계적으로 에칭하여, 그 용액 중의 Ni 농도를 ICP-MS(유도결합 플라즈마 질량 분석법)으로 측정하는 것에 의해, Ni 농도의 깊이 방향 분포를 측정하였다.
표면 산화막과 Box층은 HF 용액에 의해 각각 1 단계에서, SOI 층은 혼산(混酸) 용액에 의해 SOI층 표면으로부터 약 2㎛스텝으로 6 단계로 분할하여, 지지 기판 표층은 혼산 용액에 의해 1 단계에서 측정하였다.
(실시예 2, 3, 4)
이온 주입하는 중성원소를, 탄소(실시예 2), 산소(실시예 3), 실리콘(실시예 4)으로 하여 SOI층을 약 14㎛의 두께가 될 때까지 박막화한 것 이외에는, 실시예 1과 같은 방법에 따라 SOI 웨이퍼를 제조하였다.
그 후, 실시예 1과 같은 수법에 따라 SOI 웨이퍼의 단면 TEM 관찰을 행하고, 게터링 능력의 평가를 행하였다. 다만, SOI층에 대하여는 7 단계로 분할하여 Ni 농도의 측정을 행하였다.
(비교예 1, 2, 3, 4)
아르곤(비교예 1), 탄소(비교예 2), 산소(비교예 3), 실리콘(비교예 4)을, 도즈량 을 1×1015 atoms/cm2로 하여 이온 주입하고, SOI층을 약 14㎛의 두께가 될 때까지 박막화한 것 이외에는, 실시예 1과 같은 방법에 의해 SOI 웨이퍼를 제조하였다. 그 후, 실시예 1과 같은 수법에 따라 SOI 웨이퍼의 단면 TEM 관찰을 행하고, 게터링 능력의 평가를 실시했다. 다만, SOI층에 대하여는 7 단계로 분할하여 Ni 농도의 측정을 실시했다.
실시예 1~4, 비교예 1~4의 SOI 웨이퍼의 단면 TEM 화상을 도 3에 나타내었다.
또한, 점선은 Box층과 이온 주입 데미지층을 포함한 SOI층의 계면을 나타내고, 파선은 Box층과 SOI층의 계면으로부터 0.2㎛의 거리를 나타내고 있다.
또한, 실시예 1~4, 비교예 1~4의 SOI 웨이퍼의 게터링 능력 평가의 결과를 도 4에 나타내었다.
한편, 횡축의 「SiO2」는 표면 산화막을, 「SOI 1~6(7)」는 분할하여 측정한 SOI층을 표면으로부터 차례로, 「B0Ⅹ」은 Box층을, 「BAS」는 지지 기판을, 「SUM」은 합계를, 각각 나타낸다.
또한, 실시예 1~4, 비교예 1~4의 단면 TEM 관찰에 의해 측정한 1㎛ x l㎛중에 존재 하는 결함의 수를 표 1에 정리하였다.
［표 1］
도즈량(atoms/cm2) Ar C O Si
1×1012 0 0 0 0
1×1013 0 0 0 0
1×1014 0 〉10 0 0
1×1015 〉100 〉100 0 〉10
1×1016 × × × ×
어느 중성원소라도, 도즈량이 1×1014 atoms/cm2의 경우는, TEM 화상으로 관찰할 수 있는 것 같은 결함이 거의 형성되어 있지 않다.
또한, SOI층의 Box층으로부터의 거리가 0~2㎛인 층(아르곤에 대하여는 SOI-6, 그 외의 원소에서는 SOI－7)을 게터링층으로 하면, 이 게터링층에 Ni가 트랩되어, 충분한 게터링 능력을 갖고 있다.
한편, 도즈량이 1×1015 atoms/cm2의 경우는, 도즈량이 1×1014 atoms/cm2인 경우보다, 게터링 능력은 약간 더 강력하지만, 계면에 결함이 형성되기 시작하고, SOI층의 특성에 악영향이 있다고 생각된다.
또한, 표 1에서 「 ＞10 」은 수 10개 레벨, 「 ＞100 」은 수 100개 레벨을 나타낸다.
또한, 상기한 바와 같이 도즈량이 1×1015 atoms/cm2 이상이면, 장시간의 이온 주입이 필요하게 되어, 생산성이 낮아지는 것과 동시에 비용이 높아진다.
(비교예 5)
본드 웨이퍼(11)에 이온 주입에 의한 이온 주입 데미지층의 형성을 실시하지 않는 것 이외는, 실시예 1과 같은 방법에 따라 SOI 웨이퍼를 제조하고, 게터링 능력의 평가를 행하였다.
그 결과, 도 5에 나타난 바와 같이, Ni가 SOI층 표면 측에 고농도로 분포하고, 게터링 능력이 현저하게 낮았다.
(실시예 5, 6, 비교예 6)
또한, 아르곤, 탄소, 산소, 실리콘의 각 원소를, 도즈량을 1×1012 atoms/cm2(실시예 5), 1×1013 atoms/cm2(실시예 6), 1×1016 atoms/cm2(비교예 6)로서 이온 주입한 것 이외는 실시예 1과 같은 방법에 따라 SOI 웨이퍼를 제조하였다.
그 후, 실시예 1과 같은 수법에 따라 SOI 웨이퍼의 단면 TEM 관찰을 실시하고, 그 결과를 표 1에 병기했다.
어느 중성원소의 경우도, 도즈량이 1×1012 atoms/cm2, 1×1013 atoms/cm2의 경우는 전혀 결함이 관찰되지 않았다.
한편, 도즈량이 1×1016 atoms/cm2의 경우는, 어느 중성원소의 경우도 결함의 수가 너무 많기 때문에 측정 불가능하였다(표 1에서는 「×」표로 나타나 있다).
(실시예 7~16, 비교예 7)
직경 200mm, 면방위{100}의 경면 연마된 2매의 N형 실리콘 단결정 웨이퍼를 준비했다. 베이스 웨이퍼의 표면에 Box층이 되는 막두께 약 1.3㎛의 실리콘 산화막을 열 산화에 의해 형성하였다.
그 다음에, 본드 웨이퍼의 표면에, 표 2에 나타난 조건으로 아르곤을 이온 주입하였다.
［표 2］
도즈량(atoms/cm2) 가속에너지(keV)
실시예7 5 x 1012 100
실시예8 1 x 1013 100
실시예9 3 x 1013 100
실시예10 1 x 1014 100
실시예11 3 x 1014 100
실시예12 1 x 1014 40
실시예13 1 x 1014 60
실시예14 1 x 1014 80
실시예15 1 x 1014 100
실시예16 1 x 1012 100
비교예7 1 x 1015 100
다음에, 실시예 1과 같은 방법에 의해, 접합, 결합 열처리를 실시한 후, 본드 웨이퍼측을, 평면연삭 및 경면 연마에 의해, 약 14㎛의 두께가 될 때까지 박막화하여, SOI웨이퍼를 얻었다.
이와 같이 하여 제조한 SOI 웨이퍼의 게터링 능력을 실시예 1과 같은 방법에 의해 평가하였다.
우선, SOI 표면에 Ni를 약 5×1012 atoms/cm2의 농도로 도포하고, 1000℃에서 1시간의 열처리에 의해 내부로 확산시켰다.
다음에, 표면 산화막, SOI층, B0x층, 지지 기판 표층을 단계적으로 에칭하고, 그 용액 중의 Ni 농도를 ICP－MS로 측정하는 것에 의해, Ni 농도의 깊이 방향 분포를 얻었다.
표면 산화막과 Box층은 HF 용액에 의해 각각 1단계에서, SOI층은 혼산 용액에 의해 SOI층 표면으로부터 약 2㎛ 스텝으로 7 단계로 분할하여, 지지 기판 표층은 혼산 용액에 의해 1 단계에서 측정하였다.
또한, 단면 TEM관찰에 의해, SOI층과 Box층의 계면 근방의 결함을 관찰하였다.
실시예 7~11, 16, 비교예 7의 게터링 능력을 도 6에 나타내었다.
종축은, SOI층의 Box층으로부터의 거리가 0~2㎛인 층(게터링층)의 Ni 농도를 나타내고 있다.
도즈량이 5×1012 atoms/cm2 이상의 경우(실시예 7~11, 비교예 7)는, 표면에 도포 한 거의 전량의 Ni가 게터링 되었다. 다만, 비교예 7에서는, 단면 TEM 관찰에 의해, 도 3과 같이 게터링층에 다수의 결함이 관찰되었다.
또한, 실시예 11에 있어서도 결함은 관찰되었지만, 비교예 7 만큼 고밀도는 아니고, 분명하게 2차 결함의 발생이 억제되고 있었다.
도즈량이 1×1012 atoms/cm2의 경우(실시예 16)는, 거의 결함이 형성되어 있지 않 고, 게터링층의 Ni 농도가 1011 atoms/cm2대의 안정한 값이 되었다.
그러나, 게터링 능력이 실시예 7~11의 경우와 비교하여 낮고, 보다 확실히 충분한 게터링 능력을 갖는 SOI 웨이퍼로 하려면, 도즈량을 5×1012 atoms/cm2 이상으로 하는 것이 좋다는 것을 알 수 있다.
실시예 12~15의 게터링 능력을 도 7에 나타내었다.
어느 가속전압의 경우도 충분한 게터링 능력을 갖고 있었다.
(실시예 17~20)
직경 200mm, 면 방위 {lOO}의 경면 연마된 2매의 P형 실리콘 단결정 웨이퍼를 준비하였다.
본드 웨이퍼의 표면에 막두께 약 75nm의 실리콘 산화막을, 베이스 웨이퍼의 표면에 막두께 약 225nm의 실리콘 산화막을 열산화에 의해 형성하였다.
그 다음에, 본드 웨이퍼의 표면에, 이온 주입 박리용의 수소를 이온 주입하였다. 이어서, 가속전압 40 keV(실시예 17), 60 keV(실시예 18), 80 keV(실시예 19), 1 00 keV(실시예 20)의 조건으로 아르곤을 이온 주입하였다. 이 때, 도즈량은 1×1014 atoms/cm2로 하였다.
그 다음에, 통상의 이온 주입 박리법과 동일한 순서에 의해, 접합, 박리 열처리, 결합 열처리, SOI층 조정산화, 산화막 제거등의 공정을 거쳐, 막두께 약 0.3㎛의 SOI웨이퍼를 얻었다.
또한, SOI 웨이퍼의 표면에 에피택셜성장에 의해 막두께 약 2.7㎛의 실리콘층을 퇴적시켜, SOI층의 막두께를 약 3㎛로 했다.
이와 같이 하여 제조한 SOI 웨이퍼의 게터링 능력을 실시예 1과 같은 방법에 의해 평가하였다.
우선, SOI 표면에 Ni를 약 5×1012 atoms/cm2의 농도로 도포하고, 1000℃에서 1시간의 열처리에 의해 내부로 확산시켰다.
다음에, 표면 산화막, SOI층, Box층, 지지 기판 표층을 단계적으로 에칭하여, 그 용액 중의 Ni 농도를 ICP－MS로 측정하는 것에 의해, Ni 농도의 깊이 방향 분포를 얻었다.
표면 산화막과 Box층은 HF용액에 의해 각각 1 단계에서, SOI층은 혼산 용액에 의해 SOI층 표면으로부터 약 0.6㎛스텝으로 5 단계로 분할하여, 지지 기판 표층은 혼산 용액에 의해 1 단계에서 측정하였다.
실시예 17~20의 게터링 능력을 도 8에 나타내었다.
종축은, SOI층의 Box층으로부터의 거리가 0~0.6㎛인 층(게터링층)의 Ni 농도를 나타내고 있다.
실시예 12~15의 경우와 같이, 어느 가속전압의 경우도 충분한 게터링 능력을 갖고 있었다.
또한, 본 발명은, 상기 실시형태에 한정되는 것은 아니다. 상기 실시형태는, 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성 을 갖고, 같은 작용 효과를 나타내는 것은, 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.

Claims (20)

  1. 적어도,
    실리콘 단결정으로 이루어진 베이스 웨이퍼와 본드 웨이퍼를 준비하는 공정,
    상기 베이스 웨이퍼와 상기 본드 웨이퍼의 적어도 한쪽의 표면에 절연막을 형성하는 공정,
    상기 베이스 웨이퍼 또는 상기 본드 웨이퍼의 어느 한쪽의 표면으로부터, 실리콘 중에서 전기적으로 불활성인 중성원소를 이온 주입하여 이온 주입 데미지층을 형성 하는 공정,
    상기 이온 주입한 표면을 상기 절연막을 개입시켜 상기 베이스 웨이퍼와 상기 본드웨이퍼를 접합시키는 공정,
    접합된 상기 본드 웨이퍼를 박막화하는 공정을 구비하는 SOI 웨이퍼의 제조방법에 있어서,
    상기 이온 주입 데미지층 형성 공정에 있어서의 중성원소의 이온 주입은, 도즈량을 1×1012 atoms/cm2 이상 1×1015 atoms/cm2 미만으로 하여 행하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  2. 제1항에 있어서, 상기 이온 주입하는 중성원소는, 아르곤, 탄소, 산소, 실리콘의 적어도 일종으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  3. 제2항에 있어서, 상기 중성원소로서 탄소를 이온 주입하는 경우는 도즈량을 1×1013 atoms/cm2이하로 하고, 산소를 이온 주입하는 경우는 도즈량을 1×1015atoms/cm2미만으로 하고, 아르곤 또는 실리콘을 이온 주입하는 경우는 도즈량을 1×1014 atoms/cm2 이하로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  4. 제1항에 있어서, 상기 중성원소를 이온 주입할 때의 가속전압을 200keV 이하로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  5. 제2항에 있어서, 상기 중성원소를 이온 주입할 때의 가속전압을 200keV 이하로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  6. 제3항에 있어서, 상기 중성원소를 이온 주입할 때의 가속전압을 200keV 이하로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  7. 제1항에 있어서, 상기 이온 주입 데미지층의 두께를 0.5㎛이하로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  8. 제2항에 있어서, 상기 이온 주입 데미지층의 두께를 0.5㎛이하로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  9. 제3항에 있어서, 상기 이온 주입 데미지층의 두께를 0.5㎛이하로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  10. 제4항에 있어서, 상기 이온 주입 데미지층의 두께를 0.5㎛이하로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  11. 제5항에 있어서, 상기 이온 주입 데미지층의 두께를 0.5㎛이하로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  12. 제6항에 있어서, 상기 이온 주입 데미지층의 두께를 0.5㎛이하로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  13. 제1항 내지 제12항 중의 어느 한 항에 있어서, 상기 절연막을 실리콘 산화막 또는 실리콘 질화막 또는 이것들을 조합한 것으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  14. 제1항 내지 제12항 중의 어느 한 항에 있어서, 상기 본드 웨이퍼의 박막화를, 상기 본드 웨이퍼를 연삭하는 것에 의해 실시하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  15. 제13항에 있어서, 상기 본드 웨이퍼의 박막화를, 상기 본드 웨이퍼를 연삭하는 것에 의해 실시하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  16. 제1항 내지 제12항 중의 어느 한 항에 있어서, 상기 본드 웨이퍼의 박막화를, 미리, 상기 접합 공정보다 전에, 수소 또는 헬륨을 상기 본드 웨이퍼의 표면으로부터 이온 주입하는 것에 의해 상기 이온 주입 데미지층과 다른 박리용 이온 주입 층을 형성하고, 상기 본드 웨이퍼의 박막화 공정에 있어서, 박리 열처리에 의해 상기 박리용 이온 주입층에서 상기 본드 웨이퍼를 박리하는 것에 의해 실시하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  17. 제13항에 있어서, 상기 본드 웨이퍼의 박막화를, 미리, 상기 접합 공정보다 전에, 수소 또는 헬륨을 상기 본드 웨이퍼의 표면으로부터 이온 주입하는 것에 의해 상기 이온 주입 데미지층과 다른 박리용 이온 주입 층을 형성하고, 상기 본드 웨이퍼의 박막화 공정에 있어서, 박리 열처리에 의해 상기 박리용 이온 주입층에서 상기 본드 웨이퍼를 박리하는 것에 의해 실시하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  18. 제1항 내지 제12항 중의 어느 한 항에 있어서, 적어도 상기 접합 공정보다 전에, 상기 중성원소를 이온 주입하는 표면으로부터 실리콘 중에서 도너가 되는 원소를 이온 주입하여 n＋층을 형성하는 공정을 구비하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  19. 제18항에 있어서, 상기 도너가 되는 원소는, 인, 비소, 안티몬의 적어도 일종으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
  20. 제1항 내지 제12항 중의 어느 한 항에 있어서, 상기 중성원소의 이온 주입의 도즈량을, 5×1012 atoms/cm2 이상으로 하는 것을 특징으로 하는 SOI 웨이퍼의 제조방법.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910994B2 (en) * 2007-10-15 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for source/drain contact processing
JP5499455B2 (ja) * 2007-10-22 2014-05-21 株式会社デンソー ＳＯＩ（Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその製造方法
US8299537B2 (en) * 2009-02-11 2012-10-30 International Business Machines Corporation Semiconductor-on-insulator substrate and structure including multiple order radio frequency harmonic supressing region
JP2010258083A (ja) * 2009-04-22 2010-11-11 Panasonic Corp Ｓｏｉウェーハ、その製造方法および半導体装置の製造方法
JP5643509B2 (ja) * 2009-12-28 2014-12-17 信越化学工業株式会社 応力を低減したｓｏｓ基板の製造方法
US8748285B2 (en) 2011-11-28 2014-06-10 International Business Machines Corporation Noble gas implantation region in top silicon layer of semiconductor-on-insulator substrate
JP6303321B2 (ja) * 2013-08-08 2018-04-04 株式会社Sumco 貼り合わせウェーハの製造方法および貼り合わせウェーハ
JP6516957B2 (ja) * 2013-09-04 2019-05-22 株式会社Sumco エピタキシャルウェーハの製造方法及び貼り合わせウェーハの製造方法
JP6200273B2 (ja) * 2013-10-17 2017-09-20 信越半導体株式会社 貼り合わせウェーハの製造方法
US9269626B2 (en) 2014-02-06 2016-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit structure and method for manufacturing thereof
CN103872180A (zh) * 2014-03-19 2014-06-18 武汉新芯集成电路制造有限公司 一种利用碳离子注入吸杂的方法
US9299600B2 (en) 2014-07-28 2016-03-29 United Microelectronics Corp. Method for repairing an oxide layer and method for manufacturing a semiconductor structure applying the same
CN107785302A (zh) * 2016-08-31 2018-03-09 沈阳硅基科技有限公司 一种soi硅衬底材料的制备方法和soi材料
CN110391352B (zh) * 2018-04-17 2021-12-07 上海和辉光电股份有限公司 一种柔性显示器的封装方法和结构
CN108962815B (zh) * 2018-07-17 2020-09-25 北京工业大学 一种soi材料的制备方法
CN109524425A (zh) * 2018-10-15 2019-03-26 上海华虹宏力半导体制造有限公司 绝缘体上硅结构及其制作方法
JP6680378B2 (ja) * 2019-03-13 2020-04-15 株式会社Sumco Ｓｏｉウェーハ
CN113541626A (zh) * 2020-04-21 2021-10-22 济南晶正电子科技有限公司 一种复合单晶压电基板及制备方法
CN111477543A (zh) * 2020-04-23 2020-07-31 济南晶正电子科技有限公司 一种键合衬底晶圆与单晶压电晶圆的方法及复合单晶压电晶圆基板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100232886B1 (ko) 1996-11-23 1999-12-01 김영환 Soi 웨이퍼 제조방법
KR100253583B1 (ko) 1997-04-21 2000-04-15 김영환 접합형 에스. 오. 아이 웨이퍼 제조방법
KR20000041954A (ko) * 1998-12-24 2000-07-15 김영환 실리콘 온 인슐레이터 웨이퍼의 제조방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3769109A (en) * 1972-04-19 1973-10-30 Bell Telephone Labor Inc PRODUCTION OF SiO{11 {11 TAPERED FILMS
JPS57149301A (en) 1981-03-11 1982-09-14 Daiichi Togyo Kk Novel polysaccharide having coagulating property
EP0387753A1 (de) 1989-03-17 1990-09-19 Schott Glaswerke Verfahren und Vorrichtung zum Schutz der proximalen Einkoppelseiten von Laserkathetern
US5554883A (en) * 1990-04-28 1996-09-10 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method therefor
JP2908150B2 (ja) 1992-11-27 1999-06-21 日本電気株式会社 Ｓｏｉ基板構造及びその製造方法
JPH0878644A (ja) 1994-09-02 1996-03-22 Hitachi Ltd 半導体集積回路装置の製造方法
US5773356A (en) * 1996-02-20 1998-06-30 Micron Technology, Inc. Gettering regions and methods of forming gettering regions within a semiconductor wafer
JPH1032209A (ja) 1996-07-17 1998-02-03 Hitachi Ltd Ｓｏｉウエハおよびその製造方法ならびにそのｓｏｉウエハを用いた半導体集積回路装置
JPH10242153A (ja) * 1997-02-26 1998-09-11 Hitachi Ltd 半導体ウエハ、半導体ウエハの製造方法、半導体装置および半導体装置の製造方法
JPH11330437A (ja) * 1998-05-13 1999-11-30 Nec Corp Ｓｏｉ基板とその製造方法
JP3951487B2 (ja) * 1998-12-25 2007-08-01 信越半導体株式会社 Ｓｏｉ基板及びその製造方法
US6255195B1 (en) * 1999-02-22 2001-07-03 Intersil Corporation Method for forming a bonded substrate containing a planar intrinsic gettering zone and substrate formed by said method
US6633066B1 (en) * 2000-01-07 2003-10-14 Samsung Electronics Co., Ltd. CMOS integrated circuit devices and substrates having unstrained silicon active layers
JP3975634B2 (ja) * 2000-01-25 2007-09-12 信越半導体株式会社 半導体ウェハの製作法
US20020187619A1 (en) * 2001-05-04 2002-12-12 International Business Machines Corporation Gettering process for bonded SOI wafers
JP4526818B2 (ja) * 2001-07-17 2010-08-18 信越半導体株式会社 貼り合わせウエーハの製造方法
JPWO2003046993A1 (ja) * 2001-11-29 2005-04-14 信越半導体株式会社 Ｓｏｉウェーハの製造方法
JP2004039735A (ja) * 2002-07-01 2004-02-05 Fujitsu Ltd 半導体基板及びその製造方法
KR100947815B1 (ko) * 2003-02-19 2010-03-15 신에쯔 한도타이 가부시키가이샤 Ｓｏｉ 웨이퍼의 제조 방법 및 ｓｏｉ 웨이퍼
JP2004259970A (ja) * 2003-02-26 2004-09-16 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP4730645B2 (ja) * 2004-02-13 2011-07-20 株式会社Ｓｕｍｃｏ Ｓｏｉウェーハの製造方法
CN101036222A (zh) * 2004-09-21 2007-09-12 S.O.I.Tec绝缘体上硅技术公司 通过实施共注入获得薄层的方法和随后的注入

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100232886B1 (ko) 1996-11-23 1999-12-01 김영환 Soi 웨이퍼 제조방법
KR100253583B1 (ko) 1997-04-21 2000-04-15 김영환 접합형 에스. 오. 아이 웨이퍼 제조방법
KR20000041954A (ko) * 1998-12-24 2000-07-15 김영환 실리콘 온 인슐레이터 웨이퍼의 제조방법

Also Published As

Publication number Publication date
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