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KR101347670B1 - SRAM device and method of fabricating the same - Google Patents

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Publication number
KR101347670B1
KR101347670B1 KR1020070090145A KR20070090145A KR101347670B1 KR 101347670 B1 KR101347670 B1 KR 101347670B1 KR 1020070090145 A KR1020070090145 A KR 1020070090145A KR 20070090145 A KR20070090145 A KR 20070090145A KR 101347670 B1 KR101347670 B1 KR 101347670B1
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KR
South Korea
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gate pattern
active region
contact
region
gate
Prior art date
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KR1020070090145A
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Korean (ko)
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KR20090025084A (en
Inventor
이형종
김재현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

스태틱 메모리 소자가 제공된다. 스태틱 메모리 소자는 반도체 기판 상에 정의된 액티브 영역, 액티브 영역의 일단과 일부 오버랩되어 형성된 제1 게이트 패턴, 액티브 영역 상에 형성된 제2 게이트 패턴, 제1 게이트 패턴 상면, 액티브 영역과 인접한 제1 게이트 패턴의 측벽 및 액티브 영역 상에 연장되어 형성된 도전 영역, 제1 게이트 패턴의 상면에서 도전 영역과 전기적으로 연결되어 형성된 제1 콘택 및 제2 게이트 패턴의 일측의 액티브 영역 상에 형성된 제2 콘택을 포함한다. Static memory devices are provided. The static memory device may include an active region defined on a semiconductor substrate, a first gate pattern partially overlapping one end of the active region, a second gate pattern formed on the active region, an upper surface of the first gate pattern, and a first gate adjacent to the active region. A conductive region extending on the sidewalls and the active region of the pattern, a first contact electrically connected to the conductive region on an upper surface of the first gate pattern, and a second contact formed on the active region on one side of the second gate pattern; do.

반도체 집적 회로 장치, 스태틱 메모리 셀 Semiconductor integrated circuit device, static memory cell

Description

스태틱 메모리 소자 및 그 제조 방법 {SRAM device and method of fabricating the same}Static memory device and manufacturing method thereof {SRAM device and method of fabricating the same}

본 발명은 스태틱 메모리 소자 및 그 제조 방법에 관한 것으로 보다 상세하게는 안정성이 향상된 스태틱 메모리 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a static memory device and a method for manufacturing the same, and more particularly, to a static memory device with improved stability and a method for manufacturing the same.

스태틱 메모리(Static Random Access Memory; 스태틱 메모리)는 디램(Dynamic Random Access Memory; DRAM)에 비해 메모리 용량에서는 떨어지지만, 동작 속도가 빠른 장점을 갖는다. 따라서, 고속의 동작이 요구되는 컴퓨터의 캐쉬 메모리 또는 휴대용 전자제품(portable appliance) 등에 널리 사용되고 있다. A static random access memory (static random access memory) has a memory capacity smaller than that of a dynamic random access memory (DRAM), but has a high operation speed. Therefore, it is widely used for a cache memory or a portable appliance of a computer which requires high-speed operation.

스태틱 메모리 셀은 박막 트랜지스터 셀(Thin Film Transistor cell; TFT cell), 완전 씨모스 셀(Full Complementary Metal Oxide Semiconductor cell; FCMOS cell) 등으로 분류된다. 완전 씨모스 셀은 래치를 구성하는 다수의 풀업 트랜지스터 및 풀다운 트랜지스터와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터를 포함한다.The static memory cell is classified into a thin film transistor cell (TFT cell), a full complementary metal oxide semiconductor cell (FCMOS cell), and the like. The full CMOS cell includes a plurality of pull-up transistors and pull-down transistors constituting a latch and a plurality of pass transistors for accessing the latches.

한편, 스태틱 메모리 소자는 게이트 전극 상부 또는 소스/드레인 영역 상에 형성되는 일반적인 콘택 외에 공유 콘택을 포함한다. 공유 콘택은 스태틱 메모리 셀의 한쪽 인버터에서 반대쪽 인버터로 출력값을 전달하는 로컬 배선(Local Interconnection) 역할을 한다. 공유 콘택은 게이트 전극 및 소스/드레인 영역에 걸쳐 형성되어 일반적인 콘택보다 그 크기가 크고 위치가 불안하다. On the other hand, the static memory device includes shared contacts in addition to the general contacts formed on the gate electrodes or on the source / drain regions. The shared contact acts as a local interconnect to deliver output from one inverter to the other inverter in the static memory cell. The shared contact is formed over the gate electrode and the source / drain regions so that it is larger in size and unstable in position than a normal contact.

따라서, 공유 콘택을 포함하는 스태틱 메모리 소자를 제조할 때에는 일반적인 콘택과 크기가 다른 공유 콘택을 형성해야 하는 불편함이 있고, 제조된 스태틱 메모리 소자도 공유 콘택의 독특한 모양으로 인하여 공유 콘택이 오픈되지 않는 불량이 빈번히 발생된다. 즉, 공유 콘택의 모양 및 그 제조는 스태틱 메모리 소자를 제조할 때에 생산성이 낮아지고 스태틱 메모리 소자의 안정성이 저하되는 원인이 되고 있다. Therefore, when manufacturing a static memory device including a shared contact, it is inconvenient to form a shared contact having a different size from a general contact, and the manufactured static memory device does not open the shared contact due to the unique shape of the shared contact. Defects frequently occur. That is, the shape of the shared contact and its manufacture cause a decrease in productivity and stability of the static memory device when the static memory device is manufactured.

본 발명이 해결하고자 하는 과제는 안정성이 향상된 스태틱 메모리 소자를 제공하는 데 있다.An object of the present invention is to provide a static memory device with improved stability.

본 발명이 해결하고자 하는 다른 과제는 안정성이 향상된 스태틱 메모리 소자의 제조 방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing a static memory device having improved stability.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. Problems to be solved by the present invention are not limited to the above-mentioned problems, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 스태틱 메모리 소자는 반도체 기판 상에 정의된 액티브 영역, 상기 액티브 영역의 일단과 일부 오버랩되어 형성된 제1 게이트 패턴, 상기 액티브 영역 상에 형성된 제2 게이트 패턴, 상기 제1 게이트 패턴 상면, 상기 액티브 영역과 인접한 상기 제1 게이트 패턴의 측벽 및 상기 액티브 영역 상에 연장되어 형성된 도전 영역, 상기 제1 게이트 패턴의 상면에서 상기 도전 영역과 전기적으로 연결되어 형성된 제1 콘택 및 상기 제2 게이트 패턴의 일측의 액티브 영역 상에 형성된 제2 콘택을 포함한다.In accordance with another aspect of the present invention, a static memory device includes an active region defined on a semiconductor substrate, a first gate pattern partially overlapping one end of the active region, and a second formed on the active region. A gate pattern, an upper surface of the first gate pattern, a sidewall of the first gate pattern adjacent to the active region, a conductive region extending on the active region, and electrically connected to the conductive region on an upper surface of the first gate pattern And a second contact formed on the active region on one side of the first contact and the second gate pattern.

상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 스태틱 메모리 소자는 반도체 기판 상에 일 방향으로 연장되어 형성된 액티브 영역, 타 방향으로 연장되며 상기 액티브 영역의 일단과 일부 오버랩되어 형성된 제1 게이트 패턴, 상기 제1 게이트 패턴의 상기 액티브 영역과 오버랩되지 않는 영역의 측벽 상에 형성된 제1 스페이서, 상기 액티브 영역을 타 방향으로 가로지르며 상기 제1 게이트 패턴의 일측에 형성된 제2 게이트 패턴, 상기 제2 게이트 패턴의 양측벽에 형성된 제2 스페이서, 상기 제1 및 제2 게이트 패턴의 상면, 상기 제1 게이트 패턴의 상기 액티브 영역과 오버랩되는 영역의 측벽 및 상기 노출된 액티브 영역의 상면에 형성된 실리사이드 영역, 상기 제1 게이트 패턴의 상면에 형성된 제1 콘택 및 상기 제2 게이트 패턴의 타측의 상기 액티브 영역의 실리사이드 영역 상에 형성된 제2 콘택을 포함한다.According to another aspect of the present invention, there is provided a static memory device including: an active region extending in one direction and a first gate pattern extending in another direction and partially overlapping one end of the active region; A first spacer formed on sidewalls of a region not overlapping the active region of the first gate pattern, a second gate pattern formed on one side of the first gate pattern to cross the active region in another direction, and the second spacer pattern A second spacer formed on both sidewalls of the gate pattern, upper surfaces of the first and second gate patterns, sidewalls of regions overlapping the active regions of the first gate pattern, and silicide regions formed on the exposed active regions; The first contact formed on an upper surface of the first gate pattern and the other side of the second gate pattern And a second contact formed on the silicide region of the active region.

상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 제조 방법은 액티브 영역이 정의된 반도체 기판을 제공하고, 상기 액티브 영역과 일부 오버랩되는 제1 게이트 패턴 및 상기 액티브 영역 상에 형성된 제2 게이트 패턴을 형성하고, 상기 제1 및 제2 게이트 패턴이 형성된 반도체 기판 상에 희생 산화막 및 스페이서용 절연막을 형성하고, 상기 스페이서용 절연막을 일부 식각하여 상기 제1 및 제2 게이트 패턴 양측벽에 제1 및 제2 스페이서를 형성하고, 상기 제1 게이트 패턴의 상기 액티브 영역과 오버랩되는 영역의 측벽에 형성된 제1 스페이서를 제거하고, 상기 노출된 희생 산화막을 제거하고, 실리사이드 공정을 진행하여 상기 제1 및 제2 게이트 패턴의 상면, 상기 제1 스페이서가 제거된 제1 게이트 패턴의 측벽 및 상기 노출된 액티브 영역 상에 실리사이드막을 형성하고, 상기 제1 게이트 패턴의 상면에 제1 콘택을 형성하고 상기 제2 게이트 패턴의 일측의 실리사이드막 상에 제2 콘택을 형성하는 것을 포함한다. According to one or more exemplary embodiments, a method of manufacturing a static memory device provides a semiconductor substrate in which an active region is defined, and a portion of the first gate pattern overlapping the active region and on the active region. Forming a second gate pattern, forming a sacrificial oxide film and an insulating film for a spacer on the semiconductor substrate on which the first and second gate patterns are formed, and partially etching the spacer insulating film to etch both sides of the first and second gate pattern Forming first and second spacers on a wall, removing a first spacer formed on a sidewall of a region overlapping the active region of the first gate pattern, removing the exposed sacrificial oxide layer, and performing a silicide process. Upper surfaces of the first and second gate patterns, sidewalls of the first gate pattern from which the first spacers are removed, and the A silicide film is formed on the active region and exported, and includes forming a first contact on the upper surface of the first gate pattern, forming a second contact on a silicide film of one side of the second gate pattern.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific details of the invention are included in the detailed description and drawings.

상기한 바와 같은 스태틱 메모리 소자 및 그 제조 방법에 따르면 다음과 같은 효과가 있다. According to the static memory device and the manufacturing method as described above has the following advantages.

제1 게이트 패턴의 상부에만 제1 콘택을 형성하여도 제1 실리사이드막을 따라 소스/드레인 영역까지 전기적으로 연결될 수 있다. 즉, 제1 실리사이드막이 제1 게이트 패턴의 상면, 제1 게이트 패턴의 일측벽 및 소스/드레인 영역 상에까지 연장되어 형성됨으로써, 보다 안정적으로 소스/드레인 영역과 제1 게이트 패턴을 전기적으로 연결할 수 있다. Even if the first contact is formed only on the first gate pattern, the first contact may be electrically connected to the source / drain region along the first silicide layer. That is, since the first silicide layer is formed to extend on the upper surface of the first gate pattern, one side wall of the first gate pattern, and the source / drain region, it is possible to electrically connect the source / drain region and the first gate pattern more stably. .

또한, 제1 및 제2 콘택이 동일한 크기로 형성됨으로써, 제조 공정이 보다 단순화될 수 있으며, 제1 콘택이 크게 형성됨으로써, 야기되는 문제를 미연에 방지할 수 있다. 즉, 보다 안정적이고 신뢰성 있는 스태틱 메모리 소자를 제조할 수 있다. In addition, since the first and second contacts are formed in the same size, the manufacturing process may be simplified, and the problem caused by the large formation of the first contact may be prevented. That is, a more stable and reliable static memory device can be manufactured.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from the following detailed description of embodiments thereof taken in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Thus, well-known device structures and well-known techniques in some embodiments are not described in detail in order to avoid obscuring the present invention.

하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. One element is referred to as being "connected to " or " coupled to" another element, either directly connected or coupled to another element, . On the other hand, when one element is referred to as being "directly connected to" or "directly coupled to " another element, it means that no other element is interposed in between. Like reference numerals refer to like elements throughout. "And / or" include each and every combination of one or more of the mentioned items.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.Although the first, second, etc. are used to describe various elements, components and / or sections, it is needless to say that these elements, components and / or sections are not limited by these terms. These terms are only used to distinguish one element, element or section from another element, element or section. Therefore, it goes without saying that the first element, the first element or the first section mentioned below may be the second element, the second element or the second section within the technical spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용 어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다. The terms spatially relative, "below", "beneath", "lower", "above", "upper" May be used to readily describe a device or a relationship of components to other devices or components. Spatially relative terms should be understood to include, in addition to the orientation shown in the drawings, terms that include different orientations of the device during use or operation. For example, when inverting an element shown in the figures, an element described as "below" or "beneath" of another element may be placed "above" another element. Thus, the exemplary term "below" can include both downward and upward directions. The device can also be oriented in other directions, so that spatially relative terms can be interpreted according to orientation.

이하, 도 1 내지 도 2b를 참조하여 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 구조에 대하여 상세히 설명한다. Hereinafter, a structure of a static memory device according to an exemplary embodiment of the present invention will be described in detail with reference to FIGS. 1 to 2B.

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀의 회로도이다. 1 is a circuit diagram of a static memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 스태틱 메모리 소자는 셀 영역에 형성된 스태틱 메모리 셀을 포함하며, 스태틱 메모리 셀은 래치를 구성하는 다수의 풀업 트랜지스터(PU1, PU2) 및 풀다운 트랜지스터(PD1, PD2)와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터(PS1, PS2)를 포함한다.Referring to FIG. 1, a static memory device according to an embodiment of the present invention includes a static memory cell formed in a cell region, and the static memory cell includes a plurality of pull-up transistors PU1 and PU2 and pull-down transistors constituting a latch. PD1, PD2 and a plurality of pass transistors PS1, PS2 for accessing the latch.

스태틱 메모리 셀의 단위 셀은 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2) 및 제1 및 제2 풀업 트랜지스터(PU1, PU2)를 구비한다. 여기서, 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2)는 NMOS 트랜지스터고, 제1 및 제2 풀업 트랜지스터(PU1, PU2)는 PMOS 트랜지스터이다. The unit cell of the static memory cell includes first and second pass transistors PS1 and PS2, first and second pull-down transistors PD1 and PD2 and first and second pull-up transistors PU1 and PU2. The first and second pass transistors PS1 and PS2 and the first and second pull down transistors PD1 and PD2 are NMOS transistors and the first and second pull-up transistors PU1 and PU2 are PMOS transistors.

제1 및 제2 풀다운 트랜지스터(PD1, PD2)의 소스는 접지 라인(VSS)에 연결되며, 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 소스는 전원 라인(VDD)에 연결된다. The sources of the first and second pull-down transistors PD1 and PD2 are connected to the ground line VSS and the sources of the first and second pull-up transistors PU1 and PU2 are connected to the power supply line VDD.

또한, NMOS 트랜지스터로 이루어진 제1 풀다운 트랜지스터(PD1)와 PMOS 트랜지스터로 이루어진 제1 풀업 트랜지스터(PU1)가 제1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 풀다운 트랜지스터(PD2)와 PMOS 트랜지스터로 이루어진 제 2 풀업 트랜지스터(PU2)가 제2 인버터를 구성한다.The first pull-down transistor PD1 constituted by an NMOS transistor and the first pull-up transistor PU1 constituted by a PMOS transistor constitute a first inverter. The second pull-down transistor PD2 constituted of an NMOS transistor and the PMOS transistor The second pull-up transistor PU2 constituted by the second pull-up transistor PU2 constitutes the second inverter.

제1 및 제2 인버터의 출력단은 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS1)의 소스와 연결된다. 또한 제1 및 제2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다. The output terminals of the first and second inverters are connected to the sources of the first pass transistor PS1 and the second pass transistor PS1. The first and second inverters are connected to each other so that the input and output terminals cross each other to form a latch circuit.

또한, 제1 및 제2 패스 트랜지스터(PS1, PS2)의 드레인은 각각 제1 및 제2 비트 라인(BL, /BL)이 연결된다. The drains of the first and second pass transistors PS1 and PS2 are connected to the first and second bit lines BL and / BL, respectively.

도 2a는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 레이아웃도이다. 도 2b는 도 2a의 A-A' 선을 따라 절단한 단면도이다. 도 2b는 본 발명의 일 실시예 에 따른 스태틱 메모리 소자의 셀 영역의 레이아웃도이다. 2A is a layout diagram of a static memory device according to an exemplary embodiment of the present invention. FIG. 2B is a cross-sectional view taken along the line AA ′ of FIG. 2A. 2B is a layout diagram of a cell area of a static memory device according to an exemplary embodiment of the present invention.

도 2a 및 도 2b를 참조하면, 본 발명의 일 실시예에 따른 스태틱 메모리 소자는 반도체 기판(100) 상에 형성된 제1 게이트 패턴(220A) 및 제2 게이트 패턴(220B)을 포함한다. 2A and 2B, a static memory device according to an embodiment of the present invention includes a first gate pattern 220A and a second gate pattern 220B formed on the semiconductor substrate 100.

반도체 기판(100)은 실리콘 반도체 기판, SOI(Silicon On Insulator) 반도체 기판, 갈륨 비소 반도체 기판, 실리콘 게르마늄 반도체 기판, 세라믹 반도체 기판, 석영 반도체 기판, 또는 디스플레이용 유리 반도체 기판 등이 될 수 있다. 또한, 반도체 기판(100)은 주로 P형 반도체 기판을 사용하고, 도면에는 표시하지 않았으나, 반도체 기판(100) 상부에 P형 에피층(epitaxial layer)을 성장시켜 사용할 수 있다. The semiconductor substrate 100 may be a silicon semiconductor substrate, a silicon on insulator (SOI) semiconductor substrate, a gallium arsenide semiconductor substrate, a silicon germanium semiconductor substrate, a ceramic semiconductor substrate, a quartz semiconductor substrate, or a glass substrate for a display. In addition, the semiconductor substrate 100 mainly uses a P-type semiconductor substrate, and although not shown in the drawing, a P-type epitaxial layer may be grown on the semiconductor substrate 100.

반도체 기판(100) 내에는 소자 분리 영역(105)이 형성되어 활성(active) 영역(110)을 정의한다. 소자 분리 영역(105)은 STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX) 등의 산화막으로 형성될 수 있다. An isolation region 105 is formed in the semiconductor substrate 100 to define an active region 110. The device isolation region 105 may be formed of an oxide film such as shallow trench isolation (STI) or field oxide (FOX).

활성 영역(110)은 일 방향으로 연장되며 소정 간격씩 이격되도록 복수개가 형성된다. 활성 영역(110)이 정의된 반도체 기판(100) 상에는 타 방향으로 연장된 복수개의 게이트 패턴들이 형성된다. 이 때, 각각의 게이트 패턴들은 하나 이상의 활성 영역(110)과 오버랩될 수도 있다. The active region 110 extends in one direction and is formed in plural so as to be spaced apart at predetermined intervals. A plurality of gate patterns extending in other directions are formed on the semiconductor substrate 100 in which the active region 110 is defined. In this case, each of the gate patterns may overlap one or more active regions 110.

제1 게이트 패턴(220A)은 타 방향으로 연장되며, 제1 게이트 패턴(220A)의 일단은 액티브 영역(110)의 일단과 일 방향으로 일부 오버랩된다. 즉, 제1 게이트 패턴(220A)의 일단의 하부 영역은 일부는 액티브 영역(110), 일부는 소자 분리 영 역(105)이 된다. The first gate pattern 220A extends in the other direction, and one end of the first gate pattern 220A partially overlaps one end of the active region 110 in one direction. That is, a portion of the lower region of one end of the first gate pattern 220A becomes the active region 110 and a portion of the device isolation region 105.

제2 게이트 패턴(220B)은 타 방향으로 연장되며, 중간의 일부 영역이 액티브 영역(110)과 완전히 오버랩된다. 즉, 제2 게이트 패턴(220B)의 중간의 일부 영역의 하부 영역은 모두 액티브 영역(110)이 된다. The second gate pattern 220B extends in the other direction, and a portion of the middle portion completely overlaps the active region 110. That is, all of the lower regions of the middle portion of the second gate pattern 220B become the active regions 110.

여기서, 제1 및 제2 게이트 패턴(220A, 220B)과 오버랩된 액티브 영역(110)과의 관계는 하나의 액티브 영역(110)과 오버랩된 관계를 의미한다. 즉, 하나의 액티브 영역(110)과 일부 오버랩된 제1 및 제2 게이트 패턴(220A, 220B)이 정의되며, 상기 하나의 액티브 영역(110)은 중간 영역의 일부는 제2 게이트 패턴(220B)과 오버랩되고, 일단은 제1 게이트 패턴(220A)과 오버랩된다. Here, the relationship between the first and second gate patterns 220A and 220B and the active region 110 overlapped with each other means an overlap with the one active region 110. That is, the first and second gate patterns 220A and 220B partially overlapping the one active region 110 are defined, and one portion of the middle region of the one active region 110 is the second gate pattern 220B. And overlap one end with the first gate pattern 220A.

스태틱 메모리 소자에서는 복수개의 게이트 패턴들 및 복수개의 활성 영역들이 형성되기 때문에 위에서 설명한 제1 및 제2 게이트 패턴(220A, 220B)과 활성 영역(110)과의 관계는 상대적일 수 있다. Since a plurality of gate patterns and a plurality of active regions are formed in the static memory device, the relationship between the first and second gate patterns 220A and 220B and the active region 110 described above may be relative.

제1 게이트 패턴(220A) 하부에는 제1 게이트 절연막(210A)이 형성되며, 제2 게이트 패턴(220B) 하부에는 제2 게이트 절연막(210B)이 형성된다.  A first gate insulating layer 210A is formed below the first gate pattern 220A, and a second gate insulating layer 210B is formed below the second gate pattern 220B.

소자 분리 영역(105)과 인접한 제1 게이트 패턴(220A)의 일측벽에는 제1 스페이서(240A, 250A)가 형성된다. 제1 스페이서(240A, 250A)는 제1 내부 스페이서(240A) 및 제1 외부 스페이서(250A)를 포함하는데, 제1 게이트 패턴(220A)의 일측벽에 제1 내부 스페이서(240A)가 엘(L)자형으로 형성되고, 제1 내부 스페이서(240A) 상에 제1 외부 스페이서(250A)가 형성된다. 즉, 제1 게이트 패턴(220A)의 일측벽에만 제1 스페이서(240A, 240B)가 형성된다.First spacers 240A and 250A are formed on one sidewall of the first gate pattern 220A adjacent to the device isolation region 105. The first spacers 240A and 250A include the first inner spacers 240A and the first outer spacers 250A, and the first inner spacers 240A are formed on one side wall of the first gate pattern 220A. The first outer spacer 250A is formed on the first inner spacer 240A. That is, the first spacers 240A and 240B are formed only on one side wall of the first gate pattern 220A.

제2 게이트 패턴(220B)의 양측벽에는 제2 스페이서(240B, 250B)가 형성된다. 제2 스페이서(240B, 250B)는 제2 내부 스페이서(240B) 및 제2 외부 스페이서(250B)를 포함하는데, 제2 게이트 패턴(220B)의 양측벽에 엘자형 제2 내부 스페이서(240B)가 형성되고, 제2 내부 스페이서(240B) 상에 제2 외부 스페이서(250B)가 형성된다. 즉, 제2 게이트 패턴(220B)의 양측벽에 제2 스페이서(240B, 250B)가 형성된다. Second spacers 240B and 250B are formed on both sidewalls of the second gate pattern 220B. The second spacers 240B and 250B include a second inner spacer 240B and a second outer spacer 250B. El-shaped second inner spacers 240B are formed on both sidewalls of the second gate pattern 220B. The second outer spacer 250B is formed on the second inner spacer 240B. That is, second spacers 240B and 250B are formed on both sidewalls of the second gate pattern 220B.

제1 및 제2 게이트 패턴(220A, 220B)의 하부 영역의 활성 영역(110)에는 제1 및 제2 게이트 패턴(220A, 220B)에 정렬되도록 소스/드레인 영역(230)이 형성된다. 소스/드레인 영역(230)은 불순물이 주입되어 형성되며, 불순물의 종류는 형성하려는 트랜지스터의 종류에 따라 N형 또는 P형 불순물일 수 있다. Source / drain regions 230 are formed in the active region 110 in the lower regions of the first and second gate patterns 220A and 220B to be aligned with the first and second gate patterns 220A and 220B. The source / drain region 230 is formed by implanting impurities, and the type of impurities may be N-type or P-type impurities depending on the type of transistor to be formed.

한편, 제1 게이트 패턴(220A)의 상면에서부터 제1 스페이서(240A, 240B)가 형성되지 않은 제1 게이트 패턴(220A)의 타측벽을 따라 노출된 반도체 기판(100) 상에까지 제1 실리사이드막(412)이 형성된다. 제1 실리사이드막(412)은 제1 게이트 패턴(220A)의 상면, 제1 게이트 패턴(220A)의 타측벽 및 반도체 기판(100) 상에까지 연장되어 상기 영역들을 전기적으로 연결한다.Meanwhile, the first silicide layer may be formed from the upper surface of the first gate pattern 220A to the semiconductor substrate 100 exposed along the other side wall of the first gate pattern 220A where the first spacers 240A and 240B are not formed. 412 is formed. The first silicide layer 412 extends to the upper surface of the first gate pattern 220A, the other side wall of the first gate pattern 220A, and the semiconductor substrate 100 to electrically connect the regions.

또한, 제2 게이트 패턴(220B) 상부에는 제2 실리사이드막(414)이 형성되고, 제1 실리사이드막(412)이 형성되지 않은 제2 게이트 패턴(220B)의 일측의 반도체 기판(100) 상에는 제3 실리사이드막(416)이 형성된다. In addition, a second silicide layer 414 is formed on the second gate pattern 220B, and a second silicide layer 412 is not formed on the semiconductor substrate 100 on one side of the second gate pattern 220B. 3 silicide film 416 is formed.

제1 실리사이드막(412) 상부에는 상부 도전 영역과 제1 실리사이드막(412)을 전기적으로 연결하는 제1 콘택(520)이 형성된다. 제1 콘택(520)은 층간 절연 막(510)을 관통하여 형성된 제1 콘택홀(522) 내부가 제1 도전막(526)으로 매립되어 형성되는데, 제1 콘택홀(522)과 제1 도전막(526)의 경계 영역에는 제1 배리어막(524)이 형성될 수도 있다. A first contact 520 is formed on the first silicide layer 412 to electrically connect the upper conductive region to the first silicide layer 412. The first contact 520 is formed by filling a first conductive layer 526 in the first contact hole 522 formed through the interlayer insulating layer 510. The first contact hole 522 and the first conductive layer 510 are filled with each other. The first barrier film 524 may be formed in the boundary region of the film 526.

또한, 제3 실리사이드막(416) 상부에는 상부 도전 영역과 제3 실리사이드막(416)을 전기적으로 연결하는 제2 콘택(530)이 형성된다. 제2 콘택(530)은 층간 절연막(510)을 관통하여 형성된 제2 콘택홀(532) 내부가 제2 도전막(536)으로 매립되어 형성되는데, 제2 콘택홀(532)과 제2 도전막(536)의 경계 영역에는 제2 배리어막(534)이 형성될 수도 있다. 이 때, 제1 콘택(520) 및 제2 콘택(530)은 동일한 크기를 가질 수 있다. In addition, a second contact 530 is formed on the third silicide layer 416 to electrically connect the upper conductive region to the third silicide layer 416. The second contact 530 is formed by filling a second conductive layer 536 in the second contact hole 532 formed through the interlayer insulating layer 510. The second contact hole 532 and the second conductive layer are formed. A second barrier layer 534 may be formed in the boundary region of 536. In this case, the first contact 520 and the second contact 530 may have the same size.

본 발명의 일 실시예에 따른 스태틱 메모리 소자에 따르면, 제1 실리사이드막(412)이 제1 게이트 패턴(220A)의 상면에서부터 반도체 기판(100)까지 연장되어 형성되기 때문에 제1 게이트 패턴(220A) 상면에만 제1 콘택(520)을 형성하더라도, 반도체 기판(100) 내에 형성된 소스/드레인 영역(230)까지 같은 전압을 인가할 수 있다. 따라서, 반도체 기판(100) 및 제1 게이트 패턴(220A) 상부에 모두 걸치는 공유 콘택을 형성할 필요가 없다. According to the static memory device according to the exemplary embodiment of the present invention, since the first silicide layer 412 is formed to extend from the top surface of the first gate pattern 220A to the semiconductor substrate 100, the first gate pattern 220A. Even if the first contact 520 is formed only on the top surface, the same voltage may be applied to the source / drain region 230 formed in the semiconductor substrate 100. Therefore, it is not necessary to form a shared contact on both the semiconductor substrate 100 and the first gate pattern 220A.

또한, 제1 실리사이드막(412)이 제1 게이트 패턴(220A)의 상면에서부터 반도체 기판(100)까지 연장되어 형성되고, 제1 게이트 패턴(220A) 상면에 제1 콘택(520)을 형성하기 때문에, 보다 안정적인 스태틱 메모리 소자를 제공할 수 있다. In addition, since the first silicide layer 412 extends from the top surface of the first gate pattern 220A to the semiconductor substrate 100, the first contact 520 is formed on the top surface of the first gate pattern 220A. Therefore, a more stable static memory device can be provided.

이하, 도 2a 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 제조 방법을 설명한다. 도 3 내지 도 9는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도이다. Hereinafter, a method of manufacturing a static memory device according to an embodiment of the present invention will be described with reference to FIGS. 2A to 9. 3 to 9 are cross-sectional views sequentially illustrating a method of manufacturing a static memory device according to an embodiment of the present invention.

우선, 도 3을 참조하면, 반도체 기판(100) 상에 제1 및 제2 게이트 패턴(220A, 220B)을 형성하고, 희생 산화막(240a) 및 외부 스페이서용 절연막(250a)을 형성한다. First, referring to FIG. 3, first and second gate patterns 220A and 220B are formed on a semiconductor substrate 100, and a sacrificial oxide film 240a and an insulating film 250a for an external spacer are formed.

이 때, 제1 및 제2 게이트 패턴(220A, 220B) 하부에는 제1 및 제2 게이트 절연막(210A, 210B)을 형성하고, 반도체 기판(100) 내에는 제1 및 제2 게이트 패턴(220A, 220B) 정렬되도록 소스/드레인 영역을 형성한다. 그러나, 소스/드레인 영역(230)은 후속 공정에서 형성될 수도 있다. In this case, first and second gate insulating layers 210A and 210B may be formed under the first and second gate patterns 220A and 220B, and the first and second gate patterns 220A and 220 may be formed in the semiconductor substrate 100. 220B) form source / drain regions to be aligned. However, the source / drain regions 230 may be formed in subsequent processes.

이어서, 도 4를 참조하면, 외부 스페이서용 절연막(250a)을 식각하여 제1 및 제2 외부 스페이서(250B)를 형성한다. 4, the first and second external spacers 250B are formed by etching the insulating insulating layer 250a for the external spacers.

외부 스페이서용 절연막(250a)을 식각하는 것은 예를 들어, 건식 식각 또는 습식 식각 공정으로 진행될 수 있다. 외부 스페이서용 절연막(250a)을 제거할 때에는 희생 산화막(240a)이 제거되지 않도록 한다. 희생 산화막(240a)은 후속 공정에서 제1 및 제2 게이트 패턴(220A, 220B) 및 반도체 기판(100)을 보호하는 역할을 할 수 있다. The etching of the insulating layer 250a for the external spacer may be performed by, for example, a dry etching process or a wet etching process. The sacrificial oxide film 240a may not be removed when the external spacer insulating film 250a is removed. The sacrificial oxide layer 240a may serve to protect the first and second gate patterns 220A and 220B and the semiconductor substrate 100 in a subsequent process.

이어서, 도 5를 참조하면, 제1 게이트 패턴(220A)의 일측벽 및 반도체 기판(100)의 일부가 노출되도록 마스크막(310)을 형성한다. Next, referring to FIG. 5, a mask layer 310 is formed to expose one side wall of the first gate pattern 220A and a portion of the semiconductor substrate 100.

마스크막(310)은 예를 들어, 포토레지스트일 수 있다. The mask layer 310 may be, for example, a photoresist.

이어서, 도 6을 참조하면, 마스크막(310)을 식각 마스크로 하여, 노출된 영역의 제1 외부 스페이서(250A)를 제거한다. 6, the first external spacer 250A of the exposed region is removed using the mask layer 310 as an etch mask.

이 때, 제1 외부 스페이서(250A)는 습식 식각으로 제거할 수 있는데, 예를 들어, H3PO4를 포함하는 식각 용액을 사용할 수 있으며, 식각 용액의 온도는 예를 들어, 160±10 ℃ 일 수 있다. 제1 외부 스페이서(250A)를 제거할 때에도 희생 산화막(240a)이 제거되지 않도록 함으로써, 반도체 기판(100) 및 제1 및 제2 게이트 패턴(220A, 220B)을 보호할 수 있다. In this case, the first external spacer 250A may be removed by wet etching, for example, an etching solution including H 3 PO 4 may be used, and the temperature of the etching solution may be, for example, 160 ± 10 ° C. Can be. The sacrificial oxide film 240a is not removed even when the first external spacer 250A is removed, thereby protecting the semiconductor substrate 100 and the first and second gate patterns 220A and 220B.

이어서, 도 7을 참조하면, 마스크막(310)을 제거하고, 노출된 희생 산화막(240a)을 제거한다. Next, referring to FIG. 7, the mask layer 310 is removed and the exposed sacrificial oxide film 240a is removed.

이 때, 희생 산화막(240a)은 예를 들어, 건식 식각 공정으로 제거할 수 있다. 노출된 희생 산화막(240a)을 제거하면, 제1 외부 스페이서(250A)와 제1 게이트 패턴(220A) 사이에 엘자형 제1 내부 스페이서(240A)가 형성되고, 제2 외부 스페이서(250B)와 제2 게이트 패턴(220B) 사이에 제2 내부 스페이서(240B)가 형성된다. In this case, the sacrificial oxide film 240a may be removed by, for example, a dry etching process. When the exposed sacrificial oxide layer 240a is removed, an el-shaped first internal spacer 240A is formed between the first external spacer 250A and the first gate pattern 220A, and the second external spacer 250B and the first external spacer 250B are formed. Second internal spacers 240B are formed between the two gate patterns 220B.

이어서, 도 8을 참조하면, 반도체 기판(100) 상에 실리사이드용 도전막(410a)을 형성한다. Next, referring to FIG. 8, a silicide conductive film 410a is formed on the semiconductor substrate 100.

실리사이드용 도전막(410a)은 실리사이드 영역을 형성하기 위한 막으로써, 예를 들어, 티타늄(Ti), 텅스텐(W), 코발트(Co), 니켈(Ni) 등일 수 있으나, 이에 한정되지 않는다. The silicide conductive layer 410a is a film for forming a silicide region, and may be, for example, titanium (Ti), tungsten (W), cobalt (Co), or nickel (Ni), but is not limited thereto.

이어서, 도 9를 참조하면, 실리사이드 공정을 진행하여, 제1, 제2 및 제3 실리사이드막(414, 416)을 형성한다. Next, referring to FIG. 9, a silicide process is performed to form first, second and third silicide layers 414 and 416.

즉, 제1 게이트 패턴(220A)의 상면, 제1 게이트 패턴(220A)의 타측벽 및 반 도체 기판(100) 상에까지 연장된 제1 실리사이드막(412), 제2 게이트 패턴(220B) 상의 제2 실리사이드막(414) 및 제1 실리사이드막(412)이 형성되지 않은 제2 게이트 패턴(220B)의 일측의 소스/드레인 영역(230)의 제3 실리사이드막(416)을 형성한다. That is, the first surface of the first gate pattern 220A, the other side wall of the first gate pattern 220A, and the first silicide layer 412 that extends to the semiconductor substrate 100 may be formed on the second gate pattern 220B. The third silicide layer 416 of the source / drain region 230 on one side of the second gate pattern 220B on which the second silicide layer 414 and the first silicide layer 412 are not formed is formed.

이어서, 다시, 도 2a 및 도 2b를 참조하면, 제1 실리사이드막(412) 상에 제1 콘택(520)을 형성하고, 제3 실리사이드막(416) 상에 제2 콘택(530)을 형성한다. Subsequently, referring again to FIGS. 2A and 2B, a first contact 520 is formed on the first silicide layer 412, and a second contact 530 is formed on the third silicide layer 416. .

이 때, 제1 및 제2 콘택(520, 530)은 동일한 크기로 형성할 수 있다. 즉, 동일한 크기로 한번에 패터닝하여 형성할 수 있다. In this case, the first and second contacts 520 and 530 may be formed in the same size. That is, it can be formed by patterning the same size at once.

구체적으로, 반도체 기판(100) 상에 층간 절연막(510)을 형성하고, 제1 게이트 패턴(220A)의 상면에 형성된 제1 실리사이드막(412)을 일부 노출하는 제1 콘택홀(522) 및 제3 실리사이드막(416)의 상면을 일부 노출하는 제2 콘택홀(532)을 형성한다. 이어서, 제1 및 제2 콘택홀(522, 532)을 각각 제1 및 제2 도전막(526, 536)으로 매립한다. 이 때, 제1 및 제2 도전막(526, 536) 하부에는 제1 및 제2 배리어막(524, 534)을 더 형성할 수도 있다. In detail, the first contact hole 522 and the first contact hole 522 are formed on the semiconductor substrate 100 and partially expose the first silicide layer 412 formed on the upper surface of the first gate pattern 220A. The second contact hole 532 partially exposing the top surface of the silicide layer 416 is formed. Subsequently, the first and second contact holes 522 and 532 are filled with the first and second conductive films 526 and 536, respectively. In this case, first and second barrier layers 524 and 534 may be further formed below the first and second conductive layers 526 and 536.

본 발명의 일 실시예에 따른 스태틱 메모리 소자에 따르면, 제1 게이트 패턴(220A)의 상부에만 제1 콘택(520)을 형성하여도 제1 실리사이드막(412)을 따라 소스/드레인 영역(230)까지 전기적으로 연결될 수 있다. 즉, 제1 실리사이드막(412)이 제1 게이트 패턴(220A)의 상면, 제1 게이트 패턴(220A)의 일측벽 및 소스/드레인 영역(230) 상에까지 연장되어 형성됨으로써, 보다 안정적으로 소스/드레인 영역(230)과 제1 게이트 패턴(220A)을 전기적으로 연결할 수 있다. According to the static memory device according to the exemplary embodiment of the present invention, even when the first contact 520 is formed only on the first gate pattern 220A, the source / drain region 230 is formed along the first silicide layer 412. Can be electrically connected up to. That is, since the first silicide layer 412 is formed to extend over the top surface of the first gate pattern 220A, the one side wall of the first gate pattern 220A, and the source / drain region 230, a more stable source / The drain region 230 and the first gate pattern 220A may be electrically connected to each other.

또한, 제1 및 제2 콘택(520, 530)이 동일한 크기로 형성됨으로써, 제조 공정이 보다 단순화될 수 있으며, 제1 콘택(520)이 크게 형성됨으로써, 야기되는 문제를 미연에 방지할 수 있다. 즉, 보다 안정적이고 신뢰성 있는 스태틱 메모리 소자를 제조할 수 있다. In addition, since the first and second contacts 520 and 530 are formed to have the same size, the manufacturing process may be simplified, and the first contact 520 may be formed to be large, thereby preventing a problem caused. . That is, a more stable and reliable static memory device can be manufactured.

한편, 본 발명의 일 실시예에 따른 스태틱 메모리 소자 및 그 제조 방법은 I형 스태틱 메모리 소자로 도시하고 설명하였지만, 이에 제한되지 않으며, O형 스태틱 메모리 소자에도 본 발명이 적용될 수 있음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명하다. Meanwhile, although the static memory device and the manufacturing method thereof according to an embodiment of the present invention are illustrated and described as an I type static memory device, the present invention is not limited thereto, and the present invention may be applied to an O type static memory device. It is obvious to those skilled in the art.

이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, You will understand. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀의 회로도이다.1 is a circuit diagram of a static memory cell of a semiconductor integrated circuit device according to an embodiment of the present invention.

도 2a는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 레이아웃도이다.2A is a layout diagram of a static memory device according to an exemplary embodiment of the present invention.

도 2b는 도 2a의 A-A' 선을 따라 절단한 단면도이다.FIG. 2B is a cross-sectional view taken along the line AA ′ of FIG. 2A.

도 3 내지 도 9는 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 제조 방법을 순차적으로 나타낸 단면도이다. 3 to 9 are cross-sectional views sequentially illustrating a method of manufacturing a static memory device according to an embodiment of the present invention.

(도면의 주요부분에 대한 부호의 설명)DESCRIPTION OF THE REFERENCE NUMERALS (S)

100: 반도체 기판 105: 소자 분리 영역100: semiconductor substrate 105: element isolation region

110: 액티브 영역 210A: 제1 게이트 절연막110: active region 210A: first gate insulating film

210B: 제2 게이트 절연막 220A: 제1 게이트 패턴210B: second gate insulating film 220A: first gate pattern

220B: 제2 게이트 패턴 230: 소스/드레인 영역220B: second gate pattern 230: source / drain region

240a: 희생 산화막 240A: 제1 내부 스페이서240a: sacrificial oxide film 240A: first internal spacer

240B: 제2 내부 스페이서 250a: 외부 스페이서용 절연막240B: second internal spacer 250a: insulating film for external spacer

250A: 제1 외부 스페이서 250B: 제2 외부 스페이서250A: first outer spacer 250B: second outer spacer

310: 마스크막 410a: 실리사이드용 도전막310: mask film 410a: silicide conductive film

412: 제1 실리사이드막 414: 제2 실리사이드막412: first silicide film 414: second silicide film

416: 제3 실리사이드막 510: 층간 절연막416: third silicide film 510: interlayer insulating film

520: 제1 콘택 522: 제1 콘택홀520: First contact 522: First contact hole

524: 제1 배리어막 526: 제1 도전막524: First barrier film 526: First conductive film

530: 제2 콘택 532: 제2 콘택홀530: second contact 532: second contact hole

534: 제2 배리어막 536: 제2 도전막534: second barrier film 536: second conductive film

Claims (9)

반도체 기판 상에 정의된 액티브 영역;An active region defined on the semiconductor substrate; 일단이 상기 액티브 영역의 일단과 일부 오버랩되어 형성된 제1 게이트 패턴;A first gate pattern having one end partially overlapping one end of the active region; 상기 액티브 영역 상에 형성된 제2 게이트 패턴;A second gate pattern formed on the active region; 상기 제1 게이트 패턴 상면, 상기 액티브 영역과 인접한 상기 제1 게이트 패턴의 측벽 및 상기 액티브 영역 상에 연장되어 형성된 도전 영역;A conductive region formed on an upper surface of the first gate pattern, on a sidewall of the first gate pattern adjacent to the active region, and on the active region; 상기 제1 게이트 패턴의 상면에서 상기 도전 영역과 전기적으로 연결되어 형성되고, 상기 제1 게이트 패턴의 측면에 미형성된 제1 콘택; 및 A first contact formed on an upper surface of the first gate pattern, the first contact being electrically connected to the conductive region and not formed on a side surface of the first gate pattern; And 상기 제2 게이트 패턴의 일측의 액티브 영역 상에 형성된 제2 콘택을 포함하는 스태틱 메모리 소자.And a second contact formed on an active region on one side of the second gate pattern. 제 1항에 있어서, The method according to claim 1, 상기 제1 콘택과 상기 제2 콘택은 크기가 같은 스태틱 메모리 소자. And the first contact and the second contact have the same size. 제 1항에 있어서,The method according to claim 1, 상기 도전 영역은 실리사이드 영역인 스태틱 메모리 소자. And the conductive region is a silicide region. 반도체 기판 상에 일 방향으로 연장되어 형성된 액티브 영역;An active region extending in one direction on the semiconductor substrate; 타 방향으로 연장되며 일단이 상기 액티브 영역의 일단과 일 방향으로 일부 오버랩되어 형성된 제1 게이트 패턴;A first gate pattern extending in the other direction and having one end partially overlapping one end of the active region in one direction; 상기 제1 게이트 패턴의 상기 액티브 영역과 오버랩되지 않는 영역의 측벽 상에 형성된 제1 스페이서;A first spacer formed on sidewalls of a region that does not overlap with the active region of the first gate pattern; 상기 액티브 영역을 타 방향으로 가로지르며 상기 제1 게이트 패턴의 일측에 형성된 제2 게이트 패턴;A second gate pattern formed on one side of the first gate pattern while crossing the active region in another direction; 상기 제2 게이트 패턴의 양측벽에 형성된 제2 스페이서;Second spacers formed on both sidewalls of the second gate pattern; 상기 제1 및 제2 게이트 패턴의 상면, 상기 제1 게이트 패턴의 상기 액티브 영역과 오버랩되는 영역의 측벽 및 상기 액티브 영역의 상면에 연장되어 형성된 실리사이드 영역;Silicide regions formed on upper surfaces of the first and second gate patterns, sidewalls of regions overlapping the active regions of the first gate patterns, and silicide regions formed on upper surfaces of the active regions; 상기 제1 게이트 패턴의 상면에 형성되고, 상기 제1 게이트 패턴의 측면에 미형성된 제1 콘택; 및A first contact formed on an upper surface of the first gate pattern and unformed on a side of the first gate pattern; And 상기 제2 게이트 패턴의 타측의 상기 액티브 영역의 실리사이드 영역 상에 형성된 제2 콘택을 포함하는 스태틱 메모리 소자.And a second contact formed on the silicide region of the active region on the other side of the second gate pattern. 제 4항에 있어서, 5. The method of claim 4, 상기 제1 콘택과 상기 제2 콘택은 크기가 같은 스태틱 메모리 소자.And the first contact and the second contact have the same size. 액티브 영역이 정의된 반도체 기판을 제공하고,Providing a semiconductor substrate in which an active region is defined, 상기 액티브 영역과 일부 오버랩되는 제1 게이트 패턴 및 상기 액티브 영역 상에 형성된 제2 게이트 패턴을 형성하고,Forming a first gate pattern partially overlapping the active region and a second gate pattern formed on the active region, 상기 제1 및 제2 게이트 패턴이 형성된 반도체 기판 상에 희생 산화막 및 스페이서용 절연막을 형성하고,An insulating film for a sacrificial oxide film and a spacer is formed on the semiconductor substrate on which the first and second gate patterns are formed; 상기 스페이서용 절연막을 일부 식각하여 상기 제1 및 제2 게이트 패턴 양측벽에 제1 및 제2 스페이서를 형성하고,Partially etching the spacer insulating layer to form first and second spacers on both sidewalls of the first and second gate patterns; 상기 제1 게이트 패턴의 상기 액티브 영역과 오버랩되는 영역의 측벽에 형성된 제1 스페이서를 제거하고,Removing the first spacer formed on sidewalls of the region overlapping the active region of the first gate pattern, 상기 희생 산화막의 일부를 제거하고,Remove a portion of the sacrificial oxide film, 실리사이드 공정을 진행하여 상기 제1 및 제2 게이트 패턴의 상면, 상기 제1 스페이서가 제거된 제1 게이트 패턴의 측벽 및 상기 액티브 영역의 상면에 연장되도록 실리사이드막을 형성하고, Performing a silicide process to form a silicide layer to extend on upper surfaces of the first and second gate patterns, sidewalls of the first gate pattern from which the first spacers are removed, and an upper surface of the active region; 상기 제1 게이트 패턴의 상면에 제1 콘택을 형성하고 상기 제2 게이트 패턴의 일측의 실리사이드막 상에 제2 콘택을 형성하는 것을 포함하고, Forming a first contact on an upper surface of the first gate pattern and forming a second contact on a silicide layer on one side of the second gate pattern, 상기 제1 콘택은 상기 제1 게이트 패턴의 측면에는 미형성된 스태틱 메모리 소자의 제조 방법.The method of claim 1, wherein the first contact is formed on a side surface of the first gate pattern. 제 6항에 있어서, The method according to claim 6, 상기 제1 콘택과 상기 제2 콘택은 크기가 같은 스태틱 메모리 소자의 제조 방법.The method of claim 1, wherein the first contact and the second contact have the same size. 제 6항에 있어서, The method according to claim 6, 상기 제1 게이트 패턴의 상기 액티브 영역과 오버랩되는 영역의 측벽에 형성 된 제1 스페이서를 제거하는 것은 습식 식각으로 진행하는 반도체 스태틱 메모리 소자의 제조 방법. And removing the first spacer formed on sidewalls of the region overlapping the active region of the first gate pattern by wet etching. 제 8항에 있어서,9. The method of claim 8, 상기 습식 식각에서는 H3PO4를 포함하는 식각 용액을 사용하는 스태틱 메모리 소자의 제조 방법.The wet etching method of manufacturing a static memory device using an etching solution containing H 3 PO 4 .
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