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KR101329791B1 - 액정 표시 장치 - Google Patents

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KR101329791B1
KR101329791B1 KR1020070071209A KR20070071209A KR101329791B1 KR 101329791 B1 KR101329791 B1 KR 101329791B1 KR 1020070071209 A KR1020070071209 A KR 1020070071209A KR 20070071209 A KR20070071209 A KR 20070071209A KR 101329791 B1 KR101329791 B1 KR 101329791B1
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삼성디스플레이 주식회사
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Abstract

액정 표시 장치가 제공된다. 액정 표시 장치는, 제1 ~ 제n 게이트 라인(n>2) 및 제1 ~ 제n 게이트 라인과 교차되어 화소를 형성하는 다수의 데이터 라인을 포함하는 제1 표시판과, 제1 표시판에 대향하여 배치되는 제2 표시판을 포함하는 액정 패널로서, 제1 게이트 라인과 전기적으로 연결된 제1 화소 라인의 개구율이 제2 ~ 제n 게이트 라인과 각각 전기적으로 연결된 제2 ~ 제n 화소 라인의 개구율 보다 작은 액정 패널과, 각 게이트 라인을 저전위 상태로 하강시키는 제1 및 제2 풀-다운 박막 트랜지스터를 포함하는 게이트 구동부를 포함하되, 제1 및 제2 풀-다운 박막 트랜지스터는 각 게이트 라인의 시작단 및 끝단에 각각 연결되고, 제2 풀-다운 박막 트랜지스터의 채널의 길이에 대한 폭의 비(W/L)는 제1 풀-다운 박막 트랜지스터의 채널의 길이에 대한 폭의 비(W/L)의 0.8 ~ 3 배이다.
액정 표시 장치, 게이트 구동부

Description

액정 표시 장치{Liquid crystal display}
본 발명은 액정 표시 장치에 관한 것이다.
액정 표시 장치는 게이트 구동 IC를 TCP(tape carrier package) 또는 COG(chip on the glass) 등의 방법으로 실장하였으나, 제조 원가 또는 제품의 크기, 설계적인 측면에서 다른 방법이 모색되고 있다. 즉, 게이트 구동 IC를 채택하지 않고, 비정질-실리콘 박막 트랜지스터(amorphous silicon Thin Film Transistor, 이하 'a-Si TFT'라 함)를 이용하여 게이트 신호를 발생시키는 게이트 구동부를 유리 기판에 실장하고 있다.
이러한 게이트 구동부를 포함하는 액정 표시 장치의 표시 품질을 향상시키기 위한 노력이 시도되고 있다.
본 발명이 이루고자 하는 기술적 과제는 표시 품질을 향상시킬 수 있는 액정 표시 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 액정 표시 장치는, 제1 ~ 제n 게이트 라인(n>2) 및 상기 제1 ~ 제n 게이트 라인과 교차되어 화소를 형성하는 다수의 데이터 라인을 포함하는 제1 표시판과, 상기 제1 표시판에 대향하여 배치되는 제2 표시판을 포함하는 액정 패널로서, 상기 제1 게이트 라인과 전기적으로 연결된 제1 화소 라인의 개구율이 상기 제2 ~ 제n 게이트 라인과 각각 전기적으로 연결된 제2 ~ 제n 화소 라인의 개구율 보다 작은 액정 패널과, 상기 각 게이트 라인을 저전위 상태로 하강시키는 제1 및 제2 풀-다운 박막 트랜지스터를 포함하는 게이트 구동부를 포함하되, 상기 제1 및 제2 풀-다운 박막 트랜지스터는 상기 각 게이트 라인의 시작단 및 끝단에 각각 연결되고, 상기 제2 풀-다운 박막 트랜지스터의 채널의 길이에 대한 폭의 비(W/L)는 상기 제1 풀-다운 박막 트랜지스터의 채널의 길이에 대한 폭의 비(W/L)의 0.8 ~ 3 배이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는, 제1 ~ 제n 게이트 라인(n>2) 및 상기 제1 ~ 제n 게이트 라인과 교차되어 화소를 형성하는 다수의 데이터 라인을 포함하는 제1 표시판과, 상기 제1 표시판에 대향하여 배치되는 제2 표시판을 포함하는 액정 패널과, 상기 제1 ~ 제n 게이트 라인에 제1 ~ 제n 게이트 신호(n>2)를 각각 제공하는 제1 ~ 제n 스테이지(n>2)를 포함하는 게이트 구동부로서, 상기 제1 ~ 제n 스테이지는 상기 제1 ~제n 게이트 라인을 저전위 상태로 하강시키는 제1 및 제2 풀-다운 박막 트랜지스터를 각각 포함하며, 상기 각 제1 풀-다운 박막 트랜지스터는 상기 제1 ~제n 게이트 라인의 시작단에 연결되고, 상기 각 제2 풀-다운 박막 트랜지스터는 상기 제1 ~제n 게이트 라인의 종단에 연결되되, 상기 제1 스테이지에 포함된 상기 제1 풀-다운 박막 트랜지스터의 채널의 길이에 대한 폭의 비(W/L)는 상기 제2~제n 스테이지에 포함된 상기 각 제2 풀-다운 박막 트랜지스터의 채널의 길이에 대한 폭의 비(W/L)의 2 ~5배인 게이트 구동부를 포함한다.
상술한 바와 같은 본 발명에 실시예들에 따른 액정 표시 장치 의하면, 액정 표시 장치의 화소에 빛이 새는 것을 방지하여 표시 품질을 향상시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 본 발명이 속 하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1 내지 도 8을 참조하여 본 발명의 제1 실시예에 따른 액정 표시 장치를 설명한다. 도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 블록도이고, 도 2은 도 1의 게이트 구동부를 설명하기 위한 블록도이고, 도 3는 도 2의 제j 스테이지의 예시적인 회로도이고, 도 4는 도 2의 제j 스테이지의 동작을 설명하기 위한 신호도이다. 도 5는 도 1의 액정 패널의 배치도이고, 도 6은 도 5의 제1 풀-다운 박막 트랜지스터의 배치도이고, 도 7은 도 5의 제2 풀-다운 박막 트랜지스터의 배치도이고, 도 8은 도 5의 액정 패널을 VIII -VIII' 선으로 절개한 단면도이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치(10)는 액정 패널(300), 신호 제공부(100), 게이트 구동부(400) 및 데이터 구동부(200)를 포함한다. 신호 제공부는 타이밍 콘트롤러(110)와 클럭 생성부(120)를 포함한다.
액정 패널(300)은 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표시부(PA)로 구분된다.
표시부(DA)는 제1 ~ 제n 게이트 라인(G1~Gn, n>2), 제1 ~ 제m 데이터 라인(D1~Dm, m>2), 스위칭 소자(미도시) 및 화소 전극(미도시)이 형성된 제1 기판(미도시)과, 컬러 필터(미도시)와 공통 전극(미도시)이 형성된 제2 기판(미도시), 제1 기판(미도시)과 제2 기판(미도시) 사이에 개재된 액정층(305)을 포함하여, 영상이 표시되는 부분이 된다. 제1 ~ 제n 게이트 라인(G1~Gn)은 대략 행 방향으로 배열되 어 서로가 거의 평행하고, 제1 ~ 제m 데이터 라인(D1~Dm)은 대략 열 방향으로 배열되어 서로가 거의 평행하다.
비표시부(PA)는 표시부(DA)의 외곽에 위치하며, 영상이 표시되지 않는 부분이 된다.
신호 제공부(100)는 타이밍 콘트롤러(110)와 클럭 생성부(120)를 포함하여, 외부의 그래픽 제어기(미도시)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신하고, 영상 신호(DAT), 데이터 제어 신호(CONT)를 데이터 구동부(200)에 제공한다. 구체적으로 설명하면, 타이밍 콘트롤러(110)는 수평 동기 신호(Hsync), 메인 클럭 신호(Mclk), 데이터 인에이블 신호(DE) 등의 입력 제어 신호를 입력받아 데이터 제어 신호(CONT)를 출력한다. 여기서 데이터 제어 신호(CONT)는 데이터 구동부(200)의 동작을 제어하는 신호로써, 데이터 구동부(200)의 동작을 개시하는 수평 개시 신호, 두 개의 데이터 전압의 출력을 지시하는 로드 신호 등을 포함한다.
이에 따라 데이터 구동부(200)는 영상 신호(DAT), 데이터 제어 신호(CONT)를 제공받아, 영상 신호(DAT)에 대응하는 영상 데이터 전압을 각 데이터 라인(D1~Dm)에 제공한다. 데이터 구동부(200)는 IC로써 테이프 케리어 패지키(Tape Carrier Package, TCP)형태로 액정 패널(300)과 연결될 수 있으며, 이에 한정되지 않고, 액정 패널(300)의 비표시부(PA) 상에 형성될 수도 있다.
또한 신호 제공부(100)는 외부의 그래픽 제어기(미도시)로부터 수직 동기 신호(Vsinc) 및 메인 클럭 신호(Mclk)를 제공받고, 전압 생성부(미도시)로부터 게이 트 온 전압(Von) 및 게이트 오프 전압(Voff)을 제공받고, 제1 스캔 개시 신호(STVP), 클럭 신호(CKV), 클럭바 신호(CKVB) 및 게이트 오프 전압(Voff)을 게이트 구동부(400)에 제공한다. 구체적으로 설명하면, 타이밍 콘트롤러(110)가 제2 스캔 개시 신호(STV), 제1 클럭생성 제어신호(OE) 및 제2 클럭생성 제어신호(CPV)를 제공한다. 클럭 생성부(120)는 제2 스캔 개시 신호(STV)를 제공받아 제1 스캔 개시 신호(STVP)를 출력하고, 제1 클럭생성 제어신호(OE) 및 제2 클럭생성 제어신호(CPV)를 입력받아 클럭 신호(CKV) 및 클럭바 신호(CKVB)를 출력한다. 여기서 클럭 신호(CKV)는 클럭바 신호(CKVB)와 역위상인 신호이다.
게이트 구동부(400)는 제1 스캔 개시 신호(STVP)에 동작되어 클럭 신호(CKV), 클럭바 신호(CKVB) 및 게이트 오프 전압(Voff)을 이용하여 다수의 게이트 신호들을 생성하고, 제1 ~ 제n 게이트 라인(G1~Gn)에 각 게이트 신호를 순차적으로 제공한다.
도 2를 참조하여 게이트 구동부(400)를 구체적으로 설명하면, 게이트 구동부(400)는 다수의 스테이지(ST1,~STn +1)를 포함하는데, 각 스테이지(ST1,~STn +1)는 케스케이드(cascade) 방식으로 연결되어 있으며, 마지막 스테이지(STn +1)를 제외한 각 스테이지(ST1,~STn)는 게이트 라인(G1~Gn)과 일대일로 연결되어 각각 게이트 신호(Gout1~Gout(n))를 출력한다. 각 스테이지(ST1,~STn +1)에는 게이트 오프 전압(Voff), 클럭 신호(CKV), 클럭바 신호(CKVB) 및 초기화 신호(INT)가 입력된다. 여기서 초기화 신호(INT)는 클럭 생성부(120)로부터 제공될 수 있다.
각 스테이지(ST1~STn +1)는 제1 클럭 단자(CK1), 제2 클럭 단자(CK2), 셋 단자(S), 리셋 단자(R), 전원 전압 단자(GV), 프레임 리셋 단자(FR), 게이트 출력 단자(OUT1) 및 캐리 출력 단자(OUT2)를 가지고 있을 수 있다.
예를 들어 j번째(j≠1) 게이트 라인(Gj)과 연결된 제j 스테이지(STj)의 셋 단자(S)에는 전단 스테이지(STj -1)의 캐리 신호(Cout(j-1))가, 리셋 단자(R)에는 후단 스테이지(STj +1)의 게이트 신호(Gout(j+1))가 입력되고, 제1 클럭 단자(CK1) 및 제2 클럭 단자(CK2)에는 각각 클럭 신호(CKV) 및 클럭바 신호(CKVB)가 입력되며, 전원 전압 단자(GV)에는 게이트 오프 전압(Voff)이 입력되며, 프레임 리셋 단자(FR)에는 최기화 신호(INT) 또는 마지막 스테이지(STn+1)의 케리 신호(Cout(n+1))가 입력된다. 게이트 출력 단자(OUT1)는 게이트 신호(Gout(j))를 출력하고, 캐리 출력 단자(OUT2)는 캐리 신호(Cout(j))를 출력한다.
단, 첫 번째 스테이지(ST1)에는 전단 캐리 신호 대신 제1 스캔 개시 신호(STVP)가 입력되며, 마지막 스테이지(STn +1)에는 후단 게이트 신호 대신 제1 스캔 개시 신호(STVP)가 입력된다.
여기서 도 3 및 도 4를 참조하여 도 2의 제j 스테이지(STj)에 대하여 좀더 상세히 설명한다.
도 3을 참조하면, 제j 스테이지(STj)는 버퍼부(410), 충전부(420), 풀업 부(430), 캐리 신호 발생부(470), 풀다운부(440), 방전부(450) 및 홀딩부(460)를 포함할 수 있다. 이러한 제j 스테이지(STj)에 전단 캐리 신호(Cout(j-1)), 클럭 신호(CKV) 및 클럭바 신호(CKVB)가 제공된다. 클럭 신호(CKV)는 로우 레벨로 유지되는 유지 구간(H1, H3)과, 로우 레벨에서 하이 레벨로 천이하고 하이 레벨에서 로우 레벨로 천이하는 천이 구간(H2, H4)을 포함한다.
먼저, 버퍼부(410)는 다이오드 연결된(diode-connected) 트랜지스터(T4)를 포함한다. 이러한 버퍼부(410)는 셋 단자(S)를 통해 입력된 전단 캐리 신호(Cout(j-1))를 충전부(420), 캐리 신호 발생부(470) 및 풀업부(430)에 제공한다.
충전부(420)는 일단이 트랜지스터(T4)의 소스, 풀업부(430) 및 방전부(450)에 연결되고, 타단이 게이트 출력 단자(OUT1)에 연결된 캐패시터(C1)로 이루어진다.
풀업부(430)는 트랜지스터(T1)를 포함하며, 트랜지스터(T1)의 드레인이 제1 클럭 단자(CK1)에 연결되고, 게이트가 충전부(420)에 연결되며, 소스가 게이트 출력 단자(OUT1)에 연결된다.
캐리 신호 발생부(470)는 드레인이 제1 클럭 단자(CK1)에 연결되고, 소스가 캐리 출력 단자(OUT2)에 연결되고, 게이트가 버퍼부(410)와 연결되어 있는 트랜지스터(T15)와 게이트와 소스에 연결된 커패시터(C2)를 포함한다.
풀다운부(440)는 제1 및 제2 풀-다운 트랜지스터(T2, T14)를 포함하며, 게이트 신호(Gout(j))를 게이트 오프 전압(Voff)으로 하강시킨다. 제1 풀-다운 트랜지스 터(T2)는 드레인이 트랜지스터(T1)의 소스 및 캐패시터(C1)의 타단에 연결되고, 소스가 전원 전압 단자(GV)에 연결되고, 게이트가 리셋 단자(R)에 연결된다. 제2 풀-다운 트랜지스터(T14)는 소스 전극에 전원 전압 단자(GV)가 연결되며, 드레인 전극은 액정 패널(300)의 제j 게이트 라인(Gj)에 연결된다.
방전부(450)는, 게이트가 리셋 단자(R)에 연결되고 드레인이 캐패시터(C3)의 일단에 연결되고 소스가 전원 전압 단자(GV)에 연결되어, 다음 스테이지(STj +1)의 게이트 신호(Gout(j+1))에 응답하여 충전부(420)를 방전시키는 트랜지시터(T9)와, 게이트가 프레임 리셋 단자(FR)에 연결되고 드레인이 캐패시터(C3)의 일단에 연결되고 소스가 전원 전압 단자(GV)에 연결되어, 초기화 신호(INT)에 응답하여 충전부(420)를 방전시키는 트랜지스터(T6)를 포함한다.
홀딩부(460)는 다수의 트랜지스터들(T3, T5, T6, T7, T8, T10, T11)을 포함하여, 게이트 신호(Gout(j))가 로우 레벨에서 하이 레벨로 변환되면 하이 레벨 상태를 유지시키고, 게이트 신호(Gout(j))가 하이 레벨에서 로우 레벨로 변환된 후에는 클럭 신호(CKV) 및 클럭바 신호(CKVB)의 전압 레벨에 관계없이 한 프레임 동안 게이트 신호(Gout(j))를 로우 레벨로 유지시키는 동작을 수행한다.
도 3 및 도 4를 참조하여 상술한 각 유닛들의 동작을 상세히 설명한다.
먼저 게이트 신호(Gout(j))가 게이트 오프 전압에서 게이트 온 전압으로 변환되는 과정을 설명한다.
충전부(420)는 전단 캐리 신호(Cout(j-1))를 제공받아 전하를 충전한다. 예컨데 충전부(420)는 제1 유지 구간(H1)에서 전단 캐리 신호(Cout(j-1))를 제공받아 충전되며, Q_j 노드의 전압이 서서히 증가한다. 제1 천이 구간(H2)에서 하이 레벨로 천이된 클럭 신호(CKV)가 입력되면 트랜지스터(T1)와 Q_j 노드의 기생 커패시터(미도시)에 의해, Q_j 노드의 전압이 다시 상승된다.
충전부(420)의 전압, 즉 Q_j 노드의 전압이 제1 충전 레벨, 예컨데 도 5에 도시된 바와 같이 양의 전압으로 상승되면, 풀업부(430)의 트랜지스터(T1)는 완전히 턴온되고, 제1 클럭 단자(CK1)를 통해 입력되는 클럭 신호(CKV)를 게이트 출력 단자(OUT1)를 통해 게이트 신호(Gout(j))로 제공한다. 즉, 게이트 신호(Gout(j))는 게이트 온 전압 레벨이 된다. 또한 캐리 신호 발생부(470)의 트랜지스터(T15)가 턴온되어, 클럭 신호(CKV)를 캐리 출력 단자(OUT2)를 통해 캐리 신호(Cout(j))로 출력한다.
다음으로 게이트 신호(Gout(j))가 게이트 온 전압에서 게이트 오프 전압으로 변환되는 과정을 설명한다.
제1 천이 구간(H2)에서 클럭 신호(CKV)가 하이 레벨에서 로우 레벨로 천이하면, Q_j 노드의 전압이, 상술한 기생 커패시터(미도시)에 의해 하강된다. 이 때, 다음 스테이지의 게이트 신호(Gout(j+1)가 하이 레벨이 됨에 따라 방전부(450)의 트랜지스터(T9)가 턴온되어 Q_j 노드로 게이트 오프 전압(Voff)을 제공한다. 다만, 클럭바 신호(CKVB)는 로우 레벨에서 하이 레벨로 천이하므로, 홀딩부의 트랜지스터(T11)가 턴온되어 양의 전압의 전단 캐리 신호(Cout(j-1))를 Q_j 노드로 제공한다. 따라서, Q_j 노드의 전압은, 방전부(450)가 Q_j 노드로 게이트 오프 전압(Voff)을 제공하더라도, 양의 전압의 전단 캐리 신호(Cout(j-1))가 Q_j 노드로 제공되므로, 급격하게 게이트 오프 전압(Voff)으로 하강하지 않고, 도 4에 도시된 바와 같이 서서히 감소하게 된다.
즉, 다음 스테이지의 게이트 신호(Gout(j+1)가 하이 레벨이 된 때, 풀업부(430)의 트랜지스터(T1)가 턴오프 되지 않고, 로우 레벨의 클럭 신호(CKV)를 게이트 신호(Gout(j)로 출력한다. 또한 다음 스테이지의 게이트 신호(Gout(j+1)가 하이 레벨이 된 때, 풀다운부(440)의 제1 및 제2 풀-다운 트랜지스터(T2, T14)가 게이트 라인으로 게이트 오프 전압을 제공한다. 풀다운부(440)가 게이트 신호(Gout(j)를 게이트 오프 전압(Voff)으로 하강시키고, 또한 풀업부(430)도 로우 레벨의 클럭 신호(CKV)를 게이트 신호(Gout(j)로 제공하므로, 게이트 신호(Gout(j)의 전압 레벨은 신속히 게이트 오프 전압으로 풀다운된다. 따라서, 게이트 신호(Gout(j))가 다음 스테이지의 게이트 신호(Gout(j+1))와 오버랩되지 않는다.
다음으로 게이트 신호(Gout(j))가 게이트 오프 전압으로 풀다운된 후, 한 프레임동안 게이트 오프 전압으로 유지되는 동작을 설명한다.
게이트 신호(Gout(j)가 게이트 오프 전압으로 풀다운되면, 트랜지스터들(T8, T13)은 턴온된다. 트랜지스터(T13)는 트랜지스터(T7)를 턴오프시켜 하이 레벨의 클럭 신호(CKV)가 트랜지스터(T3)로 제공되는 것을 차단하고, 트랜지스터(T8)는 트랜지스터(T3)를 턴오프시킨다. 따라서 게이트 신호(Gout(j))가 하이 레벨로 유지된다.
다음으로 게이트 신호(Gout(j))가 하이 레벨에서 로우 레벨로 변환된 후에는 트랜지스터들(T8, T13)은 턴오프된다. 클럭 신호(CKV)가 하이 레벨이면, 트랜지스터들(T7, T12)은 트랜지스터(T3)를 턴온시켜 게이트 신호(Gout(j))를 로우 레벨로 유지한다. 또한 트랜지스터(T10)가 턴온되어 트랜지스터(T1)의 게이트가 로우 레벨로 유지되며, 따라서 하이 레벨의 제1 클럭 신호(CKV)가 게이트 출력 단자(OUT1)로 출력되지 않는다. 제1 클럭바 신호(CKVB)가 하이 레벨이고, 트랜지스터들(T5, T11)이 턴온된다. 턴온된 트랜지스터(T5)는 게이트 신호(Gout(j))를 로우 레벨로 유지시키며, 턴온된 트랜지스터(T11)는 커패시터(C1)의 일단을 로우 레벨로 유지시킨다. 따라서, 게이트 신호(Gout(j))가 한 프레임동안 로우 레벨로 유지된다.
다만, 제j 스테이지(STj)는 캐리 신호 발생부(470)를 포함하지 않을 수 있다. 이러한 경우, 제j 스테이지(STj)는 전단 스테이지(STj -1)의 케리 신호(Cout(j-1)) 대신에 전단 스테이지(STj -1)의 게이트 신호(Gout(j-1))를 셋 단자(S)를 통해 입력받아 동작할 수 있다.
이하, 도 5 내지 도 8을 참조하여 본 발명의 제1 실시예에 따른 액정 표시 장치에 포함되는 액정 패널에 대하여 상세히 설명한다. 도 5는 도 1의 액정 패널의 배치도이고, 도 6은 도 5의 제1 풀-다운 트랜지스터의 배치도이고, 도 7은 도 5의 제2 풀-다운 트랜지스터의 배치도이고, 도 8은 도 5의 액정 패널을 VIII -VIII' 선으로 절개한 단면도이다.
도 5 및 도 8을 참조하면, 액정 패널(300)은 표시부(DA)와 비표시부(PA)를 포함하며, 비표시부(PA)에는 게이트 구동부(400)가 실장되어 있다.
게이트 구동부(400)는 행방향으로 배열된 각 게이트 라인(G1 ~ Gn)의 시작단에 연결되어, 각 게이트 라인(G1 ~ Gn)의 시작단 부근의 비표시부(PA)에 형성될 수 있다. 또한, 게이트 구동부(400)는 도 5에 도시된 바와 같이, 각 게이트 라인(G1 ~ Gn)의 양 단부에 연결되며, 각 게이트 라인(G1 ~ Gn)의 양단부에 인접한 비표시부(PA)로 분할되어 형성될 수 있다.
게이트 구동부(400)는 상술한 바와 같은 버퍼부(410), 충전부(420), 풀업부(430), 캐리 신호 발생부(470), 풀다운부(440), 방전부(450) 및 홀딩부(460)를 형성하는 다수의 박막 트랜지스터(T1 ~ T15)와 다수의 캐패시터(C1, C2)를 포함한다. 이와 같은 다수의 박막 트랜지스터(T1 ~ T15) 및 다수의 캐패시터(C1, C2)는 표시부(DA)에 포함되는 박막 트랜지스터와 같은 방식으로 함께 형성된다.
한편, 게이트 구동부(400)를 구성하는 각 트랜지스터와 캐패시터는 비표시부(PA)의 여유 공간의 유무에 따라 다양한 방식으로 분할 형성할 수 있다. 특히, 풀다운부(440)는 제1 및 제2 풀-다운 트랜지스터(T2, T14)를 포함하고 있으며, 이와 같은 제1 및 제2 풀-다운 트랜지스터(T2, T14)는 각 게이트 라인(G1 ~ Gn)의 양단부에 전기적으로 연결되어야 하므로, 도 5에 도시된 바와 같이 각 게이트 라인(G1 ~ Gn)의 양단부의 비표시부(PA)에 형성되는 것이 바람직하다.
제1 및 제2 풀-다운 트랜지스터(T2, T14)는 액정 패널(300)의 비표시부(PA)에 형성되는 박막 트랜지스터로서, 소스 전극(443, 443') 및 이에 대응되는 드레인 전극(442, 442')을 포함한다. 소스 전극(443, 443') 및 드레인 전극(442, 442')은 채널이 형성되는 일정한 간격을 두고 형성되며, 채널의 폭(W)을 늘리기 위하여 각각 요철(凹凸) 형상으로 형성된다. 또한, 소스 전극(443, 443') 및 드레인 전극(442, 442')은 채널의 폭(W)을 최대화시키기 위하여 요철(凹凸)부(441, 441')를 반복하여 다수로 형성한다.
채널이란 게이트 전극(444, 444')에 인가되는 게이트 신호(Gout(j))에 따라 소스 전극(443, 443') 및 드레인 전극(442, 442') 사이에 전하가 이동되도록 형성되는 통로를 말한다. 여기서 채널의 길이(L)는 소스 전극(443, 443')과 드레인 전극(442, 442') 사이의 수직 거리(L)를 말하는 것이며, 채널의 폭(W)은 소스 전극(443, 443')과 드레인 전극(442, 442')에 평행하게 유지되는 채널의 중심라인의 총 폭을 말한다.
하나의 요철부(441, 441')에서 채널의 폭(W1 /n)은 소스 전극(443, 443')의 외부를 따라 형성되는 채널의 폭의 합인 W1 + W2 + W3 가 된다. 즉, 채널의 폭(W)은 하나의 요철부(441, 441')의 채널의 폭(W1 /n = W1 + W2 + W3)에 요철부(441, 441')의 수(n)를 곱한 값(W= W1/n × n)이 된다. 제1 및 제2 풀-다운 트랜지스터와 같이 다수의 요철부(441, 441')를 포함하는 박막 트랜지스터는 채널의 길이(L)에 대한 채널의 폭(W)인 W/L이 트랜지스터의 성능을 좌우하는 중요한 요소가 된다.
도 6 및 도 7를 참조하면, 제1 및 제2 풀-다운 트랜지스터(T2, T14)는 채널의 길이(L)에 대한 채널의 폭(W)의 비율인 W/L을 서로 다르게 형성할 수 있다. 바람직하게는 제1 및 제2 풀-다운 트랜지스터의 W/L을 동일하게 형성할 수 있으나, 게이트 구동부(400)의 설계면적을 고려하면 제2 풀-다운 트랜지스터(T14)의 W/L을 제1 풀-다운 트랜지스터(T2)의 W/L의 0.8 ~ 3배로 형성할 수 있다.
이와 같이, 제2 풀-다운 트랜지스터(T14)의 W/L을 제1 풀-다운 트랜지스터(T2)의 W/L의 0.8 ~ 3배로 형성하는 것은 제1 게이트 라인(G1)에 게이트 신호(Gout1)를 인가하는 제1 스테이지(ST1)에만 한정할 수 있다. 즉, 제1 스테이지(ST1)에 포함되는 제1 및 제2 풀-다운 트랜지스터(T2, T14)의 W/L 비율을 상기와 같이 맞추고, 제2 ~ 제n 스테이지에 포함되는 제1 및 제2 풀-다운 트랜지스터(T2, T14)의 W/L 비율을 이와 다른 비율로 형성할 수도 있다.
한편, 풀다운부(440)가 게이트 신호(Gout(j))를 게이트 오프 전압(Voff)으로 하강시킬 때, 풀업부(430)도 로우 레벨의 클럭 신호(CKV)를 게이트 신호(Gout(j))로 제공하게 되며, 이로 인해 게이트 신호(Gout(j))의 전압 레벨은 신속하게 게이트 오 프 전압으로 풀다운 된다. 이때, 제j 스테이지(STj)의 셋 단자(S)에는 전단 스테이지(STj -1)의 캐리 신호(Cout(j-1))가 입력되어 풀업부(430)에 신호를 인가하게 되며, 전단 스테이지(STj -1)의 캐리 신호 발생부(470)에는 트랜지스터(T15)가 포함된다. 트랜지스터(T15)는 일정한 신호의 지연 효과를 나타내게 되며, 이러한 지연 효과는 로우 레벨의 클럭 신호(CKV)를 게이트 신호(Gout(j))로 제공하는데 필요한 시간을 제공한다. 그러나, 제1 스테이지(ST1)의 셋단자(S)에는 제1 스캔 개시 신호(STVP)가 입력됨에 따라 신호의 지연 효과가 발생되지 않기 때문에 제1 게이트 라인(G1)의 전압이 게이트 오프 전압(Voff)으로 신속하게 하강되지 않아 빛이 새는 현상이 발생될 수 있으나, 본 발명에 따른 액정 표시 장치(10)는 제1 및 제2 풀-다운 박막 트랜지스트(T2, T14)와 화소의 개구율을 조절하여 이와 같은 현상을 방지할 수 있다.
도 8을 참조하여, 본 발명의 제1 실시예에 따른 액정 패널(300)의 화소 배치에 관하여 설명한다. 액정 패널(300)은 화소 전극(314)이 형성된 제1 표시판(310)과 공통 전극(325)이 형성된 제2 표시판(320), 및 제1 표시판(310) 및 제2 표시판(320)에 개재된 액정층(305)을 포함하고 있다.
유리 기판 등의 투명한 제1 절연 기판(311) 위에 게이트 라인(Gj)이 형성되고, 게이트 라인(Gj) 상에 차례로 게이트 절연막(312) 및 보호층(313)이 형성된다. 이어서, 보호층(313)의 위에는 화소 전극(314)이 형성되어 제1 표시판(310)을 형성한다.
한편, 제2 절연 기판(321) 상에는 빛샘을 방지하는 블랙 매트릭스(322)와 투과되는 빛에 색을 띄게하는 색필터(323)가 형성되며, 블랙 매트릭스(322)와 색필터(323)의 위에는 오버코트층(324)과 공통 전극(325)이 차례로 형성되어 제2 표시판(320)을 형성한다.
제1 표시판(310)의 하부에서 공급되는 빛은 제1 표시판(310)에 형성된 화소 전극(314)과 제2 표시판(320)에 형성된 공통 전극(325)에 의하여 그 휘도가 조절되며, 빛이 투과되는 영역을 화소 영역(PX)이라 한다.
화소 영역(PX)은 제1 ~ 제n 게이트 라인(G1 ~ Gn)과 제1 ~ 제m 데이터 라인(D1 ~ Dm)에 의하여 정의되고 제어되는 영역이다. 각 게이트 라인(G1 ~ Gn)은 행 방향으로 배열된 화소 영역을 모두 제어할 수 있다. 여기서, 각 게이트 라인(G1 ~ Gn)에 의하여 온/오프 제어되는 화소들을 화소 라인이라 칭한다. 즉, 제1 게이트 라인(G1)과 연결되어 제1 게이트 라인(G1)으로 인가되는 제1 게이트 신호(Gout(1))에 의해 제어되며, 액정 패널(300)의 첫번째 행을 이루는 화소 영역을 제1 화소 라인(PX11 ~ PX1m)이라 한다. 이 밖에 제2 ~ 제n 게이트 라인(PX21 ~ PXnm)에 의해 제어되는 화소 라인을 제2 ~ 제n 화소 라인이라 한다.
본 발명의 제1 실시예에 따른 액정 표시 장치(10)는 제1 화소 라인(PX11 ~ PX1m)의 개구율을 제2 ~ 제n 화소 라인(PX21 ~ PXnm)에 비하여 작도록 형성한다. 특히, 제1 화소 라인(PX11 ~ PX1m)의 개구율을 제2 ~ 제n 화소 라인(PX21 ~ PXnm)의 개 구율에 비하여 30~90%로 형성하는 것이 바람직하다. 이때, 각 화소의 인치 당 도트수(dots per inch: DPI)가 110 이상인 경우에는 제1 화소 라인(PX11 ~ PX1m)의 개구율울 제2 ~ 제n 화소 라인(PX21 ~ PXnm)의 개구율의 30 ~ 50%로 유지하는 것이 바람직하며, 각 화소의 인치 당 토트수(DPI)가 110이하인 경우에는 제1 화소 라인(PX11 ~ PX1m)의 개구율을 제2 ~ 제n 화소 라인(PX21 ~ PXnm)의 개구율의 50 ~90%로 유지하는 것이 바람직하다.
화소 영역(PX)은 화소 내의 액정층(305)을 제어할 수 있는 화소 전극(314)과 공통 전극(325)이 중첩되는 부분의 넓이 및 새는 빛을 차단하는 블랙 매트릭스(322)의 개구 영역의 넓이에 따라서 정해진다. 따라서, 본 발명의 제1 실시예에 따른 액정 표시 장치에서는 제1 화소 라인(PX11 ~ PX1m)의 개구율을 낮추기 위해서 화소 전극(314)의 일부분을 블랙 매트릭스(322)로 차단한다.
블랙 매트릭스(322)를 화소 전극(314)과 일정 부분 중첩되도록 형성하여, 필요한 양만큼 화소 영역(PX)의 빛을 차단하게 된다. 이와 같이 블랙 매트릭스(322)로 화소 영역(PX)의 일부분을 중첩되도록 하면 하나의 화소 라인의 개구율을 일괄적으로 조절하여 방출되는 빛의 휘도를 조절할 수 있는 장점이 있다. 즉, 게이트 구동부(400)에 의하여 하나 또는 그 이상의 화소 라인의 휘도만을 적절히 조절하는 것이 용이하지 않을 때 보조적으로 사용될 수 있다.
또한, 블랙 매트릭스(322)은 비표시부(PA)의 경계선 역할을 하는 것으로서, 제1 화소 라인(PX11 ~ PX1m)의 위쪽면을 줄이도록 형성할 수도 있으나, 이에 한정 하지 않고 화소 영역(PX)과 중첩하여 화소 영역(PX)의 휘도를 조절할 수 있으면, 화소 라인을 관통하는 띠형상이나 소정의 도형 형상 등 어떠한 형상도 가능하다.
이하, 도 9를 참조하여 본 발명의 제2 실시예에 따른 액정 표시 장치를 설명한다. 여기서, 도 9는 본 발명의 제2 실시예에 따른 액정 표시 장치에 포함되는 액정 패널의 단면도이다.
본 발명의 제2 실시예에 따른 액정 표시 장치는 도 8의 액정 표시 장치의 변형 실시예로서, 제1 표시판(310')에 형성된 블랙 매트릭스(315)를 이용하여 제1 화소 라인(PX11 ~ PX1m)의 개구율을 조절한다.
제1 절연 기판(311) 상에 블랙 매트릭스(315)와 색필터(316)가 차례로 형성되며, 그 위에 제1 보호층(313')을 도포한다. 블랙 매트릭스(322)는 빛샘을 방지하여 제1 표시판(310') 하부에서 공급되는 빛이 화소 영역(PX)을 통하여만 투과될 수 있도록 하며, 블랙 매트릭스(315)의 배열에 의해 화소 영역(PX)의 개구율이 조절될 수 있다. 즉, 제1 화소 라인(PX11 ~ PX1m)의 크기를 작게 형성하여, 제2 ~ 제n 화소 라인(PX21 ~ PXnm)에 비하여 개구율을 낮출 수 있다.
한편, 제1 보호층(313') 위에는 게이트 라인(Gj)이 형성되며, 게이트 라인(Gj)의 위에는 게이트 절연막(317)과 제2 보호층(318)이 형성된다. 이어서, 제2 보호층(318) 상부에 화소 전극(314)을 형성하여 제1 표시판(310)을 형성한다.
이와 같이, 제1 화소 라인(PX11 ~ PX1m)의 개구율을 줄이기 위하여 제1 표시판(310)에 블랙 매트릭스(315)를 형성하면 설계시 필요한 양에 정확하게 개구율을 조절할 수 있다. 다시 말해, 공정 중에 발생할 수 있는 얼라인 불량이 발생하는 경우에도 각 화소 라인은 설계시 설정항 일정한 개구율을 유지할 수 있게 된다.
이하, 도 10 및 도 11을 참조하여, 본 발명의 제3 실시예에 따른 액정 표시 장치를 설명한다. 여기서, 도 10은 본 발명의 제3 실시예에 따른 액정 표시 장치에 포함되는 액정 패널의 배치도이고, 도 11은 도 10의 액정 패널을 XI - XI' 선으로 절개한 단면도이다.
본 발명의 제3 실시예에 따른 액정 표시 장치는 제1 표시판(310)에 형성되는 제1 ~ 제n 게이트 라인(G1 ~ Gn)의 간격을 조절함으로써, 화소 전극(314)의 크기를 조절하여, 제1 화소 라인(PX11 ~ PX1m)의 개구율을 조절한다.
제1 화소 라인(PX11 ~ PX1m)의 크기를 제2 ~ 제n 화소 라인(PX21 ~ PXnm)의 크기보다 작게 형성하기 위해서, 비표시부(PA)와 제1 게이트 라인(G1)의 간격을 제2 ~ 제n 게이트 라인(G2 ~ Gn)의 간격보다 작게 형성할 수 있다. 이렇게 하면 제1 화소 라인(PX11 ~ PX1m)의 화소 전극(314)의 크기를 줄일 수 있어, 화소 전극(314') 자체를 필요한 크기로 형성함에 따라 제1 화소 라인(PX11 ~ PX1m)의 개구율을 줄일 수 있다.
또한, 제2 절연 기판(321) 상에 블랙 매트릭스(322')와 색필터(323)를 형성한다. 이때, 제1 화소 라인(PX11 ~ PX1m)에 대응되는 색필터(323)와 블랙 매트릭스(322)는 제1 화소 라인(PX11 ~ PX1m)의 화소 전극(314') 크기에 맞도록 형성한다. 이와 같은 색필터(323)와 블랙 매트릭스(322') 상에 공통 전극(325)을 형성함으로써, 제2 표시판(320)을 형성할 수 있다.
이하, 도 12를 참조하여 본 발명의 제4 실시예에 따른 액정 표시 장치를 상세히 설명한다. 여기서, 도 12는 본 발명의 제4 실시예에 따른 액정 패널에 포함되는 액정 패널의 배치도이다.
본 발명의 제4 실시예에 따른 액정 표시 장치는 게이트 구동부(400)의 제1 스테이지에 포함되는 제1 풀-다운 트랜지스터(T2(1))를 제2 ~ 제n 스테이지에 포함되는 제1 풀-다운 트랜지스터(T2(2) ~ T2(n)) 보다 크게 형성한다. 즉, 제1 스테이지에 포함되는 제1 풀-다운 트랜지스터(T2(1))의 W/L을 제2 ~ 제n 스테이지에 포함되는 제1 풀-다운 트랜지스터(T2(2) ~ T2(n)) 의 W/L 보다 크게 형성함으로써, 제1 화소 라인(PX11 ~ PX1m)의 전위를 보다 신속하게 하강시킬 수 있어, 제1 화소 라인(PX11 ~ PX1m)의 개구율을 조절하지 않아도 휘도 품질을 향상시킬 수 있다. 이때, 제1 스테이지에 포함되는 제1 풀-다운 트랜지스터(T2(1))의 W/L를 제2 ~ 제n 스테이지에 포함되는 제1 풀-다운 트랜지스터(T2(2) ~ T2(n)) 의 W/L 보다 2 ~ 5배 크게 형성하는 것이 바람직하다. 한편, 제1 스테이지에 포함되는 제2 풀-다운 박막 트랜지스터(T14(1))의 W/L는 제1 스테이지에 포함되는 상기 제1 풀-다운 박막 트랜지스터(T2(1))의 W/L의 0.8 ~ 3배로 형성할 수 있다.
제1 스테이지에 포함되는 제1 풀-다운 트랜지스터(T2(2) ~ T2(n))의 W/L을 크게 하기 위해서는 트랜지스터 내부의 요철부(도 6 및 도 7 참조)의 수를 늘릴 수 있으며, 각 요철부의 채널의 폭(W)을 크게 하는 등의 다양한 방법이 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 도 1의 게이트 구동부를 설명하기 위한 블록도이다.
도 3은 도 2의 제j 스테이지의 예시적인 회로도이다.
도 4는 도 2의 제j 스테이지의 동작을 설명하기 위한 신호도이다.
도 5는 도 1의 액정 패널의 배치도이다.
도 6은 도 5의 제1 풀-다운 박막 트랜지스터의 배치도이다.
도 7은 도 5의 제2 풀-다운 박막 트랜지스터의 배치도이다.
도 8은 도 5의 액정 패널을 VIII -VIII' 선으로 절개한 단면도이다.
도 9는 본 발명의 제2 실시예에 따른 액정 표시 장치에 포함되는 액정 패널의 단면도이다.
도 10은 본 발명의 제3 실시예에 따른 액정 표시 장치에 포함되는 액정 패널의 배치도이다.
도 11은 도 10의 액정 패널을 XI - XI' 선으로 절개한 단면도이다.
도 12는 본 발명의 제4 실시예에 따른 액정 패널에 포함되는 액정 패널의 배치도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 액정 표시 장치 100: 신호 제공부
200: 데이터 구동부 300: 액정 패널
400: 게이트 구동부 410: 버퍼부
420: 충전부 430: 풀업부
440: 풀다운부 450: 방전부
460: 홀딩부 470: 캐리 신호 발생부

Claims (12)

  1. 제1 ~ 제n 게이트 라인(n>2) 및 상기 제1 ~ 제n 게이트 라인과 교차되어 화소를 형성하는 다수의 데이터 라인을 포함하는 제1 표시판과, 상기 제1 표시판에 대향하여 배치되는 제2 표시판을 포함하는 액정 패널로서, 상기 제1 게이트 라인과 전기적으로 연결된 제1 화소 라인의 개구율이 상기 제2 ~ 제n 게이트 라인과 각각 전기적으로 연결된 제2 ~ 제n 화소 라인의 개구율 보다 작은 액정 패널; 및
    상기 각 게이트 라인을 저전위 상태로 하강시키는 제1 및 제2 풀-다운 박막 트랜지스터를 포함하는 게이트 구동부를 포함하되,
    상기 제1 및 제2 풀-다운 박막 트랜지스터는 상기 각 게이트 라인의 시작단 및 끝단에 각각 연결되고,
    상기 제2 풀-다운 박막 트랜지스터의 채널의 길이에 대한 폭의 비(W/L)는 상기 제1 풀-다운 박막 트랜지스터의 채널의 길이에 대한 폭의 비(W/L)의 0.8 ~ 3 배인 액정 표시 장치.
  2. 제1 항에 있어서,
    상기 게이트 구동부는 상기 제1 ~ 제n 게이트 라인에 제1 ~ 제n 게이트 신호(n>2)를 각각 제공하는 제1 ~ 제n 스테이지(n>2)를 포함하고,
    상기 제1 ~ 제n 스테이지는 각각 상기 제1 및 제2 풀-다운 박막 트랜지스터를 포함하고,
    상기 제1 스테이지에 포함되는 제2 풀-다운 박막 트랜지스터의 W/L은 상기 제2 ~제n 스테이지에 각각 포함되는 제2 풀-다운 박막 트랜지스터의 W/L 보다 작은 액정 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 표시판은 상기 제2 ~ 제n 화소 라인 보다 상기 제1 화소 라인과 더 중첩되는 블랙 매트릭스를 더 포함하는 액정 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 표시판은 상기 제2 ~ 제n 화소 라인 보다 상기 제1 화소 라인과 더 중첩되는 블랙 매트릭스를 더 포함하는 액정 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 화소 라인에 포함되는 화소는 상기 제2 ~제n 화소 라인에 포함되는 화소 보다 크기가 작은 액정 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 화소 라인에 포함된 화소 전극의 크기는 상기 제2 ~ 제n 게이트 라인에 포함된 화소 전극의 크기 보다 작은 액정 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 화소 라인에 포함된 화소 전극은 상기 제2 ~ 제n 화소 라인에 포함된 화소 전극 보다 상기 데이터 라인 방향으로의 길이가 더 짧은 액정 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 화소 라인의 개구율은 상기 제2 ~ 제n 화소 라인의 각 개구율의 30~90%인 액정 표시 장치.
  9. 제8 항에 있어서,
    상기 화소의 인치 당 도트수(DPI)가 110 이상인 경우, 상기 제1 화소 라인의 개구율은 상기 제2 ~ 제n 화소 라인의 각 개구율의 30~50%인 액정 표시 장치.
  10. 제9 항에 있어서,
    상기 화소의 인치 당 도트수(DPI)가 110이하인 경우, 상기 제1 화소 라인의 개구율은 상기 제2 ~ 제n 화소 라인의 각 개구율의 50~90%인 액정 표시 장치.
  11. 삭제
  12. 삭제
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