KR101312801B1 - 승압 회로 - Google Patents
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Abstract
승압 회로의 회로 규모를 작게 함으로써, 승압 동작 종료 후에 리셋 트랜지스터(M3)가 노드(Vg)를 리셋하는 경우, 전원 전압에 의해 리셋 트랜지스터(M3)가 제어되고, 노드(Vg)가 리셋되므로, 리셋하기 위한 새로운 승압 전압이 불필요하고, 이에 수반하는 별도의 승압 회로도 불필요하다. 따라서, 그 만큼, 승압 회로의 회로 규모가 작아진다.
Description
본 발명은 승압 회로에 관한 것으로, 상세하게는, 전원 전압보다도 높은 승압 전압을 승압 단자로부터 출력하는 승압 회로에 관한 것이다.
현재, 반도체 장치에서는, 전원 전압보다도 높은 승압 전압을 승압 단자로부터 출력하는 승압 회로가 사용되는 경우가 있다. 예를 들면, 불휘발성 반도체 장치에 있어서, 메모리 셀 트랜지스터의 기입 시 및 소거 시에 승압 전압이 사용되므로, 승압 회로가 탑재되어 있다.
이 승압 회로로서, 예를 들면, 승압 효율이 높은 4상(相)의 클록 신호로 구동되는 임계치 상쇄형의 승압 회로가 알려져 있다. 이 승압 회로는, 통상, 입력 전압(V1)을 승압시켜 출력하는 복수개의 승압 셀을 구비한다. 승압 회로는, 예를 들면, 4개의 승압 셀을 구비하고, 1단째의 승압 셀의 승압 용량으로부터 2단째의 승압 셀의 승압 용량으로 전하를 전송하고, 마찬가지로 2단째로부터 3단째로 전하를 전송하고, 마찬가지로 3단째로부터 4단째로 전하를 전송함으로써, 승압 단자에 승압 전압을 얻고 있다.
여기서, 종래에 있어서의 승압 회로에 탑재되는 승압 셀에 대해서 설명한다.
도 6은, 종래의 승압 셀을 나타내는 도면이다.
클록 단자(CLKS)의 전압이 접지 전압으로부터 전원 전압(V2)이 되면, 용량(C12)의 커플링에 의해, 노드(Vz)의 전압이 입력 단자(VIN)의 입력 전압(V1)과 전원 전압(V2)의 합계 전압(V1＋V2)이 되어 충분히 높아져, 전하 전송 트랜지스터(M11)가 온되고, 출력 단자(VOUT)의 출력 전압이 입력 단자(VIN)의 입력 전압(V1)이 되고, 입력 단자(VIN)의 입력 전압(V1)에 의해 승압 용량(C11)에 전하가 축적된다. 이 때, 출력 단자(VOUT)와 입력 단자(VIN)의 전압이 동일하므로, 트랜지스터(M12)의 게이트 전압과 소스 전압이 동일하고, 트랜지스터(M12)의 게이트·소스간 전압이 임계치 전압보다도 낮아, 트랜지스터(M12)는 오프된다.
또한, 클록 단자(CLKM)의 전압이 접지 전압으로부터 전원 전압(V2)이 되면, 승압 용량(C11)의 커플링에 의해, 출력 단자(VOUT)에 있어서 승압 용량(C11)에 전송된 입력 단자(VIN)의 입력 전압(V1)이 입력 단자(VIN)의 입력 전압(V1)과 전원 전압(V2)의 합계 전압(V1＋V2)으로 승압된다. 이 때, 출력 단자(VOUT)의 출력 전압이 충분히 높아져, 트랜지스터(M12)가 온되고, 노드(Vz)의 전압이 입력 단자(VIN)의 입력 전압(V1)이 된다. 따라서, 노드(Vz)와 입력 단자(VIN)의 전압이 동일하므로, 전하 전송 트랜지스터(M11)의 게이트 전압과 소스 전압이 동일하고, 전하 전송 트랜지스터(M11)의 게이트·소스간 전압이 임계치 전압보다도 낮아, 전하 전송 트랜지스터(M11)는 오프된다.
이 때, 리셋트 단자(R)의 전압이 전원 전압(V2)보다도 높은 소정 전압이 되도록 제어되어 있다. 또한, 단자(VCC)에 전원 전압(V2)이 인가되어 있다. 즉, 트랜지스터(M13)의 게이트 전압은 상기의 소정 전압이 되고, 소스 전압은 전원 전압(V2)이 되어, 트랜지스터(M13)의 게이트·소스간 전압이 임계치 전압보다도 높기 때문에, 트랜지스터(M13)가 온된다. 노드(Vz)는, 입력 단자(VIN)의 입력 전압(V1)과 전원 전압(V2)의 합계 전압(V1＋V2)으로부터 전원 전압(V2)과 트랜지스터(M14)의 임계치 전압의 합계 전압이 되도록 방전된다(예를 들면, 특허 문헌 1 참조).
그러나, 종래의 기술에서는, 승압 회로의 리셋 시에 전원 전압(V2)보다도 높은 소정 전압이 리셋 단자(R)에 대해서 사용되므로, 리셋을 위한 승압 회로가 별도로 필요하게 된다. 따라서, 그 만큼, 승압 회로의 회로 규모가 커져 버린다.
본 발명은, 상기 과제를 감안하여 이루어져, 회로 규모가 작은 승압 회로를 제공하는 것을 목적으로 한다.
(1) 상기 과제를 해결하기 위해, 청구항 1에 기재된 발명에서는, 전원 전압보다도 높은 승압 전압을 승압 단자로부터 출력하는 승압 회로에 있어서, 온 상태에서, 입력 전압을 출력 전압으로 하여 출력 단자로부터 출력하는 전하 전송 트랜지스터와, 상기 출력 단자와 제1 클록 단자의 사이에 설치되고, 상기 전하 전송 트랜지스터의 오프 상태에 있어서의 제1 클록 신호의 입력에 의해, 상기 출력 전압을 승압시키는 출력 전압 승압 용량과, 상기 전하 전송 트랜지스터를 온 오프 제어하는 제어 트랜지스터와, 제2 클록 단자와 상기 전하 전송 트랜지스터의 게이트의 사이에 설치되어, 제2 클록 신호의 입력에 의해 상기 전하 전송 트랜지스터의 게이트 전압을 승압시키고, 상기 전하 전송 트랜지스터를 온 상태로 하는 게이트 전압 승압 용량과, 상기 전원 전압이 게이트에 인가됨으로써 온 상태로 되고, 상기 전하 전송 트랜지스터의 게이트를 리셋하는 리셋 트랜지스터를 가지는, 적어도 1개의 승압 셀과, 승압 동작 종료 후에, 상기 승압 단자를 방전하는 방전 회로를 구비하는 것을 특징으로 하는 승압 회로를 제공한다.
(2) 청구항 2에 기재된 발명에서는, 상기 리셋 트랜지스터는, 게이트에 상기 전원 전압이, 소스에 상기 승압 전압이 인가되어 온 상태로 되고, 드레인인 상기 전하 전송 트랜지스터의 게이트 전압을 상기 전원 전압으로 되돌리고, 상기 방전 회로는, 승압 동작 종료 후에, 상기 승압 단자의 전압을 상기 승압 전압으로부터 상기 전원 전압으로 되돌리는 것을 특징으로 하는 청구항 1에 기재된 승압 회로를 제공한다.
(3) 청구항 3에 기재된 발명에서는, 상기 리셋 트랜지스터는, 게이트와 소스에 상기 전원 전압이 인가되어 온 상태로 되고, 드레인인 상기 전하 전송 트랜지스터의 게이트 전압을 상기 전원 전압으로 되돌리고, 상기 방전 회로는, 승압 동작 종료 후에, 상기 승압 단자의 전압을 상기 승압 전압으로부터 상기 전원 전압으로 되돌리는 것을 특징으로 하는 청구항 1에 기재된 승압 회로를 제공한다.
(4) 청구항 4에 기재된 발명에서는, 상기 리셋 트랜지스터는, 공핍형 NMOS 트랜지스터인 것을 특징으로 하는 청구항 1, 청구항 2, 또는 청구항 3에 기재된 승압 회로를 제공한다.
본 발명에서는, 승압 동작 종료 후에 전하 전송 트랜지스터의 게이트를 리셋하는 리셋 트랜지스터는, 전원 전압이 게이트에 인가됨으로써 온 상태로 되고, 전하 전송 트랜지스터의 게이트를 리셋하므로, 리셋을 위한 승압 전압을 필요로 하지 않으므로, 이에 수반하는 별도의 승압 회로를 형성할 필요가 없다. 따라서, 승압 회로의 회로 규모가 작아진다.
도 1은 승압 회로를 도시하는 도면이다.
도 2는 승압 셀을 도시하는 도면이다.
도 3은 승압 동작 중의 승압 셀의 각 단자의 전압을 나타내는 타임 차트이다.
도 4는 승압 동작 종료 후의 승압 셀의 각 단자의 전압을 나타내는 타임 차트이다.
도 5는 승압 전압을 나타내는 타임 차트이다.
도 6은 종래의 승압 셀을 나타내는 도면이다.
도 2는 승압 셀을 도시하는 도면이다.
도 3은 승압 동작 중의 승압 셀의 각 단자의 전압을 나타내는 타임 차트이다.
도 4는 승압 동작 종료 후의 승압 셀의 각 단자의 전압을 나타내는 타임 차트이다.
도 5는 승압 전압을 나타내는 타임 차트이다.
도 6은 종래의 승압 셀을 나타내는 도면이다.
이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다.
도 1은, 승압 회로를 나타내는 도면이다.
승압 회로는, 전원 단자(VCC), 승압 단자(VPP), 클록 단자(CLK1∼CLK4) 및 리셋 단자(RST)를 구비한다. 또한, 승압 회로는, 승압 셀(11∼14) 및 방전 회로(22)를 구비한다.
클록 단자(CLK1)는, 승압 셀(11) 및 승압 셀(13)의 내부 클록 단자(CLK)에 접속하고 있다. 클록 단자(CLK2)는, 승압 셀(12) 및 승압 셀(14)의 내부 클록 단자(CLK)에 접속하고 있다.
클록 단자(CLK3)는, 승압 셀(11) 및 승압 셀(13)의 내부 클록 단자(CLKX)에 접속하고 있다. 클록 단자(CLK4)는, 승압 셀(12) 및 승압 셀(14)의 내부 클록 단자(CLKX)에 접속하고 있다.
승압 단자(VPP)는, 승압 셀(11∼14)의 내부 승압 단자(VPP)에 접속하고 있다. 리셋 단자(RST)는, 승압 셀(11∼14)의 내부 리셋 단자(RST)에 접속하고 있다.
전원 단자(VCC)는 승압 셀(11)의 입력 단자(Vi)에 접속하고, 승압 셀(11)의 출력 단자(Vo)는 승압 셀(12)의 입력 단자(Vi)에 접속하고, 승압 셀(12)의 출력 단자(Vo)는 승압 셀(13)의 입력 단자(Vi)에 접속하고, 승압 셀(13)의 출력 단자(Vo)는 승압 셀(14)의 입력 단자(Vi)에 접속하고, 승압 셀(14)의 출력 단자(Vo)는 승압 단자(VPP)에 접속하고 있다.
방전 회로(22)는, 승압 셀(14)의 출력 단자(Vo)와 전원 단자(VCC)의 사이에 설치되어 있다.
승압 셀(11∼14)은, 입력 전압(V1)을 승압하여 출력한다.
방전 회로(22)는, 예를 들면, 승압 단자(VPP)와 전원 단자(VCC)의 사이에 스위치(도시하지 않음)를 가지고, 승압 동작 종료 후에, 그 스위치가 온 하도록 제어되고, 승압 단자(VPP)와 전원 단자(VCC)를 접속함으로써, 승압 단자(VPP)를 방전하고, 승압 셀(11∼14)에 의해 순차적으로 승압된 승압 전압을 전원 전압(V2)으로 되돌린다.
다음에, 승압 셀의 구성에 대해서 설명한다. 도 2는, 승압 셀을 나타내는 도면이다.
승압 셀(11)은, 노드(Vg), 입력 단자(Vi), 출력 단자(Vo), 제1 클록 단자로서 기능하는 내부 클록 단자(CLK), 제2 클록 단자로서 기능하는 내부 클록 단자(CLKX), 내부 리셋 단자(RST) 및 내부 승압 단자(VPP)를 구비한다.
또한, 승압 셀(11)은, 출력 전압 승압 용량(C1), 게이트 전압 승압 용량(C2), 전하 전송 트랜지스터(M1), 제어 트랜지스터(M2) 및 리셋 트랜지스터(M3)를 구비한다.
전하 전송 트랜지스터(M1)는 입력 단자(Vi)와 출력 단자(Vo)의 사이에 설치되고, 이 트랜지스터의 게이트는 노드(Vg)에 접속하고 있다. 제어 트랜지스터(M2)는 입력 단자(Vi)와 노드(Vg)의 사이에 설치되고, 이 트랜지스터의 게이트는 출력 단자(Vo)에 접속하고 있다. 출력 전압 승압 용량(C1)은, 출력 단자(Vo)와 내부 클록 단자(CLK)의 사이에 설치되어 있다. 게이트 전압 승압 용량(C2)은, 내부 클록 단자(CLKX)와 노드(Vg)의 사이에 설치되어 있다. 리셋 트랜지스터(M3)는 내부 승압 단자(VPP)와 노드(Vg)의 사이에 설치되고, 이 트랜지스터의 게이트는 내부 리셋 단자(RST)에 접속하고 있다. 또한, 승압 셀(12∼14)의 구성은, 승압 셀(11)의 구성과 동일하다.
전하 전송 트랜지스터(M1)는, 온 상태에서 입력 전압(V1)을 출력 전압으로서 출력한다. 전하 전송 트랜지스터(M1)가 오프되면, 출력 전압 승압 용량(C1)은 내부 클록 단자(CLK)의 클록 신호를 사용하여 출력 전압을 승압시킨다. 제어 트랜지스터(M2)는, 전하 전송 트랜지스터(M1)를 온 오프 제어한다. 게이트 전압 승압 용량(C2)은, 내부 클록 단자(CLKX)의 클록 신호를 이용하여 노드(Vg)의 전압을 승압시키고, 전하 전송 트랜지스터(M1)를 온시킨다.
리셋 트랜지스터(M3)는, 증가형이 사용되는 다른 트랜지스터(M1, M2)와 달리, 공핍형 NMOS 트랜지스터가 사용된다. 리셋 트랜지스터(M3)는, 승압 동작 종료 후에, 게이트에 전원 전압(V2)이, 소스에 승압 단자(VPP)의 승압 전압이 각각 인가되어 온 상태로 되고, 노드(Vg)를 리셋하고, 노드(Vg)의 전압을 전원 전압(V2)으로 되돌린다. 공핍형 NMOS 트랜지스터는 임계치 전압(－Vtnd)을 가지고, 예를 들면, 게이트·소스간 전압이 OV라도, 이 트랜지스터는 온할 수 있다. 이 때문에, 리셋 트랜지스터(M3)의 게이트에 전원 전압(V2)을 인가함으로써, 노드(Vg)를 리셋하는 것이 가능해진다.
다음에, 승압 회로의 동작에 대해서 설명한다.
도 3은, 승압 동작 중의 승압 셀의 각 단자의 전압을 나타내는 타임 차트이다.
도 4는, 승압 동작 종료 후의 승압 셀의 각 단자의 전압을 나타내는 타임 차트이다.
도 5는, 승압 전압을 나타내는 타임 차트이다.
승압 회로가 승압 동작할 때, 내부 리셋 단자(RST)의 전압이 접지 전압이 되도록 제어되어 있다.
각 승압 셀에 있어서, 도 3에 도시하는 바와같이, 시간(t1∼t2)에서는, 내부 클록 단자(CLKX)의 전압이 접지 전압으로부터 전원 전압(V2)이 되면, 게이트 전압 승압 용량(C2)의 커플링에 의해, 노드(Vg)의 전압이 입력 단자(Vi)의 입력 전압(V1)과 전원 전압(V2)의 합계 전압(V1＋V2)이 되어 충분히 높아져, 전하 전송 트랜지스터(M1)가 온된다. 전하 전송 트랜지스터(M1)의 온에 의해, 출력 단자(Vo)의 출력 전압이 입력 단자(Vi)의 입력 전압(V1)이 되고, 입력 단자(Vi)의 입력 전압(V1)에 의해 출력 전압 승압 용량(C1)에 전하가 축적된다.
이 때, 출력 단자(Vo)와 입력 단자(Vi)의 전압이 동일하므로, 제어 트랜지스터(M2)의 게이트 전압과 소스 전압이 동일하고, 제어 트랜지스터(M2)의 게이트·소스간 전압이 임계치 전압보다도 낮아, 제어 트랜지스터(M2)는 오프된다. 또한, 이 기간(t1∼t2)을 전하 전송 기간이라고 한다.
또한, 각 승압 셀에 있어서, 도 3에 도시하는 바와같이, 시간(t2∼t3)에서는, 내부 클록 단자(CLK)의 전압이 접지 전압으로부터 전원 전압(V2)이 되면, 출력 전압 승압 용량(C1)의 커플링에 의해, 출력 단자(Vo)에 있어서 출력 전압 승압 용량(C1)으로 전송된 입력 단자(Vi)의 입력 전압(V1)이 입력 단자(Vi)의 입력 전압(V1)과 전원 전압(V2)의 합계 전압(V1＋V2)으로 승압된다.
이 때, 출력 단자(Vo)의 출력 전압이 충분히 높아지고, 제어 트랜지스터(M2)는, 게이트·소스간 전압이 임계치 전압보다도 높아져 온되고, 노드(Vg)의 전압이 입력 단자(Vi)의 입력 전압(V1)이 된다. 이에 따라, 노드(Vg)와 입력 단자(Vi)의 전압이 동일하므로, 전하 전송 트랜지스터(M1)의 게이트 전압과 소스 전압이 동일하고, 전하 전송 트랜지스터(M1)의 게이트·소스간 전압이 임계치 전압보다도 낮아, 전하 전송 트랜지스터(M1)는 오프된다. 또한, 이 기간(t2∼t3)을 승압 기간이라고 한다.
각 승압 셀은 상기와 같이 각각 동작하는데, 승압 회로에 있어서, 승압 셀(11) 및 승압 셀(13)이 전하 전송 기간 또는 승압 기간에서 동작할 때는 승압 셀(12) 및 승압 셀(14)이 승압 기간 또는 전하 전송 기간에서 동작하도록, 즉, 승압 셀(11) 및 승압 셀(13)과 승압 셀(12) 및 승압 셀(14)이 교대로 동작하도록, 각 승압 셀은 각 클록 단자의 전압에 의해 각각 제어된다.
승압 회로는, 입력 전압(전원 전압)을 출력 전압(2배의 전원 전압)으로 승압시키는 1단째의 승압 셀(11)의 출력 전압 승압 용량(C1)으로부터 입력 전압(2배의 전원 전압)을 출력 전압(3배의 전원 전압)으로 승압시키는 2단째의 승압 셀(12)의 출력 전압 승압 용량(C1)으로 전하를 전송하고, 마찬가지로 2단째로부터 입력 전압(3배의 전원 전압)을 출력 전압(4배의 전원 전압)으로 승압시키는 3단째로 전하를 전송하고, 마찬가지로 3단째로부터 입력 전압(4배의 전원 전압)을 출력 전압(5배의 전원 전압)으로 승압시키는 4단째로 전하를 전송함으로써, 승압 단자(VPP)에 전원 전압(V2)보다도 높은 승압 전압을 얻는다.
여기서, 4단째의 승압 셀의 출력 단자(Vo)에 부하(도시하지 않음)가 있으므로, 승압 전압이 즉시 원하는 전압으로 되지 않는다. 따라서, 상기와 같은 각 승압 셀의 전하 전송 기간 및 승압 기간의 동작이 소정 회수 반복됨으로써, 승압 전압은 원하는 전압으로 될 수 있다.
각 승압 셀에 있어서, 도 4에 도시하는 바와같이, 시간(t1a)에서는, 내부 리셋 단자(RST)의 전압이 전원 전압(V2)이 되도록 제어되어 있다. 또한, 클록 단자(CLK)의 전압은 접지 전압이 되도록 제어되고, 클록 단자(CLKX)의 전압은 전원 전압(V2)이 되도록 제어되어 있다.
또한, 방전 회로(22)가 승압 단자(VPP)를 전원 전압(V2)보다도 높은 승압 전압으로부터 원래의 전원 전압(V2)으로 방전하기 시작한다. 따라서, 방전 개시(시간(t1a))로부터 소정의 제1 방전 시간이 경과하면, 각 승압 셀의 내부 승압 단자(VPP)의 전압은 전원 전압(V2)이 된다.
이 때, 내부 리셋 단자(RST)의 전압이 전원 전압(V2)으로, 즉, 리셋 트랜지스터(M3)의 게이트 전압이 전원 전압(V2)으로 되어 있으므로, 리셋 트랜지스터(M3)의 게이트·소스간 전압이 임계치 전압(－Vtnd)보다도 높아져, 리셋 트랜지스터(M3)가 온된다. 그러면, 리셋 트랜지스터(M3)의 드레인이 접속되어 있는 노드(Vg)는, 입력 단자(Vi)의 입력 전압(V1)과 전원 전압(V2)의 합계 전압(V1＋V2)으로부터 전원 전압(V2)이 되도록 방전되기 시작한다. 따라서, 소정의 제2 방전 시간이 경과하면, 노드(Vg)의 전압은 전원 전압(V2)이 된다.
또한, 상기와 같이, 방전 회로(22)가 승압 단자(VPP)를 전원 전압(V2)보다도 높은 승압 전압으로부터 원래의 전원 전압(V2)으로 방전하기 시작한다. 이 때, 상기의 제1∼제2 방전 시간이 경과하기 까지는, 각 승압 셀에 있어서, 노드(Vg)는 완전히 방전되지 않으므로, 노드(Vg)의 전압이 충분히 높아, 전하 전송 트랜지스터(M1)가 온을 유지한다.
따라서, 승압 단자(VPP)가 승압 전압으로부터 전원 전압(V2)으로 방전되면, 각 승압 셀의 입력 단자(Vi)도 입력 단자(Vi)의 입력 전압(V1)으로부터 전원 전압(V2)으로 각각 방전되고, 각 승압 셀의 출력 단자(Vo)도 입력 단자(Vi)의 입력 전압(V1)과 전원 전압(V2)의 합계 전압(V1＋V2)으로부터 전원 전압(V2)으로 각각 방전된다.
도 5에 도시하는 바와같이, 시간(t11) 이전에는, 도시하지 않은 인에이블 단자(EN)의 전압이 로우가 되고, 리셋 단자(RST)의 전압이 하이로 되어, 승압 회로는 승압 동작하지 않고, 승압 단자(VPP)의 승압 전압은 전원 전압(V2)이 된다. 시간(t11)에서는, 인에이블 단자(EN)의 전압이 하이로 되고, 리셋 단자(RST)의 전압이 로우가 되어, 승압 회로는 승압 동작을 개시하고, 승압 전압이 높아지기 시작한다. 시간(t11∼t12)에서는, 승압 전압이 서서히 높아진다. 시간(t12∼t13)에서는, 승압 단자(VPP)에 원하는 전압이 얻어진다.
시간(t13)에서는, 인에이블 단자(EN)의 전압이 로우가 되고, 리셋 단자(RST)의 전압이 하이로 되어, 승압 회로는 승압 동작을 종료하고, 승압 단자(VPP)의 승압 전압이 낮아지기 시작한다. 시간(t13∼t14)에서는, 승압 전압이 서서히 낮아져 전원 전압(V2)이 된다. 시간(t14∼t16)의 동작은, 상기의 시간(t11∼t13)의 동작과 동일하다.
여기서, 어느때의 승압 동작 전에 있어서도, 반드시 인에이블 단자(EN)의 전압이 로우로 되고 리셋 단자(RST)의 전압이 하이가 되도록 제어되고, 승압 단자(VPP)의 승압 전압은 전원 전압(V2)이 되도록 제어된다.
이상 설명한 것처럼 본 실시 형태의 승압 회로에 의하면, 리셋 트랜지스터(M3)에 공핍형 NMOS 트랜지스터를 사용하고 있으므로, 승압 동작 종료 후에 리셋 트랜지스터(M3)가 노드(Vg)를 리셋하는 경우, 전원 전압에 의해 리셋 트랜지스터(M3)가 제어되어, 노드(Vg)를 리셋할 수 있다.
이에 따라 리셋하기 위한 새로운 승압 전압은 불필요하고, 이에 수반하는 별도의 승압 회로도 불필요하다. 따라서, 그만큼, 승압 회로의 회로 규모가 작아진다.
또한, 승압 동작 종료후(리셋 후)의 재승압 동작에 있어서, 노드(Vg)가 완전히 방전되므로, 노드(Vg)의 전압이 높기 때문에 전하 전송 트랜지스터(M1)가 항상 온 상태로 되어 버려, 승압 동작이 행해지지 않는다는 현상은 없어지고, 정상적인 승압 동작이 행해진다.
또한, 승압 동작 전에 승압 단자(VPP) 및 각 승압 셀의 노드(Vg)의 전압이 반드시 전원 전압(V2)이 되므로, 승압 개시 시부터 승압 전압이 안정될 때까지의 기간 및 승압 전압이 안정되어 있는 기간은 어느 때의 승압 시라도 거의 변화하지 않는다. 구체적으로는, 전자의 기간으로서, 시간(t11∼t12)의 기간은, 시간(t14∼t15)의 기간과 거의 같다. 후자의 기간으로서, 시간(t12∼t13)의 기간은, 시간(t15∼t16)의 기간과 거의 동일하다.
따라서, 예를 들면, 불휘발성 반도체 장치에 있어서, 메모리 셀 트랜지스터의 기입 시 및 소거 시에 본 실시 형태에 의한 승압 전압이 사용되면, 메모리 셀 트랜지스터에 대한 스트레스가 어느 때의 승압 시라도 편차가 생기기 어려워진다. 즉, 예를 들면, 어떠한 승압 시에도 메모리 셀 트랜지스터의 기입이 깊어지고 다른 승압 시에 얕아지는 현상이 일어나기 어려워진다.
또한, 설명한 실시 형태에서는, 승압 셀이 직렬로 4개 설치되어 있는 경우에 대해서 설명했는데, 승압 셀의 수는 임의이며, 적어도 1개 있으면 된다. 승압 셀의 수는, 원하는 승압 전압에 따라 적절히 선택되는 것이다.
또한, 방전 회로(22)가, 도 1에서는, 승압 셀(14)의 출력 단자(Vo)에 설치되어 있는데, 다른 승압 셀의 출력 단자에 설치되어도 된다. 그러면, 각 승압 셀의 출력 단자가 보다 확실하게 방전된다.
또한, 도 1에서 설명한 실시 형태에서는, 각 승압 셀의 내부 승압 단자(VPP)는, 승압 회로의 승압 단자(VPP)에 접속하고 있다. 이는, 승압 동작 중의 리셋 트랜지스터(M3)의 오프 리크 전류에 의한 승압 능력의 저하나, 승압 동작 중의 리셋 트랜지스터(M3)의 각 단자의 전압차가 큰 것에 의한 리셋 트랜지스터(M3)의 열화를 방지하기 위함이다. 이에 대해서 도시는 하지 않지만, 각 승압 셀의 내부 승압 단자(VPP)를 전원 단자(VCC)에 접속해도 된다. 이에 따라, 승압 단자(VPP)로부터의 배선이 적어져, 승압 단자(VPP)로의 기생 용량 등의 부하가 적어진다.
또한, 상기의 설명에서는, 승압 동작 종료 후, 노드(Vg)가 즉시 리셋되는데, 도시하지 않지만, 승압 동작 종료 후에 소정 시간이 더 경과하면, 노드(Vg)가 리셋되어도 된다. 그러면, 제2의 방전 시간이 사실상 연장되므로, 노드(Vg)가 완전하게 방전되지 않는 시간이 길어지고, 노드(Vg)의 전압이 충분히 높은 시간이 길어져, 전하 전송 트랜지스터(M1)를 온할 수 있는 시간이 길어진다. 따라서, 각 승압 셀의 입력 단자(Vi) 및 출력 단자(Vo)가 보다 확실하게 각각 방전된다.
11 : 승압 셀 Vg : 노드
Vi : 입력 단자 Vo : 출력 단자
CLK, CLKX : 내부 클록 단자 RST : 내부 리셋 단자
VPP : 내부 승압 단자 C1 : 출력 전압 승압 용량
C2 : 게이트 전압 승압 용량 M1 : 전하 전송 트랜지스터
M2 : 제어 트랜지스터 M3 : 리셋 트랜지스터
Vi : 입력 단자 Vo : 출력 단자
CLK, CLKX : 내부 클록 단자 RST : 내부 리셋 단자
VPP : 내부 승압 단자 C1 : 출력 전압 승압 용량
C2 : 게이트 전압 승압 용량 M1 : 전하 전송 트랜지스터
M2 : 제어 트랜지스터 M3 : 리셋 트랜지스터
Claims (4)
- 전원 전압보다도 높은 승압 전압을 승압 단자로부터 출력하는 승압 회로에 있어서,
온 상태에서, 입력 전압을 출력 전압으로 하여 출력 단자로부터 출력하는 전하 전송 트랜지스터와,
상기 출력 단자와 제1 클록 단자의 사이에 설치되고, 상기 전하 전송 트랜지스터의 오프 상태에 있어서의 제1 클록 신호의 입력에 의해, 상기 출력 전압을 승압시키는 출력 전압 승압 용량과,
상기 전하 전송 트랜지스터를 온 오프 제어하는 제어 트랜지스터와,
제2 클록 단자와 상기 전하 전송 트랜지스터의 게이트의 사이에 설치되고, 제2 클록 신호의 입력에 의해 상기 전하 전송 트랜지스터의 게이트 전압을 승압시키고, 상기 전하 전송 트랜지스터를 온 상태로 하는 게이트 전압 승압 용량과,
상기 전원 전압이 게이트에 인가됨으로써 온 상태로 되고, 상기 전하 전송 트랜지스터의 게이트를 리셋하는 리셋 트랜지스터를 가지는, 적어도 1개의 승압 셀과,
승압 동작 종료 후에, 상기 승압 단자를 방전하는 방전 회로를 구비하며,
상기 리셋 트랜지스터는, 게이트에 상기 전원 전압이, 소스에 상기 승압 전압이 인가되어 온 상태로 되고, 드레인인 상기 전하 전송 트랜지스터의 게이트 전압을 상기 전원 전압으로 되돌리고,
상기 방전 회로는, 승압 동작 종료 후에, 상기 승압 단자의 전압을 상기 승압 전압으로부터 상기 전원 전압으로 되돌리고,
상기 리셋 트랜지스터는, 공핍형 NMOS 트랜지스터인 것을 특징으로 하는 승압 회로. - 전원 전압보다도 높은 승압 전압을 승압 단자로부터 출력하는 승압 회로에 있어서,
온 상태에서, 입력 전압을 출력 전압으로 하여 출력 단자로부터 출력하는 전하 전송 트랜지스터와,
상기 출력 단자와 제1 클록 단자의 사이에 설치되고, 상기 전하 전송 트랜지스터의 오프 상태에 있어서의 제1 클록 신호의 입력에 의해, 상기 출력 전압을 승압시키는 출력 전압 승압 용량과,
상기 전하 전송 트랜지스터를 온 오프 제어하는 제어 트랜지스터와,
제2 클록 단자와 상기 전하 전송 트랜지스터의 게이트의 사이에 설치되고, 제2 클록 신호의 입력에 의해 상기 전하 전송 트랜지스터의 게이트 전압을 승압시키고, 상기 전하 전송 트랜지스터를 온 상태로 하는 게이트 전압 승압 용량과,
상기 전원 전압이 게이트에 인가됨으로써 온 상태로 되고, 상기 전하 전송 트랜지스터의 게이트를 리셋하는 리셋 트랜지스터를 가지는, 적어도 1개의 승압 셀과,
승압 동작 종료 후에, 상기 승압 단자를 방전하는 방전 회로를 구비하며,
상기 리셋 트랜지스터는, 게이트와 소스에 상기 전원 전압이 인가되어 온 상태로 되고, 드레인인 상기 전하 전송 트랜지스터의 게이트 전압을 상기 전원 전압으로 되돌리고,
상기 방전 회로는, 승압 동작 종료후에, 상기 승압 단자의 전압을 상기 승압 전압으로부터 상기 전원 전압으로 되돌리고,
상기 리셋 트랜지스터는, 공핍형 NMOS 트랜지스터인 것을 특징으로 하는 승압 회로. - 삭제
- 삭제
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