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KR101315990B1 - Electrostatic discaharge Protection Device - Google Patents

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KR101315990B1
KR101315990B1 KR1020110112304A KR20110112304A KR101315990B1 KR 101315990 B1 KR101315990 B1 KR 101315990B1 KR 1020110112304 A KR1020110112304 A KR 1020110112304A KR 20110112304 A KR20110112304 A KR 20110112304A KR 101315990 B1 KR101315990 B1 KR 101315990B1
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KR
South Korea
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well
diffusion region
conductivity type
protection device
voltage
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KR1020110112304A
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Inventor
구용서
Original Assignee
단국대학교 산학협력단
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Abstract

본 발명은 정전기 방전 보호 장치에 관한 것으로, 특히, 제1 도전형 기판; 상기 기판 내에 형성된 제2 도전형의 제1 웰; 상기 제1 웰 내에 형성된 제2 도전형의 제1 확산영역; 상기 제1 확산영역과 간격을 두고 상기 제1 웰 내에 형성된 제1 도전형의 제2 확산영역; 상기 제1 웰과 접하도록 상기 기판 내에 형성된 제1 도전형의 베이스; 상기 베이스와 접하도록 상기 기판 내에 형성된 제2 도전형의 제2 웰; 상기 베이스 및 상기 제2 웰 에 공통으로 접하도록 상기 베이스 및 상기 제2 웰 내에 형성되는 제1 도전형 드리프트; 상기 드리프트와 간격을 두고 상기 제2 웰 내에 형성된 제2 도전형의 제 3 확산영역을 구비하고, 상기 제1 확산영역과 상기 제2 확산영역은 애노드 단에 연결하고, 상기 드리프트와 상기 제 3 확산영역은 캐소드 단에 연결하여, 트리거 전압과 함께 홀딩 전압을 증가시켜 래치업 면역 특성을 가지는 정전기 방전 보호 장치를 제공한다.The present invention relates to an electrostatic discharge protection device, in particular, a first conductivity type substrate; A first well of a second conductivity type formed in the substrate; A first diffusion region of a second conductivity type formed in the first well; A second diffusion region of a first conductivity type formed in the first well at intervals from the first diffusion region; A base of a first conductivity type formed in the substrate in contact with the first well; A second well of a second conductivity type formed in the substrate in contact with the base; A first conductivity type drift formed in the base and the second well to be in common contact with the base and the second well; A third diffusion region of a second conductivity type formed in the second well at intervals from the drift, wherein the first diffusion region and the second diffusion region are connected to an anode end, and the drift and the third diffusion The region is connected to the cathode end to increase the holding voltage along with the trigger voltage to provide an electrostatic discharge protection device having latch-up immunity.

Description

정전기 방전 보호 장치{Electrostatic discaharge Protection Device}Electrostatic Discaharge Protection Device

본 발명은 정전기 방전 보호 장치에 관한 것으로, 특히 높은 홀딩 전압과 높은 트리거 전압을 가지는 정전기 방전 보호 장치에 관한 것이다.The present invention relates to an electrostatic discharge protection device, and more particularly to an electrostatic discharge protection device having a high holding voltage and a high trigger voltage.

일반적으로 정전기 방전(ESD: ElectroStatic Discharge) 보호 장치란 반도체 장치 설계시, 정전기로 인한 제품의 파괴 또는 제품의 열화를 방지하기 위해 반도체 내부 회로와 외부 입출력 핀이 연결되는 패드 사이에 형성되는 소자를 말한다. 대전된 인체나 기계에 반도체 회로가 접촉되면, 인체나 기계에 대전된 정전기가 반도체 회로의 외부 핀을 통해 입출력 패드를 거쳐 반도체 회로 내부로 방전되면서 큰 에너지를 가진 과도 전류가 반도체 내부 회로에 흘러 반도체 회로에 큰 손상을 줄 수 있다. 또한 반도체 회로 내부에 대전된 정전기가 기계의 접촉에 의해 기계를 통해 외부로 방전되면서, 과도 전류가 반도체 내부 회로에 흘러 반도체 회로를 손상시킬 수도 있다. 따라서 대부분의 반도체 회로는 정전기로 인한 반도체 회로의 손상으로부터 반도체 내부 회로를 보호하기 위하여 입출력 패드와 반도체 내부 회로 사이에 정전기 방전 보호 소자를 설치한다.In general, an electrostatic discharge (ESD) protection device is an element formed between a semiconductor internal circuit and a pad to which an external input / output pin is connected in order to prevent product destruction or product degradation due to static electricity when designing a semiconductor device. . When a semiconductor circuit is in contact with a charged human body or machine, the static electricity charged by the human body or machine is discharged into the semiconductor circuit through the input / output pads through the external pins of the semiconductor circuit, and a transient current with a large energy flows into the semiconductor internal circuit. It can seriously damage the circuit. In addition, as the static electricity charged inside the semiconductor circuit is discharged to the outside through the machine by the contact of the machine, a transient current may flow to the semiconductor internal circuit to damage the semiconductor circuit. Accordingly, most semiconductor circuits provide an electrostatic discharge protection device between the input / output pad and the semiconductor internal circuit to protect the semiconductor internal circuit from damage of the semiconductor circuit due to static electricity.

한편 반도체 기술이 발전하면서 반도체 내부 회로를 구성하는 NMOS 트랜지스터의 게이트 절연막 두께가 얇아지는데, 게이트의 절연막의 두께가 얇아지면 게이트 절연막이 손상되는 전압이 낮아져 정전기가 발생하였을 때 반도체 내부 회로가 더욱 손상 받기 쉽게 된다. On the other hand, as the semiconductor technology advances, the thickness of the gate insulating film of the NMOS transistor constituting the semiconductor internal circuit becomes thin. When the thickness of the insulating film of the gate becomes thin, the voltage that damages the gate insulating film is lowered, and thus the internal circuit of the semiconductor is more easily damaged when static electricity is generated. do.

이를 방지하기 위하여 반도체 집적회로는 입출력 회로에 정전기 방전 보호 장치를 구비하고, 정전기 방전 보호 장치는 정전기에 의한 고전압 또는 고전류가 집적회로의 내부 회로로 유입되지 않고 방전되도록 한다. 정전기 방전 보호 장치로는 접지 게이트 엔모스(GGNMOS) 또는 실리콘 제어 정류기(SCR: Semiconductor Controlled Rectifier) 등이 사용되고 있다.In order to prevent this, the semiconductor integrated circuit includes an electrostatic discharge protection device in the input / output circuit, and the electrostatic discharge protection device discharges the high voltage or the high current by the static electricity without entering the internal circuit of the integrated circuit. As the electrostatic discharge protection device, a ground gate enmos (GGNMOS) or a silicon controlled rectifier (SCR) is used.

도 1은 종래 기술에 따른 SCR을 이용한 ESD 보호장치를 도시한 단면도이고, 도 2는 종래 기술에 따른 HHVSCR을 이용한 ESD 보호장치를 도시한 단면도이고, 도 5는 도 1의 종래 기술에 따른 ESD 보호회로의 애노드 전압의 변화에 따른 SCR 특성 곡선을 도시한 그래프이다.1 is a cross-sectional view showing an ESD protection device using the SCR according to the prior art, Figure 2 is a cross-sectional view showing an ESD protection device using the HHVSCR according to the prior art, Figure 5 is a ESD protection according to the prior art of Figure 1 It is a graph showing the SCR characteristic curve according to the change of the anode voltage of the circuit.

도 1은 SCR을 개선한 ESD 보호소자를 나타낸 도면으로, 일반적인 SCR은 실리콘 기판 내부에서 전류 경로를 형성하기 때문에 일반적인 GGNMOS(Gate-Grounded NMOS) 등의 다른 ESD 보호 소자보다 파워 클램프 단에 적합한 높은 감내 특성을 가지고 있다. 적은 면적으로 ESD 보호능력을 얻을 수 있으며, GGNMOS의 단점인 기생 커패시턴스(parastic Capacitance) 성분을 최소화할 수 있으므로 고주파용 아날로그 및 RF 회로에 적합하다.FIG. 1 is a diagram showing an ESD protection device having an improved SCR. Since a typical SCR forms a current path inside a silicon substrate, a higher tolerance for power clamp stages than other ESD protection devices such as a gate-grounded NMOS (GGNMOS) is shown. Has characteristics. ESD protection is achieved with a small footprint, and the parasitic capacitance component of GGNMOS is minimized, making it suitable for high frequency analog and RF circuits.

도 1에 도시된 ESD 보호소자는 P 형 웰(2)에 존재하는 N+확산영역(7)과 P+확산영역(8)을 접지로 하고, N-형 웰(4) 내의 N+확산영역(5)과 P+확산영역(6)으로 ESD 서지가 유입되는 구조이다. ESD 서지 유입 시, 좌측 N-형 웰(4) 내의 N+확산영역(5)과 P+확산영역(6)은 애노드 단에 연결하고, 우측 P-형 웰(2) 내의 N+확산영역(7)과 P+확산영역(8)은 캐소드 단에 연결하는 구조로, 내부 사이리스터가 동작하여 접지로 정전기를 방전하는 것이다.The ESD protection element shown in FIG. 1 is a ground of the N + diffusion region 7 and the P + diffusion region 8 present in the P-type well 2, and the N + diffusion region 5 in the N-type well 4 ESD surge flows into the P + diffusion region (6). During ESD surge inflow, the N + diffused region 5 and P + diffused region 6 in the left N-type well 4 are connected to the anode end and the N + diffused region 7 in the right P-type well 2 The P + diffusion region 8 is connected to the cathode stage, and the internal thyristor operates to discharge static electricity to the ground.

상기와 같이 구성된 ESD 보호회로의 동작을 설명하면 다음과 같다. 애노드에 인가되는 전압이 Vc보다 커지면 PNP 트랜지스터(Q1)의 이미터-베이스(Emitter-Base) 접합이 순방향 바이어스(Forward bias) 상태가 되어, PNP 트랜지스터(Q1)가 턴-온(TurNon)된다. PNP 트랜지스터(Q1)를 통해 흐르는 전류는 P형 웰(2)로 흐르게 되며, 이 전류에 의해 NPN 트랜지스터(Q2)가 턴-온 된다. N-형 웰(4)에서 캐소드로 흐르는 NPN 트랜지스터(Q2)의 전류는 PNP 트랜지스터(Q1)의 순방향 바이어스를 유지한다. 따라서, 턴-온 된 PNP 트랜지스터(Q1)와 NPN 트랜지스터(Q2)에 의해 사이리스터가 트리거된다(도 5의 트리거 포인트). 이를 통해 PNP 트랜지스터(Q1)에 더이상 바이어스를 잡아줄 필요가 없게 되어 애노드 전압은 최소값까지 감소하게 되는 데 이를 홀딩 전압이라 한다. 그 이후 SCR은 정궤환 동작을 하여 애노드 단을 통해 들어오는 ESD 전류를 효과적으로 방전할 수 있게 된다.Referring to the operation of the ESD protection circuit configured as described above are as follows. When the voltage applied to the anode is greater than Vc, the emitter-base junction of the PNP transistor Q1 is in a forward bias state, and the PNP transistor Q1 is turned on. The current flowing through the PNP transistor Q1 flows into the P-type well 2, whereby the NPN transistor Q2 is turned on. The current of the NPN transistor Q2 flowing from the N-type well 4 to the cathode maintains the forward bias of the PNP transistor Q1. Therefore, the thyristor is triggered by the turned-on PNP transistor Q1 and NPN transistor Q2 (the trigger point of FIG. 5). As a result, it is no longer necessary to bias the PNP transistor Q1 so that the anode voltage is reduced to a minimum value, which is called a holding voltage. Thereafter, the SCR performs a positive feedback operation to effectively discharge the ESD current flowing through the anode stage.

즉, 도 5에 도시된 바와 같이, ESD 보호 회로는 애노드에 인가되는 전압이 트리거 포인트(trigger point,37)에 도달하기 전까지는 오프상태를 유지한다. 사이리스터는 애노드에 인가되는 전압이 트리거 포인트 이상이 되면, 애노드에 인가되는 전압이 홀딩 영역의 전압 상태를 유지하도록 ESD 전류를 방전한다. That is, as shown in FIG. 5, the ESD protection circuit remains off until the voltage applied to the anode reaches the trigger point 37. When the voltage applied to the anode becomes above the trigger point, the thyristor discharges the ESD current so that the voltage applied to the anode maintains the voltage state of the holding region.

도 1에 도시된 ESD 보호 회로는 적은 면적으로 원하는 ESD 보호 능력을 얻을 수 있으며, ESD 보호회로가 갖는 기생 캐패시턴스 성분도 최소화 할 수 있다. 따라서 고주파용 아날로그 및 RF 회로에 적합하다. The ESD protection circuit shown in FIG. 1 can achieve a desired ESD protection capability with a small area, and also minimize the parasitic capacitance component of the ESD protection circuit. It is therefore suitable for high frequency analog and RF circuits.

한편, 두 개의 단자를 가지고 있는 도 1의 SCR의 Rn-well(11) 및 Rp-well(12)은 N-형 웰(4)과 P-형 웰(2)의 저항 값이며, 이들은 각각 PNP 트랜지스터(Q1)와 NPN 트랜지스터(Q2)에 바이어스를 제공한다. SCR이 래치 모드에 있을 때 상태 유지를 위해서는 다음 수학식 1과 같은 조건을 만족해야 한다.On the other hand, the Rn-well 11 and Rp-well 12 of the SCR of FIG. 1 having two terminals are resistance values of the N-type well 4 and the P-type well 2, respectively, which are PNPs. Bias is provided to transistor Q1 and NPN transistor Q2. In order to maintain the state when the SCR is in the latch mode, the following condition must be satisfied.

Figure 112011085520017-pat00001
Figure 112011085520017-pat00001

βnpn과 βpnp는 NPN 트랜지스터(Q2) 및 PNP 트랜지스터(Q1)의 전류 이득이다.β npn and β pnp are current gains of the NPN transistor Q2 and the PNP transistor Q1.

이러한 SCR구조가 ESD보호회로로 사용될 때, 보호소자가 트리거 동작을 하기 위해서는 N-형 웰(4)과 P-형 웰(2) 접합부(3)에서의 애벌런치 항복(Avalanche Breakdown)이 필요하다. Advanced CMOS 공정에서 N-형 웰(4)과 P-형 웰(2) 사이의 항복 전압은 약 20V이상으로 트리거 전압이 높지만, 홀딩 전압이 매우 낮아 고전압 집적회로에 적용하기 어렵다는 단점이 있다.When such an SCR structure is used as an ESD protection circuit, an avalanche breakdown at the junction 3 of the N-type well 4 and the P-type well 2 is required for the protection element to trigger. In the Advanced CMOS process, the breakdown voltage between the N-type well 4 and the P-type well 2 is about 20V or higher, but the trigger voltage is high. However, the holding voltage is very low and it is difficult to be applied to a high voltage integrated circuit.

즉, 도 1과 같은 종래의 SCR 기반 ESD 보호소자의 경우 트리거 전압이 높지만 낮은 홀딩 전압으로 인하여 내부회로(Core Circuit)의 정상적인 동작에 부하로서 미치는 영향을 최소화시켜야 하는데, 전압의 오버슈팅이나 노이즈에 의해 의도되지 않는 ESD 보호소자의 동작은 내부회로의 동작에 치명적으로 작용한다. ESD 보호 회로가 동작하기 전에 집적 회로의 코어 회로로 ESD 전류가 유입된다. 따라서, 집적 회로의 MOSFET의 게이트 산화막이 파괴되거나 내부 선로가 열화되는 것을 방지하지 못한다는 문제점이 있다.That is, in the conventional SCR-based ESD protection device as shown in FIG. 1, the trigger voltage is high but the holding voltage should be minimized as a load on the normal operation of the internal circuit due to the low holding voltage. Operation of the ESD protection device, which is not intended by this, is fatal to the operation of the internal circuit. ESD current is introduced into the core circuit of the integrated circuit before the ESD protection circuit is activated. Therefore, there is a problem in that the gate oxide film of the MOSFET of the integrated circuit is not prevented from being broken or the internal lines are deteriorated.

도 2는 도 1에 도시된 ESD 보호회로의 문제점을 개선하기 제안된 HHVSCR(High Holding Voltage SCR)의 단면도이다. HHVSCR은 일반적인 SCR의 문제점인 낮은 홀딩 전압 문제를 개선하기 위한 구조이다. 좌측 N-형 웰(13) 내의 N+확산영역(17)과 P+확산영역(18)은 애노드 단에 연결하고, 우측 N+확산영역(20)과 P+드리프트(19)는 SCR 캐소드 단에 연결한다.2 is a cross-sectional view of a high holding voltage SCR (HHVSCR) proposed to improve the problem of the ESD protection circuit shown in FIG. HHVSCR is a structure for improving the low holding voltage problem, which is a problem of general SCR. The N + diffusion region 17 and the P + diffusion region 18 in the left N-type well 13 are connected to the anode end, and the right N + diffusion region 20 and P + drift 19 are connected to the SCR cathode end.

애노드 단에 ESD 서지 유입시 P+확산영역(18)을 통해 유입하여 P+확산영역(18)과 N-형 웰(13)은 접합을 이루고 좌측 N웰(13)과 P+드리프트(19)의 PNP 접합으로 인해 정공전류의 일부는 캐소드 단으로 흐르게 된다. 일부를 제외한 나머지 정공 전류는 좌측 N웰(13)과 가운데 P-웰(14) 그리고 우측 N웰(15)을 거쳐 우측 N+확산영역(20)과 PNPN 구조를 이루면 도달하게 된다. 반대로 전자전류는 NPN 접합(Q3)을 이루며 좌측 N-형-웰(13)에 도달하게 된다. 결국 도 2의 ESD 보호 회로는 NPN, PNP 정궤환 작용에 의해 실리콘 기판 내부에서의 전류 경로를 형성하여 ESD 전류를 방전시킨다.When the ESD surge flows into the anode stage, the P + diffusion region 18 and the N-type well 13 form a junction, and the PNP junction of the left N well 13 and the P + drift 19 forms a junction. As a result, part of the hole current flows to the cathode stage. The remaining hole current except for a part reaches through the left N well 13, the middle P-well 14, and the right N well 15 to form the PNPN structure with the right N + diffusion region 20. On the contrary, the electron current forms the NPN junction Q3 and reaches the left N-type-well 13. As a result, the ESD protection circuit of FIG. 2 forms a current path inside the silicon substrate by NPN and PNP positive feedback to discharge the ESD current.

도 5에 도시된 I-V 특성과 같이, 트리거보다 낮은 홀딩 전압(38)으로 정상 동작 상태에서의 오작동이 발생하는 문제점이 있다. 낮은 홀딩 전압으로 인해 내부 회로의 정상적인 동작에 부하로서 미치는 영향을 최소화시켜야 하는 데, 전압의 오버슈팅이나 노이즈에 의해 의도하지 않은 ESD 보호소자의 동작이 내부 회로의 동작에 치명적으로 작용한다.As with the I-V characteristic shown in FIG. 5, there is a problem that a malfunction occurs in a normal operating state with a holding voltage 38 lower than a trigger. Due to the low holding voltage, it is necessary to minimize the effect on the normal operation of the internal circuit as a load. Unintentional operation of the ESD protection device due to voltage overshooting or noise is fatal to the operation of the internal circuit.

따라서, 정전기로 인한 고전압에 대하여 내부 회로를 효과적으로 보호하고, 전류-전압 특성에 있어서 적절히 낮은 브레이크다운 전압을 가지도록 설계되며, 특히 입력 단자가 고전압으로 동작하는 소자에 적당하도록 설계되는 정전기 방전 보호 소자에 대한 요청이 커지고 있다.Therefore, the electrostatic discharge protection device is designed to effectively protect the internal circuits against high voltages caused by static electricity and to have a breakdown voltage which is reasonably low in current-voltage characteristics, and is particularly suitable for devices whose input terminals operate at high voltages. The request for is growing.

본 출원이 이루고자 하는 기술적 과제는 VDSM 공정 상에서 반도체 칩의 향상된 정전기 보호를 위해 높은 트리거 전압을 유도하고, 높은 홀딩 전압을 유도하여 래치업 면역 특성을 가지는 정전기 방전 보호 소자를 제공하는 것이다.The present invention is to provide an electrostatic discharge protection device having a latch-up immunity by inducing a high trigger voltage, inducing a high holding voltage for improved electrostatic protection of the semiconductor chip in the VDSM process.

본 발명의 목적은 트리거 전압과 함께 홀딩 전압을 증가시키는 정전기 방전 보호 장치를 제공하는 데 있다.It is an object of the present invention to provide an electrostatic discharge protection device which increases the holding voltage together with the trigger voltage.

상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치는, 제1 도전형 기판; 상기 기판 내에 형성된 제2 도전형의 제1 웰; 상기 제1 웰 내에 형성된 제2 도전형의 제1 확산영역; 상기 제1 확산영역과 간격을 두고 상기 제1 웰 내에 형성된 제1 도전형의 제2 확산영역; 상기 제1 웰과 접하도록 상기 기판 내에 형성된 제1 도전형의 베이스; 상기 베이스와 접하도록 상기 기판 내에 형성된 제2 도전형의 제2 웰; 상기 베이스 및 상기 제2 웰 에 공통으로 접하도록 상기 베이스 및 상기 제2 웰 내에 형성되는 제1 도전형 드리프트; 상기 드리프트와 간격을 두고 상기 제2 웰 내에 형성된 제2 도전형의 제 3 확산영역을 구비하고, 상기 제1 확산영역과 상기 제2 확산영역은 애노드 단에 연결하고, 상기 드리프트와 상기 제 3 확산영역은 캐소드 단에 연결하는 것을 특징으로 한다.Electrostatic discharge protection device of the present invention for achieving the above object, the first conductivity type substrate; A first well of a second conductivity type formed in the substrate; A first diffusion region of a second conductivity type formed in the first well; A second diffusion region of a first conductivity type formed in the first well at intervals from the first diffusion region; A base of a first conductivity type formed in the substrate in contact with the first well; A second well of a second conductivity type formed in the substrate in contact with the base; A first conductivity type drift formed in the base and the second well to be in common contact with the base and the second well; A third diffusion region of a second conductivity type formed in the second well at intervals from the drift, wherein the first diffusion region and the second diffusion region are connected to an anode end, and the drift and the third diffusion The region is characterized in that it is connected to the cathode end.

상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 다른 실시예는, 상기 제2 확산영역과 간격을 두고 상기 제1 웰 내에 형성된 제2 도전형의 플로팅 확산영역을 추가로 포함하는 것을 특징으로 한다.Another embodiment of the electrostatic discharge protection device of the present invention for achieving the above object is characterized in that it further comprises a floating diffusion region of the second conductivity type formed in the first well spaced apart from the second diffusion region. do.

상기 목적을 달성하기 위한 본 발명의 정전기 방전 보호 장치의 다른 실시예는, 상기 제2 도전형 제2 확산영역과 상기 제1 도전형 기판, 및 상기 제2 도전형 제1 웰에 의해 제1 접합 트랜지스터가 형성되고, 상기 제1 도전형 제1 확산영역과 상기 제2 도전형의 플로팅 확산영역 및 상기 제1 드리프트 확산영역에 의해 제2 접합 트랜지스터가 형성되고, 상기 제2 도전형 제1 웰과 상기 제1 도전형 베이스 및 상기 제2 도전형 제2 웰을 거쳐 상기 제2 도전형 제2 확산영역에 의해 제 3 접합 트랜지스터가 형성되는 것을 특징으로 한다.Another embodiment of the electrostatic discharge protection device of the present invention for achieving the above object is a first junction by the second conductivity type second diffusion region, the first conductivity type substrate, and the second conductivity type first well. A transistor is formed, and a second junction transistor is formed by the first conductivity type first diffusion region, the second conductivity type floating diffusion region, and the first drift diffusion region, and the second conductivity type first well A third junction transistor is formed by the second conductivity type second diffusion region through the first conductivity type base and the second conductivity type second well.

본 출원의 일 실시예에 따르는 정전기 방전 보호장치는 기존의 GGNMOS가 효과적인 정전기 방전 보호능력을 가짐에도 불구하고, 홀딩 전압이 낮아서 내부 회로의 정상적인 동작에 부하로서 미치는 영향을 최소화 시켜야 하는 데, 전압의 오버슈팅이나 노이즈에 의한 의도되지 않는 ESD 보호장치의 동작이 내부 회로의 동작에 치명적으로 작동하는 단점을 극복한 것이다.The electrostatic discharge protection device according to the embodiment of the present application should minimize the effect of the load on the normal operation of the internal circuit due to the low holding voltage, despite the existing GGNMOS has an effective electrostatic discharge protection ability, It overcomes the disadvantage that the operation of the unintentional ESD protection device due to overshooting or noise is fatal to the operation of the internal circuit.

본 출원의 일 실시예에 따르는 정전기 방전 보호소자는 거의 모든 I/O 인터페이스 회로 및 집적회로 반도체 등에 적용이 가능하므로 그 활용분야는 매우 광범위하며, 이를 내장한 반도체 칩의 경우 높은 안전성과 신뢰성의 효과 및 원-칩 화에 따른 비용절감의 효과를 가져 올 수 있다. Electrostatic discharge protection device according to an embodiment of the present application can be applied to almost all the I / O interface circuits and integrated circuit semiconductors, etc., the field of application is very wide, in the case of the semiconductor chip embedded therein the effect of high safety and reliability and It can bring about cost savings from one-chipization.

도 1 및 2는 종래 기술에 따른 정전기 보호 장치를 도시한 단면도,
도 3 은 본 발명에 따른 정전기 보호 장치의 일 실시예를 도시한 단면도,
도 4 는 도 3의 정전기 보호 장치의 등가회로도,
도 5 는 도 1의 정전기 보호 장치의 I-V 특성 곡선을 나타낸 그래프,
도 6 은 도 3의 정전기 보호 장치의 애노드 전압 변화에 따른 I-V 특성 곡선을 나타낸 그래프, 및
도 7은 도 3의 정전기 보호 장치의 시뮬레이션 결과를 나타낸 그래프이다.1 and 2 is a cross-sectional view showing an electrostatic protection device according to the prior art,
3 is a cross-sectional view showing an embodiment of an electrostatic protection device according to the present invention;
4 is an equivalent circuit diagram of the static electricity protection device of FIG.
5 is a graph showing an IV characteristic curve of the electrostatic protection device of FIG.
6 is a graph showing an IV characteristic curve according to the anode voltage change of the electrostatic protection device of FIG. 3, and
7 is a graph illustrating a simulation result of the electrostatic protection device of FIG. 3.

이하, 본 명세서에 개시된 실시 예들을 도면을 참조하여 상세하게 설명하고자 한다. 본문에서 달리 명시하지 않는 한, 도면의 유사한 참조번호들은 유사한 구성요소들을 나타낸다. 상세한 설명, 도면들 및 청구항들에서 상술하는 예시적인 실시 예들은 한정을 위한 것이 아니며, 여기서 개시되는 일요부(subject matter)의 사상이나 범주를 벗어나지 않는 한 다른 변경들도 가능하다. 본 개시의 구성요소들, 즉 여기서 일반적으로 기술되고 및 도면에 기재되는 구성요소들은 다양하게 다른 구성으로 배열되고 구성되고 결합되고 도안될 수 있다. 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다.Hereinafter, embodiments disclosed in this specification will be described in detail with reference to the drawings. Like reference numerals in the drawings denote like elements, unless the context clearly indicates otherwise. The exemplary embodiments described above in the detailed description, the drawings, and the claims are not intended to be limiting, and other variations are possible without departing from the spirit or scope of the subject matter disclosed herein. The components of the present disclosure, that is, components that are generally described herein and described in the drawings may be arranged, configured, combined, and configured in a variety of different configurations. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

본 명세서에서 사용되는 “연결”이라는 용어는 동일하거나 서로 다른 구성요소들을 직접적으로 연결하거나, 또다른 구성요소를 통하여 간접적으로 연결하는 경우를 모두 포괄한다. As used herein, the term "connection" encompasses all cases in which the same or different components are directly connected or indirectly connected through another component.

본 명세서에서 사용되는 “정전기”이라는 용어는 정전기 보호 소자를 동작하도록 하는 전류 또는 전압으로 해석될 수 있다.As used herein, the term “static electricity” may be interpreted as a current or voltage that causes an electrostatic protection device to operate.

본 명세서에서 사용되는 SCR의 “애노드” 또는 “캐소드”는 편의상 명명한 것이므로, “애노드” 또는 “캐소드”의 위치가 반대로 위치할 수 있는 것으로 해석될 수 있다.As used herein, the "anode" or "cathode" of the SCR is named for convenience, and it can be interpreted that the position of the "anode" or "cathode" may be reversed.

도 3은 본 발명의 정전기 방전 보호 장치의 실시예의 구조를 나타낸 것으로서, P형 기판(P-Epi) 내에 제1 N웰(28)과 제1 N웰(28)에 접합하도록 P-베이스(29) 및 P-베이스(29)에 접합하도록 제2 N웰(30)을 형성한다. 상기 제1 N웰(28) 내에 소정의 간격을 두고 제1 N+확산영역(32)과 제2 P+확산영역(34) 및 N+플로팅 확산영역(34)을 형성한다. 상기 P-베이스(29)와 제2 N웰(30)에 동시에 접합되도록 P+드리프트(35)를 형성하고, 상기 제2 N웰(30) 내에 상기 P+드리프트(35)와 소정의 간격을 두고 제3 N+확산영역(36)을 형성한다. 제1 N웰(28) 내의 제1 N+확산영역(32)과 제2 P+확산영역(33)은 애노드 단에 연결하고, 제2 N웰(30) 내의 P+드리프트(35)와 제3 N+확산영역(36)은 캐소드 단에 연결한다.3 shows the structure of an embodiment of the electrostatic discharge protection device of the present invention, wherein the P-base 29 is bonded to the first N well 28 and the first N well 28 in a P-type substrate (P-Epi). And the second N well 30 to be bonded to the P-base 29. A first N + diffusion region 32, a second P + diffusion region 34, and an N + floating diffusion region 34 are formed in the first N well 28 at predetermined intervals. P + drifts 35 are formed to be simultaneously bonded to the P-base 29 and the second N wells 30, and the P + drifts 35 are spaced apart from the P + drifts 35 in the second N wells 30. A 3N + diffusion region 36 is formed. The first N + diffusion region 32 and the second P + diffusion region 33 in the first N well 28 are connected to an anode end, and the P + drift 35 and the third N + diffusion in the second N well 30 are connected. Region 36 connects to the cathode end.

도 3에 도시된 정전기 방전 보호 장치의 동작을 설명하면 다음과 같다. 애노드 단에 ESD 서지 유입시, 제2P+확산영역(33)을 통해 제2P+확산영역(33)과 제1 N웰(28)은 접합을 이루고, 제1 N웰(28)과 P+드리프트(35)의 PNP 접합으로 정공 전류의 일부는 캐소드 단으로 흐르게 된다. Referring to the operation of the electrostatic discharge protection device shown in Figure 3 as follows. When an ESD surge flows into the anode stage, the second P + diffusion region 33 and the first N well 28 form a junction through the second P + diffusion region 33, and the first N well 28 and the P + drift 35 are connected to each other. Part of the hole current flows to the cathode end by the PNP junction.

나머지 정공전류는 제1 N웰(28)과 P-베이스(29) 그리고 제2 N웰(30)을 거쳐 제3N+확산영역(36)에 PNPN 구조를 이루며 도달하게 된다. 반대로 전자 전류는 NPN접합을 이루며 제1 N웰(28)에 도달하게 되어, NPN, PNP 정궤환 작용에 의해 실리콘 기판 내부에서의 전류 경로를 형성시켜 ESD 전류를 방전시킨다.The remaining hole current reaches the 3N + diffusion region 36 in a PNPN structure via the first N well 28, the P-base 29, and the second N well 30. On the contrary, the electron current forms the NPN junction and reaches the first N well 28, thereby discharging the ESD current by forming a current path inside the silicon substrate by NPN and PNP positive feedback.

도 4 는 도 3에 도시된 정전기 방전 보호장치의 실시예의 등가회로를 나타낸 것으로, 제2P+확산영역(34), 제1 N웰(28), P형 기판은 각각 접합 트랜지스터(Q1)의 이미터, 베이스, 콜렉터를 형성하고, 제2P+확산영역(34), N+플로팅 확산영역(34), P+드리프트(35)는 각각 접합 트랜지스터(Q2)의 이미터, 베이스 및 콜렉터를 형성하고, 제1 N+확산영역(32), P+베이스(29), 제3N+확산영역(36)은 각각 접합 트랜지스터(Q3)의 이미터, 베이스 및 콜렉터를 형성한다. 도 4에서, Rn1(24)은 제1 N웰(28)의 저항을, Rn2(25)은 제2 N웰(30)의 저항을, Rp-drift(27)는 P+드리프트(35)의 저항을, Rp(26)은 P기판의 저항을 각각 나타낸다. 4 shows an equivalent circuit of the embodiment of the electrostatic discharge protection device shown in FIG. 3, in which the second P + diffusion region 34, the first N well 28, and the P-type substrate are emitters of the junction transistor Q1, respectively. , Base, and collector are formed, and the 2 P + diffusion region 34, the N + floating diffusion region 34, and the P + drift 35 form the emitter, base, and collector of the junction transistor Q2, respectively, and the first N +. The diffusion region 32, the P + base 29 and the third N + diffusion region 36 form an emitter, a base and a collector of the junction transistor Q3, respectively. In FIG. 4, Rn1 24 is the resistance of the first N well 28, Rn2 25 is the resistance of the second N well 30, and Rp-drift 27 is the resistance of P + drift 35. Rp 26 represents the resistance of the P substrate, respectively.

도 4에 도시된 정전기 방전 보호장치의 동작을 설명하면 다음과 같다. 애노드 단에 가해지는 전압이 트리거 전압 이하인 경우에는 정전기 방전 보호장치는 높은 저항값을 가지므로 전류가 거의 흐르지 않는다. 정전기로 인해 애노드 단에 트리거 전압 이상의 전압이 인가되면, 제1 N웰(28)과 P-베이스(29) 사이에 PN접합에서 항복 현상이 발생하여 전류가 흐르게 되며, 스냅백 현상에 의해 애노드와 캐소드 단 사이의 전압은 급격히 감소한다. 전류가 증가하여 홀딩 전류 Ih 이상 흐르게 되면 접합 트랜지스터 Q1,Q2,Q3가 턴온되어 다량의 전류를 방전할 수 있게 된다. 접합 트랜지스터Q1,Q2,Q3가 모두 턴온되는 시점의 전압이 홀딩 전압이다. 여기서, 제1 N웰(28)과 P-베이스(29)의 접합부(31) 애벌런치 항복을 유도하여 트리거 전압을 높였으며, 제1 N웰(28)에 N+플로팅 확산영역(34)을 삽입하여 PNP 바이폴라의 베이스 농도를 높여줘 전류 이득이 감소함으로써 높은 홀딩 전압의 특성을 유도하게 되고, 내부 회로의 전원 전압 이상의 홀딩 전압을 유지함으로써 원천적으로 래치업(latch-up) 문제를 해결할 수 있다.Referring to the operation of the electrostatic discharge protection device shown in Figure 4 as follows. When the voltage applied to the anode stage is below the trigger voltage, the electrostatic discharge protection device has a high resistance value, so that little current flows. When a voltage higher than the trigger voltage is applied to the anode terminal due to static electricity, a breakdown phenomenon occurs at the PN junction between the first N well 28 and the P-base 29, and a current flows. The voltage between the cathode stages is drastically reduced. When the current increases to flow over the holding current Ih, the junction transistors Q1, Q2, and Q3 are turned on to discharge a large amount of current. The holding voltage is the voltage at which the junction transistors Q1, Q2 and Q3 are all turned on. Here, the trigger voltage was increased by inducing avalanche breakdown of the junction 31 of the first N well 28 and the P-base 29, and an N + floating diffusion region 34 was inserted into the first N well 28. Therefore, by increasing the base concentration of the PNP bipolar to reduce the current gain to induce a high holding voltage characteristics, by maintaining a holding voltage above the power supply voltage of the internal circuit it is possible to solve the latch-up problem inherently.

즉, 도 5에 도시된 바와 같이 종래 기술에 따른 ESD 보호 회로의 애노드 전압과 전류에 따른 I-V 특성 곡선에서 낮은 홀딩 전압(38)으로 인해 정상 동작 상태에서 오작동을 일으킬 수 있는 문제점을 방지하기 위하여, 도 6에 도시된 본 발명에 따른 정전기 보호 장치는 홀딩전압 Vh을 39와 같이 증가시켜 고전압용 ESD 보호 회로로 사용할 수 있게 되었으며, 래치업으로 인한 정상 동작 상태의 오작동을 방지할 수 있다.That is, in order to prevent a problem that may cause a malfunction in the normal operating state due to the low holding voltage 38 in the IV characteristic curve according to the anode voltage and current of the ESD protection circuit according to the prior art, as shown in FIG. The electrostatic protection device according to the present invention shown in FIG. 6 increases the holding voltage Vh to 39 to be used as a high-voltage ESD protection circuit, and prevents malfunction of a normal operating state due to latch-up.

상기와 같이 구성된 본 발명에 따른 정전기 보호 장치를 메디치 시뮬레이션 툴(Medici Simulation Tool)을 이용하여 시뮬레이션한 결과가 도 7에 도시된다. 도 1의 정전기 보호장치의 경우 트리거 전압이 20V 이하, 홀딩 전압이 1~2 V 정도이고, 도 2의 정전기 보호장치는 트리거 전압이 11.5V, 홀딩 전압이 3.5V 인 것에 비해, 도 7에 도시된 바와 같이 본 발명에 따른 정전기 보호 장치는 트리거 전압이 약 20.4V, 홀딩 전압이 약 5.5V로 높아졌다.7 shows a simulation result of the electrostatic protection device according to the present invention configured as described above using the Medici Simulation Tool. In the electrostatic protection device of FIG. 1, the trigger voltage is 20 V or less, the holding voltage is about 1 to 2 V, and the electrostatic protection device of FIG. 2 has a trigger voltage of 11.5 V and a holding voltage of 3.5 V, as shown in FIG. 7. As described above, the electrostatic protection device according to the present invention has a high trigger voltage of about 20.4V and a holding voltage of about 5.5V.

즉, 본 발명에 따른 정전기 보호 장치는 홀딩 전압을 개선하여 기존 정전기 보호회로인 SCR의 문제점인 낮은 홀딩 전압으로 인하여 내부 회로의 정상적인 동작에 부하로서 미치는 영향을 최소화하고, 전압의 오버 슈팅이나 노이즈에 의한 의도되지 않은 정전기 보호 장치의 동작으로 내부 회로의 동작에 치명적으로 작동하는 것을 방지한다.That is, the electrostatic protection device according to the present invention improves the holding voltage to minimize the influence of the load as a load on the normal operation of the internal circuit due to the low holding voltage, which is a problem of the SCR, which is a conventional static electricity protection circuit, and to the overshooting or noise of the voltage. Unintended operation of the electrostatic protection device prevents the operation of the internal circuit fatally.

상기와 같이 구성된 정전기 보호 장치는 모든 I/O 인터페이스 회로 및 집적 회로 반도체 등에 적용이 가능하고, 본 발명에 따른 정전기 보호 장치를 내장한 반도체 칩은 높은 안정성과 신뢰성을 보장하며 원칩화에 따른 비용 절감을 이룰 수 있다.The electrostatic protection device configured as described above can be applied to all I / O interface circuits and integrated circuit semiconductors, etc., and the semiconductor chip incorporating the electrostatic protection device according to the present invention ensures high stability and reliability and reduces the cost due to the one-chip. Can be achieved.

28 : 제1 N웰 29 : P-베이스
30 : 제2 N웰 31 : 제1 N웰과 P-베이스 사이의 PN접합
32 : 제1 N+확산영역 33 : 제2P+확산영역
34 : N+플로팅 확산영역 35 : P+드리프트
36 : 제3N+확산영역28: first N well 29: P-base
30: second N well 31: PN junction between first N well and P-base
32: first N + diffusion region 33: second P + diffusion region
34: N + floating diffusion region 35: P + drift
36: 3N + diffusion region

Claims (4)

제1 도전형 기판;
상기 기판 내에 형성된 제2 도전형의 제1 웰;
상기 제1 웰 내에 형성된 제2 도전형의 제1 확산영역;
상기 제1 확산영역과 간격을 두고 상기 제1 웰 내에 형성된 제1 도전형의 제2 확산영역;
상기 제1 웰과 접하도록 상기 기판 내에 형성된 제1 도전형의 베이스;
상기 베이스와 접하도록 상기 기판 내에 형성된 제2 도전형의 제2 웰;
상기 베이스 및 상기 제2 웰 에 공통으로 접하도록 상기 베이스 및 상기 제2 웰 내에 형성되는 제1 도전형 드리프트;
상기 드리프트와 간격을 두고 상기 제2 웰 내에 형성된 제2 도전형의 제 3 확산영역을 구비하고,
상기 제1 확산영역과 상기 제2 확산영역은 애노드 단에 연결하고, 상기 드리프트와 상기 제 3 확산영역은 캐소드 단에 연결하고,
상기 제2 확산영역과 간격을 두고 상기 제1 웰 내에 제2 도전형의 플로팅 확산영역을 추가로 포함하는 것을 특징으로 하는 정전기 방전 보호 장치. A first conductivity type substrate;
A first well of a second conductivity type formed in the substrate;
A first diffusion region of a second conductivity type formed in the first well;
A second diffusion region of a first conductivity type formed in the first well at intervals from the first diffusion region;
A base of a first conductivity type formed in the substrate in contact with the first well;
A second well of a second conductivity type formed in the substrate in contact with the base;
A first conductivity type drift formed in the base and the second well to be in common contact with the base and the second well;
A third diffusion region of a second conductivity type formed in the second well at intervals from the drift,
The first diffusion region and the second diffusion region are connected to an anode end, the drift and the third diffusion region are connected to a cathode end,
And a second conductive floating diffusion region in the first well at intervals from the second diffusion region. 삭제delete 제 1 항에 있어서,
상기 제1 도전형 제2 확산영역과 상기 제1 도전형 기판, 및 상기 제2 도전형 제1 웰에 의해 제1 접합 트랜지스터가 형성되고
상기 제1 도전형 제2 확산영역과 상기 제2 도전형의 플로팅 확산영역 및 상기 제1 드리프트 확산영역에 의해 제2 접합 트랜지스터가 형성되고,
상기 제2 도전형 제1 웰과 상기 제1 도전형 베이스 및 상기 제2 도전형 제2 웰에 의해 제 3 접합 트랜지스터가 형성되는 것을 특징으로 하는 정전기 방전 보호 장치.The method of claim 1,
A first junction transistor is formed by the first conductivity type second diffusion region, the first conductivity type substrate, and the second conductivity type first well.
A second junction transistor is formed by the first conductivity type second diffusion region, the second conductivity type floating diffusion region, and the first drift diffusion region,
And a third junction transistor formed by the second conductivity type first well, the first conductivity type base, and the second conductivity type second well. 제 1 항 또는 제 3 항에 있어서,
상기 제1 도전형은 P 형이고, 상기 제2 도전형은 N 형인 것을 특징으로 하는 정전기 방전 보호 장치.The method according to claim 1 or 3,
And said first conductivity type is P type, and said second conductivity type is N type.
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