KR101298258B1

KR101298258B1 - Method of manufacturing phase-change memory device

Info

Publication number: KR101298258B1
Application number: KR1020070018886A
Authority: KR
Inventors: 강동조; 박인선; 임현석
Original assignee: 삼성전자주식회사
Priority date: 2007-02-26
Filing date: 2007-02-26
Publication date: 2013-08-22
Anticipated expiration: 2027-02-26
Also published as: KR20080078972A

Abstract

개시된 상변화 메모리 장치의 제조 방법은 반도체 기판 상에 개구를 갖는 절연막 패턴을 형성한 후, 개구의 입구를 기준으로 개구의 입구와 다른 높이를 갖도록 개구를 채우면서 제1 불순물이 도핑된 매립 구조물을 형성한다. 그리고, 매립 구조물과 절연막 패턴이 접하는 영역에 금속으로 이루어진 스페이서를 형성한다. 이어서, 매립 구조물 상에 선택적 에피택시얼 성장을 통해 제1 불순물과 다른 제2 불순물로 이루어진 다이오드를 형성한 후, 다이오드 상에 다이오드와 전기적으로 연결되는 제1 전극을 형성한 후, 제1 전극 상에 상변화 물질층 패턴을 형성한 후, 상변화 물질층 패턴 상에 제2 전극을 형성한다. 따라서, 매립 구조물과 절연막 패턴이 접하는 영역에 액티브 저항이 낮은 스페이서를 형성하고, 전류는 스페이서를 통하여 상변화 물질층 패턴에 전달된다. 이에 상변화 메모리 장치는 별도의 전류 전달 수단을 구비하지 않고 전류를 효과적으로 전달함으로써, 상변화 메모리 장치의 전체적인 크기가 감소된다. According to the disclosed method of manufacturing a phase change memory device, after forming an insulating layer pattern having an opening on a semiconductor substrate, a buried structure doped with first impurities is filled while filling the opening to have a height different from that of the opening based on the opening of the opening. Form. Then, a spacer made of metal is formed in a region where the buried structure and the insulating film pattern contact each other. Subsequently, after the epitaxial growth is formed on the buried structure, a diode is formed of the first impurity and the other second impurity, and then a first electrode electrically connected to the diode is formed on the diode, and then on the first electrode. After the phase change material layer pattern is formed on the second electrode on the phase change material layer pattern. Accordingly, a spacer having low active resistance is formed in a region where the buried structure and the insulating layer pattern contact each other, and a current is transmitted to the phase change material layer pattern through the spacer. Accordingly, the phase change memory device does not have a separate current transfer means, thereby effectively transferring current, thereby reducing the overall size of the phase change memory device.

Description

Manufacturing method of phase change memory device {METHOD OF MANUFACTURING PHASE-CHANGE MEMORY DEVICE}

도 1은 종래의 상변화 메모리 장치의 문제점을 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a problem of a conventional phase change memory device.

도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 3A to 3D are cross-sectional views illustrating a method of manufacturing a phase change memory device according to another exemplary embodiment of the present invention.

도 4a 내지 도 4f는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.4A to 4F are cross-sectional views illustrating a method of manufacturing a phase change memory device according to still another embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 상변화 메모리 장치 200 : 반도체 기판100: phase change memory device 200: semiconductor substrate

300, 400, 500 : 절연막 패턴 310, 410, 510 : 매립 구조물300, 400, 500: insulating film pattern 310, 410, 510: buried structure

320 : 홈 330, 420 : 스페이서320: groove 330, 420: spacer

520 : 메탈막 530 : 패턴520: metal film 530: pattern

600 : 제2 절연막 패턴 605 : 콘택홀600: second insulating film pattern 605: contact hole

610 : 다이오드 615 : 다이오드 스페이서610: diode 615: diode spacer

620 : 도전성 패드 630 : 제3 절연막 패턴620: conductive pad 630: third insulating film pattern

640 : 제1 전극 650 : 전극 스페이서 640: first electrode 650: electrode spacer

660 : 제1 층간 절연막 670 : 상변화 물질층 패턴660: first interlayer insulating layer 670: phase change material layer pattern

680 : 제2 전극 690 : 제2 층간 절연막680: second electrode 690: second interlayer insulating film

본 발명은 상변화 메모리 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 상변화 메모리 장치의 크기를 감소시키기 위한 상변화 메모리 장치의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a phase change memory device, and more particularly, to a method of manufacturing a phase change memory device for reducing the size of a phase change memory device.

반도체 메모리 장치의 예로서는 DRAM 장치, SRAM 장치 또는 Flash 메모리 장치 등을 들 수 있다. 이러한 반도체 장치들은 전원 공급이 중단 되었을 때, 데이터의 보유 유무에 따라, 크게 휘발성 메모리 장치 및 비휘발성 메모리 장치로 나누어 질수 있다. 디지털 카메라, MP3 플레이어 및 휴대 전화기 등에 데이터 저장용으로 사용되는 기억 소자는 전원 공급이 없는 상태에서도 데이터가 보관되기 위하여 비휘발성 메모리 장치 특히 플래시 메모리가 주로 사용되고 있다. 그러나 플래시 메모리는 데이터를 읽거나 쓰는데 많은 시간이 필요해서 새로운 반도체 장치가 요구되어 왔다. 이러한 새로운 차세대 반도체 장치로서는 FRAM(Ferro-Electric RAM) 장치, MRAM(Magentic RAM) 장치, PRAM(Phase-change RAM)) 장치 등이 제안되어 왔다.Examples of the semiconductor memory device include a DRAM device, an SRAM device, or a flash memory device. Such semiconductor devices may be largely divided into volatile memory devices and nonvolatile memory devices according to whether data is retained when power supply is interrupted. Nonvolatile memory devices, in particular flash memory, are mainly used in memory devices used for data storage in digital cameras, MP3 players, mobile phones, etc. to store data even when there is no power supply. However, flash memory requires a lot of time to read or write data, so a new semiconductor device has been required. As such a new next-generation semiconductor device, a Ferro-Electric RAM (FRAM) device, a Magentic RAM (MRAM) device, a phase-change RAM (PRAM) device, and the like have been proposed.

특히, PRAM 장치는 열에 의하여 그 결정 상태가 변하여 저항이 크게 달라지 는 상변화 물질층을 포함한다. 일반적으로, 상기 상변화 물질층은 게르마늄(Ge), 안티몬(Sb) 및 텔루리움(Te)으로 이루어진 칼코겐 화합물(chalcogenide)을 사용하여 형성된다. 상기 상변화 물질층에 상전이에 요구되는 열을 제공하기 위해서 전극을 통해 전류가 인가되며, 상변화 물질층의 결정 상태는 주로 공급되는 전류의 크기 및 공급 시간에 의존하여 변하게 된다. 상기 상변화 물질층은 결정 상태에 따라서 그 저항의 크기가 다르고, 상기 저항 차이를 감지하여 논리 정보를 결정할 수 있다. In particular, a PRAM device includes a phase change material layer whose resistance changes significantly due to heat. In general, the phase change material layer is formed using a chalcogenide (chalcogenide) consisting of germanium (Ge), antimony (Sb) and tellurium (Te). In order to provide heat required for phase transition to the phase change material layer, a current is applied through an electrode, and the crystal state of the phase change material layer is mainly changed depending on the magnitude and supply time of the supplied current. The phase change material layer may have a different magnitude of resistance according to a crystal state, and may determine logic information by sensing the difference in resistance.

종래의 상변화 메모리 장치는 미국등록특허 제6,987,467호, 한국등록특허 제546406호, 한국 공개특허 제2006-001105호 등에 개시되어 있다. Conventional phase change memory devices are disclosed in US Patent No. 6,987,467, Korean Patent No. 546406, Korean Patent Publication No. 2006-001105, and the like.

도 1을 참조하면, 종래의 상변화 메모리 장치(10)는 예를 들어, 매립 구조물을 포함하는 반도체 기판(20) 상에 차례로 형성된 다이오드(30), 제1 전극(40), 상변화 물질층 패턴(50) 및 제2 전극(60)을 포함한다. 예를 들어, 다이오드(30)는 선택적 에피택시얼 성장(selective epitaxial growth) 공정을 통하여 형성된다. 따라서, 다이오드(30)의 하부에 형성된 액티브 영역에 코발트 실리사이드(CoSi2) 등의 메탈 실리사이드가 사용될 수 없다. 이에 따라, 액티브 영역은 비메탈인 불순물로 도핑되어 형성되므로, 액티브 시트 저항이 높다. 따라서, 상기 액티브 영역을 통하여 전류를 효율적으로 전달하는데 어려움이 발생한다. Referring to FIG. 1, a conventional phase change memory device 10 includes, for example, a diode 30, a first electrode 40, and a phase change material layer sequentially formed on a semiconductor substrate 20 including a buried structure. The pattern 50 and the second electrode 60 are included. For example, the diode 30 is formed through a selective epitaxial growth process. Therefore, metal silicide such as cobalt silicide (CoSi2) cannot be used in the active region formed under the diode 30. As a result, the active region is formed by being doped with a non-metallic impurity, so that the active sheet resistance is high. Thus, difficulties arise in efficiently transferring current through the active region.

따라서, 상변화 메모리 장치(10)는 전류를 공급하기 위한 직류 스트래핑 컨택(DC strapping contact)(70) 및 메탈 라인(80)을 더 포함한다. 예를 들어, 액티 브 시트 저항이 높은 경우, 상변화 물질층 패턴에 전류를 충분하게 공급하기 위하여 복수 개의 다이오드마다 하나의 직류 스트래핑 컨택(70)을 형성한다. 따라서, 높은 액티브 저항을 갖는 액티브 영역은 직류 스트랭핑 컨택(70)으로부터 전류를 전달받아 상변화 물질층 패턴에 전달한다. 그러나, 직류 스트래핑 컨택(70)은 메탈 재질로 이루어져 공정 난이도가 높으며, 부피, 비용 및 무게 등이 증가하는 문제점이 발생한다. 따라서, 직류 스트래핑 컨택(70)에 의하여 상변화 메모리 장치(10)의 전체적인 크기가 증가하는 문제점이 발생한다. Accordingly, the phase change memory device 10 further includes a DC strapping contact 70 and a metal line 80 for supplying current. For example, when the active sheet resistance is high, one DC strapping contact 70 is formed for each of the plurality of diodes in order to supply sufficient current to the phase change material layer pattern. Therefore, the active region having the high active resistance receives current from the DC stripping contact 70 and transfers the current to the phase change material layer pattern. However, since the DC strapping contact 70 is made of a metal material, the process difficulty is high, and the volume, cost, and weight increase. Therefore, a problem arises in that the overall size of the phase change memory device 10 is increased by the DC strapping contact 70.

이에 따라, 본 발명의 목적은 액티브 시트 저항을 감소시켜 상변화 메모리 장치의 크기를 감소시킬 수 있는 상변화 메모리 장치의 제조 방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide a method of manufacturing a phase change memory device capable of reducing the size of the phase change memory device by reducing the active sheet resistance.

상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법에 있어서, 반도체 기판 상에 개구를 갖는 절연막 패턴을 형성한 후, 상기 개구의 입구를 기준으로 상기 개구의 입구와 다른 높이를 갖도록 상기 개구를 채우면서 제1 불순물이 도핑된 매립 구조물을 형성한다. 그리고, 상기 매립 구조물과 상기 절연막 패턴이 접하는 영역에 금속으로 이루어지는 스페이서를 형성한다. 이어서, 상기 매립 구조물 상에 선택적 에피택시얼 성장을 통해 상기 제1 불순물과 다른 제2 불순물로 이루어진 다이오드를 형성한 후, 상기 다이오드 상에 상기 다이오드와 전기적으로 연결되는 제1 전극을 형성한 후, 상기 제1 전극 상에 상변화 물질층 패턴을 형성한 후, 상기 상변화 물질층 패턴 상에 제2 전극을 형성한다. In order to achieve the above object of the present invention, in the method of manufacturing a phase change memory device according to an embodiment of the present invention, after forming an insulating film pattern having an opening on a semiconductor substrate, based on the opening of the opening A buried structure doped with a first impurity is formed while filling the opening to have a height different from that of the opening. A spacer made of metal is formed in a region where the buried structure and the insulating layer pattern contact each other. Subsequently, after forming a diode made of the second impurity different from the first impurity through selective epitaxial growth on the buried structure, and then forming a first electrode electrically connected to the diode on the diode, After forming a phase change material layer pattern on the first electrode, a second electrode is formed on the phase change material layer pattern.

본 발명의 실시예들에 따르면, 상기 매립 구조물을 형성하는 단계는 상기 절연막 패턴을 마스크로 이용하는 이온 주입 공정을 통해 상기 제1 불순물을 주입한다. In example embodiments, the forming of the buried structure may be performed by implanting the first impurity through an ion implantation process using the insulating layer pattern as a mask.

본 발명의 일 실시예에 따르면, 상기 매립 구조물 및 스페이서를 형성하는 단계는 상기 매립 구조물을 상기 절연막 패턴과 동일한 높이로 형성한 후, 상기 매립 구조물과 접하는 상기 절연막 패턴의 영역에 상기 매립 구조물의 측벽의 상부를 부분적으로 노출시키는 홈을 형성하고, 상기 홈에 의해 노출된 상기 매립 구조물의 측벽에 상기 스페이서를 형성한다. According to an embodiment of the present disclosure, the forming of the buried structure and the spacer may include forming the buried structure at the same height as the insulating film pattern, and then forming a sidewall of the buried structure in an area of the insulating film pattern contacting the buried structure. A groove is formed to partially expose an upper portion of the gap, and the spacer is formed on a sidewall of the buried structure exposed by the groove.

본 발명의 다른 실시예에 따르면, 상기 매립 구조물 및 상기 스페이서를 형성하는 단계는 상기 절연막 패턴의 측벽 일부가 노출되도록 상기 매립 구조물을 상기 절연막 패턴보다 낮게 형성하는 단계 및 상기 노출된 절연막 패턴의 측벽에 스페이서를 형성하는 단계를 포함한다.According to another exemplary embodiment of the present disclosure, the forming of the buried structure and the spacer may include forming the buried structure lower than the insulating film pattern to expose a portion of the sidewall of the insulating film pattern and the sidewall of the exposed insulating film pattern. Forming a spacer.

본 발명의 실시예들에 따르면, 상기 스페이서는 티타늄, 텅스텐, 티타늄 질화물 또는 텅스텐 질화물을 포함한다. According to embodiments of the present invention, the spacer comprises titanium, tungsten, titanium nitride or tungsten nitride.

본 발명의 실시예들에 따르면, 상기 다이오드와 상기 제1 전극의 사이에 상기 다이오드와 상기 제1 전극을 전기적으로 연결시키기 위한 도전성 패드를 형성하는 단계를 더 포함한다.According to embodiments of the present invention, the method may further include forming a conductive pad between the diode and the first electrode to electrically connect the diode and the first electrode.

본 발명의 실시예들에 따르면, 상기 제1 전극의 양 측벽에 전극 스페이서를 형성하는 단계를 더 포함한다. According to embodiments of the present invention, the method may further include forming electrode spacers on both sidewalls of the first electrode.

이에 따라, 상기한 상변화 메모리 장치의 제조 방법은 상기 매립 구조물과 상기 절연막 패턴이 접하는 영역에 금속으로 이루어진 스페이서를 형성함으로써, 액티브 시트 저항을 감소시켜 전체적인 상변화 메모리 장치의 크기를 감소시킬 수 있다. Accordingly, the method of manufacturing the phase change memory device may form a spacer made of a metal in a region where the buried structure and the insulating layer pattern contact each other, thereby reducing the active sheet resistance and thus reducing the size of the overall phase change memory device. .

상술한 본 발명의 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법에 있어서, 반도체 기판 상에 개구를 갖는 절연막 패턴을 형성한 후, 상기 개구의 입구를 기준으로 상기 개구의 입구와 다른 높이를 갖도록 상기 개구를 채우면서 제1 불순물이 도핑된 매립 구조물을 형성한다. 그리고, 상기 매립 구조물과 상기 절연막 패턴이 접하는 영역에 금속으로 이루어지는 패턴을 형성한다. 이어서, 상기 매립 구조물 상에 선택적 에피택시얼 성장을 통해 상기 제1 불순물과 다른 제2 불순물로 이루어진 다이오드를 형성한 후, 상기 다이오드 상에 상기 다이오드와 전기적으로 연결되는 제1 전극을 형성한 후, 상기 제1 전극 상에 상변화 물질층 패턴을 형성한 후, 상기 상변화 물질층 패턴 상에 제2 전극을 형성한다. In order to achieve the above object of the present invention, in the method of manufacturing a phase change memory device according to another embodiment of the present invention, after forming an insulating film pattern having an opening on a semiconductor substrate, A buried structure doped with a first impurity is formed while filling the opening to have a height different from that of the opening. In addition, a pattern made of a metal is formed in a region where the buried structure and the insulating layer pattern contact each other. Subsequently, after forming a diode made of the second impurity different from the first impurity through selective epitaxial growth on the buried structure, and then forming a first electrode electrically connected to the diode on the diode, After forming a phase change material layer pattern on the first electrode, a second electrode is formed on the phase change material layer pattern.

본 발명의 일 실시예에 따르면, 상기 패턴은 티타늄, 텅스텐, 티타늄 질화물 또는 텅스텐 질화물을 포함한다. According to one embodiment of the invention, the pattern comprises titanium, tungsten, titanium nitride or tungsten nitride.

본 발명의 일 실시예에 따르면, 상기 매립 구조물 및 상기 패턴을 형성하는 단계는 상기 절연막 패턴의 측벽 일부가 노출되도록 상기 매립 구조물을 상기 절연막 패턴보다 낮게 형성하는 단계, 상기 매립 구조물 및 상기 절연막 패턴 상에 메 탈막을 형성하는 단계 및 상기 절연막 패턴의 상부면이 노출되도록 상기 절연막 패턴의 상부면에 형성된 상기 메탈막을 제거하여 상기 패턴을 형성하는 단계를 포함한다. According to an embodiment of the present disclosure, the forming of the buried structure and the pattern may include forming the buried structure lower than the insulating film pattern so that a portion of the sidewall of the insulating film pattern is exposed. Forming a metal film on the metal film and removing the metal film formed on the top surface of the insulating film pattern to expose the top surface of the insulating film pattern.

본 발명의 일 실시예에 따르면, 상기 다이오드를 형성하는 단계는 상부면이 노출된 상기 절연막 패턴 및 상기 패턴 상에 절연막을 형성하는 단계, 상기 절연막 상에 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 이용한 식각 공정을 통해 상기 매립 구조물이 부분적으로 노출되도록 상기 절연막 및 상기 패턴을 제거하여 콘택홀을 형성하는 단계, 상기 콘택홀의 측벽에 제1 스페이서를 형성하는 단계 및 상기 선택적 에피택시얼 성장을 통해 상기 콘택홀을 채우면서 상기 다이오드를 형성하는 단계를 포함한다. According to an embodiment of the present invention, the forming of the diode may include forming an insulating film on the insulating film pattern and the pattern on which the top surface is exposed, forming a photoresist pattern on the insulating film, and the photoresist. Forming a contact hole by removing the insulating layer and the pattern to partially expose the buried structure through an etching process using a pattern, forming a first spacer on a sidewall of the contact hole, and performing selective epitaxial growth. And forming the diode while filling the contact hole.

본 발명의 일 실시예에 따르면, 상기 스페이서는 실리콘 산화물 또는 실리콘 질화물을 포함한다. According to an embodiment of the present invention, the spacer includes silicon oxide or silicon nitride.

본 발명의 일 실시예에 따르면, 상기 제1 전극의 양 측벽에 전극 스페이서를 형성하는 단계를 더 포함한다.According to an embodiment of the present invention, the method may further include forming electrode spacers on both sidewalls of the first electrode.

이러한 상변화 메모리 장치의 제조 방법에 따르면, 상기 매립 구조물과 상기 절연막 패턴이 접하는 영역에 패턴을 형성함으로써, 액티브 시트 저항을 감소시켜 전체적인 상변화 메모리 장치의 크기를 감소시킬 수 있다. According to the manufacturing method of the phase change memory device, by forming a pattern in a region where the buried structure and the insulating layer pattern contact, it is possible to reduce the size of the overall phase change memory device by reducing the active sheet resistance.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 막, 패턴 및 영역들의 두께와 크기 등은 그 명확성을 기하기 위하여 과장되어진 것이다. 또한, 박막이 다른 박막 또는 기판 상에 있다고 언급되어 지는 경우에 그것은 다른 박막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3 박막이 개재될 수도 있다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments disclosed herein are being provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. In the drawings, the thickness, size, and the like of the films, patterns, and regions are exaggerated for clarity. Also, if it is mentioned that the thin film is on another thin film or substrate, it may be formed directly on the other thin film or the substrate or a third thin film may be interposed therebetween.

도 2a를 참조하면, 개구를 갖는 제1 절연막 패턴(300)이 반도체 기판(200) 상에 형성된다. 반도체 기판(200)은 예를 들어, 실리콘 웨이퍼 또는 SOI(Silicon-On-Insulator) 기판과 같은 반도체 기판 또는 금속 산화물 단결정 기판을 포함한다. 또한, 제1 절연막 패턴(300)은 액티브 영역과 필드 영역을 구분한다. 예를 들어, 제1 절연막 패턴(300)이 위치하는 부분이 상기 필드 영역에 해당되며, 상기 필드 영역에 의해 한정되는 부분이 상기 액티브 영역에 해당된다. Referring to FIG. 2A, a first insulating layer pattern 300 having an opening is formed on the semiconductor substrate 200. The semiconductor substrate 200 includes, for example, a semiconductor substrate such as a silicon wafer or a silicon-on-insulator (SOI) substrate or a metal oxide single crystal substrate. In addition, the first insulating layer pattern 300 distinguishes the active region from the field region. For example, a portion where the first insulating layer pattern 300 is located corresponds to the field region, and a portion defined by the field region corresponds to the active region.

본 발명의 일 실시예에 따르면, 절연막(도시되지 않음)이 반도체 기판(200) 상에 형성되고, 상기 절연막이 사진 식각 공정을 통하여 반도체 기판(200)을 부분적으로 노출시키도록 식각되어 제1 절연막 패턴(300)이 형성된다. 따라서, 제1 절연막 패턴(300)은 개구(도시되지 않음)를 갖는다. 이와 달리, 제1 절연막 패 턴(300)은 쉘로우 트렌치 소자 분리(STI) 공정 또는 실리콘 부분 산화법(LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(200)에 형성될 수 있다. According to an embodiment of the present invention, an insulating film (not shown) is formed on the semiconductor substrate 200, and the insulating film is etched to partially expose the semiconductor substrate 200 through a photolithography process so as to expose the first insulating film. The pattern 300 is formed. Thus, the first insulating film pattern 300 has an opening (not shown). Alternatively, the first insulating layer pattern 300 may be formed on the semiconductor substrate 200 by using a device isolation process such as a shallow trench device isolation (STI) process or a silicon partial oxidation method (LOCOS).

이어서, 매립 구조물(310)이 상기 개구를 채우도록 불순물로 도핑되어 형성된다. 예를 들어, 실리콘 막(도시되지 않음)이 상기 개구를 채우면서 반도체 기판(200) 및 제1 절연막 패턴(300) 상에 형성된다. 그리고, 평탄화 공정을 통하여 제1 절연막 패턴(300)의 상부면이 노출되도록 상기 실리콘 막이 제거된다. 이에 따라, 실리콘 패턴(도시되지 않음)이 제1 절연막 패턴(300)과 동일한 높이를 갖도록 상기 개구를 채우면서 형성된다. Subsequently, the buried structure 310 is formed by doping with impurities to fill the opening. For example, a silicon film (not shown) is formed on the semiconductor substrate 200 and the first insulating film pattern 300 while filling the opening. The silicon film is removed to expose the top surface of the first insulating film pattern 300 through a planarization process. Accordingly, a silicon pattern (not shown) is formed while filling the opening to have the same height as the first insulating layer pattern 300.

매립 구조물(310)은 상기 실리콘 패턴에 이온을 주입하여 형성된다. 예를 들어, 매립 구조물(310)은 제1 절연막 패턴(300)을 마스크로 이용하는 이온 주입 공정을 통하여 이온이 주입되어 형성된다. 예를 들어, 상기 불순물은 3족 불순물 또는 5족 불순물을 포함한다. 본 발명의 일 실시예에 따르면, 매립 구조물(310)에 도핑된 상기 불순물은 3족 불순물을 포함한다. 한편, 매립 구조물(310)에 도핑된 불순물은 상대적으로 고농도로 도핑된다. 따라서, 메탈 라인(도시되지 않음)등을 통하여 전달된 전류는 매립 구조물(310)을 경유하여 후술할 다이오드에 전달된다. 예를 들어, 매립 구조물(310)은 3족 불순물로 도핑되므로, 매립 구조물(310)의 액티브 저항은 상대적으로 높다.The buried structure 310 is formed by implanting ions into the silicon pattern. For example, the buried structure 310 is formed by implanting ions through an ion implantation process using the first insulating layer pattern 300 as a mask. For example, the impurities include Group 3 impurities or Group 5 impurities. According to one embodiment of the present invention, the impurities doped in the buried structure 310 includes group III impurities. Meanwhile, impurities doped into the buried structure 310 are relatively doped. Accordingly, the current transmitted through the metal line (not shown) or the like is transmitted to the diode to be described later via the buried structure 310. For example, since the buried structure 310 is doped with group III impurities, the active resistance of the buried structure 310 is relatively high.

도 2b를 참조하면, 매립 구조물(310)과 접하는 제1 절연막 패턴(300)의 영역에 홈(320)이 형성된다. 홈(320)이 제1 절연막 패턴(300)의 상부의 가장 자리에 형성됨으로써, 제1 절연막 패턴(300)과 동일한 높이로 형성된 매립 구조물(310)의 측 벽 상부가 노출된다. 따라서, 제1 절연막 패턴(300)의 상부면 가장 자리에 홈(320)이 형성되므로, 제1 절연막 패턴(300)의 상부면은 예를 들어, 가운데가 가장 자리보다 돌출된 형상을 갖는다. Referring to FIG. 2B, a groove 320 is formed in a region of the first insulating layer pattern 300 that contacts the buried structure 310. Since the groove 320 is formed at the edge of the upper portion of the first insulating layer pattern 300, the upper portion of the side wall of the buried structure 310 formed at the same height as the first insulating layer pattern 300 is exposed. Therefore, since the groove 320 is formed at the edge of the upper surface of the first insulating layer pattern 300, the upper surface of the first insulating layer pattern 300 has a shape in which the center protrudes more than the edge, for example.

도 2c를 참조하면, 스페이서(330)가 매립 구조물(310)의 측벽에 형성된다. 예를 들어, 스페이서(330)는 홈(320)에 의해 노출된 매립 구조물(310)의 측벽에 형성된다. 스페이서(330)는 예를 들어, 티타늄, 텅스텐, 티타늄 질화물 또는 텅스텐 질화물을 포함한다. 이와 달리, 스페이서(330)는 다양한 금속 또는 금속 질화물을 포함할 수 있다. Referring to FIG. 2C, spacers 330 are formed on sidewalls of the buried structure 310. For example, the spacer 330 is formed on the sidewall of the buried structure 310 exposed by the groove 320. Spacer 330 includes, for example, titanium, tungsten, titanium nitride or tungsten nitride. Alternatively, the spacer 330 may include various metals or metal nitrides.

따라서, 매립 구조물(310)의 측벽에 메탈 재질의 스페이서(330)가 형성됨으로써, 매립 구조물(310)의 액티브 저항을 전체적으로 감소시킬 수 있다. 특히, 상기 메탈 라인을 통하여 전달된 전류가 상대적으로 저항이 낮은 스페이서(330)를 통하여 다이오드로 전달될 수 있다. 따라서, 전류를 효율적으로 전달하기 위하여 형성된 직류 스트래핑 컨택이 없어도, 전류가 스페이서(330)를 통하여 효율적으로 전달될 수 있다. 따라서, 동일한 공간을 활용하여 전류를 효율적으로 전달함으로써, 상변화 메모리 장치의 전체적인 크기를 감소시킬 수 있다. Therefore, since the metal spacer 330 is formed on the sidewall of the buried structure 310, the active resistance of the buried structure 310 may be reduced as a whole. In particular, the current transmitted through the metal line may be transferred to the diode through the spacer 330 having a relatively low resistance. Thus, even without a direct current strapping contact formed to efficiently transfer current, the current can be efficiently transferred through the spacer 330. Therefore, by efficiently transferring current using the same space, the overall size of the phase change memory device can be reduced.

도 2d를 참조하면, 제2 절연막(도시되지 않음)이 제1 절연막 패턴(300), 매립 구조물(310), 홈(320) 및 스페이서(330) 상에 형성된다. 제2 절연막은 화학 기상 증착 공정, 저압 화학 기상 증착(LPCVD) 공정 또는 플라즈마 증대 화학 기상 증착(PECVD) 공정을 수행하여 형성된다. 예를 들어, 제2 절연막은 TEOS, PE-TEOS, USG, SOG, FOX, PSG, BPSG, HDP-CVD 산화물 등을 사용하여 형성된다. 예를 들어, 제2 절연막은 제1 절연막 패턴(300)과 실질적으로 동일한 산화물을 사용하여 형성된다. 이와 달리, 제2 절연막은 제1 절연막 패턴(300)과 서로 상이한 산화물을 사용하여 형성될 수 있다. Referring to FIG. 2D, a second insulating film (not shown) is formed on the first insulating film pattern 300, the buried structure 310, the groove 320, and the spacer 330. The second insulating film is formed by performing a chemical vapor deposition process, a low pressure chemical vapor deposition (LPCVD) process, or a plasma enhanced chemical vapor deposition (PECVD) process. For example, the second insulating film is formed using TEOS, PE-TEOS, USG, SOG, FOX, PSG, BPSG, HDP-CVD oxide and the like. For example, the second insulating film is formed using an oxide substantially the same as that of the first insulating film pattern 300. In contrast, the second insulating layer may be formed using oxides different from those of the first insulating layer pattern 300.

제2 절연막 패턴(600)은 제2 절연막을 사진 식각 공정을 통하여 식각함으로써 형성된다. 예를 들어, 매립 구조물(310)의 상부면이 노출되도록 매립 구조물(310)에 대응하는 제2 절연막 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제2 절연막을 부분적으로 식각함으로써 제2 절연막 패턴(600)이 형성된다. 제2 절연막 패턴(600)이 형성된 후, 애싱 공정 및/또는 스트리핑 공정을 이용하여 제2 절연막 패턴(600)으로부터 상기 포토레지스트 패턴을 제거한다.The second insulating layer pattern 600 is formed by etching the second insulating layer through a photolithography process. For example, after the photoresist pattern (not shown) is formed on the second insulating layer corresponding to the buried structure 310 to expose the top surface of the buried structure 310, the photoresist pattern is used as an etching mask. The second insulating film pattern 600 is formed by partially etching the second insulating film. After the second insulating film pattern 600 is formed, the photoresist pattern is removed from the second insulating film pattern 600 using an ashing process and / or a stripping process.

도 2e를 참조하면, 다이오드(610)가 매립 구조물(310) 상에 형성된다. 예를 들어, 다이오드(610)는 제2 절연막 패턴(600) 사이의 매립 구조물(310)의 상부에 형성된 개구를 채우면서 형성된다. 예를 들면, 다이오드(610)는 선택적 에피택시얼 성장(SEG) 공정을 통하여 형성된다. 본 발명의 일 실시예에 따르면, 다이오드(610)는 매립 구조물(310)을 씨드막(seed layer)으로 이용하여 성장된 폴리실리콘으로 이루어진다. 본 발명의 일 실시예에 따르면, 다이오드(610)는 제2 절연막 패턴(600)과 동일한 높이를 갖도록 형성된다. 다른 실시예에 따르면, 다이오드(610)은 제2 절연막 패턴(600)과 상이한 높이를 갖도록 형성될 수 있다. Referring to FIG. 2E, a diode 610 is formed on the buried structure 310. For example, the diode 610 is formed while filling the opening formed in the upper portion of the buried structure 310 between the second insulating layer pattern 600. For example, diode 610 is formed through a selective epitaxial growth (SEG) process. According to an embodiment of the present invention, the diode 610 is made of polysilicon grown using the buried structure 310 as a seed layer. According to an embodiment of the present invention, the diode 610 is formed to have the same height as the second insulating film pattern 600. According to another embodiment, the diode 610 may be formed to have a height different from that of the second insulating layer pattern 600.

예를 들면, 다이오드(610)는 매립 구조물(310)에 인하는 깊은 영역에는 상대적으로 저농도의 3족 불순물로 도핑된다. 또한, 다이오드(610)는 표면에 인접하는 얇은 영역에는 상대적으로 고농도의 5족 불순물로 도핑된다. 따라서, 매립 구조물(310)을 통과한 전류가 스위칭 역할을 하는 다이오드(610)를 통하여 후술할 제1 전극으로 전달된다. For example, the diode 610 is doped with a relatively low concentration of Group 3 impurities in the deep region caused by the buried structure 310. In addition, the diode 610 is doped with a relatively high concentration of Group 5 impurities in a thin region adjacent to the surface. Therefore, the current passing through the buried structure 310 is transferred to the first electrode to be described later through the diode 610 serving as a switching role.

또한, 도전성 막(도시되지 않음)이 다이오드(610) 및 제2 절연막 패턴(600) 상에 형성된다. 예를 들면, 도전성 막은 사진 식각 공정을 통하여 제2 절연막 패턴(600) 상에 형성된 부분이 제거된다. 따라서, 도전성 패드(620)가 다이오드(610) 상에 형성된다. 도전성 패드(620)는 다이오드(610)와 제1 전극간의 전기적 접촉을 향상시킨다. In addition, a conductive film (not shown) is formed on the diode 610 and the second insulating film pattern 600. For example, the portion of the conductive layer formed on the second insulating layer pattern 600 is removed through a photolithography process. Thus, conductive pad 620 is formed on diode 610. The conductive pad 620 improves electrical contact between the diode 610 and the first electrode.

한편, 제3 절연막(도시되지 않음)이 도전성 패드(620) 및 제2 절연막 패턴(600) 상에 형성된다. 제3 절연막은 화학 기상 증착 공정, 저압 화학 기상 증착(LPCVD) 공정 또는 플라즈마 증대 화학 기상 증착(PECVD) 공정을 수행하여 형성된다. 예를 들어, 제3 절연막은 TEOS, PE-TEOS, USG, SOG, FOX, PSG, BPSG, HDP-CVD 산화물 등을 사용하여 형성된다. 예를 들어, 제3 절연막은 제2 절연막 패턴(600)과 실질적으로 동일한 산화물을 사용하여 형성된다. 이와 달리, 제3 절연막은 제2 절연막 패턴(600)과 서로 상이한 산화물을 사용하여 형성될 수 있다. Meanwhile, a third insulating film (not shown) is formed on the conductive pad 620 and the second insulating film pattern 600. The third insulating film is formed by performing a chemical vapor deposition process, a low pressure chemical vapor deposition (LPCVD) process, or a plasma enhanced chemical vapor deposition (PECVD) process. For example, the third insulating film is formed using TEOS, PE-TEOS, USG, SOG, FOX, PSG, BPSG, HDP-CVD oxide and the like. For example, the third insulating film is formed using the same oxide as the second insulating film pattern 600. Alternatively, the third insulating layer may be formed using oxides different from those of the second insulating layer pattern 600.

제3 절연막 패턴(630)은 제3 절연막에 대하여 평탄화 공정 및/또는 사진 식각 공정을 수행하여 형성된다. 예를 들어, 도전성 패드(620)의 상부면이 노출되도록 도전성 패드(620)에 대응하는 제3 절연막 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제3 절연막을 부분적으로 식각함으로써 제3 절연막 패턴(630)이 형성된다. 제3 절연막 패턴(630) 이 형성된 후, 애싱 공정 및/또는 스트리핑 공정을 이용하여 제3 절연막 패턴(630)으로부터 상기 포토레지스트 패턴을 제거한다.The third insulating layer pattern 630 is formed by performing a planarization process and / or a photolithography process on the third insulating layer. For example, after forming a photoresist pattern (not shown) on the third insulating layer corresponding to the conductive pad 620 so that the upper surface of the conductive pad 620 is exposed, the photoresist pattern is used as an etching mask. The third insulating film pattern 630 is formed by partially etching the third insulating film. After the third insulating film pattern 630 is formed, the photoresist pattern is removed from the third insulating film pattern 630 by using an ashing process and / or a stripping process.

도 2f를 참조하면, 예비 제1 전극(도시되지 않음)이 제3 절연막 패턴(630) 사이의 개구를 채우면서 형성된다. 예비 제1 전극은 화학 기계적 연마 공정, 에치-백 공정 또는 화학 기계적 연마와 에치-백을 조합한 공정을 이용하여 형성된다. Referring to FIG. 2F, a preliminary first electrode (not shown) is formed while filling the opening between the third insulating layer patterns 630. The preliminary first electrode is formed using a chemical mechanical polishing process, an etch-back process or a process combining chemical mechanical polishing and etch-back.

이어서, 제3 절연막 패턴(630)을 제거함으로써, 제2 절연막 패턴(600) 및 도전성 패드(620) 상으로 예비 제1 전극이 돌출된다. 즉, 제3 절연막 패턴(630)이 제거됨으로써, 예비 제1 전극이 제2 절연막 패턴(600)으로부터 필라(pillar) 형상으로 돌출된다. Subsequently, by removing the third insulating layer pattern 630, the preliminary first electrode protrudes onto the second insulating layer pattern 600 and the conductive pad 620. That is, since the third insulating layer pattern 630 is removed, the preliminary first electrode protrudes in a pillar shape from the second insulating layer pattern 600.

또한, 예비 제1 전극이 등방성 식각 공정을 통하여 부분적으로 제거됨으로써, 상대적으로 얇은 폭을 가지는 제1 전극(640)이 형성된다. 본 발명의 일 실시예에 따르면, 암모니아(NH₄OH), 과산화수소(H₂O₂) 및 탈이온수를 포함하는 용액을 사용하는 식각 공정을 통하여 예비 제1 전극의 양측부를 부분적으로 식각함으로써, 예비 제1 전극의 폭에 비하여 감소된 폭을 가지는 제1 전극(640)이 형성된다. 따라서, 상대적으로 얇은 폭을 가지는 제1 전극(640)에 전류가 전달되는 경우에는 후술할 상변화 물질층 패턴을 효율적으로 가열시킬 수 있다. In addition, since the preliminary first electrode is partially removed through an isotropic etching process, a first electrode 640 having a relatively thin width is formed. According to an embodiment of the present invention, by partially etching both sides of the preliminary first electrode through an etching process using a solution containing ammonia (NH ₄ OH), hydrogen peroxide (H ₂ O ₂ ) and deionized water, A first electrode 640 having a reduced width compared to the width of the first electrode is formed. Therefore, when a current is transmitted to the first electrode 640 having a relatively thin width, the phase change material layer pattern to be described later may be efficiently heated.

따라서, 제1 전극(640)의 폭을 감소시키기 위한 전극 스페이서(650)가 제1 전극(640)의 측벽에 형성된다. 예를 들어, 전극 스페이서(650)가 제1 전극(640)의 측벽에 형성됨으로써, 제1 전극(640)이 후속되는 화학 기계적 연마 공정에 의하여 높이가 감소되는 것이 방지된다. 또한, 전극 스페이서(650)는 제1 전극(640)의 폭을 감소시키는 역할을 한다. Thus, an electrode spacer 650 for reducing the width of the first electrode 640 is formed on the sidewall of the first electrode 640. For example, the electrode spacer 650 is formed on the sidewall of the first electrode 640, thereby preventing the first electrode 640 from being reduced in height by a subsequent chemical mechanical polishing process. In addition, the electrode spacer 650 serves to reduce the width of the first electrode 640.

예비 제1 층간 절연막(도시되지 않음)이 제1 전극(640) 및 전극 스페이서(650)를 덮으면서 제2 절연막 패턴(600) 상에 형성된다. 상기 예비 제1 층간 절연막은 제1 전극(640) 및 전극 스페이서(650)을 완전히 덮도록 제2 절연막 패턴(600)의 상면으로부터 충분한 두께로 형성된다. 상기 예비 제1 층간 절연막은 USG, SOG, FOX, PSG, BPSG, TEOS, PE-TEOS, HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성된다.A preliminary first interlayer insulating film (not shown) is formed on the second insulating film pattern 600 while covering the first electrode 640 and the electrode spacer 650. The preliminary first interlayer insulating layer is formed to have a sufficient thickness from an upper surface of the second insulating layer pattern 600 to completely cover the first electrode 640 and the electrode spacer 650. The preliminary first interlayer insulating layer is formed using an oxide such as USG, SOG, FOX, PSG, BPSG, TEOS, PE-TEOS, HDP-CVD oxide, or the like.

상기 예비 제1 층간 절연막이 제1 전극(640) 및 전극 스페이서(650)가 노출될 때까지 연마됨으로써, 제2 절연막 패턴(600) 상에 제1 전극(640) 및 전극 스페이서(650)를 매립시키면서 평탄한 상면을 가지는 제1 층간 절연막(660)이 형성된다. 제1 층간 절연막(660)은 산화물을 연마하기 위한 슬러리를 사용하는 화학 기계적 연마 공정을 이용하여 형성된다. 이러한 화학 기계적 연마 공정 동안, 전극 스페이서(650)가 제1 전극(640)을 보호하기 때문에 상기 화학 기계적 연마 공정으로 인하여 다이오드(610) 상에 위치하는 제1 전극(640)의 높이가 감소되는 것이 방지된다. The preliminary first interlayer insulating layer is polished until the first electrode 640 and the electrode spacer 650 are exposed, thereby filling the first electrode 640 and the electrode spacer 650 on the second insulating layer pattern 600. The first interlayer insulating film 660 having a flat upper surface is formed. The first interlayer insulating film 660 is formed using a chemical mechanical polishing process using a slurry for polishing oxides. During this chemical mechanical polishing process, since the electrode spacer 650 protects the first electrode 640, the height of the first electrode 640 positioned on the diode 610 is reduced due to the chemical mechanical polishing process. Is prevented.

도 2g를 참조하면, 상변화 물질층(도시되지 않음) 및 제2 전극층(도시되지 않음)이 제1 전극(640), 전극 스페이서(650) 및 제1 층간 절연막(660) 상에 순차적으로 형성되고, 상기 제2 전극층 및 상기 상변화 물질층을 패터닝함으로서 상기 제1 전극(640) 상에 상변화 물질층 패턴(670) 및 제2 전극(680)이 형성된다. 본 발명 의 일 실시예에 있어서, 상변화 물질층 패턴(670)은 칼코겐 화합물을 사용하여 형성된다. 예를 들면, 상변화 물질층 패턴(670)은 게르마늄-안티몬-텔루르(Ge-Sb-Te), 비소-안티몬-텔루르(As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te), 주석-인듐-안티몬-텔루르(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), 탄탈륨(Ta), 니오브(Nb) 내지 바나듐(Vd) 등과 같은 5A족 원소-안티몬-텔루르, 텅스텐(W), 몰리브덴(Mo) 내지 크롬(Cr) 등과 같은 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등을 포함하는 칼코겐 화합물을 사용하여 형성된다. 또한, 상변화 물질층 패턴(670)은 스퍼터링 공정, 화학 기상 증착 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 통하여 형성된다. Referring to FIG. 2G, a phase change material layer (not shown) and a second electrode layer (not shown) are sequentially formed on the first electrode 640, the electrode spacer 650, and the first interlayer insulating layer 660. The phase change material layer pattern 670 and the second electrode 680 are formed on the first electrode 640 by patterning the second electrode layer and the phase change material layer. In one embodiment of the present invention, the phase change material layer pattern 670 is formed using a chalcogenide compound. For example, the phase change material layer pattern 670 may include germanium-antimony-tellurium (Ge-Sb-Te), arsenic-antimony-tellurium (As-Sb-Te), tin-antimony-tellurium (Sn-Sb-Te). ), Tin-indium-antimony-tellurium (Sn-In-Sb-Te), arsenic-germanium-antimony-tellurium (As-Ge-Sb-Te), tantalum (Ta), niobium (Nb) to vanadium (Vd) Group 5A elements-antimony-tellurium, such as antimony-tellurium, tungsten (W), molybdenum (Mo)-chromium (Cr), etc. Group 6A elements-antimony-tellurium, group 5A elements-antimony-selen, or It is formed using a chalcogen compound, and the like. In addition, the phase change material layer pattern 670 is formed through a sputtering process, a chemical vapor deposition process, a pulsed laser deposition process, or an atomic layer deposition process.

또한, 제2 전극(680)은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다. 제2 전극(680)은 도핑된 폴리실리콘, 질소를 함유하는 도전성 물질, 금속 또는 금속 실리사이드를 사용하여 형성된다. 예를 들면, 제2 전극(680)은 티타늄 질화물, 텅스텐 질화물, 탄탈륨 질화물, 알루미늄 질화물, 티타늄 알루미늄 질화물, 텅스텐, 알루미늄, 티타늄, 탄탈륨, 구리, 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드 등을 사용하여 형성된다.In addition, the second electrode 680 is formed using a sputtering process, a chemical vapor deposition process, an atomic layer deposition process, an electron beam deposition process, or a pulse laser deposition process. The second electrode 680 is formed using doped polysilicon, a conductive material containing nitrogen, metal or metal silicide. For example, the second electrode 680 is formed using titanium nitride, tungsten nitride, tantalum nitride, aluminum nitride, titanium aluminum nitride, tungsten, aluminum, titanium, tantalum, copper, cobalt silicide, titanium silicide, tantalum silicide, or the like. do.

제2 층간 절연막(690)이 상변화 물질층 패턴(670) 및 제2 전극(680)을 매립시키면서 제1 층간 절연막(660) 상에 형성된다. 제2 층간 절연막(690)은 TEOS, PE-TEOS, BPSG, PSG, SOG, USG, FOX 또는 HDP-CVD 산화물 등의 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증 착 공정으로 증착하여 형성된다.A second interlayer insulating layer 690 is formed on the first interlayer insulating layer 660 while filling the phase change material layer pattern 670 and the second electrode 680. The second interlayer insulating film 690 may be formed by chemical vapor deposition, plasma enhanced chemical vapor deposition, or high density plasma chemical vapor deposition of oxides such as TEOS, PE-TEOS, BPSG, PSG, SOG, USG, FOX, or HDP-CVD oxide. It is formed by vapor deposition in a process.

도시되지는 않았지만, 제2 전극(680) 및 제2 층간 절연막(690) 상에 상부 패드, 제3 층간 절연막 및 상부 배선을 형성하여 반도체 기판(200) 상에 상변화 메모리 장치(100)를 완성한다. 예를 들어, 상부 배선은 상부 패드를 통하여 제2 전극에 전기적으로 연결된다. Although not shown, an upper pad, a third interlayer insulating film, and an upper wiring are formed on the second electrode 680 and the second interlayer insulating film 690 to complete the phase change memory device 100 on the semiconductor substrate 200. do. For example, the upper wiring is electrically connected to the second electrode through the upper pad.

전술한 상변화 메모리 장치(100)에 따르면, 일정량의 전류가 제1 전극(640)을 통하여 상변화 물질층 패턴(670)에 전달되어 가열되고, 이러한 전류에 의하여 상변화 물질층 패턴(670)의 가열 상태의 차이에 의하여 상변화 물질층 패턴(670)의 일부가 결정 상태로 변하거나 비정질 상태로 변한다. 이 때, 상변화 물질층 패턴(670)에 충분한 전류를 전달하기 위하여, 상변화 메모리 장치(100)는 액티브 저항이 상대적으로 큰 매립 구조물(310)의 측벽에 형성된 스페이서(330)를 포함한다. 따라서, 전류는 상대적으로 저항이 낮은 스페이서(330)를 통하여 상부에 배치된 다이오드(610), 도전성 패드(620), 제1 전극(640) 및 상변화 물질층 패턴(670)으로 흐른다. 따라서, 상변화 메모리 장치(100)는 액티브 저항이 높은 매립 구조물(310)을 통하여 전류를 전달하기 위하여 별도의 전류 스트래핑 컨택 등의 전류 전달 수단을 구비할 필요가 없으므로, 상변화 메모리 장치(100)의 전체적인 크기가 감소될 수 있다. According to the phase change memory device 100 described above, a certain amount of current is transferred to the phase change material layer pattern 670 through the first electrode 640 and heated, and the phase change material layer pattern 670 is heated by the current. A portion of the phase change material layer pattern 670 is changed to a crystalline state or to an amorphous state due to the difference in heating state of the. In this case, in order to transfer sufficient current to the phase change material layer pattern 670, the phase change memory device 100 includes a spacer 330 formed on sidewalls of the buried structure 310 having a relatively large active resistance. Accordingly, current flows through the spacer 330 having a relatively low resistance to the diode 610, the conductive pad 620, the first electrode 640, and the phase change material layer pattern 670 disposed thereon. Accordingly, the phase change memory device 100 does not need to include a current transfer means such as a current strapping contact in order to transfer current through the buried structure 310 having a high active resistance. The overall size of can be reduced.

도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 한편, 도 3의 상변화 메모리 장치는 상술한 도 2의 상변화 메모리 장치와 비교하여 절연막 패턴, 매립 구조물 및 스페이서 를 제외하고 동일한 구성을 가짐으로 그 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 참조 부호 및 명칭을 사용하기로 한다. 3A to 3D are cross-sectional views illustrating a method of manufacturing a phase change memory device according to another exemplary embodiment of the present invention. Meanwhile, the phase change memory device of FIG. 3 has the same configuration except for the insulating layer pattern, the buried structure, and the spacer, compared to the phase change memory device of FIG. For the same reference numerals and names are used.

도 3a를 참조하면, 개구를 갖는 제1 절연막 패턴(400)이 반도체 기판(200) 상에 형성된다. 이어서, 상기 개구를 부분적으로 채우면서 매립 구조물(410)이 형성된다. 매립 구조물(410)은 예를 들어, 상대적으로 고농도의 3족 불순물로 도핑된다. 본 발명의 실시예에 따르면, 매립 구조물(410)은 제1 절연막 패턴(400)보다 낮은 높이를 갖는다. 따라서, 제1 절연막 패턴(400)이 매립 구조물(410)보다 돌출된 형상을 가지므로, 제1 절연막 패턴(400)의 측벽 상부가 노출된다. Referring to FIG. 3A, a first insulating layer pattern 400 having an opening is formed on the semiconductor substrate 200. Subsequently, a buried structure 410 is formed while partially filling the opening. The buried structure 410 is doped with relatively high concentrations of Group 3 impurities, for example. According to the exemplary embodiment of the present invention, the buried structure 410 has a height lower than that of the first insulating layer pattern 400. Therefore, since the first insulating layer pattern 400 has a shape protruding from the buried structure 410, an upper portion of the sidewall of the first insulating layer pattern 400 is exposed.

도 3b를 참조하면, 스페이서(420)가 제1 절연막 패턴(400)의 측벽에 형성된다. 스페이서(420)는 제1 절연막 패턴(400)의 노출된 측벽에 형성된다. 스페이서(420)는 예를 들어, 티타늄, 텅스텐, 티타늄 질화물 또는 텅스텐 질화물을 포함한다. 이와 달리, 스페이서(420)는 다양한 금속 또는 금속 질화물을 포함할 수 있다. Referring to FIG. 3B, a spacer 420 is formed on sidewalls of the first insulating layer pattern 400. The spacer 420 is formed on the exposed sidewall of the first insulating layer pattern 400. Spacer 420 includes, for example, titanium, tungsten, titanium nitride or tungsten nitride. Alternatively, the spacer 420 may include various metals or metal nitrides.

따라서, 스페이서(420)가 매립 구조물(410)의 측벽에 형성됨으로써, 매립 구조물(410)으로 전달된 전류는 상대적으로 낮은 액티브 저항을 갖는 스페이서(420)를 통하여 흐른다. 따라서, 액티브 저항이 낮은 매립 구조물(410)을 통하여 전류를 전달하기 위하여 형성된 전류 스트래핑 컨택 등이 없어도, 전류는 스페이서(420)를 통하여 효율적으로 흐른다. 따라서, 상변화 메모리 장치(100)는 기존의 공간을 효율적으로 활용하여 전류를 전달함으로써, 상변화 메모리 장치(100)의 전체적인 크기가 감소된다. Accordingly, the spacer 420 is formed on the sidewall of the buried structure 410, so that current delivered to the buried structure 410 flows through the spacer 420 having a relatively low active resistance. Therefore, even if there is no current strapping contact or the like formed to transfer current through the buried structure 410 having low active resistance, the current flows efficiently through the spacer 420. Therefore, the phase change memory device 100 transfers current by efficiently utilizing an existing space, thereby reducing the overall size of the phase change memory device 100.

도 3c를 참조하면, 제2 절연막(도시되지 않음)이 제1 절연막 패턴(400), 매립 구조물(410) 및 스페이서(420) 상에 형성된다. 그리고, 제2 절연막이 사진 식각 공정 등을 통하여 매립 구조물(410)의 상부면이 노출되도록 식각됨으로써 제2 절연막 패턴(600)이 형성된다. 예를 들어, 제2 절연막 패턴(600)은 제1 절연막 패턴(400) 및 스페이서(420) 상에 형성된다. Referring to FIG. 3C, a second insulating film (not shown) is formed on the first insulating film pattern 400, the buried structure 410, and the spacer 420. The second insulating layer pattern 600 is formed by etching the second insulating layer to expose the top surface of the buried structure 410 through a photolithography process or the like. For example, the second insulating layer pattern 600 is formed on the first insulating layer pattern 400 and the spacer 420.

도 3d를 참조하면, 다이오드(610), 도전성 패드(620), 제1 전극(640), 상변화 물질층 패턴(670) 및 제2 전극(680)이 제2 절연막 패턴(600) 및 매립 구조물(410) 상에 순차적으로 형성된다. Referring to FIG. 3D, the diode 610, the conductive pad 620, the first electrode 640, the phase change material layer pattern 670, and the second electrode 680 may include the second insulating layer pattern 600 and the buried structure. 410 are sequentially formed.

따라서, 외부로부터 전달된 전류가 액티브 저항이 상대적으로 낮은 스페이서(420)를 통하여 전달된다. 이에, 상변화 메모리 장치(100)는 별도의 전류 전달 수단을 구비할 필요가 없으므로, 상변화 메모리 장치(100)의 전체적인 크기가 감소될 수 있다. Therefore, the current transmitted from the outside is transferred through the spacer 420 having a relatively low active resistance. Thus, since the phase change memory device 100 does not need to include a separate current transfer means, the overall size of the phase change memory device 100 may be reduced.

도 4a 내지 도 4f는 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 한편, 도 4의 상변화 메모리 장치는 상술한 도 2의 상변화 메모리 장치와 비교하여 절연막 패턴, 매립 구조물 및 스페이서를 제외하고 동일한 구성을 가짐으로 그 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 참조 부호 및 명칭을 사용하기로 한다. 4A to 4F are cross-sectional views illustrating a method of manufacturing a phase change memory device according to still another embodiment of the present invention. Meanwhile, the phase change memory device of FIG. 4 has the same configuration except for the insulating layer pattern, the buried structure, and the spacer, compared to the phase change memory device of FIG. For the same reference numerals and names are used.

도 4a를 참조하면, 개구를 갖는 제1 절연막 패턴(500)이 반도체 기판(200) 상에 형성된다. 이어서, 상기 개구를 부분적으로 채우면서 매립 구조물(510)이 형성된다. 본 발명의 실시예에 따르면, 매립 구조물(510)은 제1 절연막 패턴(400)보 다 낮은 높이를 갖는다. 따라서, 제1 절연막 패턴(500)이 매립 구조물(510)보다 돌출된 형상을 가지므로, 제1 절연막 패턴(500)의 측벽 상부가 노출된다. Referring to FIG. 4A, a first insulating layer pattern 500 having an opening is formed on the semiconductor substrate 200. Subsequently, a buried structure 510 is formed while partially filling the opening. According to the exemplary embodiment of the present invention, the buried structure 510 has a height lower than that of the first insulating layer pattern 400. Therefore, since the first insulating layer pattern 500 has a shape protruding from the buried structure 510, the upper portion of the sidewall of the first insulating layer pattern 500 is exposed.

도 4b 및 도 4c를 참조하면, 메탈막(520)이 제1 절연막 패턴(500) 및 매립 구조물(510) 상에 형성된다. 메탈막(520)은 예를 들어, 티타늄, 텅스텐, 티타늄 질화물 또는 텅스텐 질화물을 포함한다. 이와 달리, 메탈막(520)은 다양한 금속 또는 금속 질화물을 포함할 수 있다. 4B and 4C, a metal film 520 is formed on the first insulating film pattern 500 and the buried structure 510. The metal film 520 includes, for example, titanium, tungsten, titanium nitride, or tungsten nitride. Alternatively, the metal film 520 may include various metals or metal nitrides.

이어서, 사진 식각 공정을 통하여 제1 절연막 패턴(500) 상에 형성된 메탈막(520)이 제거되어 패턴(530)이 형성된다. 따라서, 패턴(530)은 매립 구조물(510) 및 제1 절연막 패턴(500)의 측벽 상에만 형성된다. Subsequently, the metal layer 520 formed on the first insulating layer pattern 500 is removed through a photolithography process to form a pattern 530. Accordingly, the pattern 530 is formed only on sidewalls of the buried structure 510 and the first insulating layer pattern 500.

도 4d를 참조하면, 제2 절연막(도시되지 않음)이 제1 절연막 패턴(500), 매립 구조물(510) 및 패턴(530) 상에 형성된다. 그리고, 제2 절연막이 사진 식각 공정 등을 통하여 매립 구조물(510)의 상부면이 노출되도록 식각됨으로써 제2 절연막 패턴(600)이 형성된다. 예를 들어, 제2 절연막 패턴(600)은 제1 절연막 패턴(500) 및 패턴(530) 상에 형성된다. 따라서, 패턴(530) 상의 제2 절연막 패턴(600) 사이에 콘택홀(605)이 형성된다. 이에 콘택홀(605)이 형성되어 매립 구조물(510), 즉 액티브 영역이 상부로 노출된다. Referring to FIG. 4D, a second insulating film (not shown) is formed on the first insulating film pattern 500, the buried structure 510, and the pattern 530. The second insulating layer pattern 600 is formed by etching the second insulating layer to expose the top surface of the buried structure 510 through a photolithography process. For example, the second insulating layer pattern 600 is formed on the first insulating layer pattern 500 and the pattern 530. Thus, a contact hole 605 is formed between the second insulating layer pattern 600 on the pattern 530. The contact hole 605 is formed to expose the buried structure 510, that is, the active region.

도 4e를 참조하면, 제2 절연막 패턴(600)의 측벽에 다이오드 스페이서(615)가 형성된다. 즉, 다이오드 스페이서(615)는 콘택홀(605)의 측벽에 형성된다. 다이오드 스페이서(615)는 선택적 에피택시얼 성장(SEG) 공정을 통하여 다이오드(610)가 균일하게 형성되도록 형성된다. 예를 들면, 다이오드 스페이서(615)는 실리콘 산화물 또는 실리콘 질화물을 포함한다. 이와 달리, 다이오드 스페이서(615)는 다양한 재질을 포함할 수 있다. Referring to FIG. 4E, a diode spacer 615 is formed on the sidewall of the second insulating layer pattern 600. That is, the diode spacer 615 is formed on the sidewall of the contact hole 605. The diode spacer 615 is formed to uniformly form the diode 610 through a selective epitaxial growth (SEG) process. For example, diode spacer 615 includes silicon oxide or silicon nitride. Alternatively, the diode spacer 615 may include various materials.

이어서, 다이오드(610)가 선택적 에피택시얼 성장 공정을 통하여 콘택홀(605)을 채우면서 형성된다. 본 발명의 실시예에 따르면, 다이오드(610)는 매립 구조물(510)을 씨드막으로 이용하여 성장된 폴리실리콘으로 이루어진다. 예를 들어, 다이오드(610)는 콘택홀(605)을 채우면서 형성되어 제2 절연막 패턴(600)과 동일한 높이를 갖는다. 이와 달리, 다이오드(610)는 콘택홀(605)을 부분적으로 채우면서 형성되어 제2 절연막 패턴(600)과 상이한 높이를 가질 수 있다. Subsequently, a diode 610 is formed while filling the contact hole 605 through a selective epitaxial growth process. According to an embodiment of the present invention, the diode 610 is made of polysilicon grown using the buried structure 510 as a seed film. For example, the diode 610 is formed while filling the contact hole 605 and has the same height as the second insulating layer pattern 600. In contrast, the diode 610 may be formed while partially filling the contact hole 605 to have a height different from that of the second insulating layer pattern 600.

따라서, 다이오드(610)가 선택적 에피택시얼 성장 공정을 통하여 콘택홀(605)을 채우면서 형성되는 경우에, 다이오드 스페이서(615)가 콘택홀(605)의 측벽에 형성되어 있으므로, 다이오드(610)는 상하로 균일한 폭을 갖도록 형성될 수 있다. Therefore, when the diode 610 is formed while filling the contact hole 605 through a selective epitaxial growth process, the diode spacer 615 is formed on the sidewall of the contact hole 605, so that the diode 610 is formed. May be formed to have a uniform width up and down.

도 4f를 참조하면, 도전성 패드(620), 제1 전극(640), 상변화 물질층 패턴(670) 및 제2 전극(680)이 제2 절연막 패턴(600), 다이오드(610) 및 다이오드 스페이서(615) 상에 순차적으로 형성된다. Referring to FIG. 4F, the conductive pad 620, the first electrode 640, the phase change material layer pattern 670, and the second electrode 680 may include the second insulating layer pattern 600, the diode 610, and the diode spacer. It is formed sequentially on the 615.

따라서, 외부로부터 전달된 전류가 액티브 저항이 상대적으로 낮은 패턴(530)을 통하여 전달된다. 이에, 상변화 메모리 장치(100)는 별도의 전류 전달 수단을 구비할 필요가 없으므로, 상변화 메모리 장치(100)의 전체적인 크기가 감소될 수 있다. Therefore, the current transmitted from the outside is transmitted through the pattern 530 having a relatively low active resistance. Thus, since the phase change memory device 100 does not need to include a separate current transfer means, the overall size of the phase change memory device 100 may be reduced.

이와 같은 상변화 메모리 장치의 제조 방법에 따르면, 상변화 메모리 장치는 매립 구조물에 인접하게 형성된 스페이서 또는 패턴을 포함한다. 이에 외부로부터 전달받은 전류는 액티브 저항이 상대적으로 낮은 스페이서 또는 패턴을 통하여 상변화 물질층 패턴으로 전달된다. 따라서, 별도의 전류 전달 수단을 구비하지 않아도 전류를 효율적으로 전달할 수 있으므로, 상변화 메모리 장치의 전체적인 크기가 감소된다. According to the manufacturing method of such a phase change memory device, the phase change memory device includes a spacer or a pattern formed adjacent to the buried structure. Accordingly, the current received from the outside is transferred to the phase change material layer pattern through a spacer or a pattern having a relatively low active resistance. Therefore, the current can be efficiently transferred without providing a separate current transfer means, thereby reducing the overall size of the phase change memory device.

상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although the preferred embodiments of the present invention have been disclosed for illustrative purposes, those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. And changes may be made without departing from the spirit and scope of the invention.

Claims

Forming an insulating film pattern having an opening on the semiconductor substrate;

Forming a buried structure doped with a first impurity while filling the opening to have a height different from that of the opening relative to the opening of the opening;

Forming a spacer made of a metal in a region where the buried structure and the insulating layer pattern contact each other;

Forming a diode formed of the second impurity different from the first impurity through selective epitaxial growth on the buried structure;

Forming a first electrode on the diode, the first electrode being electrically connected to the diode;

Forming a phase change material layer pattern on the first electrode; And

Forming a second electrode on the phase change material layer pattern;

Forming the buried structure and the spacer is

Forming the buried structure at the same height as the insulating layer pattern;

Forming a groove in the region of the insulating layer pattern in contact with the buried structure to partially expose an upper portion of the sidewall of the buried structure; And

And forming the spacers on sidewalls of the buried structure exposed by the grooves.

The method of claim 1, wherein forming the buried structure

And manufacturing the first impurity through an ion implantation process using the insulating film pattern as a mask.

delete

The method of claim 1, wherein the spacer comprises titanium, tungsten, titanium nitride, or tungsten nitride.

The method of claim 1, further comprising forming a conductive pad between the diode and the first electrode to electrically connect the diode and the first electrode. .

The method of claim 1, further comprising forming electrode spacers on both sidewalls of the first electrode.

delete