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KR101285473B1 - 반도체 장치와, 반도체 장치의 검사 방법 및 반도체 장치의검사 장치 - Google Patents

반도체 장치와, 반도체 장치의 검사 방법 및 반도체 장치의검사 장치 Download PDF

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KR101285473B1
KR101285473B1 KR1020070003581A KR20070003581A KR101285473B1 KR 101285473 B1 KR101285473 B1 KR 101285473B1 KR 1020070003581 A KR1020070003581 A KR 1020070003581A KR 20070003581 A KR20070003581 A KR 20070003581A KR 101285473 B1 KR101285473 B1 KR 101285473B1
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KR
South Korea
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semiconductor chip
reflector
substrate
semiconductor
gap
Prior art date
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KR1020070003581A
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노부아끼 이께베
도시아끼 이와후찌
미찌히로 사또오
유우지 야마가따
Original Assignee
소니 주식회사
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Filing date
Publication date
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Abstract

본 발명의 과제는 회로 기판과 반도체 칩의 갭을 고정밀도로 비파괴 검사할 수 있는 반도체 패키지를 제공하는 것이다.
회로 기판(2)과, 회로 기판에 탑재된 반도체 칩(3)과, 회로 기판 및 반도체 칩의 간극에 충전된 언더필재(7)와, 회로 기판에 탑재된 반도체 칩을 밀봉하는 몰드 수지(8)를 구비하는 반도체 패키지(1)에 있어서, 회로 기판의 반도체 칩측 표면에 기판측 얼라인먼트 마크(9)를 형성하는 동시에, 반도체 칩의 회로 기판측 표면에 칩측 얼라인먼트 마크(10)를 형성한다.
반도체 패키지, 회로 기판, 반도체 칩, 언더필재, 몰드 수지

Description

반도체 장치와, 반도체 장치의 검사 방법 및 반도체 장치의 검사 장치 {SEMICONDUCTOR DEVICE, AND TESTING METHOD AND DEVICE FOR THE SAME}
도1a는 본 발명을 적용한 반도체 패키지의 일례를 설명하기 위한 모식적인 단면도.
도1b는 본 발명을 적용한 반도체 패키지의 다른 일례를 설명하기 위한 모식적인 단면도.
도2는 얼라인먼트 마크를 설명하기 위한 모식도.
도3은 반사광의 파장 변화를 나타내는 그래프.
도4의 (a) 내지 도4의 (e)는 종래의 반도체 패키지의 제조 방법을 설명하기 위한 모식적인 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 패키지
2 : 회로 기판
3 : 반도체 칩
4 : 회로 기판의 전극
5 : 반도체 칩의 전극
6 : 돌기 전극
7 : 언더필재
8 : 몰드 수지
9 : 기판측 얼라인먼트 마크
10 : 칩측 얼라인먼트 마크
11 : 에폭시 수지막
12 : 패시베이션막
13 : 다이본드제
14 : 제1 반도체 칩
15 : 제2 반도체 칩
16 : 제1 반도체 칩의 전극
17 : 제2 반도체 칩의 전극
18 : 본딩 와이어
19 : 제1 반도체 칩측 얼라인먼트 마크
20 : 제2 반도체 칩측 얼라인먼트 마크
21 : 제1 반도체 칩측 패시베이션막
22 : 제2 반도체 칩측 패시베이션막
[문헌 1] 일본 특허 공개 평10-50769호 공보
본 발명은 반도체 장치 및 반도체 장치의 검사 방법 및 반도체 장치의 검사 장치에 관한 것이다. 상세하게는, 플립 칩 방식에 의해 반도체 칩이 실장된 반도체 장치 및 이러한 반도체 장치의 검사 방법 및 이러한 반도체 장치의 검사 장치에 관한 것이다.
현재, 각종 전화 제품의 소형화 및 고성능화에 수반하여, 그 내부에 사용되는 반도체 패키지의 고밀도화가 진행되고, 반도체 패키지를 고밀도로 회로 기판에 실장하기 위한 고밀도 기술도 점점 진보하고 있다. 그 중 하나로서, 반도체 칩을 회로 기판에 직접 페이스 다운으로 전기적으로 접속하는 플립 칩 방식에 의한 실장 기술이 있다(예를 들어, 특허 문헌 1 참조).
이하, 플립 칩 방식에 의해 실장하는 반도체 패키지의 제조 방법에 대해 도면을 이용하여 설명한다.
종래의 플립 칩 방식에 의한 실장에서는, 우선 도4의 (a)에 나타낸 바와 같이 반도체 칩(101)의 전극(102)에 땜납을 주성분으로 하고, 일반적으로 범프라 칭하는 약 15 ㎛의 높이를 갖는 돌기 전극(103)(이하, 칩측 범프라 칭함)을 형성한다.
또한, 칩측 범프의 형성과는 별도로, 도4의 (b)에 나타낸 바와 같이 반도체 칩을 실장하는 유리 에폭시 기판으로 이루어지는 회로 기판(104)의 전극(105)에 땜납을 주성분으로 하고, 약 15 ㎛의 높이를 갖는 돌기 전극(106)(이하, 기판측 범프라 칭함)을 형성한다.
다음에, 도4의 (c)에 나타낸 바와 같이 칩측 범프가 형성된 반도체 칩을 반전하여 실장 노즐(107)로 흡착 고정을 행하고, 반도체 칩을 흡착 고정한 상태의 실장 노즐을 회로 기판의 상방으로부터 하강시킨다. 여기서, 반도체 칩에 형성된 칩측 범프와 회로 기판에 형성된 기판측 범프가 접촉된 후도, 실장 노즐을 하강시키는 방향으로 하중을 인가하여 반도체 칩에 소정의 하중을 인가한다. 또한, 반도체 칩에 형성된 칩측 범프와 회로 기판에 형성된 기판측 범프가 접촉되고, 칩측 범프와 기판측 범프가 맞대어진 상태에서는 칩측 범프 및 기판측 범프가 찌부러져 있지 않다고 가정하면, 도면 중 부호 A로 나타내는 회로 기판과 반도체 칩의 갭은 약 30 ㎛이다.
다음에, 도4의 (d)에 나타낸 바와 같이 가열 처리를 행하면서 회로 기판과 반도체 칩의 갭이 약 25 ㎛가 되기까지 실장 노즐을 하강시키고, 즉 칩측의 범프 및 기판측 범프를 이루는 땜납을 용융시킨 상태에서 실장 노즐을 약 5 ㎛ 하강시킴으로써 칩측 범프와 기판측 범프를 일체화하여, 회로 기판과 반도체 칩을 전기적으로 접속한다.
이어서, 회로 기판과 반도체 칩의 간극에 언더필재(109)를 충전하고, 그 후 언더필재가 충전된 회로 기판을 상부 금형과 하부 금형으로 이루어지는 몰드 성형 금형(도시하지 않음)에 장전하고, 유리 에폭시 수지로 이루어지는 몰드 수지(108)를 몰드 성형 금형 내에 주입함으로써, 도4의 (e)에 나타낸 바와 같은 반도체 패키지를 얻을 수 있다.
그런데, (1) 반도체 패키지의 전기적 특성의 확보 및 (2) 반도체 패키지의 제품 내성의 확보라 하는 관점으로부터, 회로 기판과 반도체 칩의 갭을 고정밀도에 제어하는 것이 요구된다. 이하, 그 이유에 대해 상세하게 설명한다.
(1) 반도체 패키지의 전기적 특성의 확보
회로 기판과 반도체 칩의 갭의 대소에 의해, 칩측 범프와 기판측 범프가 일체화된 범프의 저항치가 변화되는 것이 알려져 있고, 회로 기판과 반도체 칩의 갭이 작을 경우에는 칩측 범프와 기판측 범프가 일체화된 범프의 저항치가 높아져 버리고, 회로 기판과 반도체 칩의 갭이 클 경우에는 칩측 범프와 기판측 범프가 일체화된 범프의 저항치가 낮아져 버린다.
따라서, 반도체 패키지 내의 회로 기판과 반도체 칩의 전기적 저항치를 원하는 값으로 하기 위해서는, 즉 반도체 패키지의 전기적 특성을 확보하기 위해서는 회로 기판과 반도체 칩의 갭을 고정밀도로 제어하는 것이 요구된다.
(2) 반도체 패키지의 제품 내성의 확보
상술한 종래의 반도체 패키지의 제조 방법에서 서술한 바와 같이, 반도체 패키지를 얻을 때에는 회로 기판과 반도체 칩의 접합 신뢰성을 향상시키기 위해, 회로 기판과 반도체 칩의 간극에 언더필재를 충전하는 것이지만, 회로 기판과 반도체 칩의 갭의 대소와 상관없이 회로 기판과 반도체 칩의 간극에 충전하는 언더필재의 양은 일정하기 때문에, 회로 기판과 반도체 칩의 갭이 지나치게 클 경우에는 회로 기판과 반도체 칩의 간극에 언더필재가 충분히 충전되지 않아, 반도체 패키지의 제품 내성이 저하되어 버린다.
한편, 회로 기판과 반도체 칩의 갭이 지나치게 작을 경우에는 회로 기판과 반도체 칩의 간극에 전부 들어갈 수 없는 언더필재가 반도체 칩의 상면에 돌아 들어가 부착되어 버린다. 그리고, 언더필재와 몰드 수지는 일반적으로 친화성을 갖지 않기 때문에, 반도체 칩의 상면에 언더필재가 부착됨으로써 몰드 수지가 충분히 충전되지 않고, 반도체 패키지의 제품 내성이 저하되어 버린다.
따라서, 반도체 패키지의 제품 내성의 저하를 억제하기 위해서는, 즉 반도체 패키지의 제품 내성을 확보하기 위해서는 회로 기판과 반도체 칩의 갭을 고정밀도로 제어하는 것이 요구된다.
이상과 같은 이유로부터, 회로 기판과 반도체 칩의 갭을 고정밀도로 제어하는 것이 요구되고, 반도체 패키지를 제조한 후에 반도체 패키지 내의 회로 기판과 반도체 칩의 갭을 측정함으로써 반도체 패키지의 완성도의 평가가 행해지고 있다.
여기서, 반도체 패키지 내의 회로 기판과 반도체 칩의 갭을 측정하는 방법의 일례로서, 직경 수 ㎚의 전자 빔에서 계통적으로 시료의 표면을 스위핑(sweeping)하고, 전자빔과 시료의 상호 작용에 의해 생기는 2차 전자나 반사 전자의 강도를 1차 빔 주사와 동기하여 기록하는 전자 현미경인 주사형 전자 현미경(SEM)을 이용하는 방법을 생각할 수 있다.
또한, 반도체 패키지 내의 회로 기판과 반도체 칩의 갭을 측정하는 방법의 다른 일례로서, 초점 심도의 특성을 이용한 측정 현미경 검사를 이용하는 방법을 생각할 수 있다.
즉, 기준 위치로부터 회로 기판 표면(회로 기판의 반도체 칩측의 면)까지의 거리(도4의 (e) 중 부호 B로 나타낸 거리)와, 기준 위치로부터 반도체 칩 표면(반 도체 칩의 회로 기판측의 면과 대향하는 면)까지의 거리(도4의 (e) 중 부호 C로 나타낸 거리)를 측정하고, 기준 위치로부터 회로 기판 표면까지의 거리(B)로부터, 기준 위치로부터 반도체 칩 표면까지의 거리(C) 및 반도체 칩의 두께(도4의 (e) 중 부호 D로 나타낸 거리)를 감소시킴으로써 회로 기판과 반도체 칩의 갭을 측정하고 있었다.
또한, 상기에서는 플립 칩 방식에 의해 회로 기판 상에 반도체 칩을 실장한 반도체 패키지를, 예를 들어 회로 기판과 반도체 칩의 갭을 고정밀도로 제어하는 것이 요구되어 있는 점이나 회로 기판과 반도체 칩의 갭을 측정하는 방법에 대해 설명을 행하였지만, 플립 칩 방식에 의해 반도체 칩끼리를 돌기 전극으로 전기적으로 접속하고, 이와 같이 하여 접속된 반도체 칩을 회로 기판에 실장한 반도체 패키지의 경우에는 반도체 칩끼리의 갭을 고정밀도로 제어하는 것이 요구되게 된다. 또한, 회로 기판과 반도체 칩의 갭을 측정하는 방법과 같은 방법에 의해 반도체 칩끼리의 갭을 측정하는 것이 가능하다.
상술한 바와 같은 검사 방법으로 회로 기판과 반도체 칩의 갭이나 반도체 칩끼리의 갭을 측정할 수 있지만 SEM은 파괴 검사이기 때문에, 측정 후는 제품으로서 이용할 수 없어 전수 측정이 불가능한 동시에 측정 결과를 얻기 위해 장시간을 요하고 있었다.
또한, 초점 심도의 특성을 이용한 측정 현미경 검사를 이용하는 방법은 비파괴 검사이며 전수 측정은 가능하지만, 수 ㎛ 레벨에서의 갭을 측정하기 위해서는 측정 오차가 크고, 회로 기판과 반도체 칩의 갭이나 반도체 칩끼리의 갭을 측정하기 위해서는 측정 정밀도의 점에서 불충분하다.
본 발명은 이상의 점을 비추어 이루어진 것이며, 기판과 반도체 칩의 갭이나 반도체 칩끼리의 갭을 고정밀도로 비파괴 검사할 수 있는 반도체 장치를 제공하는 것을 목적으로 하는 것이다. 또한, 기판과 반도체 칩의 갭이나 반도체 칩끼리의 갭을 고정밀도로 비파괴 검사하는 반도체 장치의 검사 방법에 이러한 검사 방법을 실현하는 반도체 장치의 검사 장치를 제공하는 것을 목적으로 하는 것이다.
상기의 목적을 달성하기 위해, 본 발명에 관한 반도체 장치는 기판과, 상기 기판과 소정의 간극을 두고 탑재됨과 함께, 상기 기판과 돌기 전극에 의해 전기적으로 접속된 반도체 칩과, 상기 기판과 상기 반도체 칩의 간극에 충전된 제1 수지 재료와, 상기 기판에 탑재된 반도체 칩을 밀봉하는 제2 수지 재료를 구비하는 반도체 장치에 있어서, 상기 기판의 상기 반도체 칩측 표면에 소정의 검사광을 반사하는 제1 반사체가 형성됨과 함께, 상기 반도체 칩의 상기 기판측 표면에 상기 소정의 검사광을 반사하는 제2 반사체가 형성되어 있다.
또한, 본 발명에 관한 반도체 장치는 제1 반도체 칩과, 상기 제1 반도체 칩과 소정의 간극을 두고 배치됨과 함께, 상기 제1 반도체 칩과 돌기 전극에 의해 전기적으로 접속된 제2 반도체 칩과, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 간극에 충전된 수지 재료를 구비하는 반도체 장치에 있어서, 상기 제1 반도체 칩의 상기 제2 반도체 칩측 표면에 소정의 검사광을 반사하는 제1 반사체가 형성됨과 함께, 상기 제2 반도체 칩의 상기 제1 반도체 칩측 표면에 상기 소정의 검사광을 반사하는 제2 반사체가 형성되어 있다.
또한, 상기의 목적을 달성하기 위해, 본 발명에 관한 반도체 장치의 검사 방법은 기판과, 상기 기판과 소정의 간극을 두고 탑재됨과 함께, 상기 기판과 돌기 전극에 의해 전기적으로 접속된 반도체 칩을 구비하고, 상기 기판의 상기 반도체 칩측 표면에 제1 반사체가 형성되고, 상기 반도체 칩의 상기 기판측 표면에 제2 반사체가 형성된 반도체 장치의 검사 방법이며, 상기 제1 반사체 및 상기 제2 반사체에 적외선 레이저를 조사하는 공정과, 상기 제1 반사체 및 상기 제2 반사체에 조사한 적외선 레이저의 반사광을 기초로 하여 상기 기판과 상기 반도체 칩의 간극을 산출하는 공정을 구비한다.
또한, 본 발명에 관한 반도체 장치의 검사 방법은 제1 반도체 칩과, 상기 제1 반도체 칩과 소정의 간극을 두고 배치됨과 함께, 상기 제1 반도체 칩과 돌기 전극에 의해 전기적으로 접속된 제2 반도체 칩을 구비하고, 상기 제1 반도체 칩의 상기 제2 반도체 칩측 표면에 제1 반사체가 형성되고, 상기 제2 반도체 칩의 상기 제1 반도체 칩측 표면에 제2 반사체가 형성된 반도체 장치의 검사 방법이며, 상기 제1 반사체 및 상기 제2 반사체에 적외선 레이저를 조사하는 공정과, 상기 제1 반사체 및 상기 제2 반사체에 조사한 적외선 레이저의 반사광을 기초로 하여 상기 제1 반도체 칩과 상기 제2 반도체 칩의 간극을 산출하는 공정을 구비한다.
또한, 상기의 목적을 달성하기 위해, 본 발명에 관한 반도체 장치의 검사 장치는 기판과, 상기 기판과 소정의 간극을 두고 탑재됨과 함께, 상기 기판과 돌기 전극에 의해 전기적으로 접속된 반도체 칩을 구비하고, 상기 기판의 상기 반도체 칩측 표면에 제1 반사체가 형성되고, 상기 반도체 칩의 상기 기판측 표면에 제2 반사체가 형성된 반도체 장치의 검사 장치이며, 상기 제1 반사체 및 상기 제2 반사체에 적외선 레이저를 조사하는 적외선 레이저 조사 수단과, 상기 제1 반사체 및 상기 제2 반사체에 조사된 적외선 레이저의 반사광을 수광하고, 상기 기판과 상기 반도체 칩의 간극을 산출하는 간극 산출 수단을 구비한다.
또한, 본 발명에 관한 반도체 장치의 검사 장치는 제1 반도체 칩과, 상기 제1 반도체 칩과 소정의 간극을 두고 배치됨과 함께, 상기 제1 반도체 칩과 돌기 전극에 의해 전기적으로 접속된 제2 반도체 칩을 구비하고, 상기 제1 반도체 칩의 상기 제2 반도체 칩측 표면에 제1 반사체가 형성되고, 상기 제2 반도체 칩의 상기 제1 반도체 칩측 표면에 제2 반사체가 형성된 반도체 장치의 검사 장치이며, 상기 제1 반사체 및 상기 제2 반사체에 적외선 레이저를 조사하는 적외선 레이저 조사 수단과, 상기 제1 반사체 및 상기 제2 반사체에 조사된 적외선 레이저의 반사광을 수광하고, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 간극을 산출하는 간극 산출 수단을 구비한다.
여기서, 기판의 반도체 칩측 표면에 소정의 검사광을 반사하는 제1 반사체가 형성됨과 함께, 반도체 칩의 기판측 표면에 소정의 검사광을 반사하는 제2 반사체가 형성됨으로써, 제1 반사체와 제2 반사체의 거리를 산출하는 것이 가능해지고, 결과적으로 기판과 반도체 칩의 갭을 산출하는 것이 가능해진다.
즉, 제1 반사체와 제2 반사체에 소정의 검사광을 조사하여, 그 반사광(제1 반사체로부터의 반사광 및 제2 반사체로부터의 반사광)의 파형으로부터 제1 반사체와 제2 반사체의 거리를 산출할 수 있고, 제1 반사체와 제2 반사체의 거리로부터 기판과 반도체 칩의 갭을 산출하는 것이 가능해지는 것이다.
마찬가지로, 제1 반도체 칩의 제2 반도체 칩측 표면에 소정의 검사광을 반사하는 제1 반사체가 형성됨과 함께, 제2 반도체 칩의 제1 반도체 칩측 표면에 소정의 검사광을 반사하는 제2 반사체가 형성됨으로써, 제1 반사체와 제2 반사체의 거리를 산출하는 것이 가능해지고, 결과적으로 제1 반도체 칩과 제2 반도체 칩의 갭을 산출하는 것이 가능해진다.
즉, 제1 반사체와 제2 반사체에 소정의 검사광을 조사하여, 그 반사광(제1 반사체로부터의 반사광 및 제2 반사체로부터의 반사광)의 파형으로부터 제1 반사체와 제2 반사체의 거리를 산출할 수 있고, 제1 반사체와 제2 반사체의 거리로부터 제1 반도체 칩과 제2 반도체 칩의 갭을 산출하는 것이 가능해지는 것이다.
또한, 반도체 장치의 제조 공정의 증가를 억제하기 위해, 제1 반사체는 기판의 배선과 동일한 공정에서 형성되는 쪽이 바람직하다. 즉, 기판에 소정의 배선을 형성할 때에 더불어 제1 반사체를 형성함으로써 새로운 공정을 추가하는 일 없이 제1 반사체를 형성할 수 있기 때문에, 제1 반사체는 기판의 배선과 동일한 공정에서 형성되는 쪽이 바람직하다.
또한, 반도체 장치의 제조 공정의 증가를 억제하기 위해, 제2 반사체는 반도체 칩의 배선과 동일한 공정에서 형성되는 쪽이 바람직하다. 즉, 반도체 칩에 소정의 배선을 형성할 때에 더불어 제2 반사체를 형성함으로써 새로운 공정을 추가하 는 일 없이 제2 반사체를 형성할 수 있기 때문에, 제2 반사체는 반도체 칩의 배선과 동일한 공정에서 형성되는 쪽이 바람직하다.
마찬가지로, 반도체 장치의 제조 공정의 증가를 억제하기 위해, 제1 반사체는 제1 반도체 칩의 배선과 동일한 공정에서 형성되는 쪽이 바람직하다. 즉, 제1 반도체 칩에 소정의 배선을 형성할 때에 더불어 제1 반사체를 형성함으로써 새로운 공정을 추가하는 일 없이 제1 반사체를 형성할 수 있기 때문에, 제1 반사체는 제1 반도체 칩의 배선과 동일한 공정에서 형성되는 쪽이 바람직하다.
또한, 반도체 장치의 제조 공정의 증가를 억제하기 위해, 제2 반사체는 제2 반도체 칩의 배선과 동일한 공정에서 형성되는 쪽이 바람직하다. 즉, 제2 반도체 칩에 소정의 배선을 형성할 때에 더불어 제2 반사체를 형성함으로써 새로운 공정을 추가하는 일 없이 제2 반사체를 형성할 수 있기 때문에, 제2 반사체는 제2 반도체 칩의 배선과 동일한 공정에서 형성되는 쪽이 바람직하다.
또한, 제1 반사체 및 제2 반사체를 겹침으로써 소정의 형상을 이루는 형태로 제1 반사체 및 제2 반사체를 구성함으로써, 제1 반사체 및 제2 반사체가 소위 얼라인먼트 마크로서 기능할 수 있고, 기판에 반도체 칩을 탑재할 때 위치 맞춤의 용이화가 실현된다. 또한, 검사 공정에 있어서는 기판과 반도체 칩의 갭(수직 방향의 위치)뿐만 아니라, 기판에 대한 반도체 칩의 어긋남(수평 방향의 위치)의 확인도 행할 수 있다.
마찬가지로, 제1 반사체 및 제2 반사체를 겹침으로써 소정의 형상을 이루는 형태로 제1 반사체 및 제2 반사체를 구성함으로써, 제1 반사체 및 제2 반사체가 소 위 얼라인먼트 마크로서 기능할 수 있고, 제1 반도체 칩과 제2 반도체 칩의 위치 맞춤의 용이화가 실현된다. 또한, 검사 공정에 있어서는 제1 반도체 칩과 제2 반도체 칩의 갭(수직 방향의 위치)뿐만 아니라, 제1 반도체 칩에 대한 제2 반도체 칩의 어긋남(수평 방향의 위치)의 확인도 행할 수 있다.
여기서, 반도체 장치의 비파괴 검사에는 일반적으로 적외광(IR광)을 이용한 측정이 행해지지만, 검사광으로서 일반적인 IR광을 이용한 IR 금속 현미경을 이용한 것은 IR광이 검사 대상(측정 대상)인 시료 전체를 조사하여 시료의 각 부로 산란한 IR광이 플레어로서 겹치고, 상(像)이 열화되는 요인으로 될 수 있다. 그래서, 점광원으로부터 사출한 광을 일점으로 집중시켜 조사함으로써 주변으로부터의 불필요한 산란광을 억제하고, 콘트라스트가 높은 이차원 화상을 취득하여 고정밀도인 검사를 가능하게 하기 위해 검사광으로서 IR 레이저광을 이용한 비파괴 검사를 행하는 쪽이 바람직하다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하면서 설명하고, 본 발명의 이해에 제공한다.
도1a는 본 발명을 적용한 반도체 장치의 일례인 반도체 패키지를 설명하기 위한 모식적인 단면도이며, 여기서 나타낸 반도체 패키지(1)는 유리 에폭시 기판으로 이루어지는 회로 기판(2)과, 회로 기판에 탑재된 반도체 칩(3)을 갖고 있고, 회로 기판의 전극(4)과 반도체 칩의 전극(5)은 땜납을 주성분으로 하는 범프라 칭하는 돌기 전극(6)으로 전기적으로 접속되어 있다.
또한, 회로 기판과 반도체 칩의 간극에는 범프에서 접합된 부분으로의 외부 로부터의 응력(열응력 등도 포함함)을 완화시켜 접속 신뢰성을 높이는 것을 목적으로서 수지 재료로 이루어지는 언더필재(7)가 충전되어 있다. 또한, 회로 기판에 탑재되고 상기 회로 기판의 간극에 언더필재가 충전된 반도체 칩은 수지 재료로 이루어지는 몰드 수지(8)로 밀봉되어 있다. 또한, 언더필재는 제1 수지 재료의 일례이며, 몰드 수지는 제2 수지 재료의 일례이다.
또한, 회로 기판의 반도체 칩측 표면에는 구리로 이루어지는 약 1.12 ㎛ 두께의 얼라인먼트 마크(9)(이하, 기판측 얼라인먼트 마크라 칭함)가 형성되고, 반도체 칩의 회로 기판측 표면에는 알루미늄으로 이루어지는 약 1.12 ㎛ 두께의 얼라인먼트 마크(10)(이하, 칩측 얼라인먼트 마크라 칭함)가 형성되어 있다. 또한, 기판측 얼라인먼트 마크는 회로 기판의 구리 배선을 형성할 때에 더불어 설치된 것이며, 칩측 얼라인먼트 마크는 반도체 칩의 알루미늄 배선을 형성할 때에 더불어 설치된 것이다. 또한, 기판측 얼라인먼트 마크는 제1 반사체의 일례이며, 칩측 얼라인먼트 마크는 제2 반사체의 일례이다.
여기서, 1300 ㎚의 적외 파장광은 반도체 칩 본체를 구성하는 실리콘은 투과하지만, 알루미늄이나 금 및 구리 등의 재료는 투과하지 않는 성질을 갖고 있기 때문에, 반도체 패키지의 상방으로부터 IR 레이저를 조사하였을 때에, 칩측 얼라인먼트 마크에 IR 레이저가 조사되도록 하기 위해, 칩측 얼라인먼트 마크는 그 하층에 적외선 파장을 투과하지 않는 물질(알루미늄이나 금, 구리 등)로 이루어지는 배선층이 형성되어 있지 않은 영역으로 형성될 필요가 있다.
마찬가지로, 반도체 패키지의 상방으로부터 IR 레이저를 조사하였을 때에, 기판측 얼라인먼트 마크에 IR 레이저가 조사되도록 하기 위해, 기판측 얼라인먼트 마크는 칩측 얼라인먼트 마크가 형성되어 있지 않고, 또한 칩측 얼라인먼트 마크보다 하층의 적외선을 투과하지 않는 물질로 이루어지는 배선층이 형성되어 있지 않은 영역에 대응한 영역으로 형성될 필요가 있다.
또한, 기판측 얼라인먼트 마크의 상층에는, 약 1.0 ㎛ 두께의 에폭시 수지막(11)이 성막되고, 칩측 얼라인먼트 마크의 상층에는 반도체 칩의 표면 특성의 안정화를 도모하기 위해 질화 실리콘으로 이루어지는 약 1.0 ㎛ 두께의 패시베이션막(12)이 성막되어 있다.
또한, 기판측 얼라인먼트 마크 및 칩측 얼라인먼트 마크는 양자(기판측 얼라인먼트 마크 및 칩측 얼라인먼트 마크)를 겹칠 때에, 소정의 형상을 이루는 형태로 구성되어 있다.
구체적으로는, [1] 기판측 얼라인먼트 마크를 도2의 (a-1)에 나타낸 형상으로 하고, 대응하는 칩측 얼라인먼트 마크를 도2의 (b-1)에 나타낸 형상으로 함으로써 양자를 겹쳤을 때에 도2의 (c-1)에 나타낸 형상을 이루도록 구성하거나, [2] 기판측 얼라인먼트 마크를 도2의 (a-2)에 나타낸 형상으로 하고, 대응하는 칩측 얼라인먼트 마크를 도2의 (b-2)에 나타낸 형상으로 함으로써 양자를 겹쳤을 때에 도2의 (c-2)에 나타낸 형상을 이루도록 구성하거나, [3] 기판측 얼라인먼트 마크를 도2의 (a-3)에 나타낸 형상으로 하고, 대응하는 칩측 얼라인먼트 마크를 도2의 (b-3)에 나타낸 형상으로 함으로써 양자를 겹쳤을 때에 도2의 (c-3)에 나타낸 형상을 이루도록 구성하거나, [4] 기판측 얼라인먼트 마크를 도2의 (a-4)에 나타낸 형상으로 하고, 대응하는 칩측 얼라인먼트 마크를 도2의 (b-4)에 나타낸 형상으로 함으로써 양자를 겹쳤을 때에 도2의 (c-4)에 나타낸 형상을 이루도록 구성하거나 한다.
또한, 도1b는 본 발명을 적용한 반도체 장치의 다른 일례인 반도체 패키지를 설명하기 위한 모식적인 단면도이며, 여기서 도시하는 반도체 패키지(1)는 유리 에폭시 기판으로 이루어지는 회로 기판(2)과, 회로 기판에 다이본드재(13)를 거쳐서 실장된 제1 반도체 칩(14)과, 제1 반도체 칩과 소정의 간극을 두고 배치된 제2 반도체 칩(15)을 갖고 있고, 제1 반도체 칩의 전극(16)과 제2 반도체 칩의 전극(17)은 땜납을 주성분으로 하는 범프라 칭하는 돌기 전극(6)으로 전기적으로 접속되어 있다.
또한, 제1 반도체 칩과 제2 반도체 칩의 간극에는 범프에서 접속된 부분으로의 외부로부터의 응력(열응력 등도 포함함)을 완화시켜서 접속 신뢰성을 높이는 것을 목적으로서 수지 재료로 이루어지는 언더필재(7)가 충전되어 있다. 또한, 제1 반도체 칩은 본딩 와이어(18)에 의해 회로 기판과 전기적으로 접속되어 있고, 제1 반도체 칩 및 제2 반도체 칩은 수지 재료로 이루어지는 몰드 수지(8)로 밀봉되어 있다.
또한, 제1 반도체 칩의 제2 반도체 칩측 표면에는 알루미늄으로 이루어지는 약 1.12 ㎛ 두께의 얼라인먼트 마크(19)(이하, 제1 반도체 칩측 얼라인먼트 마크라 칭함)가 형성되고, 제2 반도체 칩의 제1 반도체 칩측 표면에는 알루미늄으로 이루어지는 약 1.12 ㎛ 두께의 얼라인먼트 마크(20)(이하, 제2 반도체 칩측 얼라인먼트 마크라 칭함)가 형성되어 있다. 또한, 제1 반도체 칩측 얼라인먼트 마크는 제1 반 도체 칩의 알루미늄 배선을 형성할 때에 더불어 설치된 것이며, 제2 반도체 칩측 얼라인먼트 마크는 제2 반도체 칩의 알루미늄 배선을 형성할 때에 더불어 설치된 것이다. 또한, 제1 반도체 칩측 얼라인먼트 마크는 제1 반사체의 일례이며, 제2 반도체 칩측 얼라인먼트 마크는 제2 반사체의 일례이다.
여기서, 1300 ㎚의 적외 파장광은 제2 반도체 칩 본체를 구성하는 실리콘은 투과하지만, 알루미늄이나 금 및 구리 등의 재료는 투과하지 않는 성질을 갖고 있기 때문에, 반도체 패키지의 상방으로부터 IR 레이저를 조사하였을 때에, 제2 반도체 칩측 얼라인먼트 마크에 IR 레이저가 조사되도록 하기 위해, 제2 반도체 칩측 얼라인먼트 마크는 그 하층에 적외선 파장을 투과하지 않는 물질로 이루어지는 배선층이 형성되어 있지 않은 영역으로 형성될 필요가 있다.
마찬가지로, 반도체 패키지의 상방으로부터 IR 레이저를 조사하였을 때에, 제1 반도체 칩측 얼라인먼트 마크에 IR 레이저가 조사되도록 하기 위해, 제1 반도체 칩측 얼라인먼트 마크는 제2 반도체 칩측 얼라인먼트 마크가 형성되어 있지 않고, 또한 제2 반도체 칩측 얼라인먼트 마크보다 하층의 적외선을 투과하지 않는 물질로 이루어지는 배선층이 형성되어 있지 않은 영역에 대응한 영역으로 형성될 필요가 있다.
또한, 제1 반도체 칩측 얼라인먼트 마크의 상층에는 제1 반도체 칩의 표면 특성의 안정화를 도모하기 위해 질화 실리콘으로 이루어지는 약 1.0 ㎛ 두께의 패시베이션막(21)(제1 반도체 칩측 패시베이션막)이 성막되고, 제2 반도체 칩측 얼라인먼트 마크의 상층에는 제2 반도체 칩의 표면 특성의 안정화를 도모하기 위해 질 화 실리콘으로 이루어지는 약 1.0 ㎛ 두께의 패시베이션막(22)(제2 반도체 칩측 패시베이션막)이 성막되어 있다.
또한, 제1 반도체 칩측 얼라인먼트 마크 및 제2 반도체 칩측 얼라인먼트 마크는 양자(제1 반도체 칩측 얼라인먼트 마크 및 제2 반도체 칩측 얼라인먼트 마크)를 겹쳤을 때에, 소정의 형상을 이루는 형태로 구성되어 있다.
이하, 도1a에 나타낸 바와 같이 구성된 반도체 패키지 내의 회로 기판과 반도체 칩의 갭 검사 방법을 설명한다. 즉, 본 발명을 적용한 반도체 장치의 검사 방법의 일례를 설명한다.
상술한 반도체 패키지 내의 회로 기판과 반도체 칩의 갭을 검사할 때에는, 우선 반도체 패키지의 검사 장치(도시 생략)의 IR 레이저 조사 수단에 의해, 반도체 패키지의 상방으로부터 기판측 얼라인먼트 마크 및 칩측 얼라인먼트 마크를 향해 IR 레이저를 조사한다. 다음에, 기판측 얼라인먼트 마크 및 칩측 얼라인먼트 마크에 조사된 IR 레이저의 반사광을 수광함으로써, 도3에 도시한 바와 같은 반사광의 파장 변화를 얻을 수 있고, 이러한 반사광의 파장 변화로부터 회로 기판과 반도체 칩의 갭을 구할 수 있다.
또한, 도3의 가로축은 거리를, 세로축은 반사광의 강도를 의미하고 있고, 회로 소자에 의해 반사광이 정해지지 않고 노이즈가 생긴 상태로부터 이동하고, 얼라인먼트 마크에서는 반사광이 정해져 깨끗한 파형을 나타내고 있다.
이하, 반사광의 파장 변화로부터 회로 기판과 반도체 칩의 갭을 구할 수 있는 점에 대해 상세하게 설명한다. 또한, 이하에서는 회로 기판의 최표면층에 형성 된 에폭시 수지막에서부터 반도체 칩의 최표면층에 형성된 패시베이션막까지의 거리(도1 중 부호 d로 나타낸 거리)를 산출하는 방법에 대해 설명을 행한다.
즉, 도3 중 부호 X에 나타낸 부위는 칩측 얼라인먼트 마크의 이면의 위치를 나타내고 있고, 도3 중 부호 Y로 나타낸 부위는 기판측 얼라인먼트 마크의 표면의 위치를 나타내고 있으므로, 도3 중 부호 Z로 나타낸 거리가 기판측 얼라인먼트 마크의 표면으로부터 칩측 얼라인먼트 마크의 이면까지의 거리(도1 중 부호 a로 나타낸 거리)로 하게 된다.
그리고, 에폭시 수지막으로부터 패시베이션막까지의 거리(d)에 대해서는, 반사광의 파장 변화로부터 구할 수 있는 도3 중 부호 Z로 나타낸 거리로부터 패시베이션막의 막 두께를 감산하고(도1 중 부호 b로 나타낸 거리), 기판측 얼라인먼트 마크의 두께를 가산하는(도1 중 부호 c로 나타낸 거리) 동시에, 에폭시 수지막의 막 두께를 감산함으로써 산출할 수 있다.
즉, d = Z - 1.0 ㎛(패시베이션막의 막 두께) + 1.12 ㎛(기판측 얼라인먼트 마크의 두께) - 1.0 ㎛(에폭시 수지막의 막 두께)
의 관계식이 성립되기 때문에,
d = Z - 0.88 ㎛라는 관계식이 성립되게 된다.
따라서, 반사광의 파장 변화를 얻을 수 있으면, 즉 기판측 얼라인먼트 마크의 표면으로부터 칩측 얼라인먼트 마크까지의 거리를 얻을 수 있으면, 에폭시 수지막으로부터 패시베이션막까지의 거리를 구하는 것이 가능하다.
또한, 상술된 기재에서는 IR 레이저를 기판측 얼라인먼트 마크 및 칩측 얼라 인먼트 마크에 조사하고, 반사광을 수광함으로써 회로 기판과 반도체 칩의 갭을 산출하는 방법에 대해 설명을 행하였지만, 마찬가지의 방법에 의해 도1b에서 나타낸 바와 같이 구성된 반도체 패키지 내의 제1 반도체 칩과 제2 반도체 칩의 갭을 검사할 수 있다. 즉, IR 레이저를 제1 반도체 칩측 얼라인먼트 마크 및 제2 반도체 칩측 얼라인먼트 마크에 조사하고, 반사광을 수광함으로써 제1 반도체 칩과 제2 반도체 칩의 갭을 산출할 수 있다.
상술한 본 발명을 적용한 반도체 패키지에서는 회로 기판에 기판측 얼라인먼트 마크가 형성되고, 반도체 칩에 칩측 얼라인먼트 마크가 형성되어 있기 때문에, 반도체 패키지의 상방으로부터 IR 레이저를 조사하고, 그 반사광의 파장 변화를 기초로 하여 회로 기판과 반도체 칩의 갭을 산출할 수 있고, 회로 기판과 반도체 칩의 갭을 고정밀도로 비파괴 검사하는 것이 가능하다.
마찬가지로, 제1 반도체 칩에 제1 반도체 칩측 얼라인먼트 마크가 형성되고, 제2 반도체 칩에 제2 반도체 칩측 얼라인먼트 마크가 형성되어 있기 때문에, 반도체 패키지의 상방으로부터 IR 레이저를 조사하고, 그 반사광의 파장 변화를 기초로 하여 제1 반도체 칩과 제2 반도체 칩의 갭을 산출할 수 있고, 제1 반도체 칩과 제2 반도체 칩을 고정밀도로 비파괴 검사하는 것이 가능하다.
또한, 기판측 얼라인먼트 마크는 회로 기판의 구리 배선을 형성할 때에 더불어 설치되고, 칩측 얼라인먼트 마크는 반도체 칩의 알루미늄 배선을 형성할 때에 더불어 설치된 것이기 때문에, 기판측 얼라인먼트 마크나 칩측 얼라인먼트 마크의 형성에 있어서 특별한 공정을 추가할 필요가 없다. 즉, 본 발명을 적용한 반도체 패키지는 회로 기판과 반도체 칩의 갭을 고정밀도로 비파괴 검사를 할 수 있음에도 불구하고, 종래의 반도체 패키지의 제조 방법에 특단의 공정을 추가하는 일 없이 제조하는 것이 가능하다.
마찬가지로, 제1 반도체 칩측 얼라인먼트 마크는 제1 반도체 칩의 알루미늄 배선을 형성할 때에 더불어 설치되고, 제2 반도체 칩측 얼라인먼트 마크는 제2 반도체 칩의 알루미늄 배선을 형성할 때에 더불어 설치된 것이기 때문에, 제1 반도체 칩측 얼라인먼트 마크나 제2 반도체 칩측 얼라인먼트 마크의 형성에 있어서 특별한 공정을 추가할 필요가 없다. 즉, 본 발명을 적용한 반도체 패키지는 제1 반도체 칩과 제2 반도체 칩의 갭을 고정밀도로 비파괴 검사를 할 수 있음에도 불구하고, 종래의 반도체 패키지의 제조 방법에 특단의 공정을 추가하는 일 없이 제조하는 것이 가능하다.
또한, 기판측 얼라인먼트 마크 및 칩측 얼라인먼트 마크가 겹침으로써 소정의 형상을 구성하는 얼라인먼트 마크로서 기능하기 때문에, 회로 기판에 반도체 칩을 탑재할 때의 위치 맞춤을 용이하게 행할 수 있다.
마찬가지로, 제1 반도체 칩측 얼라인먼트 마크 및 제2 반도체 칩측 얼라인먼트 마크가 겹침으로써 소정의 형상을 구성하는 얼라인먼트 마크로서 기능하기 위해, 제1 반도체 칩과 제2 반도체 칩의 위치 맞춤을 용이하게 행할 수 있다.
또한, 도2의 (a-1)과 도2의 (b-1)의 얼라인먼트 마크의 조합이나, 도2의 (a-2)와 도2의 (b-2)의 얼라인먼트 마크의 조합의 경우에는 회로 기판과 반도체 칩의 갭이나 제1 반도체 칩과 제2 반도체 칩의 갭뿐만 아니라, 반도체 패키지 내의 회로 기판과 반도체 칩이나 제1 반도체 칩과 제2 반도체 칩의 위치 어긋남(수평 방향의 위치 어긋남)에 대해서도 검사를 행하는 것이 가능하다.
즉, IR 레이저를 조사하여 기판측 얼라인먼트 마크 및 칩측 얼라인먼트 마크로부터의 반사광을 기초로 하여 기판측 얼라인먼트 마크의 중심 위치(기판측 중심 위치) 및 칩측 얼라인먼트 마크의 중심 위치(칩측 중심 위치)를 산출하고, 기판측 중심 위치와 칩측 중심 위치의 어긋남으로부터, 회로 기판과 반도체 칩의 위치 어긋남(수평 방향의 위치 어긋남)에 대해서도 검사를 행할 수 있다. 마찬가지로, IR 레이저를 조사하여 제1 반도체 칩측 얼라인먼트 마크 및 제2 반도체 칩측 얼라인먼트 마크로부터의 반사광을 기초로 하여, 제1 반도체 칩측 얼라인먼트 마크의 중심 위치(제1 반도체 칩측 중심 위치) 및 제2 반도체 칩측 얼라인먼트 마크의 중심 위치(제2 반도체 칩측 중심 위치)를 산출하고, 제1 반도체 칩측 중심 위치와 제2 반도체 칩측 중심 위치의 어긋남으로부터, 제1 반도체 칩과 제2 반도체 칩의 위치 어긋남(수평 방향의 위치 어긋남)에 대해서도 검사를 행할 수 있다.
상술한 본 발명의 반도체 장치 및 반도체 장치의 검사 방법 및 반도체 장치의 검사 장치에서는 반도체 장치 내의 기판과 반도체 칩의 갭을 고정밀도로 비파괴 검사할 수 있다.

Claims (10)

  1. 기판과, 상기 기판과 소정의 간극을 두고 탑재됨과 함께, 상기 기판과 돌기 전극에 의해 전기적으로 접속된 반도체 칩과, 상기 기판과 상기 반도체 칩의 간극에 충전된 제1 수지 재료와, 상기 기판에 탑재된 반도체 칩을 밀봉하는 제2 수지 재료를 구비하는 반도체 장치로서,
    상기 기판의 상기 반도체 칩측 표면에 검사광을 반사하는 제1 반사체가 형성됨과 함께,
    상기 반도체 칩의 상기 기판측 표면에 상기 검사광을 반사하는 제2 반사체가 형성된 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 반사체는 상기 기판의 배선과 동일한 공정에서 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제2 반사체는 상기 반도체 칩의 배선과 동일한 공정에서 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 반사체 및 상기 제2 반사체는 서로 겹쳤을 때 얼라인먼트 마크로서 기능할 수 있는 형상을 이루도록 구성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 검사광은 적외선 레이저인 것을 특징으로 하는 반도체 장치.
  6. 제1 반도체 칩과, 상기 제1 반도체 칩과 소정의 간극을 두고 배치됨과 함께, 상기 제1 반도체 칩과 돌기 전극에 의해 전기적으로 접속된 제2 반도체 칩과, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 간극에 충전된 수지 재료를 구비하는 반도체 장치로서,
    상기 제1 반도체 칩의 상기 제2 반도체 칩측 표면에 검사광을 반사하는 제1 반사체가 형성됨과 함께,
    상기 제2 반도체 칩의 상기 제1 반도체 칩측 표면에 상기 검사광을 반사하는 제2 반사체가 형성되는 것을 특징으로 하는 반도체 장치.
  7. 기판과, 상기 기판과 소정의 간극을 두고 탑재됨과 함께, 상기 기판과 돌기 전극에 의해 전기적으로 접속된 반도체 칩을 구비하고, 상기 기판의 상기 반도체 칩측 표면에 제1 반사체가 형성되고, 상기 반도체 칩의 상기 기판측 표면에 제2 반사체가 형성된 반도체 장치의 검사 방법으로서,
    상기 제1 반사체 및 상기 제2 반사체에 적외선 레이저를 조사하는 공정과,
    상기 제1 반사체 및 상기 제2 반사체에 조사한 적외선 레이저의 반사광을 기초로 하여, 상기 기판과 상기 반도체 칩의 간극을 산출하는 공정을 포함하는, 반도체 장치의 검사 방법.
  8. 제1 반도체 칩과, 상기 제1 반도체 칩과 소정의 간극을 두고 배치됨과 함께, 상기 제1 반도체 칩과 돌기 전극에 의해 전기적으로 접속된 제2 반도체 칩을 구비하고, 상기 제1 반도체 칩의 상기 제2 반도체 칩측 표면에 제1 반사체가 형성되고, 상기 제2 반도체 칩의 상기 제1 반도체 칩측 표면에 제2 반사체가 형성된 반도체 장치의 검사 방법으로서,
    상기 제1 반사체 및 상기 제2 반사체에 적외선 레이저를 조사하는 공정과,
    상기 제1 반사체 및 상기 제2 반사체에 조사한 적외선 레이저의 반사광을 기초로 하여, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 간극을 산출하는 공정을 포함하는, 반도체 장치의 검사 방법.
  9. 기판과, 상기 기판과 소정의 간극을 두고 탑재됨과 함께, 상기 기판과 돌기 전극에 의해 전기적으로 접속된 반도체 칩을 구비하고, 상기 기판의 상기 반도체 칩측 표면에 제1 반사체가 형성되고, 상기 반도체 칩의 상기 기판측 표면에 제2 반사체가 형성된 반도체 장치의 검사 장치로서,
    상기 제1 반사체 및 상기 제2 반사체에 적외선 레이저를 조사하는 적외선 레이저 조사 수단과,
    상기 제1 반사체 및 상기 제2 반사체에 조사된 적외선 레이저의 반사광을 수광하고, 상기 기판과 상기 반도체 칩의 간극을 산출하는 간극 산출 수단을 포함하는, 반도체 장치의 검사 장치.
  10. 제1 반도체 칩과, 상기 제1 반도체 칩과 소정의 간극을 두고 배치됨과 함께, 상기 제1 반도체 칩과 돌기 전극에 의해 전기적으로 접속된 제2 반도체 칩을 구비하고, 상기 제1 반도체 칩의 상기 제2 반도체 칩측 표면에 제1 반사체가 형성되고, 상기 제2 반도체 칩의 상기 제1 반도체 칩측 표면에 제2 반사체가 형성된 반도체 장치의 검사 장치로서,
    상기 제1 반사체 및 상기 제2 반사체에 적외선 레이저를 조사하는 적외선 레이저 조사 수단과,
    상기 제1 반사체 및 상기 제2 반사체에 조사된 적외선 레이저의 반사광을 수광하고, 상기 제1 반도체 칩과 상기 제2 반도체 칩의 간극을 산출하는 간극 산출 수단을 포함하는, 반도체 장치의 검사 장치.
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KR101397424B1 (ko) 2012-11-26 2014-05-20 한미반도체 주식회사 압축 몰딩 검사방법
KR102153562B1 (ko) 2014-03-20 2020-09-09 삼성전자주식회사 반도체 검사 장비 및 이를 이용한 반도체 소자의 검사 방법
JP6455275B2 (ja) * 2015-03-27 2019-01-23 セイコーエプソン株式会社 インクジェットヘッドの製造方法
FR3044864B1 (fr) * 2015-12-02 2018-01-12 Valeo Systemes De Controle Moteur Dispositif electrique et procede d'assemblage d'un tel dispositif electrique
TWI664882B (zh) * 2017-10-02 2019-07-01 盟立自動化股份有限公司 雷射輔助接合裝置及半導體元件的製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020079584A (ko) * 2001-04-13 2002-10-19 야마하 가부시키가이샤 반도체 패키지 및 반도체 패키지의 실장 방법
KR20030019439A (ko) * 2000-07-19 2003-03-06 신도 덴시 고교 가부시키가이샤 반도체장치
KR20030024613A (ko) * 2001-09-17 2003-03-26 마츠시타 덴끼 산교 가부시키가이샤 반도체 집적회로장치 및 그 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2800299B2 (ja) 1989-08-31 1998-09-21 横河電機株式会社 ヘテロ構造半導体装置
JP2971658B2 (ja) 1992-02-25 1999-11-08 富士通株式会社 バンプの接合状態検査方法及び装置
JPH08124985A (ja) 1994-10-21 1996-05-17 Hitachi Denshi Ltd ボールグリッドアレイのはんだ付け検査方法
JP3262728B2 (ja) 1996-02-19 2002-03-04 松下電器産業株式会社 半導体装置及びその製造方法
JPH1050769A (ja) 1996-07-30 1998-02-20 Toshiba Corp 半導体パッケージの製造装置および製造方法
JPH10190187A (ja) 1996-12-24 1998-07-21 Oki Electric Ind Co Ltd 光素子の実装構造
JP2000031585A (ja) 1998-07-15 2000-01-28 Rohm Co Ltd 半導体レーザ装置
JP2004363172A (ja) 2003-06-02 2004-12-24 Seiko Epson Corp 配線基板及びその製造方法、チップモジュール、電気光学装置及びその製造方法、並びに電子機器
JP4021382B2 (ja) * 2003-07-28 2007-12-12 オリンパス株式会社 光学式エンコーダ及びその製造方法並びに光学レンズモジュール
JP2005150441A (ja) 2003-11-17 2005-06-09 Matsushita Electric Ind Co Ltd チップ積層型半導体装置およびその製造方法
US20060081983A1 (en) * 2004-10-14 2006-04-20 Giles Humpston Wafer level microelectronic packaging with double isolation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030019439A (ko) * 2000-07-19 2003-03-06 신도 덴시 고교 가부시키가이샤 반도체장치
KR20020079584A (ko) * 2001-04-13 2002-10-19 야마하 가부시키가이샤 반도체 패키지 및 반도체 패키지의 실장 방법
KR20030024613A (ko) * 2001-09-17 2003-03-26 마츠시타 덴끼 산교 가부시키가이샤 반도체 집적회로장치 및 그 제조방법

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