KR101274695B1 - Thin Film Transistor Array Substrate - Google Patents
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Abstract
본 발명은 졸-겔 타입의 복합재료를 이용하여 게이트 절연막을 형성하는 경우, 게이트 절연막과 게이트 전극 그리고, 게이트 전연막과 소스/드레인 전극 사이의 점착특성을 향상시키기 위해서 졸-겔 타입의 복합재료에 실란 커플링 용제(silane coupling agent)를 첨가하는 것을 특징으로 하는 박막트랜지스터 어레이 기판에 관한 것으로, 특히 기판 상에 형성된 게이트 전극과, 상기 게이트 전극과 절연되어 상기 게이트 전극의 일부와 오버랩되는 반도체층과, 상기 게이트 전극과 반도체층을 서로 절연시키기 위해서 그 사이에 구비되고 실란 커플링 용제를 첨가한 복합재료를 포함하는 게이트 절연막과, 상기 반도체층 양측에 각각 형성된 소스전극 및 드레인 전극을 포함하여 구성되는 것을 특징으로 한다.According to the present invention, when the gate insulating film is formed by using the sol-gel type composite material, the sol-gel type composite material is used to improve the adhesion characteristics between the gate insulating film and the gate electrode and the gate lead film and the source / drain electrode. A thin film transistor array substrate comprising adding a silane coupling agent to the substrate, and in particular, a gate electrode formed on the substrate, and a semiconductor layer insulated from the gate electrode and overlapping a portion of the gate electrode. And a gate insulating film comprising a composite material provided therebetween to insulate the gate electrode and the semiconductor layer from each other, and to which a silane coupling solvent is added, and source and drain electrodes respectively formed on both sides of the semiconductor layer. It is characterized by.
졸-겔 복합재료, 실란 커플링 용제, 게이트 절연막 Sol-gel composite material, silane coupling solvent, gate insulating film
Description
도 1은 종래 기술에 의한 버텀-게이트 형 박막트랜지스터의 단면도.1 is a cross-sectional view of a bottom-gate type thin film transistor according to the prior art.
도 2는 본 발명에 의한 버텀-게이트 형 박막트랜지스터의 단면도.2 is a cross-sectional view of a bottom-gate thin film transistor according to the present invention.
도 3은 본 발명에 의한 졸-화합물의 화학결합을 나타낸 도면. Figure 3 is a view showing the chemical bond of the sol-compound according to the present invention.
도 4는 본 발명에 의한 박막트랜지스터 어레이 기판의 단면도.4 is a cross-sectional view of a thin film transistor array substrate according to the present invention.
*도면의 주요 부분에 대한 부호설명* Explanation of symbols on the main parts of the drawings
111 : 기판 112 : 게이트 배선 111: substrate 112: gate wiring
112a : 게이트 전극 113 : 게이트 절연막112a: gate electrode 113: gate insulating film
114 : 반도체층 115 : 데이터 배선 114: semiconductor layer 115: data wiring
115a : 소스 전극 115b : 드레인 전극 115a:
116 : 보호막 117 : 화소전극 116: protective film 117: pixel electrode
150 : 실란 커플링 용제 150: silane coupling solvent
본 발명은 다수개의 박막트랜지스터가 구비된 박막트랜지스터 어레이 기판에 관한 것으로, 특히 게이트 절연막과 게이트 전극 그리고, 게이트 전연막과 소스/드 레인 전극 사이의 점착특성을 향상시키기 위해서 졸-겔 타입의 복합재료에 실란 커플링 용제(silane coupling agent)를 첨가하는 것을 특징으로 하는 박막트랜지스터 어레이 기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor array substrate having a plurality of thin film transistors, and more particularly, to a sol-gel type composite material for improving adhesion characteristics between a gate insulating film and a gate electrode, and a gate lead film and a source / drain electrode. A thin film transistor array substrate comprising adding a silane coupling agent to a silane coupling agent.
통상적으로, 박막트랜지스터(TFT ; Thin Film Transistor)는 이미지 표시용 디스플레이 소자 또는 반도체 소자에서 스위칭 소자로 사용되다. In general, a thin film transistor (TFT) is used as a switching device in a display device or a semiconductor device for image display.
상기 박막트랜지스터는 수직 교차되어 단위 화소영역을 정의하는 게이트 배선 및 데이터 배선의 교차 지점에 형성되어 상기 단위 화소영역에 대해 전류를 온(on) 또는 오프(off)로 스위칭하는 역할을 하는데, 온 상태인 경우에는 전류가 흘러 특정 단위 화소영역과 관련된 커패시터를 원하는 전압까지 충전(charge)시키고, 오프 상태인 경우에는 단위 화소영역이 다음에 어드레싱(addressing)될 때까지 충전 상태를 유지하도록 한다. The thin film transistor is vertically intersected and is formed at an intersection point of a gate line and a data line defining a unit pixel region, and serves to switch current on or off for the unit pixel region. In the case of current, a current flows to charge a capacitor associated with a specific unit pixel region to a desired voltage. In the off state, the unit pixel region is charged until the unit pixel region is next addressed.
이 때, 전압 레벨은 단위 화소영역에 상응하는 액정을 통하여 투과되는 광량을 결정하여 그레이 레벨(gray level)을 결정한다.At this time, the voltage level determines the gray level by determining the amount of light transmitted through the liquid crystal corresponding to the unit pixel region.
이러한, 박막트랜지스터의 구조는 소스 전극과 게이트 전극이 한 평면상에 놓이는 코플레너(coplanar)형과 다른 평면상에 놓이는 스태거드(staggered)형의 두 종류가 있는데, 다결정 실리콘 TFT는 코플레너형 구조를 적용하고, 비정질 실리콘 TFT는 스태거드형 구조를 적용한다.There are two types of thin film transistors, a coplanar type in which the source electrode and the gate electrode are in one plane, and a staggered type in which the source electrode and the gate electrode are in one plane, and the polycrystalline silicon TFT is a coplanar type. The structure is applied, and the amorphous silicon TFT applies a staggered structure.
상기 스태거드형 TFT는 게이트 전극이 소스 전극과 드레인 전극의 밑에 놓인 역-스태거드(inverted staggered)형과 게이트 전극이 소스 전극과 드레인 전극보다 위에 있는 정상-스태거(normal staggered)형으로 다시 구별할 수 있는데, 전자를 버텀-게이트(bottom-gate)형 TFT라고 하고 후자를 탑-게이트(top-gate)형 TFT라고 한다. The staggered TFT is again in an inverted staggered type where the gate electrode is disposed under the source electrode and the drain electrode and a normal staggered type in which the gate electrode is above the source electrode and the drain electrode. The former is called a bottom-gate type TFT and the latter is called a top-gate type TFT.
일반적으로, 디스플레이 소자 또는 반도체 소자에 구비되는 박막트랜지스터는, 버텀-게이트 형 TFT로서, 도 1에 도시된 바와 같이, 기판(11) 상에 형성된 게이트 전극(12a)과, 상기 게이트 전극을 포함한 전면에 구비된 게이트 절연막(13)과, 상기 게이트 전극 상부의 게이트 절연막 상에 형성된 반도체층(a-Si)(14)과, 상기 반도체층의 채널영역을 제외한 나머지 영역에 구비되는 오믹콘택층(n+a-Si)(14a)과, 상기 오믹콘택층 상에 형성되는 소스/드레인 전극(15a, 15b)으로 구성된다. In general, a thin film transistor provided in a display element or a semiconductor element is a bottom-gate type TFT, and as shown in FIG. 1, a
이때, 상기 게이트 절연막은 유전율이 7.5 정도의 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 등의 무기재료를 통상, 플라즈마 강화형 화학 증기 증착(PECVD: plasma enhanced chemical vapor deposition) 방법으로 증착하여 형성한다. In this case, the gate insulating layer is formed by depositing inorganic materials such as silicon nitride (SiNx) and silicon oxide (SiOx) having a dielectric constant of about 7.5 by plasma enhanced chemical vapor deposition (PECVD). .
그러나, 게이트 절연막을 상기와 같은 무기재료를 증착하여 형성하는 경우, 다음과 같은 문제점이 있었다. However, when the gate insulating film is formed by depositing the inorganic material as described above, there are the following problems.
즉, 게이트 절연막을 무기재료로 형성하는 경우, 시간을 충분히 길게 한다고 하더라도 1회의 증착공정만으로 균일한 두께의 게이트 절연막을 형성할 수 없는바, 2회로 나누어 증착공정을 수행하여야 하므로 공정이 번거로워진다는 단점이 있었다. 그리고, 증착 장비의 경우 고가의 장비이므로 장비 관리비용 및 투자비용이 많이 소모된다는 문제점이 있었다. In other words, when the gate insulating film is formed of an inorganic material, even if the time is sufficiently long, the gate insulating film having a uniform thickness cannot be formed by only one deposition process. There was a downside. And, in the case of deposition equipment is expensive equipment has a problem that a lot of equipment management costs and investment costs are consumed.
이에 따라서, 공정이 용이하고 다소 저가의 장비를 사용하여 형성할 수 있는 유전율 3~4의 유기물질로 게이트 절연막을 형성하는 기술이 제안되었다. Accordingly, a technique of forming a gate insulating film using an organic material having a dielectric constant of 3 to 4, which can be easily formed using a relatively inexpensive equipment, has been proposed.
유기 게이트 절연막은 무기 게이트 절연막과 달리, PECVD 방법이 아닌 스핀 코팅, 슬릿 코팅 등의 코팅방법에 의해 형성되므로 제조공정이 보다 용이해지며 장비 비용면에서도 이익이 된다. 그리고, 게이트 배선 및 게이트 전극의 단차를 제거하여 표면을 평탄화할 수 있다. Unlike the inorganic gate insulating film, the organic gate insulating film is formed by a coating method such as spin coating or slit coating rather than a PECVD method, thereby making the manufacturing process easier and advantageous in terms of equipment cost. The surface can be planarized by removing the step difference between the gate wiring and the gate electrode.
그러나, 이러한 유기 게이트 절연막은 무기 게이트 절연막에 비해 동일 두께 대비 유전율 수치가 작은데, 유전율이 작으면 게이트 배선층과 데이터 배선층 사이에 형성되는 기생 커패시턴스(Cgs) 값이 작아지게 된다. 일반적으로, 대향하는 전극과 그 사이에 구비되어 있는 절연막의 경우, 그 커패시턴스 값은 절연막의 유전율, 절연막의 두께에 비례하고, 대향하는 전극의 면적에 반비례하기 때문이다. However, the organic gate insulating layer has a smaller dielectric constant value compared with the inorganic gate insulating layer. If the dielectric constant is small, the parasitic capacitance Cgs formed between the gate wiring layer and the data wiring layer is reduced. In general, in the case of the opposite electrode and the insulating film provided therebetween, the capacitance value is proportional to the dielectric constant of the insulating film and the thickness of the insulating film, and is inversely proportional to the area of the opposite electrode.
이와같이, 기생 커패시턴스(Cgs) 값이 작아지면, 하기의 수학식 1에서와 같이, 전압 강하 △Vp가 더 증가하게 되는데, 이에 따라 화면의 깜빡임(flicker), 이미지 고착(image sticking), 화면 밝기의 뷸균일성 등의 좋지 않은 효과를 일으키게 된다. As such, when the parasitic capacitance Cgs is decreased, the voltage drop ΔVp is further increased, as shown in Equation 1 below, thereby causing flicker, image sticking, and brightness of the screen. It may cause bad effects such as uniformity.
이때, Cgs는 TFT 게이트 전극과 소스 전극(또는 드레인 전극) 사이에 형성되는 기생 커패시턴스이고, Clc는 액정셀에 축적되는 정전 커패시턴스이며, Cst는 스 토리지 커패시터에 형성되는 커패시턴스이다. 그리고, △Vp는 소스전극에 인가되는 데이터 전압(Vd)과 액정셀에 충전되는 전압(Vlc)의 차전압이고, △Vg는 하리레밸의 게이트 전압(Vgh)과 로우레밸의 게이트 전압(Vgl)의 차전압이다. In this case, Cgs is a parasitic capacitance formed between the TFT gate electrode and the source electrode (or drain electrode), Clc is an electrostatic capacitance accumulated in the liquid crystal cell, and Cst is a capacitance formed in the storage capacitor. ΔVp is the difference voltage between the data voltage Vd applied to the source electrode and the voltage Vlc charged to the liquid crystal cell, and ΔVg is the gate voltage Vgh of the low level and the gate voltage Vgl of the low level. Is the difference voltage.
즉, 기생 커패시턴스(Cgs)는 상기의 수학식 1에서와 같이, △Vp에 가장 크게 영향을 미치는 항목으로서, 패널 특성 및 화질 특성과 아주 밀접한 관련을 가지게 된다. 이때, △Vp를 낮추기 위해서는 상기 기생 커패시턴스(Cgs) 값을 크게 하면 되고, 상기 기생 커패시턴스(Cgs) 값을 크게 하기 위해서는 게이트 절연막의 유전율 값을 크게 하면 되므로 결국, 게이트 절연막은 유전율이 큰 물질로 형성하는 것이 바람직할 것이다.That is, the parasitic capacitance Cgs is an item that most affects ΔVp as in Equation 1, and is closely related to the panel characteristics and the image quality characteristics. In this case, the parasitic capacitance Cgs may be increased to decrease ΔVp, and the dielectric constant of the gate insulating layer may be increased to increase the parasitic capacitance Cgs. Thus, the gate insulating layer may be formed of a material having a high dielectric constant. It would be desirable to.
전술한 바와 같이, 상기와 같은 종래 기술에 의한 박막트랜지스터 어레이 기판은 다음과 같은 문제점이 있었다.As described above, the thin film transistor array substrate according to the related art has the following problems.
먼저, 실리콘 질화물 등으로 형성되는 무기 게이트 절연막의 경우 PECVD 등의 증착공정이 어렵고 증착장비의 비용이 높다는 문제점이 있었고, PGMEA(Poly glycol mono ethyl acetate) 등으로 형성되는 유기 게이트 절연막의 경우 유전율이 낮아 △Vp가 더 증가하거나 게이트 절연막 코팅시 두께가 불균일해진다는 문제점이 있었다. First, the inorganic gate insulating film formed of silicon nitride has a problem that the deposition process such as PECVD is difficult and the cost of the deposition equipment is high, while the organic gate insulating film formed of poly glycol mono ethyl acetate (PGMEA) has a low dielectric constant. There was a problem that ΔVp was further increased or the thickness was uneven when the gate insulating film was coated.
최근에는, 상기의 유기 게이트 절연막과 무기 게이트 절연막의 단점을 모두 보완하기 위해서, 실록산(siloxane)과 금속 산화물(metal oxide)를 전구체로 졸-겔 프로세스를 진행하여 획득한 졸-겔 타입의 복합재료를 기판 상에 스핀 코팅, 슬릿 코팅 등과 같은 방법으로 도포하여 게이트 절연막을 형성하고 있다. Recently, in order to make up for the shortcomings of both the organic gate insulating film and the inorganic gate insulating film, a sol-gel type composite material obtained by performing a sol-gel process using siloxane and metal oxide as a precursor. Is applied to a substrate by a method such as spin coating or slit coating to form a gate insulating film.
그러나, 일반적인 박막트랜지스터의 경우 게이트 절연막이 게이트 전극과 소스/드레인 전극 사이의 층에 구비되는데, 졸-겔 타입의 복합재료으로 게이트 절연막을 형성할 경우, 게이트 전극 및 소스/드레인 전극과 접촉하는 게이트 절연막의 점착특성 저하로 인해 필링(peeling) 현상이 발생하는 문제가 있었다. However, in the case of a general thin film transistor, a gate insulating film is provided in a layer between the gate electrode and the source / drain electrode. When the gate insulating film is formed of a sol-gel type composite material, the gate is in contact with the gate electrode and the source / drain electrode. There was a problem in which a peeling phenomenon occurs due to the deterioration of the adhesive property of the insulating film.
따라서, 본 발명은 졸-겔 타입의 복합재료를 이용하여 게이트 절연막을 형성하는 경우, 게이트 절연막과 게이트 전극 그리고, 게이트 전연막과 소스/드레인 전극 사이의 점착특성을 향상시키기 위해서 졸-겔 타입의 복합재료에 실란 커플링 용제(silane coupling agent)를 첨가하는 것을 특징으로 하는 박막트랜지스터 어레이 기판을 제공하는데 그 목적이 있다. Therefore, in the case of forming the gate insulating film using the sol-gel type composite material, the present invention provides a sol-gel type in order to improve the adhesion between the gate insulating film and the gate electrode and the gate electrode and the source / drain electrode. It is an object of the present invention to provide a thin film transistor array substrate comprising adding a silane coupling agent to a composite material.
상기와 같은 목적을 달성하기 위한 본 발명에 의한 박막트랜지스터 어레이 기판은 기판 상에 형성된 게이트 전극과, 상기 게이트 전극과 절연되어 상기 게이트 전극의 일부와 오버랩되는 반도체층과, 상기 게이트 전극과 반도체층을 서로 절연시키기 위해서 그 사이에 구비되고 실란 커플링 용제를 첨가한 복합재료를 포함하는 게이트 절연막과, 상기 반도체층 양측에 각각 형성된 소스전극 및 드레인 전극을 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, a thin film transistor array substrate includes a gate electrode formed on a substrate, a semiconductor layer insulated from the gate electrode and overlapping a portion of the gate electrode, and the gate electrode and the semiconductor layer. And a gate insulating film comprising a composite material provided therebetween to insulate each other and to which a silane coupling solvent is added, and source and drain electrodes formed on both sides of the semiconductor layer, respectively.
즉, 졸-겔 타입의 복합재료로 형성되는 게이트 절연막에 실란 커플링 용제를 첨가하여 게이트 절연막과 상기 게이트 절연막에 접촉하는 다른 패턴(게이트 전극 또는 소스/드레인 전극) 사이의 접착특성을 향상시키고자 하는 것을 특징으로 한다.That is, a silane coupling solvent is added to a gate insulating film formed of a sol-gel type composite material to improve adhesion characteristics between the gate insulating film and another pattern (gate electrode or source / drain electrode) in contact with the gate insulating film. Characterized in that.
이하, 도면을 참조하여 본 발명에 따른 박막트랜지스터 어레이 기판에 대해서 상세히 설명하면 다음과 같다. Hereinafter, a thin film transistor array substrate according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명을 설명하기 위한 버텀-게이트 형 박막트랜지스터의 단면도이고, 도 3은 본 발명에 의한 졸-화합물의 화학결합을 나타낸 도면이고, 도 4는 본 발명을 설명하기 위한 박막트랜지스터 어레이 기판의 단면도이다.2 is a cross-sectional view of a bottom-gate type thin film transistor for explaining the present invention, FIG. 3 is a view showing chemical bonding of the sol-compound according to the present invention, and FIG. 4 is a thin film transistor array substrate for explaining the present invention. It is a cross section of.
본 발명에 의한 박막트랜지스터는, 도 2에 도시된 바와 같이, 기판(111) 상에 형성된 게이트 전극(112a)과, 상기 게이트 전극을 포함한 전면에 구비되고 실란 커플링 용제(silane coupling agent)가 첨가된 졸-겔 타입의 유무기 복합재료인 게이트 절연막(113)과, 상기 게이트 전극 상부의 게이트 절연막 상에 형성된 반도체층(114)과, 상기 반도체층의 채널영역을 제외한 나머지 영역에 구비되는 오믹콘택층(n+a-Si)(114a)과, 상기 반도체층 양측의 오믹콘택층 상에 각각 형성되는 소스/드레인 전극(115a, 115b)으로 구성된다. In the thin film transistor according to the present invention, as shown in FIG. 2, a
상기 게이트 전극 및 소스/드레인 전극은 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd : Aluminum Neodymium), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등의 비저항이 낮은 금속을 고온의 스퍼터링 기술에 의해 증착한 후 포토식각기술로 패터닝하여 형성된 다. The gate electrode and the source / drain electrode are copper (Cu), aluminum (Al), aluminum alloy (AlNd: Aluminum Neodymium), molybdenum (Mo), chromium (Cr), titanium (Ti), tantalum (Ta), molybdenum- Metals with low resistivity, such as tungsten (MoW), are deposited by high temperature sputtering and then patterned by photolithography.
상기 게이트 절연막은 실록산(siloxane)과 금속 산화물(metal oxide)를 전구체로 졸-겔 프로세스를 진행하여 형성되며, 도 3에 도시된 바와 같이, 가교결합(crosslinking)된 Si-O 결합과 M-O결합의 케미컬 네트워크 구조를 가지는데, 이 러한 졸-겔 타입의 복합재료(Si-졸/Me-졸)에 실란 커플링 용제(150)가 첨가되어 있다. The gate insulating layer is formed by performing a sol-gel process using a siloxane and a metal oxide as a precursor, and as shown in FIG. 3, a crosslinked Si-O bond and an MO bond are formed. It has a chemical network structure, and a
이러한, 복합재료는 유/무기 하이브리드 타입의 재료이며, 전구체인 실록산과 금속산화물의 함량비에 따라 상기 복합재료의 유전율, 투과도가 달라진다. The composite material is an organic / inorganic hybrid type material, and the dielectric constant and permeability of the composite material vary according to the content ratio of the siloxane and the metal oxide which are precursors.
이때, 상기 실록산은 실록산 결합 즉, Si-O 결합으로 이루어져 있는 화합물을 총칭하며, 상기 금속 산화물(M-O)의 금속입자는 티타늄(Ti), 지르코늄(Zr), 이트륨(Y), 텅스텐(W), 하프늄(Hf) 또는 바나듐(V) 중 적어도 어느 하나를 선택하여 사용하며, 이러한 금속입자에 의해 게이트 절연막이 고유전율을 가지도록 할 수 있다. 이때, 상기 금속산화물에 포함되는 금속입자는 상기 금속 이외에 주기율표상 11번부터 103번까지 열거된 금속 중 적어도 하나 이상이면 된다. 금속산화물 단독 또는 두개 이상이 상호결합된 형태를 모두 포함한다. In this case, the siloxane refers to a compound consisting of a siloxane bond, that is, a Si-O bond, and the metal particles of the metal oxide (MO) are titanium (Ti), zirconium (Zr), yttrium (Y), tungsten (W). , At least one of hafnium (Hf) or vanadium (V) may be selected, and the gate insulating film may have a high dielectric constant by the metal particles. In this case, the metal particles included in the metal oxide may be at least one or more of the metals listed from 11 to 103 on the periodic table in addition to the metal. It includes both the metal oxide alone or the form in which two or more are mutually coupled.
그리고, 도 3의 R은 Si-O결합 또는 M-O결합의 말단 또는 측쇄에 결합되어 있는 알킬기(CHC3―, C2H5―, C3H7―, ..., CnH2n +1―) 또는 페닐기 등이다.In addition, R in Fig. 3 is an alkyl group (CHC 3- , C 2 H 5- , C 3 H 7- , ..., C n H 2n +1 bonded to the terminal or side chain of the Si-O bond or MO bond -) Or a phenyl group.
상기 실란 커플링 용제는 금속과의 점착특성을 향상시키는 역할을 하는데, 그로인해 실란 커플링 용제가 첨가된 게이트 절연막과 금속물질로 형성되는 게이트 전극 또는 소스/드레인 전극과의 점착특성이 향상될 수 있다. The silane coupling solvent plays a role of improving adhesion property with a metal, thereby improving adhesion property between a gate insulating film to which a silane coupling solvent is added and a gate electrode or a source / drain electrode formed of a metal material. have.
상기 실란 커플링 용제로는 아민(amine)계열 또는 황(sulfur)계열이 있으며, 아민 계열의 예로서 하기 [화학식 1] 그룹에 기재하고 있고, 황계열의 예로서 [화학식 2] 그룹에 기재하고 있다.The silane coupling solvent includes an amine series or a sulfur series, and is described in the following [Formula 1] as an example of the amine series, and is described in the [Formula 2] as an example of the sulfur series. have.
이와같이 실란 커플링 용제가 첨가된 게이트 절연막을 사용하는 경우, 게이트 절연막과 게이트 전극 사이의 점착특성은 물론, 게이트 절연막과 소스/드레인 전극 사이의 점착특성이 개선되어 필링 현상이 방지된다. As described above, when the gate insulating film to which the silane coupling solvent is added is used, not only the adhesive property between the gate insulating film and the gate electrode but also the adhesive property between the gate insulating film and the source / drain electrode are improved to prevent the peeling phenomenon.
실란 커플링 용제가 첨가된 졸-겔 복합재료는 스핀코팅 또는 슬릿코팅 방법 등 솔루션 프로세스(solution process)로 형성할 수 있으므로, 그 공정이 용이하고 평탄성도 우수하다.The sol-gel composite material to which the silane coupling solvent is added can be formed by a solution process such as a spin coating method or a slit coating method, so that the process is easy and the flatness is excellent.
그리고, 상기 반도체층은 비정질 실리콘(a-Si)을 고온에서 500Å이하의 얇은 두께로 증착하여 형성한 것이고, 오믹콘택층(114a)는 n형 불순물을 주입된 비정질 실리콘(a-Si)을 고온에서 300~700Å 정도의 두께로 증착하여 형성한 것이다. 상기 a-Si증착과 n+a-Si증착은 동일 공정챔버 내에서 연속적으로 이루어질 수도 있고, 별도의 공정챔버 내에서 각각 형성할 수도 있다. In addition, the semiconductor layer is formed by depositing amorphous silicon (a-Si) at a thin thickness of 500 Å or less at a high temperature, and the
한편, 상기에서는 게이트 전극이 소스/드레인 전극 하부에 위치하는 버텀-게이트 형 박막트랜지스터에 대해서 한정하여 설명하였으나, 탑-게이트 형 박막트랜지스터에도 본 발명을 적용할 수 있다. In the above description, the bottom-gate thin film transistor in which the gate electrode is disposed under the source / drain electrode has been described in detail. However, the present invention may be applied to the top-gate thin film transistor.
즉, 기판 상에 소스전극과 드레인 전극을 먼저 형성하고, 그 위에 상기 소스전극과 드레인 전극에 오버랩됨과 동시에 상기 소스전극과 드레인 전극 사이에 배치되도록 반도체층을 형성한 다음, 상기 반도체층을 포함한 전면에 게이트 절연막을 형성하고, 마지막으로, 상기 반도체층 상부의 게이트 절연막 상에 게이트 전극을 형성하면 된다. That is, a source electrode and a drain electrode are first formed on a substrate, and a semiconductor layer is formed on the substrate so as to overlap the source electrode and the drain electrode and to be disposed between the source electrode and the drain electrode, and then the entire surface including the semiconductor layer. A gate insulating film may be formed on the gate electrode, and finally, a gate electrode may be formed on the gate insulating film on the semiconductor layer.
그리고, 상기에서는 게이트 전극 및 소스/드레인 전극으로 금속물질을 사용하고 반도체층으로 비정질실리콘을 사용하는 경우에 한정하여 설명하였으나, 유기 박막트랜지스터의 게이트 절연막에도 실란 커플링 용제가 첨가된 졸-겔 복합재료를 적용하여 필링 현상을 방지할 수 있다. In the above description, a metal material is used as the gate electrode and a source / drain electrode, and amorphous silicon is used as the semiconductor layer. However, the sol-gel composite in which the silane coupling solvent is added to the gate insulating film of the organic thin film transistor is described. The material can be applied to prevent peeling.
일반적인 유기 박막트랜지스터는 게이트 전극으로 n+a-Si, ITO, Al 또는 유기 고분자계 물질인 PEDOT(Polyethylene-dioxythiophene)을 사용하여 형성하고, 펜탄센(pentacene)계, 티오펜(thiophene)계, 루브렌(rubrene)계, 카르바졸(carbazole)계, 트리페닐아민(triphenylamine)계, FPcCu(perfluorocopperphthalocyanine)계 고분자 물질로 유기 반도체층을 형성하며, 은(Au), 알루미늄(Al), 니켈(Ni) 등의 금속을 사용하여 소스/드레인 전극을 형성하는데, 이러한 유기 박막트랜지스터의 게이트 절연막으로서 졸-겔 복합재료를 사용하는 경우 게이트 절연막과 금속물질층인 소스/드레인 전극 사이의 점착특성을 향상시키기 위해서 졸-겔 타입의 복합재료에 실란 커플링 용제를 첨가하는 것이다. A general organic thin film transistor is formed using n + a-Si, ITO, Al, or PEDOT (polyethylene-dioxythiophene), which is an organic polymer, and is a pentacene, thiophene, or lu An organic semiconductor layer is formed of a rubrene, carbazole, triphenylamine, and FPcCu (perfluorocopperphthalocyanine) polymer material, and includes silver (Au), aluminum (Al), and nickel (Ni). A source / drain electrode is formed using a metal such as a metal. In the case of using a sol-gel composite material as the gate insulating film of the organic thin film transistor, in order to improve adhesion characteristics between the gate insulating film and the source / drain electrode, which is a metal material layer, The silane coupling solvent is added to the sol-gel type composite material.
한편, 상기에서는 박막트랜지스터의 구조에 한정하여 설명하였으나, 이러한 박막트랜지스터를 반도체 소자 및 디스플레이 소자의 박막트랜지스터 어레이 기판에도 적용할 수 있을 것이다. 일예로, 액정표시소자의 박막트랜지스터 어레이 기판에 본발명의 기술적 사상을 적용한 실시예를 살펴보면 다음과 같다. In the above description, the structure of the TFT is limited to the structure of the TFT, but the TFT may be applied to a TFT array substrate of a semiconductor device and a display device. As an example, an embodiment in which the technical idea of the present invention is applied to a thin film transistor array substrate of a liquid crystal display device is as follows.
본 발명에 의한 액정표시소자의 박막트랜지스터 어레이 기판은, 도 4에 도시된 바와 같이, 기판(111) 상에 형성된 게이트 전극(112a)과, 상기 게이트 전극을 포함한 전면에 구비되고 실란 커플링 용제(silane coupling agent)가 첨가된 졸-겔 타입의 유무기 복합재료인 게이트 절연막(113)과, 상기 게이트 전극 상부의 게이트 절연막 상에 형성된 반도체층(114)과, 상기 반도체층의 채널영역을 제외한 나머지 영역에 구비되는 오믹콘택층(n+a-Si)(114a)과, 상기 반도체층 양측의 오믹콘택층 상에 각각 형성되는 소스/드레인 전극(115a, 115b)과, 상기 소스/드레인 전극을 포함한 전면에 형성된 보호막(116)과, 상기 보호막을 관통하여 상기 드레인 전극에 콘택되는 화소전극(117)으로 구성된다. As shown in FIG. 4, the thin film transistor array substrate of the liquid crystal display device according to the present invention includes a
이때, 상기 게이트 전극과 동일층에 게이트 배선(112)이 더 구비되고, 상기 소스/드레인 전극과 동일층에 데이터 배선(미도시)이 더 구비되는데, 상기 게이트 배선과 데이터 배선이 수직교차하여 단위 화소를 정의하고, 각 단위 화소에 상기 화소전극이 구비되며, 상기 두 배선이 교차하는 지점에 상기 게이트전극(112a), 게이트 절연막(113), 반도체층(114), 오믹콘택층(114a) 및 소스/드레인 전극(115a, 115b)으로 적층된 박막트랜지스터(TFT)가 배치된다. 이때, 박막트랜지스터는 게이 트 전극이 소스/드레인 전극 상부에 위치하는 탑-게이트 형 박막트랜지스터이어도 무방하고 유기 박막트랜지스터이어도 무방하다. In this case, a
이때, 상기 게이트 배선, 게이트 전극, 데이터 배선 및 소스/드레인 전극은 구리(Cu), 알루미늄(Al), 알루미늄 합금(AlNd : Aluminum Neodymium), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴-텅스텐(MoW) 등의 금속물질로 형성되고, 반도체층은 비정질 실리콘(a-Si)으로 형성되며, 오믹콘택층(114a)은 n형 불순물을 주입한 비정질 실리콘(n+a-Si)으로 형성된다. In this case, the gate wiring, the gate electrode, the data wiring, and the source / drain electrodes may include copper (Cu), aluminum (Al), aluminum alloy (AlNd: Aluminum Neodymium), molybdenum (Mo), chromium (Cr), and titanium (Ti). , Tantalum (Ta), molybdenum-tungsten (MoW), and the like, the semiconductor layer is formed of amorphous silicon (a-Si), and the
그리고, 상기 보호막은 BCB(Benzocyclobutene), 아크릴계 물질과 같은 유기재료를 도포하거나 또는 SiNx, SiOx와 같은 무기재료를 증착하여 형성되고, 화소전극은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)의 투명도전물질으로 형성된다. The protective layer is formed by coating an organic material such as benzocyclobutene (BCB) or an acrylic material or by depositing an inorganic material such as SiNx or SiOx, and the pixel electrode is formed of indium tin oxide (ITO) or indium zinc oxide (IZO). It is formed of a transparent conductive material.
상기 게이트 절연막은, 전술한 바와 같이, 실록산(siloxane)과 금속 산화물(metal oxide)을 전구체로 졸-겔 프로세스를 진행하여 형성된 졸-겔 타입의 복합재료로서 실란 커플링 용제가 첨가되어 게이트 절연막과 금속물질로 형성되는 게이트 전극 또는 소스/드레인 전극과의 점착특성이 향상된다. As described above, the gate insulating film is a sol-gel type composite material formed by performing a sol-gel process using siloxane and metal oxide as a precursor, and a silane coupling solvent is added to the gate insulating film. Adhesion with a gate electrode or a source / drain electrode formed of a metal material is improved.
이때, 상기 실록산은 실록산 결합 즉, Si-O 결합으로 이루어져 있는 화합물을 총칭하며, 상기 금속 산화물(M-O)의 금속입자는 티타늄(Ti), 지르코늄(Zr), 이트륨(Y), 텅스텐(W), 하프늄(Hf) 또는 바나듐(V) 중 적어도 어느 하나를 선택하여 사용하며, 상기 실란 커플링 용제로는 상기 [화학식 1] 그룹의 아민(amine)계열 또는 상기 [화학식 2] 그룹의 황(sulfur)계열 물질을 선택하여 사용할 수 있다. In this case, the siloxane refers to a compound consisting of a siloxane bond, that is, a Si-O bond, and the metal particles of the metal oxide (MO) are titanium (Ti), zirconium (Zr), yttrium (Y), tungsten (W). , Hafnium (Hf) or vanadium (V) at least one selected and used as the silane coupling solvent, the amine (amine) group of the [Formula 1] group or the sulfur (sulfur) of the [Formula 2] group ) Can be selected and used.
상기와 같이 형성된 박막트랜지스터 어레이 기판은, 도시하지는 않았으나, 대향기판에 대향합착되고 두 기판 사이에 액정층이 구비하는데, 상기 대향기판에는 빛의 누설을 방지하는 블랙 매트릭스와, 상기 블랙 매트릭스 사이에 R,G,B의 컬러 레지스트가 일정한 순서대로 형성된 컬러필터층과, 상기 컬러필터층 상부에서 상기 컬러필터층을 보호하고 컬러필터층의 표면을 평탄화하기 위한 오버코트층과, 상기 오버코트층 상에 형성되어 박막트랜지스터 어레이 기판의 화소전극과 더불어 전계를 형성하는 공통전극이 형성되어 있다.The thin film transistor array substrate formed as described above, although not shown, is bonded to the opposing substrate and provided with a liquid crystal layer between the two substrates. The opposing substrate includes a black matrix for preventing light leakage and an R between the black matrix. And a color filter layer in which G and B color resists are formed in a predetermined order, an overcoat layer for protecting the color filter layer on the color filter layer and planarizing the surface of the color filter layer, and a thin film transistor array substrate formed on the overcoat layer. A common electrode for forming an electric field is formed together with the pixel electrode.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in Esau.
상기와 같은 본 발명에 의한 박막트랜지스터 어레이 기판은 다음과 같은 효과가 있다.The thin film transistor array substrate according to the present invention as described above has the following effects.
첫째, 실란 커플링 용제를 첨가한 졸-겔 타입의 복합재료를 게이트 절연막으로 형성하는 경우, 게이트 절연막과 상기 게이트 절연막에 접촉되는 금속층 사이의 점착특성이 향상되어 필링 현상이 방지된다. First, when the sol-gel-type composite material to which the silane coupling solvent is added is formed as a gate insulating film, the adhesive property between the gate insulating film and the metal layer in contact with the gate insulating film is improved to prevent the peeling phenomenon.
즉, 게이트 절연막과 게이트 전극 사이의 점착특성은 물론, 게이트 절연막과 소스/드레인 전극 사이의 점착특성이 개선되어 소자의 특성저하를 방지할 수 있다. That is, the adhesion between the gate insulating film and the gate electrode as well as the adhesion between the gate insulating film and the source / drain electrodes are improved to prevent deterioration of device characteristics.
둘째, 실란 커플링 용제를 첨가한 졸-겔 타입의 복합재료를 게이트 절연막으 로 사용하는 것을 특징으로 하는 본발명에 의한 기술적 사상은 반도체층 소자 또는 디스플레이 소자에 적용가능하며, 유기 박막트랜지스터의 게이트 절연막에도 적용가능하다. Secondly, the technical idea according to the present invention is characterized by using a sol-gel type composite material containing a silane coupling solvent as a gate insulating film, which is applicable to a semiconductor layer device or a display device, and to a gate of an organic thin film transistor. It is also applicable to an insulating film.
셋째, 실란 커플링 용제를 첨가한 졸-겔 타입의 복합재료를 액정표시소자의 게이트 절연막으로 형성하는 경우, 게이트 절연막과 게이트 배선 및 데이터 배선의 점착특성도 향상되어 필링 현상이 방지된다. Third, when the sol-gel type composite material to which the silane coupling solvent is added is formed as the gate insulating film of the liquid crystal display device, the adhesiveness between the gate insulating film, the gate wiring, and the data wiring is also improved to prevent the peeling phenomenon.
넷째, 실란 커플링 용제를 첨가한 졸-겔 타입의 복합재료는 유/무기 하이브리드 타입의 재료이며, 전구체인 실록산과 금속산화물의 함량비에 따라 상기 복합재료의 유전율, 투과도가 달라질 수 있다. Fourth, the sol-gel type composite material to which the silane coupling solvent is added is an organic / inorganic hybrid type material, and the dielectric constant and permeability of the composite material may vary depending on the content ratio of the siloxane and the metal oxide which are precursors.
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