KR101266790B1 - Manufacturing method of organic inverter circuits having excellent swiching - Google Patents
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Abstract
본 발명은 유기 인버터 회로의 제조방법에 관한 것으로 보다 상세하게는 공기 중에서도 전계 이동도의 균형이 우수할 뿐 아니라 논리 회로의 1과 0에 해당하는 스위칭 켜짐 및 꺼짐 (switching ON/switching OFF)이 효과적이고, 이력현상 (hysteresis)이 적은 유기 인버터 회로의 제조방법을 제공하는 것이다.The present invention relates to a method of manufacturing an organic inverter circuit, and more particularly, an excellent balance of electric field mobility in air, as well as an effect of switching on and off corresponding to 1 and 0 of a logic circuit. It is to provide a method for manufacturing an organic inverter circuit having a low, hysteresis.
Description
본 발명은 유기 인버터 회로의 제조방법에 관한 것으로 보다 상세하게는 공기 중에서도 전계 이동도의 균형이 우수할 뿐 아니라 논리 회로의 1과 0에 해당하는 스위칭 켜짐 및 꺼짐 (switching ON/switching OFF)이 효과적이고, 이력현상 (hysteresis)이 적은 유기 인버터 회로의 제조방법을 제공하는 것이다.The present invention relates to a method of manufacturing an organic inverter circuit, and more particularly, an excellent balance of electric field mobility in air, as well as an effect of switching on and off corresponding to 1 and 0 of a logic circuit. It is to provide a method for manufacturing an organic inverter circuit having a low, hysteresis.
최근 유기 전계장-효과 트랜지스터(Organic Field-effect Transistor : OFET)의 성능이 급속히 향상되고, 그 응용성에 이목이 집중되면서 라디오 전파 식별 태그 (Radio Frequency Identification : RFID Tags), 플렉시블 디스플레이 (Flexible Display), 엑티브-메트릭스 디스플레이 (Active-matrix Display) 등의 분야에서 유기 전계장-효과 트랜지스터 (OFET)를 이용한 유기전자 소자에 대한 연구가 활발히 진행되어 왔다. Recently, the performance of organic field-effect transistors (OFETs) has been rapidly improved, and the focus has been on the application of radio frequency identification tags (RFID tags), flexible displays, In the field of active-matrix displays, researches on organic electronic devices using organic field-effect transistors (OFETs) have been actively conducted.
특히, 라디오 주파수 식별 태그 (RFID Tags)는 사람이나 물건을 일반적으로 125kHz, 13.56MHz 또는 800~900MHz 정도의 주파수를 이용하여 특정지어 주는 것으로 이것의 태그 (Tag) 내에 마이크로칩 (Microchip)이 내장되어 많은 정보를 저장할 수 있다. 라디오 전파 식별 태그 (RFID Tags)에는 개인의 소지와 동시에 정보를 가지는 태그 (Tags)와 그 정보를 분석하는 태그 리더 (Tag Reader), 이들 둘 사이의 정보와 전원을 주고받는 태그 안테나 (Tag antenna), 그리고 정보를 받아들이는 태그 저장소 (Tag station)로 구성된다. 즉, 라디오 주파수 식별 태그 (RFID Tags)가 정보를 보유하고 있는 태그 (Tags)에서 정보를 안테나 (Antenna)를 통하여 리더 (Reader)에게 전달하고, 전달된 정보는 컴퓨터를 통하여 분석하게 된다. 이 때, 태그 (Tags)와 안테나 (Antenna) 사이에 라디오 주파수 (RF)가 사용되어 무선으로 정보 전달을 한다. 또, 안테나 (Antenna)에는 용도에 따라 패드 안테나(Antenna)와 게이트 안테나 (Antenna)가 사용되어 지는데 리더 (Reader)와 연결된 이들 안테나 (Antenna)를 통하여 태그 (Tags)에 라디오 주파수 (RF)를 이용하여 전원이 공급되기 때문에 태그 (Tags) 내부에 전원 소자를 갖추고 있을 필요도 없다. In particular, radio frequency identification tags (RFID Tags) specify people or objects using frequencies of 125 kHz, 13.56 MHz or 800 to 900 MHz. Microchips are embedded in their tags. You can store a lot of information. RFID tags include tags that have information at the same time as one's possession, tag readers that analyze the information, and tag antennas that exchange information and power between the two. , And a tag station that accepts information. That is, radio frequency identification tags (RFID Tags) transmit the information from the tags (Tags) holding the information to the reader through the antenna, and the transmitted information is analyzed through a computer. In this case, a radio frequency (RF) is used between tags and antennas to transmit information wirelessly. Pad antennas and gate antennas are used for antennas, and radio frequencies (RF) are used for tags through these antennas connected to a reader. Because power is supplied, there is no need to have a power supply inside the tags.
이러한 라디오 전파 식별 태그 (RFID Tags)의 필요성에 의해서 초저가 유기 라디오 주파수 식별 태그 (RFID Tags)의 개발을 위해 유기 반도체 전자소자 중, 전계 효과 트랜지스터 (OFET)를 이용하여 태그 (Tags)를 구성하는 핵심회로인 인버터 (Inverters), 논리 회로 (Logic Circuits), 링 발진기 (Ring Oscillator), 정류기 등 유기 집적 회로(Organic Integrated Circuits)를 설계 제작하고 그 특성을 분석함으로서 유기 라디오 주파수 식별 태그 (RFID Tags)의 가능성에 대한 연구가 활발한 것이다. 따라서, 두 개의 전계장 효과 트랜지스터로 구성되어 유기 집적 회로에서 가장 기본적인 소자 단위가 되는 인버터에 대한 연구는 도전적이고 중요한 과제라고 할 수 있다. Due to the necessity of such RFID tags, the core of composing tags using field effect transistors (OFETs) among organic semiconductor electronic devices for the development of ultra low-cost organic radio frequency identification tags (RFID Tags) By designing, fabricating and characterizing organic integrated circuits such as inverters, logic circuits, ring oscillators, and rectifiers, the characteristics of organic radio frequency identification tags (RFID Tags) There is a lot of research into the possibilities. Therefore, the study of the inverter which is composed of two field effect transistors and becomes the most basic device unit in an organic integrated circuit is a challenging and important task.
상보성 금속 산화막 반도체 (CMOS)를 기반으로 한 유기 반도체 전자회로인 유기 인버터 (Organic Inverter)에 있어서 일반적인 실리콘 (silicon) 전자소자는 분리된 n-형 트랜지스터 (n-type transistor)와 p-형 트랜지스터 (p-type transistor)를 연결하고 그들의 주 전하 사이에서 관계하는 상보적 전류 흐름 작용을 이용하여 회로 (circuits)를 제작하고 있다. 하지만 대부분의 n-형 (n-type) 유기 반도체는 공기 중에 안정하지 않고 전하 이동도가 p-형 (p-type)에 비해 낮아서 상보성 금속 산화막 반도체 (CMOS) 기반의 전자 회로 (Electronic Circuits)를 제작하는데 사용할 수 있는 n-형 물질의 범위에 한계가 있어 다양한 n-형 물질을 사용하여 그들의 특성을 구현하는데 제약이 있었다. In organic inverters, which are organic semiconductor electronic circuits based on complementary metal oxide semiconductors (CMOS), typical silicon electronic devices are separated n-type transistors and p-type transistors ( P-type transistors are connected and circuits are fabricated using complementary current flow behaviors that relate between their main charges. However, most n-type organic semiconductors are not stable in air and their charge mobility is lower than that of p-type, resulting in complementary metal oxide semiconductor (CMOS) based electronic circuits. There is a limit to the range of n-type materials that can be used to fabricate, limiting the use of various n-type materials to achieve their properties.
한편, 이력현상이란 소자를 구동할 때 외부의 전압에 의해 어떤 특성의 변화가 순방향으로 진행했을 때와 역방향으로 진행했을 때 나온 두 그래프가 일치하지 않는 현상이다. 좋은 성능의 소자는 두 그래프의 차이가 거의 없어야 하나, 종래의 유기 인버터 회로는 이력현상이 나타나는 문제가 있었다.On the other hand, hysteresis is a phenomenon in which two graphs appear to be inconsistent when a characteristic change is caused by an external voltage when the device is driven in the forward direction and in the reverse direction when the device is driven. A good device should have little difference between the two graphs, but the conventional organic inverter circuit has a problem of hysteresis.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 첫번째 해결하려는 과제는 공기 중에서 우수한 전계 이동도를 바탕으로 잡음에 대한 여유(Good Noise Margin)가 크고 낮은 전압(Low-Voltage)에 대하여 반전(Inverting) 변화가 급격하여 높은 획득(Gain)을 갖는 위치칭(Switching)이 빨라 전력 소모가 낮은(Low Static Power consumer) 인버터 회로(Inverter Circuit)의 제조방법 및 이를 통해 제조된 인버터 회로를 제공하는 것이다.The present invention has been made to solve the above-mentioned problems, the first problem to be solved of the present invention is a good noise margin on the basis of the excellent field mobility in the air (Low-Voltage) A method of manufacturing a low static power consumer inverter circuit and a inverter circuit manufactured through the same, as the switching changes with a high gain due to a rapid inverting change To provide.
본 발명의 두번째 해결하려는 과제는 유기 물질(Semiconductor)과 절연층(Dielectric Layer) 사이의 경계면(Interface)에서 생기는 전하 이동의 결함(Charge Trapping Defect)을 줄여 입력단 전압(Input Voltage)에 대한 이력현상(Hysteresis)의 감소할 수 있는 인버터 회로를 제공하는 것이다.The second object of the present invention is to reduce the charge trapping defect generated at the interface between the organic material and the dielectric layer, thereby reducing the hysteresis of the input voltage. It is to provide an inverter circuit that can reduce the hysteresis).
상술한 첫번째 해결하려는 과제를 달성하기 위하여 본 발명의 유기 인버터 회로의 제조방법은, 1) 기판의 하부에 입력전극을 형성하는 단계; 2) 상기 기판의 상부에 유전층을 형성하는 단계; 3) 제1 노즐을 구비한 제1 도가니 및 제2 노즐을 구비한 제2 도가니를 포함 하는 클러스터 빔 증착 챔버 내부에 상기 기판을 삽입하는 단계; 4) 전자수송층 화합물을 상기 제1 도가니 내부에 넣고 전압 인가 방식에 의하여 가열함으로써 증기화하고, 상기 증기화된 화합물을 상기 제1 노즐을 통하여 상기 클러스터 빔 증착 챔버 내부에 공급함으로써 상기 기판의 유전층의 상부면 중 선택된 일부영역에 n-채널 금속 산화막 반도체 트랜지스터의 전자 수송층을 증착하는 단계; 5) 정공수송층 화합물을 상기 제2 도가니 내부에 넣고 전압 인가방식에 의하여 가열함으로써 증기화하고, 상기 증기화된 화합물을 제 2 노즐을 통하여 상기 클러스터 빔 증착 챔버 내부에 공급함으로써 상기 일부영역에 형성된 전자 수송층이 공기와 접촉되지 않도록 전자수송층을 감싸도록 p-채널 금속 산화막 반도체 트랜지스터의 정공 수송층을 증착하는 단계; 및 6) 상기 정공 수송층의 상부에 접지전극, 출력전극 및 공급전극을 형성하는 단계를 포함한다.In order to achieve the above-mentioned first problem to be solved, a method of manufacturing an organic inverter circuit of the present invention comprises the steps of: 1) forming an input electrode under the substrate; 2) forming a dielectric layer on top of the substrate; 3) inserting the substrate into a cluster beam deposition chamber comprising a first crucible with a first nozzle and a second crucible with a second nozzle; 4) vaporizing the electron transport layer compound by placing it inside the first crucible and heating it by a voltage application method, and supplying the vaporized compound into the cluster beam deposition chamber through the first nozzle to provide a dielectric layer of the substrate. Depositing an electron transport layer of the n-channel metal oxide semiconductor transistor on a selected partial region of the upper surface; 5) electrons formed in the partial region by placing a hole transport layer compound inside the second crucible and heating by a voltage application method, and supplying the vaporized compound into the cluster beam deposition chamber through a second nozzle; Depositing a hole transport layer of the p-channel metal oxide semiconductor transistor so as to surround the electron transport layer such that the transport layer is not in contact with air; And 6) forming a ground electrode, an output electrode, and a supply electrode on the hole transport layer.
본 발명의 바람직한 일실시예에 따르면, 상기 기판은 n형 실리콘기판; 또는 폴리에테르술폰(PES,polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET,polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC) 및 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propinonate: CAP)로 이루어진 군으로부터 선택되는 어느 하나의 플라스틱 기판일 수 있다.According to a preferred embodiment of the present invention, the substrate is an n-type silicon substrate; Or polyethersulphone (PES), polyacrylate (PAR, polyacrylate), polyether imide (PEI, polyetherimide), polyethylene naphthalate (PEN, polyethyelenen napthalate), polyethylene terephthalate (PET, polyethyeleneterepthalate), polyphenyl Group consisting of polyphenylene sulfide (PPS), polyallylate, polyimide, polycarbonate (PC), cellulose triacetate (TAC) and cellulose acetate propinonate (CAP) It can be any one plastic substrate selected from.
본 발명의 두번째 과제를 달성하기 위하여 상기 2) 단계와 3) 단계 사이에 유전층의 상부면에 PMMA 절연층을 형성하는 단계를 더 포함할 수 있다.In order to achieve the second object of the present invention, the method may further include forming a PMMA insulating layer on an upper surface of the dielectric layer between steps 2) and 3).
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 전자 수송층의 증착두께는 PMMA 절연층이 형성되어 있는 경우 130 ~ 170Å이고 PMMA 절연층이 형성되지 않은 경우 160 ~ 200Å이며, 정공 수송층의 증착두께는 270 ~ 330Å일 수 있다.According to another preferred embodiment of the present invention, the deposition thickness of the electron transport layer is 130 ~ 170Å when the PMMA insulation layer is formed, 160 ~ 200Å when the PMMA insulation layer is not formed, the deposition thickness of the hole transport layer is It may be 270 ~ 330Å.
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 전자 수송층의 증착속도는 1.0 ~ 2.0 Å/s 이고, 정공 수송층의 증착속도는 0.5 ~ 1.0 Å/s일 수 있다.According to another preferred embodiment of the present invention, the deposition rate of the electron transport layer is 1.0 ~ 2.0 Å / s, the deposition rate of the hole transport layer may be 0.5 ~ 1.0 Å / s.
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 전자 수송층의 수직하는 상부면에 상기 접지전극 및 출력전극의 일부 또는 전부가 형성될 수 있다.According to another preferred embodiment of the present invention, a part or all of the ground electrode and the output electrode may be formed on the vertical upper surface of the electron transport layer.
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 전자수송층은 N, N' -디트리데실페릴렌-3,4,9,10-테트라카르복실릭디이미드(N, N' -ditridecylperylene-3,4,9,10-tetracarboxylic diimide)이고, 정공수송층은 펜타센 (Pentacene)일 수 있다.According to another preferred embodiment of the present invention, the electron transporting layer is N, N '- di-tree having silpe -3,4,9,10- perylene tetracarboxylic diimide rigs (N, N' - ditridecylperylene-3 , 4,9,10-tetracarboxylic diimide), and the hole transport layer may be pentacene.
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 6) 단계에서 생성된 접지전극과 출력전극 및 공급전극이 포함하는 두 트랜지스터 각각의 소스와 드레인 전극 사이 채널너비는 160 ~ 200 ㎜, 채널길이는 100 ~ 200 ㎛일 수 있다.According to another preferred embodiment of the present invention, the channel width between the source and drain electrodes of each of the two transistors included in the ground electrode, the output electrode and the supply electrode generated in step 6) is 160 ~ 200 mm, the channel length is It may be 100 ~ 200 ㎛.
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 4) 단계와 5) 단계는 순차적으로 수행될 수 있다.According to another preferred embodiment of the present invention, steps 4) and 5) may be performed sequentially.
본 발명의 바람직한 또 다른 일실시예에 따르면, 기판의 하부에 형성된 입력전극; 상기 기판의 상부에 형성된 절연층과 유기막; 및 상기 유기막의 상부에 형성된 접지전극과 출력전극 및 공급전극을 포함하는 유기 인버터 회로에 있어서, 상기 유기막은 절연층의 상부면 중 선택된 일부영역에 전자 수송층이 형성되고, 상기 일부영역에 형성된 전자 수송층이 공기와 접촉되지 않도록 전자수송층을 감싸도록 정공수송층이 형성되는 유기 인버터 회로를 제공한다.According to another preferred embodiment of the present invention, an input electrode formed under the substrate; An insulating layer and an organic layer formed on the substrate; And a ground electrode, an output electrode, and a supply electrode formed on the organic layer, wherein the organic layer has an electron transport layer formed on a selected partial region of an upper surface of the insulating layer, and an electron transport layer formed on the partial region. An organic inverter circuit is provided in which a hole transport layer is formed to surround an electron transport layer so as not to contact the air.
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 절연층은 이산화실리콘 (SiO2)과 폴리메틸메타크릴레이트 (PMMA)가 순차적으로 적층될 수 있으며, 이 경우 상기 폴리메틸메타크릴레이트 (PMMA)의 두께는 140 ~ 160 Å일 수 있다.According to another preferred embodiment of the present invention, the insulating layer may be sequentially stacked silicon dioxide (SiO 2 ) and polymethyl methacrylate (PMMA), in this case the polymethyl methacrylate (PMMA) The thickness of may be 140 ~ 160 mm.
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 전자 수송층의 수직하는 상부면에 상기 접지전극 및 출력전극의 일부 또는 전부가 형성될 수 있다.According to another preferred embodiment of the present invention, a part or all of the ground electrode and the output electrode may be formed on the vertical upper surface of the electron transport layer.
본 발명의 바람직한 또 다른 일실시예에 따르면, 상기 전자수송층은 N, N' -디트리데실페릴렌-3,4,9,10-테트라카르복실릭디이미드(N, N' -ditridecylperylene-3,4,9,10-tetracarboxylic diimide)이고, 정공수송층은 펜타센 (Pentacene)일 수 있다.
According to another preferred embodiment of the present invention, the electron transporting layer is N, N '- di-tree having silpe -3,4,9,10- perylene tetracarboxylic diimide rigs (N, N' - ditridecylperylene-3 , 4,9,10-tetracarboxylic diimide), and the hole transport layer may be pentacene.
본 발명의 유기 인버터 회로는 n-채널 금속 산화막 반도체 (NMOS) 트랜지스터와 p-채널 금속 산화막 반도체 (PMOS) 트랜지스터 각각을 출력 전극으로 연결시켜서 제조된 전형적인 상보적 금속 산화막 반도체 회로로써, p-형 유기 화합물이 p-채널 금속 산화막 반도체 (PMOS) 트랜지스터를 형성함과 동시에 먼저 형성되어 있는 n-채널 금속 산화막 반도체 (NMOS) 트랜지스터의 n-형 유기 반도체 물질의 공기 중 불안정성을 보완하기 위해 n-채널 금속 산화막 반도체 (NMOS) 트랜지스터의 상부를 덮어 n-채널 금속 산화막 반도체 (NMOS) 트랜지스터가 공기중에 노출되지 않도록 설계되었다. 이와 같은 구조적인 변형 과정을 통해, n-형 유기물질의 공기에 대한 불안정성을 해소함으로서 공기 중에서도 정공의 전계 이동도와 균형을 이루는 전자의 그것을 얻을 수 있었음은 물론이고 이에 따른 상보적 작용의 전류 흐름으로서 두 트랜지스터에 대해 분명한 1과 0의 논리 레벨을 유도하였다. 따라서, 인가된 공급전압의 절반 영역에 해당하는 이상적인 문턱 전압에서 켜짐 (ON)과 꺼짐 (OFF)에 대한 빠른 스위칭 (switching)과 잡음에 대한 여유 (Good Noise Margin)가 비교적 크고 높은 획득 (gain)을 가지는 특성을 구현하였다. 또한, 전자 회로에서 스캔 (scan)되는 바이어스 (bias) 방향에 따라 그 특성의 경로가 다르게 나타나는 것이 일반적인 현상인데, 본 발명에서는 그러한 이력현상 (hysteresis)을 감소시키기 위해 유기물질과 친화성이 큰 고분자 물질을 n형 실리콘 기판 상부에 형성되어 있는 유기막 위에 표면 처리하여 유기막과 유기물질 사이의 경계면에 생기는 전하 이동 결함 밀도 (charge trapping defect density)를 줄임으로서 인가되는 전압의 두 방향에 대해 이력현상 (hysteresis)을 거의 보이지 않는 특성을 도출하였다. The organic inverter circuit of the present invention is a typical complementary metal oxide semiconductor circuit manufactured by connecting each of an n-channel metal oxide semiconductor (NMOS) transistor and a p-channel metal oxide semiconductor (PMOS) transistor to an output electrode. N-channel metal to compensate for the air instability of the n-type organic semiconductor material of the n-channel metal oxide semiconductor (NMOS) transistor, which is formed first while the compound forms a p-channel metal oxide semiconductor (PMOS) transistor The top of the oxide semiconductor (NMOS) transistor is designed so that the n-channel metal oxide semiconductor (NMOS) transistor is not exposed to air. Through such a structural deformation process, by solving the instability of the n-type organic material to the air, it was possible to obtain an electron which balances the electric field mobility of the hole in the air, as a result of the complementary current flow. For both transistors, a clear logic level of 1 and 0 was derived. Therefore, at the ideal threshold voltage corresponding to half the applied supply voltage, fast switching on and off and good noise margin are relatively large and high gain. Implemented a characteristic with. In addition, it is a general phenomenon that the path of the characteristic is different depending on the bias direction scanned in the electronic circuit. In the present invention, in order to reduce such hysteresis, a polymer having a high affinity with an organic material The material is surface-treated on the organic film formed on the n-type silicon substrate to reduce the charge trapping defect density at the interface between the organic film and the organic material, thereby causing hysteresis in two directions of applied voltage. A characteristic that shows little hysteresis was derived.
도 1은 본 발명에 따른 증기화 장치 (NCBD)를 도시한 단면도이다.
도 2a는 본 발명의 바람직한 일실시예에 따른 이산화실리콘 (SiO2) 유전층 이 형성되어 있을 경우 유기 상보성 금속 산화막 반도체 인버터 회로의 단면에 대한 개략도이고, 도 2b는 본 발명의 바람직한 일실시예에 따른 고분자 절연물질 폴리메틸메타크릴레이트 (PMMA) 절연층이 형성되어 있을 경우 유기 상보성 금속 산화막 반도체 인버터 회로의 단면에 대한 개략도이며, 도 2c는 본 발명의 바람직한 일실시예에 따른 인버터 회로의 사시도이다.
도 3은 본 발명의 바람직한 일실시예에 따른 인버터 회로의 구성요소인 트랜지스터의 소스전극과 드레인전극의 도면이다.
도 4a는 본 발명의 바람직한 일실시예에 따른 이산화실리콘 (SiO2) 유전층 이 형성되어 있을 경우에 나타나는 유기 상보성 금속 산화막 반도체 인버터 회로의 전류-전압 특성에 대한 출력 (output) 특성을 나타낸 그래프이다. 도 4b는 고분자 절연물질 폴리메틸메타크릴레이트 (PMMA) 절연층이 형성되어 있을 경우에 나타나는 유기 상보성 금속 산화막 반도체 인버터 회로의 전류-전압 특성에 대한 출력 (output) 특성을 나타낸 그래프이다.
도 5a, 5b는 본 발명의 바람직한 일실시예에 따른 이산화실리콘 (SiO2) 유전층이 형성되어 있을 경우에 나타나는 유기 상보성 금속 산화막 반도체 인버터 회로의 전류-전압 특성에 대한 이동 (transfer) 특성을 나타내는 그래프이다. 도 5c 및5d는 고분자 절연물질 폴리메틸메타크릴레이트 (PMMA) 절연층이 형성되어 있을 경우에 나타나는 유기 상보성 금속 산화막 반도체 인버터 회로의 전류-전압 특성에 대한 이동 (transfer) 특성을 나타내는 그래프이다.
도 6a는 본 발명의 바람직한 일실시예에 따른 이산화실리콘 (SiO2) 유전층 이 형성되어 있을 경우에 나타나는 유기 상보성 금속 산화막 반도체 인버터 회로의 입력전압에 대한 출력전압 함수값을 1과 0의 논리값에 해당하는 스위칭 특성으로 나타내는 그래프 (VTC ; voltage transfer characteristics)이고, 도 6b는 고분자 절연물질 폴리메틸메타크릴레이트 (PMMA) 절연층이 형성되어 있을 경우에 나타나는 유기 상보성 금속 산화막 반도체 인버터 회로의 입력전압 대비 출력전압의 특성을 나타내는 그래프(VTC)이다. 1 is a cross-sectional view of a vaporization apparatus (NCBD) according to the present invention.
FIG. 2A is a schematic diagram of a cross section of an organic complementary metal oxide semiconductor inverter circuit when a silicon dioxide (SiO 2 ) dielectric layer is formed, and FIG. 2B is a diagram illustrating a preferred embodiment of the present invention. When the polymer insulating material polymethyl methacrylate (PMMA) insulating layer is formed, it is a schematic diagram of a cross section of the organic complementary metal oxide semiconductor inverter circuit, Figure 2c is a perspective view of an inverter circuit according to a preferred embodiment of the present invention.
3 is a diagram of a source electrode and a drain electrode of a transistor which is a component of an inverter circuit according to an exemplary embodiment of the present invention.
4A is a graph illustrating output characteristics of current-voltage characteristics of an organic complementary metal oxide semiconductor inverter circuit when a silicon dioxide (SiO 2 ) dielectric layer is formed according to an exemplary embodiment of the present invention. FIG. 4B is a graph showing output characteristics of current-voltage characteristics of an organic complementary metal oxide semiconductor inverter circuit when a polymer insulating material polymethyl methacrylate (PMMA) insulating layer is formed.
5A and 5B are graphs showing transfer characteristics of current-voltage characteristics of an organic complementary metal oxide semiconductor inverter circuit when a silicon dioxide (SiO 2 ) dielectric layer is formed according to a preferred embodiment of the present invention. to be. 5C and 5D are graphs illustrating transfer characteristics of current-voltage characteristics of an organic complementary metal oxide semiconductor inverter circuit when a polymer insulating material polymethyl methacrylate (PMMA) insulating layer is formed.
FIG. 6A illustrates an output voltage function value of an input voltage of an organic complementary metal oxide semiconductor inverter circuit when a silicon dioxide (SiO 2 ) dielectric layer is formed according to a preferred embodiment of the present invention to a logic value of 1 and 0. FIG. A graph showing the corresponding switching characteristics (VTC; voltage transfer characteristics), and FIG. 6B shows an input voltage comparison of an organic complementary metal oxide semiconductor inverter circuit when a polymer insulating material polymethyl methacrylate (PMMA) insulating layer is formed. It is a graph (VTC) showing the characteristics of the output voltage.
이하, 본 발명을 첨부된 도면을 참조하여 보다 상세히 설명한다.
BRIEF DESCRIPTION OF THE DRAWINGS The invention will be described in more detail with reference to the accompanying drawings.
상술한 바와 같이, 유기 인버터 회로에 있어서, n-형 유기 반도체 물질은 공기 중에 불안정한 특성을 보이는 것이 대부분이며 따라서 이것을 분리된 트랜지스터로 제작하여 상보성 금속 산화막 반도체 인버터 (CMOS inverter)의 특성을 유도하기 어려운 문제가 있었다. 또한 실리콘 기판의 전자 회로에서 유기막 표면에 산재된 전하 이동의 결함 (charge trapping defect)으로 인해 이력현상 (hysteresis)이 발생하는 문제가 있었다.
As described above, in the organic inverter circuit, the n-type organic semiconductor material is most unstable in air, and thus it is difficult to induce the characteristics of the complementary metal oxide semiconductor inverter by making it a separate transistor. There was a problem. In addition, hysteresis occurs due to charge trapping defects scattered on the surface of the organic layer in the electronic circuit of the silicon substrate.
이에 본 발명에서는 공기 중에서도 두 전하 사이의 전계 이동도 균형이 우수할 뿐 아니라 스위칭 (switching)이 뛰어나서 높은 획득 (gain)값을 가지며 이력현상이 적은 유기 인버터 회로 제조방법을 제공하여 상술한 문제점의 해결을 모색하였다. 구체적으로, 일실시예에 따른 유기 인버터 회로의 제조방법은, 1) 기판의 하부에 입력전극(게이트 전극)을 형성하는 단계; 2) 상기 기판의 상부에 유전층을 형성하는 단계; 3) 제1 노즐을 구비한 제1 도가니 및 제2 노즐을 구비한 제2 도가니를 포함 하는 클러스터 빔 증착 챔버 내부에 상기 기판을 삽입하는 단계; 4) 전자수송층 화합물을 상기 제1 도가니 내부에 넣고 전압 인가 방식에 의하여 가열함으로써 증기화하고, 상기 증기화된 화합물을 상기 제1 노즐을 통하여 상기 클러스터 빔 증착 챔버 내부에 공급함으로써 상기 기판의 유전층의 상부면 중 선택된 일부영역에 n-채널 금속 산화막 반도체 트랜지스터의 전자 수송층을 증착하는 단계; 5) 정공수송층 화합물을 상기 제2 도가니 내부에 넣고 전압 인가방식에 의하여 가열함으로써 증기화하고, 상기 증기화된 화합물을 제 2 노즐을 통하여 상기 클러스터 빔 증착 챔버 내부에 공급함으로써 상기 일부영역에 형성된 전자 수송층이 공기와 접촉되지 않도록 전자수송층을 감싸도록 p-채널 금속 산화막 반도체 트랜지스터의 정공 수송층을 증착하는 단계; 및 6) 상기 정공 수송층의 상부에 접지전극, 출력전극 및 공급전극을 형성하는 단계를 포함하는 스위칭 (switching)이 우수한 유기 인버터 회로의 제조방법을 제공한다.
Therefore, the present invention solves the above problems by providing a method of manufacturing an organic inverter circuit having excellent gain and low hysteresis due to excellent switching and excellent switching of electric charges in air. Was sought. Specifically, the method of manufacturing an organic inverter circuit according to an embodiment includes: 1) forming an input electrode (gate electrode) under the substrate; 2) forming a dielectric layer on top of the substrate; 3) inserting the substrate into a cluster beam deposition chamber comprising a first crucible with a first nozzle and a second crucible with a second nozzle; 4) vaporizing the electron transport layer compound by placing it inside the first crucible and heating it by a voltage application method, and supplying the vaporized compound into the cluster beam deposition chamber through the first nozzle to provide a dielectric layer of the substrate. Depositing an electron transport layer of the n-channel metal oxide semiconductor transistor on a selected partial region of the upper surface; 5) electrons formed in the partial region by placing a hole transport layer compound inside the second crucible and heating by a voltage application method, and supplying the vaporized compound into the cluster beam deposition chamber through a second nozzle; Depositing a hole transport layer of the p-channel metal oxide semiconductor transistor so as to surround the electron transport layer such that the transport layer is not in contact with air; And 6) forming a ground electrode, an output electrode, and a supply electrode on the hole transport layer, and a method of manufacturing an organic inverter circuit having excellent switching.
먼저, 본 발명에서 사용되는 진공증착장비를 도 1을 참조하여 설명하면, 진공챔버의 내상측에 기판홀더(130)가 피증착물인 기판(미도시)를 고정하고, 내하측에는 지지대(101)의 상부에 가열수단으로서 전열선이 구비된 2개의 도가니(102, 103)를 배치하며 상기 도가니(102, 103)의 상부에는 노즐을 구비한 덮개가 형성되어서 상기 도가니(102, 103)는 상부의 노즐을 제외하고는 밀폐된 형상을 가지게 되고, 그 내부에는 증착되는 유기물을 각각 위치시킨다. 또한, 증착이 완료된 증착 유기물 박막의 두께를 측정하기 위하여 설치된 두께 모니터(100)는 증착 유기물의 증착 속도와 두께를 각각 Å/s와 kÅ단위로 나타내며 상기 박막의 두께를 모니터링하고 적절한 두께를 조절할 수 있도록 한다. 또한, 셔터(110)를 상기 기판과 도가니(102, 103)의 중간에 위치시켜서 외부에서 열고 닫을 수 있도록 구비되어 있으며 처음에는 닫힌 상태로서, 정제되지 않은 불순물이 증착되는 것을 방지하고 일정한 증착 속도에 도달했을 때 외부에서 회전시켜서 열 수 있도록 마련된다.First, the vacuum deposition apparatus used in the present invention will be described with reference to FIG. 1, and the
다음, 상술한 본 발명의 유기 상보성 금속 산화막 반도체 인버터 (Organic Complementary Metal Oxide Semiconductor Inverter)의 제조방법을 보다 상세히 설명하면, 1) 단계로서 기판의 하부에 게이트 전극 (또는 입력 전극)을 형성하는 단계로서 당업계에서 통상 사용하는 방법인 이상 특별하게 한정되지 않는다. 이 때 사용가능한 기판은 n형 실리콘기판, 또는 폴리에테르술폰(PES,polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET,polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC) 및 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propinonate: CAP)로 이루어진 군으로부터 선택되는 어느 하나의 플라스틱 기판일 수 있다.
Next, the method of manufacturing the organic complementary metal oxide semiconductor inverter of the present invention described above will be described in more detail. As a step 1), as a step of forming a gate electrode (or an input electrode) under the substrate, It is not particularly limited as long as it is a method commonly used in the art. At this time, the substrate can be used n-type silicon substrate, or polyethersulphone (PES), polyacrylate (PAR, polyacrylate), polyether imide (PEI, polyetherimide), polyethylene naphthalate (PEN, polyethyelenen napthalate), Polyethylene terephthalate (PET), polyphenylene sulfide (PPS), polyallylate, polyimide, polycarbonate (PC), cellulose triacetate (TAC) and cellulose acetate propio It may be any one plastic substrate selected from the group consisting of cellulose acetate propinonate (CAP).
다음, 2) 단계로서 상기 기판의 상부에 유전층을 형성한다. 이 경우 바람직하게는 기판의 표면은 열산화법에 의하여 형성된 이산화실리콘 (SiO2)으로 이루어진 유전체층을 형성할 수 있으며 그 두께는 바람직하게는 1000Å ~ 3000Å일 수 있으나 이에 제한되는 것은 아니다.Next, as a step 2), a dielectric layer is formed on the substrate. In this case, preferably, the surface of the substrate may form a dielectric layer made of silicon dioxide (SiO 2 ) formed by thermal oxidation, and the thickness thereof may be preferably 1000 Å to 3000 Å, but is not limited thereto.
한편, 2) 단계 이후 상기 유전층의 상부에 절연층으로서 고분자 물질인 폴리메틸메타크릴레이트 (PMMA)를 형성할 수 있다. 이를 통해 전하 이동 결함 밀도 (charge trapping defect density)를 줄임으로서 인가되는 전압의 두 방향에 대해 이력현상 (hysteresis)을 방지할 수 있다. 한편 폴리메틸메타크릴레이트 절연층 (PMMA layer)의 두께는 140Å ~ 160Å일 수 있다.만일 폴리메틸메타크릴레이트 절연층의 두께가 140Å 미만이면, PMMA 효과가 미비하기 때문에 SiO2 절연층일 경우와 유사하게 이력현상이 크게 나타나는 문제가 발생할 수 있고, 160Å을 초과하면 입력전압 대비 출력전압의 특성에서 게인 (Gain) 값이 현저하게 떨어지는 문제가 발생할 수 있다.Meanwhile, after step 2), polymethyl methacrylate (PMMA) may be formed as an insulating layer on the dielectric layer. This reduces hysteresis in both directions of the applied voltage by reducing charge trapping defect density. Meanwhile, the thickness of the polymethyl methacrylate insulating layer (PMMA layer) may be 140 kPa to 160 kPa. If the thickness of the polymethyl methacrylate insulating layer is less than 140 kPa, the PMMA effect is inferior to that of the SiO 2 insulating layer. The hysteresis may occur greatly, and if it exceeds 160 μs, the gain value may drop significantly in the characteristics of the output voltage versus the input voltage.
구체적으로 폴리메틸메타크릴레이트 (PMMA)를 4000 ~8000rpm에서 1 ~ 5분 동안 스핀 코팅 (spin coating)하여 상기 기판을 표면 처리할 수 있으며, 이 단계가 끝나면 기판을 진공 오븐 (vacuum oven)에서 95 ~105℃까지 가열시켜 30분 ~ 2시간 동안 유지시킨 후 같은 조건에서 실온으로 냉각시키는 과정을 거칠 수 있으나 이에 제한되지 않는다.
Specifically, polymethyl methacrylate (PMMA) may be spin coated at 4000 to 8000 rpm for 1 to 5 minutes to surface-treat the substrate. After this step, the substrate is subjected to 95 minutes in a vacuum oven. After heating to ˜105 ° C. for 30 minutes to 2 hours, cooling may be performed at room temperature under the same conditions, but is not limited thereto.
다음, 3) 단계로서 제1 노즐을 구비한 제1 도가니 및 제2 노즐을 구비한 제2 도가니를 포함하는 클러스터 빔 증착 챔버 내부에 상기 기판을 삽입한다. 구체적으로 상기 도가니의 재질은 후술하는 전자수송층 화합물 및 정공수송층 화합물을 가열하는 경우 상기 화합물들이 흡착되거나 반응하지 않는 재질이면 특별하게 제한할 것은 아니나, 고온으로 가열이 가능하고 고온에서도 열변형이 적은 흑연(graphite)이 바람직하다. 아울러, 상기 도가니의 형태는 밀폐되어 그 상부에 노즐을 가진 덮개가 구비될 수 있는 한 특별하게 제한할 것은 아니나 바람직하게는 박막의 형성이 용이한 스핀코팅이 유리하다. 한편. 상기 노즐은 상기 화합물들이 승화되어 기판을 향해 배출되는 통로로서 그 직경은 바람직하게는 0.5 ~ 1.5㎜일 수 있다. 만일 도가니에 구비된 노즐의 직경이 0.5mm 미만인 경우에는 후술하는 클러스터화된 증기 입자가 노즐을 통과하기 어려우므로 바람직하지 못하고, 1.5mm를 초과하는 경우에는 클러스터 분자가 너무 커져서 이동할 때의 고른 박층이 형성되기 어렵기 때문에 바람직하지 못하다. 따라서 직경이 0.5 내지 1.5mm인 노즐을 통과하면서 발생된 운동에너지는 고른 박막을 형성하기 위하여 이동(migration)에 필요한 에너지를 공급할 수 있는 것이다. 그러므로 상기 이동 에너지에 의하여 증착 단계에서 가온하지 않고 실온에서 증착시킬 수 있다는 장점이 있다.
Next, in step 3), the substrate is inserted into a cluster beam deposition chamber including a first crucible having a first nozzle and a second crucible having a second nozzle. Specifically, the material of the crucible is not particularly limited as long as the compounds are not adsorbed or reacted when heating the electron transport layer compound and the hole transport layer compound, which will be described later, but the graphite can be heated to a high temperature and has little thermal deformation even at a high temperature. (graphite) is preferred. In addition, the shape of the crucible is not particularly limited as long as it can be closed and a cover having a nozzle thereon, but preferably spin coating is easy to form a thin film. Meanwhile. The nozzle is a passage through which the compounds are sublimed and discharged toward the substrate, and the diameter thereof may be 0.5 to 1.5 mm. If the diameter of the nozzle provided in the crucible is less than 0.5 mm, it is not preferable because the clustered vapor particles described later are difficult to pass through the nozzle. If the diameter of the nozzle is greater than 1.5 mm, the cluster molecules become too large to have an even thin layer when moving. It is not preferable because it is difficult to form. Therefore, the kinetic energy generated while passing through a nozzle having a diameter of 0.5 to 1.5 mm can supply energy required for migration to form an even thin film. Therefore, there is an advantage that can be deposited at room temperature without heating in the deposition step by the mobile energy.
다음, 4) 단계로서 전자수송층 화합물을 상기 제1 도가니 내부에 넣고 전압 인가 방식에 의하여 가열함으로써 증기화하고, 상기 증기화된 화합물을 상기 제1 노즐을 통하여 상기 클러스터 빔 증착 챔버 내부에 공급함으로써 상기 기판의 유전층의 상부면 중 선택된 일부영역에 n-채널 금속 산화막 반도체 트랜지스터의 전자 수송층을 증착한다. Next, in step 4), the electron transport layer compound is vaporized by being placed in the first crucible and heated by a voltage application method, and the vaporized compound is supplied into the cluster beam deposition chamber through the first nozzle. An electron transport layer of an n-channel metal oxide semiconductor transistor is deposited on a selected portion of the upper surface of the dielectric layer of the substrate.
구체적으로 n-채널 금속 산화막 반도체 트랜지스터의 전자 수송층은 공기중에서 불안정하여 지속적으로 노출시켰을 경우에는 이동도가 급격히 떨어져서 전체적으로 인버터 소자의 특성을 저하시키는 문제가 발생하는 경우가 있었다.이에 본 발명의 일구현예에 따르면 상기 기판의 유전층의 상부면 중 선택된 일부영역에 n-채널 금속 산화막 반도체 트랜지스터의 전자 수송층을 증착하며 상기 2) 단계 이후 PMMA 절연층을 유전층상에 형성한 경우에는 PMMA 절연층의 상부면 중 선택된 일부영역에 n-채널 금속 산화막 반도체 트랜지스터의 전자 수송층을 증착한다. 다시 말해, 기판의 유전층 또는 절연층의 상부면 전체에 전자 수송층이 증착되는 것이 아니라 선택된 일부영역(바람직하게는 절반정도의 영역)에 전자 수송층이 증착되는 것이다. 이를 위하여 기판의 유전층(또는 절연층) 중 전자 수송층이 증착되지 않는 부분은 알루미늄 호일을 덮고, 전자 수송층이 증착되는 부분은 알루미늄 호일을 덮지 않은 상태에서 전자 수송층의 증착을 진행한 후 알루미늄 호일을 벗겨내면 알루미늄 호일이 덮혀있지 않은 부분만 전자 수송층이 선별적으로 증착하게 되나 이에 제한되지 않으며 다양한 방법에 의해 전자 수송층을 선별적으로 증착할 수 있다.
Specifically, when the electron transport layer of the n-channel metal oxide semiconductor transistor is unstable in air and continuously exposed, there is a case that the mobility drops sharply and thus the overall characteristics of the inverter element may be degraded. For example, when the electron transport layer of the n-channel metal oxide semiconductor transistor is deposited on a selected portion of the upper surface of the dielectric layer of the substrate, and the PMMA insulation layer is formed on the dielectric layer after step 2), the upper surface of the PMMA insulation layer The electron transport layer of the n-channel metal oxide semiconductor transistor is deposited on the selected partial region. In other words, the electron transport layer is not deposited on the entire upper surface of the dielectric layer or the insulating layer of the substrate, but the electron transport layer is deposited on a selected partial region (preferably about half of the area). To this end, the portion of the dielectric layer (or insulating layer) of the substrate on which the electron transport layer is not deposited covers the aluminum foil, and the portion on which the electron transport layer is deposited does not cover the aluminum foil, and after the deposition of the electron transport layer, the aluminum foil is peeled off. The electron transport layer may be selectively deposited only on a portion of the inner surface of which the aluminum foil is not covered, but the electron transport layer may be selectively deposited by various methods.
한편, 본 발명에서는 상기 전자 수송층에 사용되는 물질로서 일반적으로 n형 물질에 사용되어지는 Alq3, TCNQ 등을 사용할 수 있으나 바람직하게는 N' , N' -디트리데실페릴렌-3,4,9,10-테트라카르복실릭디이미드 화합물을 사용한다. 상기 화합물은 p형 물질인 펜타센, 테트라센, 티오펜 올리고머 등 통상의 정공 수송층의 형성에 사용되던 화합물과 비교하여 n형 트랜지스터의 전계이동도가 우수할 뿐 아니라 HOMO와 LUMO의 에너지 차이가 다른 p형 물질과 잘 매치되어 상보적인 인버팅 (inverting) 작용이 나타날 수 있는 메카니즘에 적합한 물질이다. 나아가 일반적으로 n형 물질에 사용되어지는 Alq3, TCNQ 등을 사용하는 것에 비하여 현저히 향상된 전계이동도를 나타낸다.Meanwhile, in the present invention, Alq 3 or TCNQ, which is generally used for an n-type material, may be used as the material used for the electron transport layer, but preferably N ' , N' - ditridecyl perylene-3,4, 9,10-tetracarboxylic diimide compound is used. The compound is not only excellent in the field mobility of n-type transistors, but also in the energy difference between HOMO and LUMO, compared to compounds used in the formation of conventional hole transport layers such as pentacene, tetracene, and thiophene oligomer, which are p-type materials. It is a suitable material for a mechanism that matches well with the p-type material and may exhibit complementary inverting action. Furthermore, compared to the use of Alq 3 , TCNQ, etc., which are generally used for n-type materials, the field mobility is significantly improved.
이를 위하여 바람직하게는 6 ~ 13.5V의 전압을 인가할 수 있다. 만일 6V 미만의 전압을 인가하는 경우에는 유기물이 승화되지 않아 증착이 원활에게 이루어지지 않는 문제가 발생할 수 있고, 13.5V를 초과하면 증착속도를 제어하지 못하는 문제가 발생할 수 있다.To this end, a voltage of preferably 6 to 13.5V may be applied. If a voltage of less than 6V is applied, organic matter may not be sublimed, and thus, deposition may not occur smoothly. If the voltage exceeds 13.5V, a problem may occur in which the deposition rate may not be controlled.
구체적으로, 진공상태에서 상기 N, N' -디트리데실페릴렌-3,4,9,10-테트라카르복실릭디이미드 화합물을 가열하면 상변화에 의하여 기체로 승화하게 되고 승화된 화합물 입자들은 제1 도가니 내부를 유동하게 된다. 유동하는 상기 입자들은 도가니의 상부에 형성된 노즐을 통과하게 되는데, 상기 노즐의 작은 구멍(hole)을 통과하기 때문에 상부로 향하는 운동을 하는 즉, 한 방향의 운동에너지를 가진 상태의 입자들만이 노즐을 통과할 수 있게 된다. 따라서, 상기 도가니의 내부에서 증기화된 입자들은 도가니 내부에서 유동하며 서로 부딪치며 약한 분자간 인력으로 클러스터(cluster)를 형성하게 되고, 상부로 향하는 방향성을 가진 상기 클러스터들만이 균일하고 일정한 운동에너지를 가지고, 빔(beam)의 형태로 노즐을 통과하여 진공챔버의 내상측을 향하여 진행하게 된다. 이렇게 상부로 향하는 방향성을 가지고 동시에 균일하고 일정한 운동에너지를 가진 클러스터는 진공챔버의 내상측에 배치된 기판의 하부에 충돌을 하게 되고, 충돌에 의하여 상기 클러스터의 약한 분자간 인력이 깨지게 되며 동시에 잔여의 운동에너지에 의하여 충돌된 주변의 빈 자리를 찾아 증착되어서 결국 형성되는 박막의 두께가 균일하게 되어, 결정성이 우수해진다.Specifically, when the N, N' - ditridecyl perylene-3,4,9,10-tetracarboxylic diimide compound is heated in a vacuum state, the sublimated compound particles are sublimed into gas by phase change. It will flow inside the first crucible. The flowing particles pass through a nozzle formed at the top of the crucible, and because they pass through a small hole in the crucible, only the particles having a kinetic energy in one direction move upwards, that is, in a state of kinetic energy. I can pass it. Therefore, the vaporized particles in the crucible flow in the crucible and collide with each other to form clusters with weak intermolecular attraction, and only the clusters having upward direction have uniform and constant kinetic energy, It passes through the nozzle in the form of a beam (beam) to proceed toward the inner upper side of the vacuum chamber. In this way, the clusters having the direction toward the top and at the same time having uniform and constant kinetic energy collide with the lower part of the substrate arranged on the inner side of the vacuum chamber, and the weak intermolecular attraction of the cluster is broken by the collision and the remaining motion at the same time. The vacancy around the impingement by energy is searched for and deposited and the thickness of the thin film formed eventually becomes uniform, resulting in excellent crystallinity.
이에 반하여 종래의 물리기상증착(PVD)법 또는 OMBD법에 의하면, 증착하고자 하는 상기 유기분자들이 특정한 방향성을 가지고 진공챔버내에서 운동하는 것이 아니라 접시모양 또는 그릇모양의 보트(boat)가 가열됨에 따라서 진공상태인 주변환경으로 직접 증발되는 현상이 발생된다. 이는 본 발명에 의한 클러스터빔 증착에서의 클러스터와는 다른 것으로 약한 인력으로 유기분자들이 뭉쳐져서 클러스터를 형성할 수 없게 된다. 즉, 진공상태인 주변으로 다양한 각도의 방향성을 가지고 또한 넓은 분포 크기의 운동에너지를 가진 유기분자들이 승화되는 것이다. 따라서, 넓은 범위의 운동에너지를 가진 입자들이 여러 방향으로부터 많거나 또는 적게 증착되어 기판의 하부에는 그 표면이 거친 섬(island)의 형태를 가지게 된다. 따라서, 증착되는 유기분자들로 이루어진 표면은 거칠어지게 되어 결정도(crystalline)가 떨어져서 전계이동도(mobility)가 저감된다.On the contrary, according to the conventional physical vapor deposition (PVD) method or the OMBD method, the organic molecules to be deposited are heated in a plate-like or vessel-like boat rather than moving in a vacuum chamber with a specific orientation. Evaporation occurs directly into the vacuum environment. This is different from the cluster in the cluster beam deposition according to the present invention, the organic molecules are aggregated with a weak attraction force to form a cluster. In other words, organic molecules having various directions of directional energy and kinetic energy having a wide distribution size are sublimated to the surroundings in a vacuum state. Thus, particles with a wide range of kinetic energies are deposited more or less from various directions so that the surface of the substrate has a rough island shape. Therefore, the surface of the organic molecules to be deposited is roughened, the crystallinity is lowered to reduce the field mobility.
한편, 상기 제1 도가니의 온도는 바람직하게는 257 ~ 297℃일 수 있다. 만일 제1 도가니 내부온도가 257℃ 미만인 경우에는 상기 화합물이 증기화되기 어려울 뿐만 아니라, 평평한 기판에서 열중합이 일어나기 위해 필요한 충분한 에너지를 공급할 수 없기 때문에는 유기박막이 형성되기 어렵고, 297℃를 초과하는 경우에는 불안정한 상태의 프리폴리머 라디칼이 형성되기 때문에 박막을 형성한 물질의 화학적 조성이 변성된 형태일 수 있고 표면의 거침도도 열악해지기 때문에 바람직하지 않다. On the other hand, the temperature of the first crucible may be preferably 257 ~ 297 ℃. If the internal temperature of the first crucible is less than 257 ° C., the compound is difficult to vaporize, and the organic thin film is difficult to form because it cannot supply sufficient energy necessary for thermal polymerization to occur on a flat substrate, and exceeds 297 ° C. In this case, since unstable prepolymer radicals are formed, the chemical composition of the thin film-forming material may be in a denatured form, and the surface roughness is also deteriorated.
이후 상기 유전체층의 상부에 상기 클러스터가 증착되어 전자 수송층이 형성된다. 구체적으로 상기 승화되어 도가니의 노즐을 통과한 클러스터는 진공챔버의 내상측으로 진행하며 기판의 하부에 충돌하게 된다. 충돌된 클러스터는 약한 분자간 결합력이 깨지며 원래 승화된 유기 입자로 되며 주변의 빈 자리로 이동하여 기판과 결합하게 된다. 또한, 클러스터를 증착하기 전에 기판의 표면에 계면활성제를 적층할 수 있다. 또한, 상기 화합물을 이용하는 경우에는 전자수송층의 두께가 150 내지 180Å일 수 있다. 두께가 150Å 일 때에는, 폴리메틸메타크릴레이트 고분자 절연층을 상기 기판의 유기막 표면에 처리한 경우에 증착되는 예이며, 180Å 일 경우는, 별도의 고분자 물질의 처리가 없이 이산화실리콘 (SiO2) 유전체층만 형성되어 있는 기판에 증착될 때의 예이다. 또한, 상기 클러스터의 증착속도는 1.0 내지 2.0Å/S인 것이 바람직한데, 증착속도가 1.0Å미만인 때에는 박막의 증착속도가 너무 느리기 때문에 유기박막이 제대로 형성되기 어렵고 2.0Å을 초과하는 경우에는 제조된 유기박막의 거칠기가 열악해질 수 있다.The cluster is then deposited on top of the dielectric layer to form an electron transport layer. Specifically, the sublimated cluster passing through the nozzle of the crucible proceeds to the inner upper side of the vacuum chamber and collides with the lower part of the substrate. The impingement clusters break the weak intermolecular bonding force and become original sublimated organic particles, which move to the surrounding voids and bond with the substrate. In addition, a surfactant may be deposited on the surface of the substrate prior to depositing the cluster. In addition, when the compound is used, the thickness of the electron transport layer may be 150 to 180 kPa. When the thickness is 150 GPa, the polymethyl methacrylate polymer insulating layer is deposited when the surface of the organic film of the substrate is treated. In the case of 180 GPa, silicon dioxide (SiO 2 ) is not treated without a separate polymer material. This is an example when deposited on a substrate on which only a dielectric layer is formed. In addition, the deposition rate of the cluster is preferably 1.0 to 2.0 Å / S, when the deposition rate is less than 1.0 Å because the deposition rate of the thin film is too slow to form properly, the organic thin film is produced when exceeding 2.0 Å Roughness of the organic thin film may be poor.
한편, 클러스터 빔 증착시에 상기 기판을 가열하지 않는 것이 바람직하며, 보다 바람직하게는 증기화된 클러스터는 20 내지 30℃의 실온에서 증착되어 유기막을 형성할 수 있다. 만일, 기판을 가열하면 가열시 필요한 생산원가가 증가할 뿐만 아니라 대형화에 따라서 기판 전체의 온도균일성을 공정조건으로 수립하기 까다로운 단점이 있다.
On the other hand, it is preferable not to heat the substrate at the time of cluster beam deposition, more preferably the vaporized cluster may be deposited at room temperature of 20 to 30 ℃ to form an organic film. If the substrate is heated, not only the production cost required for heating is increased but also it is difficult to establish the temperature uniformity of the entire substrate as a process condition as it is enlarged.
다음, 5) 단계로서, 정공수송층 화합물을 상기 제2 도가니 내부에 넣고 전압 인가방식에 의하여 가열함으로써 증기화하고, 상기 증기화된 화합물을 제 2 노즐을 통하여 상기 클러스터 빔 증착 챔버 내부에 공급함으로써 상기 일부영역에 형성된 전자 수송층이 공기와 접촉되지 않도록 전자수송층을 감싸도록 p-채널 금속 산화막 반도체 트랜지스터의 정공 수송층을 증착한다.Next, in step 5), the hole transporting layer compound is vaporized by being placed in the second crucible and heated by a voltage application method, and the vaporized compound is supplied into the cluster beam deposition chamber through a second nozzle. The hole transport layer of the p-channel metal oxide semiconductor transistor is deposited to surround the electron transport layer so that the electron transport layer formed in the partial region does not come into contact with air.
구체적으로 상기 4) 단계에서 전자 수송층은 기판 상에 선택적으로 일부 영역에 형성되므로 정공 수송층은 상기 전자 수송층이 공기와 접촉되지 않도록 전자 수송층의 상부면을 감싸면서 증착된다. 그 결과 정공 수송층의 증착두께는 균일하게 이루어지나, 하부의 전자 수송층이 일부분에만 형성되므로 전자 수송층에 대응하는 정공 수송층의 영역은 전자 수송층의 두께만큼 높게 증착되고, 전자 수송층이 형성되지 않은 영역에서는 전공 수송층이 기판의 유전층(또는 절연층) 상에 형성된다. 따라서, 전체적인 높이가 전자 수송층이 형성된 영역이 볼록하게 솟아오른 형상일 수 있다.Specifically, in step 4), the electron transport layer is selectively formed in a partial region on the substrate, so that the hole transport layer is deposited while covering the upper surface of the electron transport layer so that the electron transport layer does not come into contact with air. As a result, the deposition thickness of the hole transport layer is uniform, but since the lower electron transport layer is formed only in a portion, the area of the hole transport layer corresponding to the electron transport layer is deposited as high as the thickness of the electron transport layer, and in the region where the electron transport layer is not formed, A transport layer is formed on the dielectric layer (or insulating layer) of the substrate. Therefore, the overall height may have a shape in which the region in which the electron transport layer is formed is convexly raised.
한편, 이 때 사용되는 제2 도가니의 재질, 노즐의 두께 등의 조건은 모두 상기 4) 단계와 동일하므로 이하에서는 4) 단계와 상이한 부분을 중심으로 서술하기로 한다.On the other hand, since the conditions such as the material of the second crucible, the thickness of the nozzle and the like are all the same as step 4), the following description will focus on different parts from the step 4).
구체적으로 본 발명의 정공 수송층을 형성하는 물질은 테트라센, MEH-PPV, BP3T, 루브렌 등을 사용할 수 있으나 가장 바람직하게는 펜타센 (Pentacene) 화합물을 사용한다. 상기 화합물을 사용하는 경우 테트라센, MEH-PPV, BP3T, 루브렌 등에 비하여 상술한 본 발명의 전자 수송층에 사용된 N,N'-디트리데실페릴렌-3,4,9,10-테트라카르복실릭디이미드 화합물과의 적합성이 우수하며 트랜지스터의 전계이동도가 현저히 향상된다. 본 발명의 펜타센 화합물의 장점은 전계이동도가 우수할 뿐 아니라 HOMO와 LUMO의 에너지 차이가 다른 p형 물질과 잘 매치되어 상보적인 인버팅 (inverting) 작용이 나타날 수 있는 메카니즘에 적합한 물질이다. 나아가 일반적으로 n형 물질에 사용되어지는 Alq3, TCNQ 등을 사용하는 것에 비하여 현저히 향상된 전계이동도를 나타낸다.Specifically, the material for forming the hole transport layer of the present invention may be tetracene, MEH-PPV, BP3T, rubrene, but most preferably a pentacene compound. In the case of using the compound, N, N' -ditridecyl perylene-3,4,9,10-tetracar used in the above-mentioned electron transport layer of the present invention compared to tetracene, MEH-PPV, BP3T, rubrene, and the like. Excellent compatibility with the cyclic diimide compound, the field mobility of the transistor is significantly improved. The advantage of the pentacene compound of the present invention is not only excellent field mobility, but also suitable for a mechanism in which the energy difference between HOMO and LUMO is well matched with other p-type materials and may exhibit complementary inverting action. Furthermore, compared to the use of Alq3, TCNQ, etc., which are generally used for n-type materials, the field mobility is significantly improved.
한편, 상기 제2 도가니의 온도는 바람직하게는 227 ~ 247℃일 수 있다. 만일 제 2 도가니 내부온도가 227℃ 미만인 경우에는 상기 화합물이 증기화되기 어려울 뿐만 아니라, 평평한 기판에서 열중합이 일어나기 위해 필요한 충분한 에너지를 공급할 수 없기 때문에는 정공 수송층이 형성되기 어렵고, 247℃를 초과하는 경우에는 불안정한 상태의 프리폴리머 라디칼이 형성되기 때문에 박막을 형성한 물질의 화학적 조성이 변성된 형태일 수 있고 표면의 거침도도 열악해지기 때문에 바람직하지 않다. On the other hand, the temperature of the second crucible may be preferably 227 ~ 247 ℃. If the internal temperature of the second crucible is less than 227 ° C, the compound is difficult to vaporize, and since the compound cannot supply enough energy for thermal polymerization to occur on a flat substrate, it is difficult to form a hole transport layer, and exceeds 247 ° C. In this case, since unstable prepolymer radicals are formed, the chemical composition of the thin film-forming material may be in a denatured form, and the surface roughness is also deteriorated.
또한, 상기 화합물을 이용하는 경우에는 고분자 물질을 상기 기판에 처리하였을 때와 하지 않았을 때 모두 정공 수송층의 두께가 300Å일 수 있다. 300Å을 미만 또는 초과 시, 전기적 특성을 저하시킬 수 있다. 또한, 상기 클러스터의 증착속도는 0.5 내지 1.0Å/S인 것이 바람직한데, 증착속도가 0.5Å미만인 때에는 박막의 증착속도가 너무 느리기 때문에 유기박막이 제대로 형성되기 어렵고 1.0Å을 초과하는 경우에는 제조된 정공 수송층의 거칠기가 열악해질 수 있다. 또한 상기 4) 단계에서는 화합물을 증기화시키기 위하여 8 ~ 13.5 V의 전압을 인가할 수 있다.In the case of using the compound, the thickness of the hole transport layer may be 300 kPa when both the polymer material and the substrate are not treated. If it is less than or over 300 Hz, the electrical characteristics may be degraded. In addition, the deposition rate of the cluster is preferably 0.5 to 1.0 Å / S, when the deposition rate is less than 0.5 Å because the deposition rate of the thin film is too slow, it is difficult to properly form the organic thin film is produced when exceeding 1.0 Å Roughness of the hole transport layer may be poor. In addition, in step 4), a voltage of 8 to 13.5 V may be applied to vaporize the compound.
한편, 상기 4) 단계와 5) 단계는 순차적으로 수행될 수 있다. 본 발명에서는 전자 수송층 형성을 한 후에 정공 수송층을 형성하였다. 이는 전자 수송층으로 사용한 페릴렌 물질은 공기중에 노출되면 쉽게 특성이 저하되기 때문에 소자의 안정성을 위해 의도적으로 먼저 형성시킴으로써 공기와의 노출을 차단시킨 것이다.
Meanwhile, steps 4) and 5) may be performed sequentially. In the present invention, the hole transport layer is formed after the electron transport layer is formed. This is because the perylene material used as the electron transport layer is easily degraded when exposed to air, thereby intentionally blocking the exposure to air by first forming it for the stability of the device.
다음, 6) 단계로서 상기 정공 수송층의 상부에 접지전극, 출력전극 및 공급 전극을 형성한다. 형성되는 세 가지의 전극은 통상의 방법을 통해 형성될 수 있으며, 바람직하게는 상기 4) 단계 및 5) 단계에서 생성된 트랜지스터에 각각에 대한 소스전극과 드레인 전극의 채널너비는 160 ~ 200 ㎜, 채널길이는 100 ~ 200 ㎛일 수 있다.
Next, in step 6), a ground electrode, an output electrode, and a supply electrode are formed on the hole transport layer. The three electrodes to be formed may be formed through a conventional method. Preferably, the channel widths of the source and drain electrodes of the transistors generated in steps 4) and 5) are 160 to 200 mm, respectively. The channel length may be 100 to 200 μm.
상술한 제조방법을 통해 제조된 유기 인버터 회로를 설명하면, 도 2a는 본 발명의 바람직한 일구현예에 따른 유기 상보성 금속 산화막 반도체 인버터 회로의 단면을 개략적으로 나타내는 도면이다. 도 2a를 참조하면, 본 발명의 바람직한 일실시예에 따른 유기 인버터 회로는 평평한 기판 (200)의 상부에 유전층(207)이 형성되고 상기 유전층(207)의 상부 중 선택된 일부 영역에 n-채널 금속 산화막 반도체 (NMOS) 트랜지스터의 전자 수송층 (202)이 형성된다. 상기 전자 수송층 (202)의 상부에는 상기 전자 수송층(202)을 외부의 공기로부터 차단하기 위하여 정공 수송층 (203)이 전자 수송층(202)를 감싸면서 형성된다. 또한, 통상적으로 사용되는 전극으로서 입력 (201) 전극이 상기 기판 (200)의 하부에 구비되고, 접지전극 (204), 출력전극 (205) 및 공급전극 (206)이 상기 정공 수송층 (203)의 상부에 적층된 구조이다.
Referring to the organic inverter circuit manufactured by the above-described manufacturing method, Figure 2a is a schematic view showing a cross-section of the organic complementary metal oxide semiconductor inverter circuit according to a preferred embodiment of the present invention. Referring to FIG. 2A, in an organic inverter circuit according to an exemplary embodiment of the present invention, a
도 2b는 본 발명의 바람직한 일구현예에 따른 유기 상보성 금속 산화막 반도체 인버터 회로의 단면을 개략적으로 나타내는 도면으로서, 도 2a와 다른 부분을 중심으로 설명하면, 상기 유전층(207)의 상부면에 절연층(208)이 형성되고, 상기 절연층(207)의 상부 중 일부 영역에 전자 수송층(202)이 형성된다.FIG. 2B is a schematic cross-sectional view of an organic complementary metal oxide semiconductor inverter circuit according to an exemplary embodiment of the present invention. Referring to FIG. 2A, the insulating layer is formed on the upper surface of the
도 2c는 상기 도 2b의 사시도로서 절연층(208)의 상부면의 일부 영역에 전자 수송층(202)이 형성되고, 상기 전자 수송층(202)이 공기와 접촉하지 않도록 정공 수송층(203)이 전자 수송층(202)를 밀폐시킨다. 상기 정공 수송층의 상부면에 접지전극(204), 출력전극 (205) 및 공급전극 (206)이 형성된다.FIG. 2C is a perspective view of FIG. 2B, in which an
도 2d는 상기 도 2c의 단면도로서, 기판을 기준으로 상기 전자 수송층(202)의 수직하는 상부에 상기 접지전극(204) 및 출력전극(205)의 일부 또는 전부가 형성된다. 도 2d 에서 a는 전자 수송층의 수직하는 상부에 형성된 출력전극(205)의 일부영역을 나타내며, b는 전자 수송층의 수직하는 상부에 형성된 접지전극(204)의 일부영역을 나타낸다.
FIG. 2D is a cross-sectional view of FIG. 2C, in which part or all of the
도 3은 본 발명에서 사용되는 바람직한 소스전극과 드레인 전극의 일실시예로서 소스전극 (300)과 드레인 전극 (310)은 모두 Au 재질이며 소스전극 (300) 및 드레인 전극 (310)의 길이는 12 ~ 15 ㎜이다. 한편 소스전극 (300)과 드레인 전극 (310)은 각각 전극에서 연장된 복수개의 전극연장부 (320, 321)가 형성된다. 그러나 소스전극 (300)에서 형성된 전극연장부 (320)는 드레인 전극 (310)과는 이격되어 있으며 마찬가지로 드레인 전극 (310)에서 형성된 전극연장부 (321)는 소스 전극과 대략 100 ~ 200㎛ 정도 이격될 수 있다. 상기 전극 연장부 (320, 321)의 길이는 바람직하게는 3 ~ 4㎜이고 전극연장부 (320, 321) 사이의 간격은 100 ~ 200㎛일 수 있다.3 is a view illustrating an exemplary source electrode and drain electrode used in the present invention, both the
한편 본 발명의 인버터의 동작원리는 상기 언급한 내용에 따라, 전자와 정공 사이의 전류 흐름에서 상보적인 작용을 이용한 것으로 인버터를 구성하고 있는 두 종류의 트랜지스터인 n- 및 p-채널 금속 산화막 반도체 각각이 입력단 및 공급전극에 인가되는 바이어스에 의한 전위차 즉, 전압 차이로 인해 켜짐 (switching ON)과 꺼짐 (switching OFF)의 구동을 함으로써 인버팅 (inverting) 또는 스위칭 (switching) 현상을 보이며 동작하게 되는 것이다. 이것은 인가되는 플러스 또는 마이너스 전압에 따라 제 1 사분면과 제 3 사분면에 그 특성을 나타낼 수 있다. 상기의 구동특성을 위해서는 첫째, 상기 기판의 하단에 형성된 입력전극에 0 ~ ＋40 V의 바이어스를 인가하고 또한 이 입력전극에 주어진 전압에 따라 p-채널 금속 산화막 반도체 트랜지스터의 상단의 공급전극에 ＋40 V를 인가함과 동시에 n-채널 금속 산화막 반도체 트랜지스터 상부의 전극은 접지시킴으로서 제 1 사분면의 특성을 유도할 수 있다. 두 번째로는 상기 인가된 전압과는 반대로, 입력전극에 0 ~ －40 V를 인가하고 이번에는 p-채널 금속 산화막 반도체 트랜지스터의 상단 전극은 접지시키고 n-채널 금속 산화막 반도체 트랜지스터의 상단 공급전극에 －40 V를 인가함으로서 제 3 사분면의 특성이 도출될 수 있다. On the other hand, the operating principle of the inverter of the present invention is to use the complementary action in the current flow between electrons and holes in accordance with the above-mentioned, n- and p-channel metal oxide semiconductor semiconductors of the two types of transistors constituting the inverter, respectively It is operated with the inverting or switching phenomenon by driving the switching on and switching off due to the potential difference due to the bias applied to the input terminal and the supply electrode, that is, the voltage difference. . This may be characteristic in the first and third quadrants depending on the positive or negative voltage applied. For the above driving characteristics, first, a bias of 0 to +40 V is applied to the input electrode formed at the bottom of the substrate, and +40 V is applied to the supply electrode of the top of the p-channel metal oxide semiconductor transistor according to the voltage given to the input electrode. At the same time, the electrode on the n-channel metal oxide semiconductor transistor can be grounded to induce the characteristics of the first quadrant. Secondly, in contrast to the applied voltage, 0 to -40 V is applied to the input electrode, and this time, the top electrode of the p-channel metal oxide semiconductor transistor is grounded and the top supply electrode of the n-channel metal oxide semiconductor transistor is grounded. By applying −40 V, the characteristics of the third quadrant can be derived.
결국 본 발명의 제조방법을 통해 제조된 유기 상보성 금속 산화막 반도체 인버터 회로는 상기 동작원리의 이상적인 특성을 유도하기 위해 공기 노출에 불안정한 전자 수송층의 특정한 유기 화합물을 최소의 공정과정을 통하여 보완하려 구조적 변형으로 설계되었으며, 또한 전자 회로에서 종종 나타나는 이력현상 (hysteresis)을 감소시키고자 고분자 물질을 절연층으로서 사용하여 발전적인 특성을 구현해낼 수 있다.
As a result, the organic complementary metal oxide semiconductor inverter circuit manufactured by the manufacturing method of the present invention is designed to compensate for a specific organic compound of the electron transport layer which is unstable to air exposure through a minimal process in order to induce the ideal characteristic of the operation principle. It is designed and can be used to develop advanced properties by using polymeric materials as insulating layers to reduce hysteresis, which is often seen in electronic circuits.
이하 본 발명의 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명하나 본 발명이 이에 의해 제한되는 것은 아니다.
Hereinafter, the present invention will be described in more detail with reference to preferred embodiments of the present invention, but the present invention is not limited thereto.
<실시예 1> ≪ Example 1 >
1-(1) 입력 전극 형성1- (1) input electrode formation
먼저 세정된 n형 실리콘기판의 하부에 알루미늄 (Al)을 이용하여 두께 1000 Å으로 입력 전극을 형성하였다.
First, an input electrode was formed to a thickness of 1000 kW using aluminum (Al) on the lower portion of the n-type silicon substrate cleaned.
1-(2) 유전층의 형성Formation of 1- (2) Dielectric Layer
입력 전극이 형성된 기판의 상부에 열산화방법을 이용하여 이산화규소 (SiO2)를 두께 2000 Å으로 증착하였다.
Silicon dioxide (SiO 2 ) was deposited to a thickness of 2000 kPa on the top of the substrate on which the input electrode was formed using a thermal oxidation method.
1-(3) 고분자 절연층의 형성Formation of 1- (3) Polymer Insulating Layer
이산화규소 (SiO2) 2000 Å이 증착되어 형성된 유전층의 표면에 스핀 코팅 (spin coating)방법으로 고분자 물질인 폴리메틸메타크릴레이트 (PMMA)를 처리하여 두께 150Å이 되도록 하였다.
The surface of the dielectric layer formed by depositing 2000 Å of silicon dioxide (SiO 2 ) was treated with polymethyl methacrylate (PMMA), which is a polymer material, by spin coating to have a thickness of 150 Å.
1-(4) 전자 수송층 증착1- (4) electron transport layer deposition
배플 (baffle)이 달린 10인치 디퓨젼펌프 (diffusion pump)를 이용하여 진공 챔버내의 진공도를 평균 1×10-5 Torr로 유지하며, 상부에 직경 1㎜의 노즐이 형성된 덮개를 구비한 흑연(graphite)소재의 제1 도가니를 진공챔버의 내하측에 위치시키고 n형 실리콘기판의 이산화규소가 적층된 면을 아래로 하여 상기 진공챔버의 내상측에 배치하였다. 이때, 상기 n형 실리콘기판과 제1 도가니와의 이격된 거리는 190mm이다. 다음으로, 상기 제1 도가니의 내부에 N, N' -디트리데실페릴렌-3,4,9,10-테트라카르복실릭 디이미드를 투입하고 가열온도 277℃, 증착속도는 1.5 Å/sec의 조건으로 유전층 표면에 폴리메틸메타크릴레이트 (PMMA)가 코팅되어있는 경우 150 Å 두께의 전자 수송층을 증착하였다. A 10-inch diffusion pump with a baffle is used to maintain the vacuum in the vacuum chamber at an average of 1 × 10 -5 Torr, and graphite with a cover with a nozzle 1 mm in diameter on top. The first crucible of the material was placed on the inner side of the vacuum chamber, and the silicon dioxide-laminated surface of the n-type silicon substrate was placed on the inner side of the vacuum chamber. At this time, the distance between the n-type silicon substrate and the first crucible is 190mm. Next, N, N′ - ditridecyl perylene-3,4,9,10-tetracarboxylic diimide was added to the inside of the first crucible, and the heating temperature was 277 ° C., and the deposition rate was 1.5 μs / sec. When polymethyl methacrylate (PMMA) is coated on the dielectric layer surface under the condition of 150 Å thick electron transport layer was deposited.
도 2b의 구조를 갖는 전자수송층을 증착하기 위하여 샘플 표면에 N,N'-디트리데실페릴렌-3,4,9,10- 테트라카르복실릭 디이미드이 증착되는 위치를 제외한 나머지 부분에 16μm 두께의 알루미늄 호일을 이용하여 둘러싼 후에 테이핑과정을 수행하였다. 일반적으로 인버터 소자를 만들 때 이용되는 샘플의 크기는 가로 1.8 cm, 세로 2.0 cm 이다. 그 중에서 절반은 p-형 반도체가 증착되는 부분이고 나머지 절반인 가로 0.9cm, 세로 2.0 cm 에 n형 반도체가 증착되게 된다. 공기와의 접촉을 완전 차단하기 위해서 p형 부분 전체와 n형 부분 가장자리를 0.1 cm 정도를 알루미늄 호일로 감싸게 된다. 여기서 기판온도의 온도는 20℃를 유지하였다. 증착이 완료되면 챔버의 진공을 깨고 알루미늄 호일을 제거하고 다시 진공을 유지하였다.
In order to deposit the electron transport layer having the structure of FIG. 2B, 16 μm thick in the remaining portions except for the positions where N, N′ -ditridecyl perylene-3,4,9,10-tetracarboxylic diimide is deposited on the sample surface. Taping process was performed after wrapping with aluminum foil. In general, the size of the sample used to make the inverter device is 1.8 cm wide and 2.0 cm high. Half of the p-type semiconductors are deposited, and the other half, n-type semiconductors are deposited at 0.9 cm in width and 2.0 cm in length. To completely prevent contact with air, the entire p-type and n-type edges are wrapped with aluminum foil around 0.1 cm. Here, the temperature of the substrate temperature was maintained at 20 ℃. When the deposition was complete, the chamber was vacuumed, the aluminum foil removed, and the vacuum maintained again.
1-(5) 정공 수송층 증착1- (5) hole transport layer deposition
제2 도가니의 내부에 펜타센 (pentacene)을 투입하고 8 ~ 13.5 V의 전압을 인가하여 가열온도 220℃, 증착속도는 0.5 ~ 1.0 Å/sec의 조건으로 300Å 두께의 정공 수송층을 증착하였다.
A pentacene was introduced into the second crucible and a voltage of 8 to 13.5 V was applied to deposit a 300 kW hole transport layer under a heating temperature of 220 ° C. and a deposition rate of 0.5 to 1.0 mW / sec.
1-(6) 접지전극과 공급전극 및 출력전극 형성1- (6) Ground and Supply and Output Electrode Formation
다음으로, 니켈 (Ni)재질이며 각 트랜지스터에 해당하는 소스와 드레인 전극 사이의 채널너비는 181 ㎜, 채널길이는 150 ㎛인 새도우 마스크 (shadow mask)와 전극소재로서 금 (Au)을 사용하여 진공증착법으로 접지전극과 공급 전극 및 출력전극을 동시에 형성하여 도 2b의 구조를 갖는 유기 인버터 회로를 제조하였다.
Next, a nickel (Ni) material, a channel width between the source and drain electrodes corresponding to each transistor is 181 mm, and the channel length is 150 μm, and a shadow mask is used and gold is used as the electrode material. An organic inverter circuit having the structure of FIG. 2B was manufactured by simultaneously forming a ground electrode, a supply electrode, and an output electrode by a deposition method.
<실시예 2> <Example 2>
PMMA 절연층이 형성되지 않고 전자수송층의 두께가 180Å인 것을 제외하고는 실시예 1과 동일하게 실시하여 도 2a의 구조를 갖는 유기 인버터 회로를 제조하였다.
An organic inverter circuit having the structure of FIG. 2A was prepared in the same manner as in Example 1 except that the PMMA insulating layer was not formed and the thickness of the electron transport layer was 180 kPa.
<실시예 3><Example 3>
정공 수송층으로서 α,ω-Dihexylsexithiophene(DH6T)를 사용한 것을 제외하고는 실시예 1과 동일하게 실시하여 유기 인버터 회로를 제조하였다.
An organic inverter circuit was prepared in the same manner as in Example 1 except that α, ω-Dihexylsexithiophene (DH6T) was used as the hole transport layer.
<실시예 4><Example 4>
전자 수송층으로서 N, N'-bis(2-phenylethyl)perylene-3,4:9:10-bis- dicarboximide(BPE-PTCDI)을 사용한 것을 제외하고는 실시예 1과 동일하게 실시하여 유기 인버터 회로를 제조하였다.
An organic inverter circuit was prepared in the same manner as in Example 1 except that N, N' -bis (2-phenylethyl) perylene-3,4: 9: 10-bis-dicarboximide (BPE-PTCDI) was used as the electron transporting layer. Prepared.
<실시예 5> <Example 5>
PMMA 절연층의 두께가 120Å 인 것을 제외하고는 실시예 1과 동일하게 실시하여 유기 인버터 회로를 제조하였다.
An organic inverter circuit was manufactured in the same manner as in Example 1 except that the thickness of the PMMA insulating layer was 120 kPa.
<실시예 6> <Example 6>
PMMA 절연층의 두께가 220Å 인 것을 제외하고는 실시예 1과 동일하게 실시하여 유기 인버터 회로를 제조하였다.
An organic inverter circuit was manufactured in the same manner as in Example 1, except that the thickness of the PMMA insulating layer was 220 Hz.
<비교예 1> ≪ Comparative Example 1 &
알루미늄 호일을 사용하지 않고 전자 수송층을 증착하여 전자 수송층이 PMMA 절연층의 전영역에 고르게 증착된 것을 제외하고는 실시예 1과 동일하게 실시하여 유기 인버터 회로를 제조하였다.
An organic inverter circuit was manufactured in the same manner as in Example 1 except that the electron transport layer was deposited without using an aluminum foil, and the electron transport layer was evenly deposited over the entire area of the PMMA insulating layer.
<실험예><Experimental Example>
실시예 1 ~ 6 및 비교예 1의 유기 인버터 회로에 대하여 하기와 같은 물성을 평가하여 그 결과를 표 1에 나타내었다. 구체적으로, 실시예 1에서 제조된 유기 상보성 금속 산화막 반도체 인버터를 공기중에서 전기적 특성을 측정하여 도 4 및 도 5에 나타내었다. 도 4는 전형적인 양극성 유기발광 트랜지스터의 드레인 스윕(drain sweep) 곡선을 나타내는 것으로서 게이트의 전압에 따라서 정공과 전자가 어떻게 이동하는지를 나타내는 그래프이다. 예를들어 VDS에 음의 전압을 인가하였을 경우 게이트의 전압이 0 V일 때는 전자가 우선적으로 주입이 되는 것을 볼 수 있고 게이트의 음의 전압이 커질 수록 정공의 역할이 나타나는 것을 볼 수 있다. The following physical properties were evaluated for the organic inverter circuits of Examples 1 to 6 and Comparative Example 1, and the results are shown in Table 1. Specifically, the organic complementary metal oxide semiconductor inverter prepared in Example 1 is shown in Figure 4 and 5 by measuring the electrical properties in the air. FIG. 4 is a graph illustrating a drain sweep curve of a typical bipolar organic light emitting transistor and illustrates how holes and electrons move according to a gate voltage. For example, if a negative voltage is applied to V DS , electrons are preferentially injected when the gate voltage is 0 V. As the negative voltage of the gate increases, the role of holes appears.
구체적으로 도 4a는 실시예 2의 이산화실리콘 (SiO2) 유전층이 형성되어 있을 경우에 나타나는 유기 상보성 금속 산화막 반도체 인버터 회로의 전류-전압 특성에 대한 출력 (output) 특성을 나타낸 그래프이다. 도 4b는 실시예 1과 같이고분자 절연물질 폴리메틸메타크릴레이트 (PMMA) 절연층이 형성되어 있을 경우에 나타나는 유기 상보성 금속 산화막 반도체 인버터 회로의 전류-전압 특성에 대한 출력 (output) 특성을 나타낸 그래프이다.Specifically, FIG. 4A is a graph illustrating output characteristics of current-voltage characteristics of the organic complementary metal oxide semiconductor inverter circuit when the silicon dioxide (SiO 2 ) dielectric layer of Example 2 is formed. 4B is a graph showing output characteristics of current-voltage characteristics of an organic complementary metal oxide semiconductor inverter circuit when a polymer insulating material polymethyl methacrylate (PMMA) insulating layer is formed as in Example 1. FIG. to be.
상기 도 4a 및 4b의 그래프의 결과 SiO2 유전층일 때와 PMMA 절연층이 더 형성되었을 때의 그래프의 형태는 비슷하다. 두 그래프의 차이점은 SiO2 유전층일 때 VDS가 0 ~ 40V, VGS가 30V 이상일 경우에 도 4a의 IDS 그래프의 형태는 전류가 증가하다가 포화되지 않고 약간 아래쪽으로 떨어지는 것을 볼 수 있다. 그러나 PMMA 절연층이 형성되었을 경우에는 정상적인 트랜지스터의 transfer 특성을 보여주고 있다. 이는 PMMA 층이 일반적으로 전자 트랩을 막아주는 역할을 하기 때문에 IDS 그래프가 떨어지지 않고 포화형태로 나타난다.
As a result of the graphs of FIGS. 4A and 4B, the graphs are similar when the SiO 2 dielectric layer is formed and when the PMMA insulating layer is further formed. The difference between the two graphs is that when the V DS is 0 to 40 V and the V GS is 30 V or more in the SiO 2 dielectric layer, the shape of the I DS graph of FIG. 4A can be seen to decrease slightly without increasing the current. However, when the PMMA insulation layer is formed, the transfer characteristics of the normal transistor are shown. This is because the PMMA layer generally blocks electron traps, so the I DS graph does not drop and appears saturated.
도 5는 게이트 스윕(gate sweep) 곡선, 즉, 전계이동도(μ, cm2/Vs), 전류점멸비(ION / OFF), 문턱전압(VT, V)의 값은 하기 <수학식 1>에 의해서 유도할 수 있다. 그래프에서 보면 정공과 전자의 흐르는 속도가 균형이 잘 맞춰져 있는 것을 알 수 있다. 또한 빛이 나오는 영역은 음의 전압이 커짐에 따라서 빛의 세기도 커져가는 것을 알 수 있다. 5 is a gate sweep curve, that is, the field mobility (μ, cm 2 / Vs), the current flashing ratio (I ON / OFF ), the threshold voltage (V T , V) of the value 1>. The graph shows that the hole and electron flow rates are well balanced. In addition, it can be seen that the intensity of light increases as the negative voltage increases in the light emitting area.
수학식 1Equation 1
단, 상기 수학식 1에서 L은 드레인과 소스 사이 채널의 너비(㎛)이고이고 IDS는 소스와 드레인 전극 사이에 흐르는 전류이며 W는 소스와 드레인 전극 사이 채널의 길이이고 Ci는 유전층으로 사용되는 이산화규소의 전기용량이고 단위는 nF/cm2 이다. VGS는 소스와 게이트 전극 사이의 전압(볼트)이이고 Vr은 문턱전압이다
However, in Equation 1, L is the width (μm) of the channel between the drain and the source, I DS is the current flowing between the source and the drain electrode, W is the length of the channel between the source and drain electrode, and C i is used as the dielectric layer. Capacitance of silicon dioxide become and unit is nF / cm 2 to be. V GS is the voltage (volts) between the source and gate electrodes and V r is the threshold voltage
구체적으로 도 5a, 5b는 실시예 2의 이산화실리콘 (SiO2) 유전층이 형성되어 있을 경우에 나타나는 유기 상보성 금속 산화막 반도체 인버터 회로의 전류-전압 특성에 대한 이동 (transfer) 특성을 나타내는 그래프이다. 도 5c 및5d는 실시예 1의 고분자 절연물질 폴리메틸메타크릴레이트 (PMMA) 절연층이 형성되어 있을 경우에 나타나는 유기 상보성 금속 산화막 반도체 인버터 회로의 전류-전압 특성에 대한 이동 (transfer) 특성을 나타내는 그래프이다.Specifically, FIGS. 5A and 5B are graphs showing transfer characteristics with respect to current-voltage characteristics of the organic complementary metal oxide semiconductor inverter circuit when the silicon dioxide (SiO 2 ) dielectric layer of Example 2 is formed. 5C and 5D show transfer characteristics with respect to current-voltage characteristics of the organic complementary metal oxide semiconductor inverter circuit shown when the polymer insulating material polymethyl methacrylate (PMMA) insulating layer of Example 1 is formed. It is a graph.
상기 도 5a, 5b의 transfer 그래프는 5c, 5d의 경우보다 hysteresis가 더 크게 나타난 것을 볼 수 있다. 이는 PMMA 층이 hyteresis를 줄여준다 볼 수 있다. 전류-전압 특성을 확인할 때, VGS 값을 범위를 두고 VDS 값을 고정하여 측정하는데 순방향으로 진행했을 때와 역방향으로 진행했을 때 나온 두 그래프가 일치하지 정도를 확인하였는데 PMMA 층을 형성한 소자에서 hysteresis가 줄었고 특히 +전압 부분에서 더 큰 차이를 보여주고 있다.
The transfer graphs of FIGS. 5A and 5B show that hysteresis is larger than that of 5C and 5D. It can be seen that the PMMA layer reduces hyteresis. Current-to determine the voltage characteristics, V GS with a value range check the degree two graphs are not identical from when progress when the reverse would proceed in a forward direction to measure by fixing the V DS values were the formation of the PMMA layer elements Hysteresis is reduced, especially in the + voltage section.
도 6a는 실시예 2의 이산화실리콘 (SiO2) 유전층이 형성되어 있을 경우에 나타나는 유기 상보성 금속 산화막 반도체 인버터 회로의 입력전압에 대한 출력전압 함수값을 1과 0의 논리값에 해당하는 스위칭 특성으로 나타내는 그래프 (VTC ; voltage transfer characteristics)이고, 도 6b는 실시예 1의 고분자 절연물질 폴리메틸메타크릴레이트 (PMMA) 절연층이 형성되어 있을 경우에 나타나는 유기 상보성 금속 산화막 반도체 인버터 회로의 입력전압 대비 출력전압의 특성을 나타내는 그래프(VTC)이다. FIG. 6A shows a switching characteristic corresponding to a logic value of 1 and 0 as an output voltage function value for an input voltage of an organic complementary metal oxide semiconductor inverter circuit when the silicon dioxide (SiO 2 ) dielectric layer of Example 2 is formed. FIG. 6B is a graph illustrating voltage transfer characteristics (VTC), and FIG. 6B shows an output voltage versus an input voltage of an organic complementary metal oxide semiconductor inverter circuit when a polymer insulating material polymethyl methacrylate (PMMA) insulating layer of Example 1 is formed. It is a graph VTC which shows the characteristic of a voltage.
상기 transfer 특성과 마찬가지로 상기 도 6b의 인버터 특성 그래프는 6a보다 이력현상(hysteresis)가 작게 나오는 것을 확인할 수 있다. 이 결과 역시 PMMA 층에 의한 소자의 안정성이 증가되어 순방향으로 진행했을 때와 역방향으로 진행했을 때 소자의 회복능력이 빨라지는 것을 알 수 있다. 그러므로 PMMA 층을 형성한 소자가 더 좋은 성능을 보이는 인버터라고 할 수 있다.
Similar to the transfer characteristic, the inverter characteristic graph of FIG. 6B may confirm that hysteresis is smaller than that of 6a. This result also shows that the stability of the device by the PMMA layer is increased, so that the recovery capacity of the device is faster when the device is moved forward and backward. Therefore, an inverter with a PMMA layer can be said to have a better performance.
(홀수송층)
(cm2/Vs)Field mobility
(Hole transport floor)
(cm 2 / Vs)
(전자수송층)
(cm2/Vs)Field mobility
(Electronic transport layer)
(cm 2 / Vs)
(V)OVS
(V)
여부Hysteresis
Whether
표 1을 통해 알 수 있듯이, 본 발명의 구조를 갖는 실시예 1이 이를 갖지 않는 비교예 1에 비하여 전계 이동도, OVS 및 이력현상이 현저하게 우수한 것을 확인할 수 있다. 또한, 홀수송층과 전자수송층을 특정한 화합물의 조합으로 구성한 실시예 1, 2의 인버터 회로가 이를 채용하지 아니한 실시예 3, 4에 비하여 높은 게인값 및 출력전압이 공급전압인 40V 에 상응하는 값을 얻을 수 있었다. As can be seen from Table 1, it can be seen that Example 1 having the structure of the present invention is significantly superior in field mobility, OVS and hysteresis compared to Comparative Example 1 does not have this. In addition, the inverter circuits of
한편, PMMA 절연층의 두께가 소정범위를 만족하지 않는 실시예 5, 6의 경우 이를 만족하는 실시예 1에 비하여 낮은 물성값을 보이는 것을 알 수 있다.
On the other hand, it can be seen that in the case of Examples 5 and 6 in which the thickness of the PMMA insulating layer does not satisfy the predetermined range, it exhibits lower physical properties than in Example 1 satisfying this.
본 발명은 유기물의 고유 특성을 이용하여 그들의 상보적인 작용으로 구동되는 유기 상보성 금속 산화물 반도체 인버터 회로의 공기 중에서도 우수한 구동 특성을 나타내는 것으로 빠르고 안정적인 스위칭 현상에 기반을 두어 유기 반도체의 모든 범위에 제반하는 유기 집적 전기 회로와 논리 회로 및 RFID 산업에 대단히 유용한 발명이다.The present invention exhibits excellent driving characteristics in the air of organic complementary metal oxide semiconductor inverter circuits driven by their complementary actions using the intrinsic properties of organic matters. It is an extremely useful invention for the integrated electrical and logic circuits and the RFID industry.
100 : 모니터 101 : 지지대
102 : 제 1 도가니 103 : 제 2 도가니
110 : 셔터 130 : 기판 홀더
200 : 기판 201 : 입력 전극
202 : 전자 수송층 203 : 정공 수송층
204 : 접지 전극 205 : 출력 전극
206 : 공급 전극 207 :유전체층
208 : 절연층
300 : 소스 전극 310 : 드레인 전극
320 : 소스 전극 연장부 321 : 드레인 전극 연장부100: monitor 101: support
102: first crucible 103: second crucible
110: shutter 130: substrate holder
200: substrate 201: input electrode
202: electron transport layer 203: hole transport layer
204: ground electrode 205: output electrode
206: supply electrode 207: dielectric layer
208: insulation layer
300: source electrode 310: drain electrode
320: source electrode extension 321: drain electrode extension
Claims (14)
상기 폴리메틸메타크릴레이트 (PMMA)의 두께는 140 ~ 160Å인 것을 특징으로 하는 유기 인버터 회로.The method of claim 10,
The thickness of the polymethyl methacrylate (PMMA) is an organic inverter circuit, characterized in that 140 ~ 160 kPa.
상기 전자 수송층의 수직하는 상부면에 상기 접지전극 및 출력전극의 일부 또는 전부가 형성되는 것을 특징으로 하는 유기 인버터 회로.The method of claim 10,
And a part or all of the ground electrode and the output electrode are formed on a vertical upper surface of the electron transport layer.
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