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KR101264533B1 - Phase change memory device and method of fabricating the same - Google Patents

Phase change memory device and method of fabricating the same Download PDF

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Publication number
KR101264533B1
KR101264533B1 KR1020110072779A KR20110072779A KR101264533B1 KR 101264533 B1 KR101264533 B1 KR 101264533B1 KR 1020110072779 A KR1020110072779 A KR 1020110072779A KR 20110072779 A KR20110072779 A KR 20110072779A KR 101264533 B1 KR101264533 B1 KR 101264533B1
Authority
KR
South Korea
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phase change
change material
material layer
layer
buffer layer
Prior art date
Application number
KR1020110072779A
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Korean (ko)
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KR20130011550A (en
Inventor
황철성
엄태용
Original Assignee
서울대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Abstract

본 발명의 실시예들은 상변화 메모리 소자 및 이의 제조 방법에 관한 것이다. 일 실시예에 따른 상변화 메모리 소자의 제조 방법은, 기판 상에 콘택 홀을 포함하는 층간 절연막을 형성하는 단계; 상기 층간 절연막의 상기 콘택 홀을 채우도록, 상기 층간 절연막 상에 상변화 재료층 및 버퍼층을 교번시켜 적층함으로써, 적층된 층 구조 내에 상기 상변화 재료층과 상기 버퍼층 사이의 접촉 계면을 적어도 하나 이상 형성하는 단계; 및 상기 적층된 층 구조를 열처리하여, 상기 콘택 홀 내로 상기 상변화 재료층을 리플로우시키는 단계를 포함한다.Embodiments of the present invention relate to a phase change memory device and a method of manufacturing the same. According to one or more exemplary embodiments, a method of manufacturing a phase change memory device includes: forming an interlayer insulating layer including a contact hole on a substrate; Alternately stacking a phase change material layer and a buffer layer on the interlayer insulating film so as to fill the contact hole of the interlayer insulating film, thereby forming at least one contact interface between the phase change material layer and the buffer layer in the laminated layer structure Making; And heat treating the stacked layer structure to reflow the phase change material layer into the contact hole.

Description

상변화 메모리 소자 및 이의 제조 방법{Phase change memory device and method of fabricating the same}Phase change memory device and method of fabricating the same

본 발명은 비휘발성 메모리 소자 기술에 관한 것으로서, 더욱 상세하게는, 상변화 메모리막을 이용한 상변화 메모리 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a nonvolatile memory device technology, and more particularly, to a phase change memory device using a phase change memory film and a method of manufacturing the same.

최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍이 가능한 비휘발성 메모리인 플래시 메모리 소자가 스케일링의 한계에 도달함에 따라, 이를 대체할 수 있는 비휘발성 메모리로서 가변 저항값을 갖는 상변화 재료를 이용한 상변화 메모리 소자가 주목을 받고 있다.In recent years, the demand for portable digital applications such as digital cameras, MP3 players, personal digital assistants (PDAs), and cellular phones is increasing, and the nonvolatile memory market is rapidly expanding. As the flash memory device, which is a programmable nonvolatile memory, has reached the limit of scaling, attention has been paid to a phase change memory device using a phase change material having a variable resistance value as a nonvolatile memory that can replace it.

상변화 재료는 인가되는 열의 온도 및/또는 가열 시간에 따라 비정질 상태와 결정질 상태 사이에서 가역적으로 상변화될 수 있는 물질이다. 일반적으로, 상기 상변화 메모리 재료는 비정질 상태에서는 고저항을 갖고, 결정질 상태에서는 저저항을 갖는다. 이러한 상변화 재료가 갖는 이중 안정 저항 상태(bi-stable resistive state)를 이용하여 논리 "1" 또는 논리 "0"의 정보를 할당함으로써 비휘발성 메모리 소자가 구현될 수 있다.A phase change material is a material that can be reversibly phase changed between an amorphous state and a crystalline state depending on the temperature and / or heating time of the applied heat. In general, the phase change memory material has a high resistance in an amorphous state and a low resistance in a crystalline state. A nonvolatile memory device may be implemented by allocating information of logic "1" or logic "0" by using a bi-stable resistive state of such a phase change material.

통상적으로, 상변화 메모리 소자의 비휘발성 기억 요소는 2 개의 전극들과 이들 전극 사이의 상변화 메모리막으로 이루어진다. 이들 전극들 중 적어도 어느 하나의 전극은 상기 상변화 메모리막의 결정 상태를 변환하기 위한 히터 전극으로서 동작한다. 상기 상변화 메모리막의 상변화는, 일반적으로, 상기 상변화 메모리막과 상기 히터 전극 사이의 접촉 계면에서 발생하는 주울 열에 의해 달성될 수 있다.Typically, a nonvolatile memory element of a phase change memory element consists of two electrodes and a phase change memory film between these electrodes. At least one of these electrodes acts as a heater electrode for converting the crystal state of the phase change memory film. The phase change of the phase change memory film may be generally achieved by joule heat generated at the contact interface between the phase change memory film and the heater electrode.

상기 주울 열을 발생시키기 위해 비휘발성 기억 요소에 공급되는 구동 전류의 크기는, 상변화 메모리 소자의 스케일링 측면에서, 작을수록 바람직하다. 최근, 상변화 메모리 소자의 디자인 룰은 65nm 이하, 더 작게는 40 nm 이하에 이르고 있다. 이러한, 나노 스케일의 메모리 셀을 얻기 위해서, 상변화 메모리막의 상변화 영역, 즉, 프로그래밍 영역을 나노 스케일의 영역 내로 국부적으로 제한시킬 수 있다. 이를 위하여, 기판 상에 히터 전극을 형성하고, 히터 전극의 표면을 노출시키는 콘택 홀을 갖는 층간 절연막을 형성한 후, 상기 콘택 홀 내에 상변화 메모리 재료막을 채워 넣음으로써, 상변화 메모리막의 프로그래밍 영역을 제한할 수 있다. 또한, 이러한 메모리 셀 구조는 상변화 메모리막과 히터 전극의 접촉 면적을 콘택 홀의 넓이만큼 감소시킬 수 있어 동일 주울력을 발생시키기 위한 구동 전류를 감소시킬 수 있기 때문에 바람직하다.The magnitude of the drive current supplied to the nonvolatile memory element to generate the joule heat is preferably smaller in terms of scaling of the phase change memory element. In recent years, the design rules for phase change memory devices have reached 65 nm or less, and even 40 nm or less. In order to obtain such a nanoscale memory cell, the phase change region, that is, the programming region, of the phase change memory film may be locally limited within the nanoscale region. To this end, a heater electrode is formed on a substrate, an interlayer insulating film having a contact hole exposing the surface of the heater electrode is formed, and then a programming region of the phase change memory film is filled by filling a phase change memory material film into the contact hole. You can limit it. In addition, such a memory cell structure is preferable because the contact area between the phase change memory film and the heater electrode can be reduced by the area of the contact hole, thereby reducing the drive current for generating the same joule force.

그러나, 상기 메모리 셀 구조에서는, 구동 전류의 크기를 감소시키기 위해 상기 콘택 홀의 직경을 감소시킬수록, 콘택 홀의 종횡비가 커지게 된다. 그 결과, 상기 콘택 홀 내에 심(seam) 또는 보이드(void)없이 상변화 재료를 채우는 기술이 임계적 의미를 갖게 된다. 상기 콘택 홀 내에 보이드 없이 상변화 재료를 채우기 위해서는, 화학기상증착법(CVD) 또는 원자층증착법(ALD)과 같은 우수한 단차 피복성(step coverage)을 갖는 공정이 이용될 수 있다. 그러나, 본 발명자들은 이들 단차 피복성이 우수한 공정을 적용하더라도, 보이드를 제거하기 위해서는 리플로우 공정이 요구되고, 리플로우 공정 후에 얻어지는 상변화 메모리막은 실제 응용에 적합할 정도의 고밀도를 갖지 못하는 것을 확인하였다.
However, in the memory cell structure, the aspect ratio of the contact hole becomes larger as the diameter of the contact hole is decreased to reduce the magnitude of the driving current. As a result, the technique of filling the phase change material without a seam or void in the contact hole has a critical meaning. In order to fill the phase change material without voids in the contact hole, a process having excellent step coverage such as chemical vapor deposition (CVD) or atomic layer deposition (ALD) may be used. However, the present inventors have confirmed that even if the process having excellent step coverage is applied, a reflow process is required to remove voids, and the phase change memory film obtained after the reflow process does not have a high density suitable for practical applications. It was.

본 발명이 이루고자 하는 기술적 과제는, 상변화 메모리 소자의 고집적화에 대응하여, 큰 종횡비를 갖는 콘택 홀 내에 보이드 영역 없이 고밀도의 상변화 메모리막을 형성할 수 있는 상변화 메모리 소자의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method for manufacturing a phase change memory device capable of forming a high density phase change memory film without a void area in a contact hole having a large aspect ratio in response to high integration of a phase change memory device. .

또한, 본 발명이 이루고자 하는 기술적 과제는, 전술한 이점을 갖는 상변화 메모리 소자를 제공하는 것이다.
Another object of the present invention is to provide a phase change memory device having the aforementioned advantages.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법은, 기판 상에 콘택 홀을 포함하는 층간 절연막을 형성하는 단계; 상기 층간 절연막의 상기 콘택 홀을 채우도록, 상기 층간 절연막 상에 상변화 재료층 및 버퍼층을 교번시켜 적층함으로써, 적층된 층 구조 내에 상기 상변화 재료층과 상기 버퍼층 사이의 접촉 계면을 적어도 하나 이상 형성하는 단계; 및 상기 적층된 층 구조를 열처리하여, 상기 콘택 홀 내로 상기 상변화 재료층을 리플로우시키는 단계를 포함하는 상변화 메모리 소자의 제조 방법.According to an aspect of the present invention, there is provided a method of manufacturing a phase change memory device, the method including: forming an interlayer insulating film including a contact hole on a substrate; Alternately stacking a phase change material layer and a buffer layer on the interlayer insulating film so as to fill the contact hole of the interlayer insulating film, thereby forming at least one contact interface between the phase change material layer and the buffer layer in the laminated layer structure Making; And heat treating the stacked layer structure to reflow the phase change material layer into the contact hole.

일부 실시예에서, 상기 접촉 계면을 적어도 하나 이상 형성하는 단계는, 상기 적층된 층 구조의 오버행에 의해 상기 콘택 홀의 개구부가 폐색되는 단계; 및 상기 개구부가 폐색되는 단계 이후에, 상기 오버행 상에 상기 상변화 재료층 및 상기 버퍼층 중 다음 순서의 층을 더 증착하는 단계를 포함할 수 있다.In some embodiments, the forming of at least one contact interface may include: closing the opening of the contact hole by overhanging the stacked layer structure; And after the opening is closed, further depositing a layer of the next order of the phase change material layer and the buffer layer on the overhang.

일부 실시예에서, 상기 적층된 층 구조에서, 처음 증착되는 상변화 재료층의 두께보다 이후로 증착되는 상변화 재료층의 두께는 점차로 또는 동일한 두께로 감소될 수 있다. 이 경우, 상기 적층된 층 구조에서, 처음 증착되는 버퍼층의 두께보다 이후로 증착되는 버퍼층의 두께는 점차로 또는 동일한 두께로 증가될 수 있다.In some embodiments, in the stacked layer structure, the thickness of the phase change material layer deposited after the thickness of the first phase change material layer deposited may be reduced gradually or to the same thickness. In this case, in the stacked layer structure, the thickness of the buffer layer deposited later than the thickness of the first deposited buffer layer may be increased gradually or to the same thickness.

다른 실시예에서는, 상기 적층된 층 구조에서, 처음 증착되는 상변화 재료층의 두께보다 이후로 증착되는 상변화 재료층의 두께는 점차로 또는 동일한 두께로 증가될 수 있다. 이 경우, 상기 적층된 층 구조에서, 처음 증착되는 버퍼층의 두께보다 이후로 증착되는 버퍼층의 두께는 점차로 또는 동일한 두께로 증가될 수 있다.In another embodiment, in the stacked layer structure, the thickness of the phase change material layer deposited after the thickness of the phase change material layer deposited first may be increased gradually or to the same thickness. In this case, in the stacked layer structure, the thickness of the buffer layer deposited later than the thickness of the first deposited buffer layer may be increased gradually or to the same thickness.

상기 버퍼층의 녹는점은 상기 상변화 재료층의 녹는점보다 낮을 수 있다. 이 경우, 상기 리플로우시키는 단계는, 상기 버퍼층의 녹는점으로부터 상기 상변화 재료층의 녹는점 미만의 온도 사이에서 수행될 수 있다. The melting point of the buffer layer may be lower than the melting point of the phase change material layer. In this case, the reflowing step may be performed between a melting point of the buffer layer and a temperature below the melting point of the phase change material layer.

또한, 상기 버퍼층은, 상기 상변화 재료층의 고상(S)과 상기 상변화 재료층의 액상(L) 사이의 계면 에너지(γSL)와 상기 상변화 재료층의 액상(L)과 상기 버퍼층의 액상(L) 사이의 계면 에너지(γLI)의 합(γSL + γLI)이 상기 상변화 재료층의 고상(S)과 상기 버퍼층의 액상(I) 사이의 계면 에너지(γSI) 보다 작도록 선택될 수 있다.In addition, the buffer layer may include an interfacial energy (γ SL ) between the solid phase (S) of the phase change material layer and the liquid phase (L) of the phase change material layer, and the liquid phase (L) of the phase change material layer and the buffer layer. The sum (γ SL + γ LI ) of the interfacial energy (γ LI ) between the liquid phase (L) is smaller than the interfacial energy (γ SI ) between the solid phase (S) of the phase change material layer and the liquid phase (I) of the buffer layer. May be selected.

일부 실시예에서, 상기 버퍼층은 상기 상변화 재료층의 구성 원소들로부터 선택된 하나 또는 2 이상의 원소들의 조합을 포함할 수 있다. 이 경우, 상기 버퍼층은 상기 상변화 재료층의 구성 원소들 중 최대 휘발성 원소를 포함할 수도 있다. 상기 상변화 재료층은 Ge2Sb2Te5를 포함하고, 상기 버퍼층은 Sb2Te3를 포함할 수 있다.In some embodiments, the buffer layer may include one or a combination of two or more elements selected from constituent elements of the phase change material layer. In this case, the buffer layer may include a maximum volatile element among the constituent elements of the phase change material layer. The phase change material layer may include Ge 2 Sb 2 Te 5 , and the buffer layer may include Sb 2 Te 3 .

상기 층간 절연막을 형성하는 단계 이전에, 상기 기판 상에 전극을 형성하는 단계가 수행될 수 있으며, 상기 전극의 적어도 일부는 상기 콘택 홀에 의해 노출된다. 다른 실시예에서, 상기 층간 절연막을 형성하는 단계 이후에, 상기 기판 상에 전극을 형성하는 단계가 수행될 수 있으며, 상기 전극은 상기 콘택 홀의 저부를 채울 수 있다. 또한, 상기 접촉 계면을 적어도 하나 이상 형성하는 단계 이전에, 상기 콘택 홀의 측벽에 전기 절연성 스페이서를 형성하는 단계가 수행될 수도 있다.Prior to forming the interlayer insulating film, forming an electrode on the substrate may be performed, and at least a portion of the electrode is exposed by the contact hole. In another embodiment, after forming the interlayer insulating layer, forming an electrode on the substrate may be performed, and the electrode may fill a bottom portion of the contact hole. In addition, before the at least one contact interface is formed, the step of forming the electrically insulating spacer on the sidewall of the contact hole may be performed.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 소자는 기판 상에 형성된 전극의 표면을 노출시키는 콘택 홀을 포함하는 층간 절연막; 및 상기 콘택 홀 내에, 상변화 재료층 및 버퍼층이 적어도 1회 이상 교번하여 형성된 적층된 막 구조로부터 형성되는 상변화 메모리막을 포함한다.According to an aspect of the present invention, there is provided a phase change memory device including an interlayer insulating layer including a contact hole exposing a surface of an electrode formed on a substrate; And a phase change memory film formed from the stacked film structure in which the phase change material layer and the buffer layer are alternately formed at least once in the contact hole.

일부 실시예에서, 상기 버퍼층의 녹는점은 상기 상변화 재료층의 녹는점보다 낮을 수 있다. 상기 버퍼층은, 상기 상변화 재료층의 고상(S)과 상기 상변화 재료층의 액상(L) 사이의 계면 에너지(γSL)와 상기 상변화 재료층의 액상(L)과 상기 버퍼층의 액상(I) 사이의 계면 에너지(γLI)의 합(γSL + γLI)이 상기 상변화 재료층의 고상(S)과 상기 버퍼층의 액상(I) 사이의 계면 에너지(γSI) 보다 작도록 선택될 수 있다. In some embodiments, the melting point of the buffer layer may be lower than the melting point of the phase change material layer. The buffer layer may include an interfacial energy γ SL between the solid phase S of the phase change material layer and the liquid phase L of the phase change material layer, the liquid phase L of the phase change material layer, and the liquid phase of the buffer layer. I) such that the sum of the interfacial energy (γ LI ) (γ SL + γ LI ) is smaller than the interfacial energy (γ SI ) between the solid phase (S) of the phase change material layer and the liquid phase (I) of the buffer layer. Can be.

일부 실시예에서, 상기 버퍼층은 상기 상변화 재료층을 구성하는 원소들로부터 선택된 2 이상의 원소들의 조합을 포함할 수 있다. 또한, 상기 버퍼층은 상기 상변화 재료층을 구성하는 상기 원소들 중 최대 휘발성 원소를 포함할 수 있다. 상기 상변화 재료층은 Ge2Sb2Te5를 포함하고, 상기 버퍼층은 Sb2Te3를 포함할 수도 있다.
In some embodiments, the buffer layer may include a combination of two or more elements selected from elements constituting the phase change material layer. In addition, the buffer layer may include a maximum volatile element among the elements constituting the phase change material layer. The phase change material layer may include Ge 2 Sb 2 Te 5 , and the buffer layer may include Sb 2 Te 3 .

본 발명의 실시예에 따른 상변화 메모리 소자의 제조 방법에 따르면, 상변화 재료층 및 버퍼층이 교번하여 적층함으로써 제공되는 적층된 층 구조 내에 상기 상변화 재료층과 상기 버퍼층 사이의 접촉 계면을 적어도 하나 이상 제공함으로써, 열처리 공정 동안 액화된 상기 버퍼층에 의해 상기 접촉 계면을 따라 상기 상변화 재료층에서도 액상층이 발생할 수 있으며, 이로 인하여, 낮은 온도에서 더 빠른 속도로 리플로우 공정을 수행할 수 있다.According to the method of manufacturing a phase change memory device according to an embodiment of the present invention, at least one contact interface between the phase change material layer and the buffer layer is provided in a stacked layer structure provided by alternating lamination of the phase change material layer and the buffer layer. By providing the above, a liquid phase may also occur in the phase change material layer along the contact interface by the buffer layer liquefied during the heat treatment process, thereby allowing the reflow process to be performed at a higher speed at a lower temperature.

또한, 본 발명의 실시예에 따른 상변화 메모리 소자에 따르면, 층간 절연막의 콘택 홀 내에서 적어도 일부가 채워지고 하부 전극과 접촉하는 고밀도의 상변화 메모리막을 얻을 수 있기 때문에, 상변화 메모리막의 열화를 방지하고, 유효 구동 전류를 감소시켜 집적도를 향상시킬 수 있다.
In addition, according to the phase change memory device according to the embodiment of the present invention, since a high density phase change memory film filling at least part of the contact hole of the interlayer insulating film and contacting the lower electrode can be obtained, deterioration of the phase change memory film is prevented. And the effective driving current can be reduced to improve the degree of integration.

도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법을 순서대로 도시하는 단면도들이다.
도 2는 본 발명의 실시예에 따른 리플로우 메커니즘을 도시하는 개념도이다.
도 3a 및 도 3b는 각각 본 발명의 다른 실시예들에 따른 상변화 메모리 소자의 제조 방법을 도시하는 단면도들이다.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 상변화 메모리 소자의 제조 방법을 순서대로 도시하는 단면도들이다.
도 5a 및 도 5b는 각각 본 발명의 실시예들에 따른 크로스 바 구조의 상변화 메모리 소자들을 도시하는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 1T/1R 구조의 상변화 메모리 소자를 도시하는 단면도이다.1A to 1D are cross-sectional views sequentially illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention.
2 is a conceptual diagram illustrating a reflow mechanism according to an embodiment of the present invention.
3A and 3B are cross-sectional views illustrating a method of manufacturing a phase change memory device according to other embodiments of the present invention, respectively.
4A through 4E are cross-sectional views sequentially illustrating a method of manufacturing a phase change memory device according to still another embodiment of the present invention.
5A and 5B are cross-sectional views illustrating phase change memory devices having a cross bar structure, respectively, according to embodiments of the present invention.
6 is a cross-sectional view illustrating a phase change memory device having a 1T / 1R structure according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.

도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.In the drawings like reference numerals refer to like elements. In addition, as used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the scope of the invention. In addition, although described in the singular in this specification, a plural form may be included unless the singular is clearly indicated in the context. Also, as used herein, the terms "comprise" and / or "comprising" specify the shapes, numbers, steps, actions, members, elements and / or presence of these groups mentioned. It does not exclude the presence or addition of other shapes, numbers, operations, members, elements and / or groups.

본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다. Reference herein to a layer formed “on” a substrate or other layer refers to a layer formed directly on or above the substrate or other layer, or formed on an intermediate layer or intermediate layers formed on the substrate or other layer. It may also refer to a layer. It will also be appreciated by those skilled in the art that structures or shapes that are "adjacent" to other features may have portions that overlap or are disposed below the adjacent features.

본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.As used herein, the terms "below," "above," "upper," "lower," "horizontal," or " May be used to describe the relationship of one constituent member, layer or regions with other constituent members, layers or regions, as shown in the Figures. It is to be understood that these terms encompass not only the directions indicated in the drawings, but also other directions of the device.

이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.In the following, embodiments of the present invention will be described with reference to cross-sectional views schematically showing ideal embodiments (and intermediate structures) of the present invention. In these figures, for example, the size and shape of the members may be exaggerated for convenience and clarity of description, and in actual implementation, variations of the illustrated shape may be expected. Accordingly, embodiments of the present invention should not be construed as limited to the specific shapes of the regions shown herein. Also, reference numerals of members in the drawings refer to the same members throughout the drawings.

본 명세서에서, "기판"이라는 용어는 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)과 같은 기저 구조체 또는 반도체가 아닌 다른 기저 구조체 상에 형성된 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층을 지칭한다. 또한, 상기 기저 구조체 및 반도체란 용어는 실리콘계 재료에 한정되지 않으며, 탄소, 폴리머, 또는 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료를 집합적으로 지칭한다.As used herein, the term "substrate" refers to a semiconductor layer formed on a base structure, such as silicon, silicon-on-insulator (SOI) or silicon-on-sapphire (SOS), or other base structure other than semiconductor, doped or undoped Semiconductor layer and modified semiconductor layer. Further, the terms base structure and semiconductor are not limited to silicon-based materials, but collectively refer to group III-V semiconductor materials such as carbon, polymer, or silicon-germanium, germanium, and gallium-arsenic compound materials.

또한, 본 명세서에서, "상변화"란 용어는, 완전 결정 상태와 완전 비정질 상태 사이에서의 전환에 한정되지 않으며, 완전 결정 상태 및 완전 비정질 상태의 전체 스펙트럼 내에서 차이를 검출할 수 있을 정도의 서로 다른 두 상태간의 전환도 포함하는 개념이다. 또한, 상기 상변화는 상변화 메모리막 전체에 걸쳐 일어날 수도 있으며, 일부에 걸쳐 일어날 수도 있는 것이다.
In addition, in the present specification, the term "phase change" is not limited to the transition between a completely crystalline state and a completely amorphous state, and is sufficient to detect a difference in the entire spectrum of the completely crystalline state and the completely amorphous state. The concept also includes a transition between two different states. In addition, the phase change may occur over the entire phase change memory layer or may occur over a part of the phase change memory layer.

도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법을 순서대로 도시하는 단면도들이며, 도 2는 본 발명의 실시예에 따른 리플로우 메커니즘을 도시하는 개념도이다. 1A to 1D are cross-sectional views sequentially illustrating a method of manufacturing a phase change memory device according to an embodiment of the present invention, and FIG. 2 is a conceptual diagram illustrating a reflow mechanism according to an embodiment of the present invention.

도 1a를 참조하면, 기판(10) 상에 제 1 전극(BE; 이하 하부 전극이라 함)을 형성한다. 도시하지는 않았지만, 기판(10)은 단위 메모리 셀들을 선택하기 위한 스위칭 소자 및 배선 구조를 더 포함할 수 있으며, 제 1 전극(BE)은 이들 스위칭 소자 및 배선 구조에 전기적으로 연결될 수 있다. 상기 스위칭 소자 및 배선 구조에 관하여는 별도로 후술한다. Referring to FIG. 1A, a first electrode BE (hereinafter, referred to as a lower electrode) is formed on the substrate 10. Although not shown, the substrate 10 may further include a switching element and a wiring structure for selecting unit memory cells, and the first electrode BE may be electrically connected to the switching element and the wiring structure. The switching element and the wiring structure will be described later separately.

제 1 전극(BE)은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 은(Ag), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si), 구리(Cu), 니켈(Ni), 코발트(Co), 몰리브데늄(Mo), 이들의 도전성 질화물(예를 들면, TiN, MoN 등), 도전성 산소질화물(예를 들면, TiON 등) 또는 이들의 조합(예를 들면, TiSiN, TiAlON 등)을 포함할 수 있다. 이들 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 하부 전극(BE)은 하부 배선 구조, 예를 들면, 콘택 패드들(도 6의 CP 참조)과 상변화 메모리막(ML) 사이의 반응을 방지하는 장벽층으로 기능할 수 있는 다른 적합한 물질일 수도 있다.The first electrode BE includes platinum (Pt), ruthenium (Ru), iridium (Ir), silver (Ag), aluminum (Al), titanium (Ti), tantalum (Ta), tungsten (W), and silicon (Si). ), Copper (Cu), nickel (Ni), cobalt (Co), molybdenum (Mo), conductive nitrides thereof (e.g. TiN, MoN, etc.), conductive oxygen nitrides (e.g. TiON, etc.) Or combinations thereof (eg, TiSiN, TiAlON, etc.). These materials are exemplary and the present invention is not limited thereto. For example, the lower electrode BE may serve as a barrier layer that prevents a reaction between the lower wiring structure, for example, contact pads (see CP of FIG. 6) and the phase change memory layer ML. It may be a suitable material.

하부 전극(BE)이 형성된 기판(10) 상에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 형성하고, 상기 절연막에 대한 포토리소그래피 및 식각 공정을 수행하여, 하부 전극(BE)의 표면을 노출시키는 콘택 홀(20h)을 갖는 층간 절연막(20)을 형성한다.An insulating film, such as a silicon oxide film or a silicon nitride film, is formed on the substrate 10 on which the lower electrode BE is formed, and photolithography and etching processes are performed on the insulating film to expose the surface of the lower electrode BE. An interlayer insulating film 20 having 20h is formed.

도 1b를 참조하면, 이후, 기판(10) 상에 층간 절연막(20)의 콘택 홀(20h)을 채우도록 상변화 재료층(30a) 및 버퍼층(30b)을 적어도 1회 이상 교번시켜 적층한다. 상변화 재료층(30a) 및 버퍼층(30b)은 화학기상증착 또는 원자층증착과 같은 단착 피복성이 우수한 증착 공정에 의해 적층될 수 있다. Referring to FIG. 1B, the phase change material layer 30a and the buffer layer 30b are alternately stacked at least once to fill the contact hole 20h of the interlayer insulating film 20 on the substrate 10. The phase change material layer 30a and the buffer layer 30b may be stacked by a deposition process having excellent single coating coverage such as chemical vapor deposition or atomic layer deposition.

상변화 재료층(30a)은, 예를 들면, 칼코게나이드계 화합물을 포함할 수 있다. 상기 칼코게나이드계 화합물은, 예를 들면, GeSbTe계 재료, 예를 들면, GeSb2Te3, Ge2Sb2Te5, GeSb2Te4 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 다른 실시예로서, 상변화 재료층(30a)은 GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In3SbTe2, GeTeSb2, GeTe3Sb, GeSbTePd, AgInSbTe 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 또한, 상변화 재료층(30a)은 전술한 재료들에, 불순물 원소, 예를 들면, B, C, N, P와 같은 비금속 원소가 더 도핑된 재료를 포함할 수도 있다. 그러나, 전술한 실시예들은 예시적일 뿐, 본 발명이 이에 제한되는 것은 아니다.The phase change material layer 30a may include, for example, a chalcogenide compound. The chalcogenide-based compound may include, for example, any one of GeSbTe-based materials, for example, GeSb 2 Te 3 , Ge 2 Sb 2 Te 5 , GeSb 2 Te 4 , or a combination thereof. In another embodiment, phase change material layer (30a) is GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb 2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In 3 SbTe 2, GeTeSb 2, GeTe 3 Sb, It may include any one or a combination of GeSbTePd, AgInSbTe. In addition, the phase change material layer 30a may include a material further doped with an impurity element, for example, a nonmetallic element such as B, C, N, or P, in the above materials. However, the above-described embodiments are merely examples, and the present invention is not limited thereto.

상변화 재료층(30a)과 접하여 접촉 계면을 형성하는 버퍼층(30b)은 상변화 재료층(30a)의 녹는점보다 낮은 녹는점을 갖는 재료일 수 있다. 즉, 버퍼층(30b)은 가열시 상변화 재료층(30a)보다 먼저 액화되기에 적합한 재료이다. 이의 이점과 특징들은 리플로우를 유도하기 위한 열처리 공정을 도시하는 도 2를 참조하여 상세히 후술하도록 한다.The buffer layer 30b contacting the phase change material layer 30a to form a contact interface may be a material having a melting point lower than that of the phase change material layer 30a. That is, the buffer layer 30b is a material suitable for liquefying before the phase change material layer 30a upon heating. Advantages and features thereof will be described later in detail with reference to FIG. 2, which illustrates a heat treatment process for inducing reflow.

일부 실시예에서, 버퍼층(30b)은 상변화 재료층(30a)을 구성하는 원소들로부터 선택된 하나 또는 2 이상의 원소들의 조합을 포함할 수 있다. 예를 들면, 상변화 재료층(30a)이 Ge2Sb2Te5로 이루어진 경우, 버퍼층(30b)은 녹는점이 상변화 재료층에 비하여 낮고, 상변화 재료층(30a)의 구성 원소 중 2 가지의 원소, 즉, Sb 및 Te를 포함하는 화합물, 예를 들면, Sb2Te3로 이루어질 수 있다. In some embodiments, the buffer layer 30b may include one or a combination of two or more elements selected from the elements constituting the phase change material layer 30a. For example, when the phase change material layer 30a is made of Ge 2 Sb 2 Te 5 , the buffer layer 30b has a lower melting point than the phase change material layer and two of the constituent elements of the phase change material layer 30a. It may consist of an element of, that is, a compound containing Sb and Te, for example, Sb 2 Te 3 .

또한, 버퍼층(30b)은 상변화 재료층(30a)의 구성 원소들 중 최대 휘발성을 갖는 원소를 포함할 수 있다. 상변화 재료층(30a)의 구성 원소들 중 휘발성이 큰 원소들은 리플로우를 위한 열처리 동안 외부 공기 중으로 또는 콘택 홀 내에 형성된 보이드 영역(SV) 내로 확산되어 증발함으로써, 상변화 재료층(30a)의 밀도를 감소시킬 수 있으며, 그에 따른 상변화 특성 및 성능상의 신뢰성이 열화될 수 있다. 예를 들면, Ge2Sb2Te5로 이루어진 상변화 재료층(30a)에서, 녹는점이 약 445 ℃로 가장 낮은 Te는 구성 원소들 중 가장 휘발성이 크기 때문에, 열처리 동안 쉽게 증발할 수 있다. 이 경우, 버퍼층(30b)은 휘발성이 가장 큰 Te을 포함하는 재료층일 수 있다. 예를 들면, Te 또는 Sb2Te3 층일 수 있다. 이 경우, 열처리 동안, 휘발에 의해 부족될 수 있는 Te이 버퍼층(30b)에 의해 보상될 수 있으므로, 얻어진 상변화 메모리막(도 1d의 ML 참조)의 상변화 특성 및 전기적 성능이 양호하게 유지될 수 있다.In addition, the buffer layer 30b may include an element having the maximum volatility among the constituent elements of the phase change material layer 30a. The highly volatile elements among the constituent elements of the phase change material layer 30a are diffused into the void region SV formed in the contact hole or evaporated in the outside air during the heat treatment for reflow, thereby causing the phase change material layer 30a to Density can be reduced, and thus phase change characteristics and performance reliability can be degraded. For example, in the phase change material layer 30a made of Ge 2 Sb 2 Te 5 , Te having the lowest melting point of about 445 ° C. is most volatile among the constituent elements, and thus can be easily evaporated during heat treatment. In this case, the buffer layer 30b may be a material layer including Te having the highest volatility. For example, it may be Te or Sb 2 Te 3 layer. In this case, during the heat treatment, Te, which may be insufficient due to volatilization, can be compensated by the buffer layer 30b, so that the phase change characteristic and the electrical performance of the obtained phase change memory film (see ML in FIG. 1D) can be maintained well. Can be.

적층된 층 구조(30L)는, 도 1b에 도시된 바와 같이, 기판(10) 상에 순서대로 상변화 재료층(30a)과 버퍼층(30b)이 교번하여 적층된 층일 수 있지만 본 발명이 이에 제한되는 것은 아니다. 선택적으로는, 기판(10) 상에 버퍼층(30b)이 먼저 증착되고, 이어서 상변화 재료층(30a)을 증착하는 순서로 반복하여, 이들 층들이 증착될 수도 있다. 어느 경우에나, 적층된 층 구조(30L) 내에는 상변화 재료층(30a)과 버퍼층(30b) 사이의 접촉 계면이 적어도 하나 이상 형성될 수 있다. The stacked layer structure 30L may be a layer in which the phase change material layer 30a and the buffer layer 30b are alternately stacked on the substrate 10 in order, as shown in FIG. 1B, but the present invention is limited thereto. It doesn't happen. Optionally, these layers may be deposited by repeating the buffer layer 30b on the substrate 10 first, followed by the deposition of the phase change material layer 30a. In any case, at least one contact interface between the phase change material layer 30a and the buffer layer 30b may be formed in the stacked layer structure 30L.

도 1b에 도시된 바와 같이, 콘택 홀(20h) 내에 채워진 적층된 층 구조(30L)내에 배치되는 버퍼층(30b)은 상변화 재료층(30a)과의 접촉 계면에 의해 계면 에너지를 감소시킴으로써 상전이에 필요한 에너지를 감소시킬 수 있을 뿐만 아니라, 상기 접촉 계면의 존재로 인해 열저항이 증가됨으로써 상변화 메모리 소자의 프로그래밍시 상변화 재료층(30a)의 주울 히팅 효과를 향상시키는 역할을 할 수 있다. 또한, 버퍼층(30b)은 상변화 재료층(30a)의 분할에 의해 프로그래밍 영역을 국부적으로 한정시켜, 구동 에너지를 감소시키는데 기여할 수 있다. 일부 실시예에서는, 버퍼층(30b)은 도전성 재료로 형성될 수도 있다. 상기 도전성 재료는, 상변화 재료층(30a)의 구성 원소들로부터 선택된 하나 또는 2 이상의 원소들의 조합으로 이루어진 화합물을 포함할 수 있다.As shown in FIG. 1B, the buffer layer 30b disposed in the stacked layer structure 30L filled in the contact hole 20h is subjected to phase transition by reducing the interface energy by the contact interface with the phase change material layer 30a. Not only can the required energy be reduced, but the thermal resistance is increased due to the presence of the contact interface, thereby improving the joule heating effect of the phase change material layer 30a when programming the phase change memory device. In addition, the buffer layer 30b may locally limit the programming area by division of the phase change material layer 30a, thereby contributing to reducing driving energy. In some embodiments, the buffer layer 30b may be formed of a conductive material. The conductive material may include a compound consisting of one or a combination of two or more elements selected from the constituent elements of the phase change material layer 30a.

적층된 층 구조(30L)에서, 각 층들(30a, 30b)은 층간 절연막(20)의 상부 표면과 콘택 홀(20h) 내의 표면 상으로 균일한 두께로 증착될 수 있다. 적층된 층 구조(30L)에서, 각 층들은 도시된 바와 같이, 동일한 두께로 증착될 수 있지만, 이에 제한되는 것은 아니다. 예를 들면, 적층된 층 구조(30L)에서, 처음 증착되는 상변화 재료층(30a)의 두께는 가장 두껍고, 이후로 증착될 상변화 재료층(30a)의 두께는 점차로, 또는 동일한 두께로 감소될 수 있다. 또한, 버퍼층(30b)의 경우는, 상변화 재료층(30b)과는 반대로, 처음에는 얇게 증착하고, 이후로 증착될 버퍼층(30b)은 두껍게 증착할 수 있다. 다른 실시예로서, 처음 증착될 상변화 재료층(30a)의 두께는 얇고, 이후로 증착될 상변화 재료층(30a)의 두께는 점차로 또는 동일한 두께로 증가시킬 수 있다. 버퍼층(30b)의 경우는, 상변화 재료층(30a)과 유사하게, 처음에는 얇게 증착하고, 이후로 증착될 버퍼층(30b)의 두께는 점차로 또는 동일한 두께로 증가시킬 수 있다. In the stacked layer structure 30L, each of the layers 30a and 30b may be deposited to a uniform thickness on the upper surface of the interlayer insulating film 20 and the surface in the contact hole 20h. In the stacked layer structure 30L, each layer may be deposited to the same thickness, as shown, but is not limited thereto. For example, in the stacked layer structure 30L, the thickness of the first phase change material layer 30a to be deposited is the thickest, and the thickness of the phase change material layer 30a to be subsequently deposited is gradually reduced to, or to the same thickness. Can be. In addition, in the case of the buffer layer 30b, in contrast to the phase change material layer 30b, a thin layer is initially deposited, and a buffer layer 30b to be subsequently deposited may be thickly deposited. As another example, the thickness of the phase change material layer 30a to be deposited first is thin, and the thickness of the phase change material layer 30a to be subsequently deposited may be increased gradually or to the same thickness. In the case of the buffer layer 30b, similarly to the phase change material layer 30a, the thin layer is initially deposited, and the thickness of the buffer layer 30b to be subsequently deposited may be increased gradually or to the same thickness.

이들 막들(30a, 30b)이 기판(10) 상에 연속하여 증착될수록, 콘택 홀(20h)의 개구부는 점차 축소된다. 그 결과, 도 1b에 도시된 바와 같이 적층된 층 구조(30L)의 오버행(overhang; 30v)에 의해 콘택 홀(20h)의 개구부는 폐색될 수 있다. 적층된 층 구조(30L)에 의해 컨택 홀(20h)의 개구부가 폐색되면, 콘택 홀(20h)의 내부 공간은 더 이상 이들 층들(30a, 30b)에 의해 채워지지 않아, 보이드 영역(SV)이 발생한다.As these films 30a and 30b are successively deposited on the substrate 10, the opening of the contact hole 20h is gradually reduced. As a result, the opening of the contact hole 20h can be blocked by the overhang 30v of the stacked layer structure 30L as shown in FIG. 1B. When the opening of the contact hole 20h is occluded by the stacked layer structure 30L, the inner space of the contact hole 20h is no longer filled by these layers 30a and 30b, so that the void region SV becomes Occurs.

도시하지는 않았지만, 오버행(30v)에 의해 콘택 홀(20h)의 개구부가 폐색된 이후에도 버퍼층(30b)을 더 증착할 수도 있다. 도시된 실시예에서는, 상변화 재료층(30a)에 의해 개구부가 폐색되었지만, 버퍼층(30b)에 의해서도 개구부가 폐색될 수 있을 것이다. 이 경우에도, 콘택 홀(20h)의 개구부를 폐색시키는 버퍼층(30b) 위로 상변화 재료층(30a)이 더 증착될 수도 있다.Although not shown, the buffer layer 30b may be further deposited after the opening of the contact hole 20h is blocked by the overhang 30v. In the illustrated embodiment, the opening is blocked by the phase change material layer 30a, but the opening may also be blocked by the buffer layer 30b. Even in this case, the phase change material layer 30a may be further deposited over the buffer layer 30b that closes the opening of the contact hole 20h.

후속하여, 보이드 영역(SV)을 제거하기 위하여, 적층된 층들(30L)을 열처리하면, 적층된 층 구조(30L)의 오버 행(30v) 부분이, 상변화 재료층(30a)과 버퍼층(30b)의 접촉 계면을 따라 액화된 상변화 재료층(30a)과 버퍼층(30b)이 보이드 영역(SV) 내로 리플로우될 수 있다. 그 결과, 보이드 영역(SV)이 제거되면서, 적층된 층 구조(30L)는 콘택 홀(20h)을 완전히 매립하게 된다. 상기 리플로우에 관하여는, 도 2를 참조하여 상세히 개시될 것이다.Subsequently, when the stacked layers 30L are heat-treated to remove the void region SV, the overhang 30v portion of the stacked layer structure 30L is formed of the phase change material layer 30a and the buffer layer 30b. The liquefied phase change material layer 30a and the buffer layer 30b may be reflowed into the void region SV along the contact interface of the? As a result, while the void region SV is removed, the stacked layer structure 30L completely fills the contact hole 20h. Reflow will be described in detail with reference to FIG. 2.

상기 열처리 공정은, 전기 펄스, 레이저 어닐링 및 급속열처리(rapid thermal processing; RTP) 중 어느 하나 또는 이들의 조합에 의해 수행될 수 있다. 그러나, 이들 공정들은 예시적이며, 상기 열처리 공정은 적층된 층들(30L)의 리플로우가 일어날 수 있도록 국지적으로 또는 기판을 포함하여 전역적으로 수행될 수 있다.The heat treatment process may be performed by any one or a combination of electric pulses, laser annealing, and rapid thermal processing (RTP). However, these processes are exemplary, and the heat treatment process may be performed locally or globally, including the substrate, to allow reflow of the stacked layers 30L.

상기 열처리 온도는 버퍼층(30b)의 녹는점으로부터 상변화 재료층(30a)의 녹는점 미만의 온도에서 수행될 수 있다. 이 온도 범위에서, 버퍼층(30b)의 녹는점이 상변화 재료층(30a)의 녹는점보다 낮기 때문에, 버퍼층(30b)은 상변화 재료층(30a)보다 먼저 액화될 것이다. 먼저 액화된 버퍼층(30b)은, 식 1과 같은 관계식에 의해 상변화 재료층(30a)의 녹는점을 낮추는데 기여하게 된다.The heat treatment temperature may be performed at a temperature less than the melting point of the phase change material layer 30a from the melting point of the buffer layer 30b. In this temperature range, since the melting point of the buffer layer 30b is lower than the melting point of the phase change material layer 30a, the buffer layer 30b will liquefy before the phase change material layer 30a. First, the liquefied buffer layer 30b contributes to lowering the melting point of the phase change material layer 30a by a relational expression as in Equation 1 below.

[식 1][Formula 1]

γSI > γSL + γLI γ SI > γ SL + γ LI

식 1에서, γSI은 상변화 재료층(30a)의 고상(S)과 버퍼층(30b)의 액상(I) 사이의 계면 에너지이고, γSL 는 상변화 재료층(30a)의 고상(S)과 상변화 재료층(30a)의 액상(L) 사이의 계면 에너지이며, γLI는 상변화 재료층(30a)의 액상(L)과 액화된 버퍼층(I) 사이의 계면 에너지이다.In Equation 1, γ SI is the interface energy between the solid phase S of the phase change material layer 30a and the liquid phase I of the buffer layer 30b, and γ SL is the solid phase S of the phase change material layer 30a. Is the interface energy between the liquid phase L of the phase change material layer 30a, and γ LI is the interface energy between the liquid phase L and the liquefied buffer layer I of the phase change material layer 30a.

식 1에서와 같이, γSI 가 γSL 과 γLI의 합보다 크도록 버퍼층(30b)의 재료를 선택하면, 식 1의 좌변과 우변의 값의 차이에 해당하는 구동력이 발생하고, 이러한 구동력은 먼저 액화된 버퍼층(I)과 접촉 계면을 형성하는 상변화 재료층의 녹는점을 감소시키는데 기여한다. As in the formula (1), γ SI is γ SL and by selecting the material of the buffer layer (30b) is greater than the sum of the γ LI, the driving force for the left and the difference between the right-hand side value of Expression 1, and generating, this driving force is First, it contributes to reducing the melting point of the phase change material layer forming a contact interface with the liquefied buffer layer (I).

도 2는 이러한 계면 에너지의 차이에 따른 리플로우 메커니즘을 도식적으로 표현한다. 도 2를 참조하면, 상변화 재료층(30a)과 액화된 버퍼층(30bI) 사이의 계면 에너지(γSI)에 비하여, 상변화 재료층(30a)의 고상(30aS)과 액상층(30bL) 사이의 계면 에너지(γSL)와 상변화 재료층(30a)의 액상층(30bL)과 액화된 버퍼층(30bI) 사이의 계면 에너지(γLI)의 합, 즉, γSL + γLI 이 더 작기 때문에, 열처리 초기 단계, 즉, 단계 I에서 버퍼층(30b)이 액화되면, 단계 II에서 상기 구동력에 의해 실제 상변화 재료층(30a)의 녹는점이 감소되고, 그 결과 열처리 동안 상변화 재료층(30a)이 액화되어, 액화된 버퍼층(30bI)과의 경계 계면에 상변화 재료층(30a)의 액상층(30aL)이 생성된다. 이러한 상변화 재료층(30a)의 액상층(30aL)과 액화된 버퍼층(30bI)에 의하여 리플로우가 상변화 재료층(30a)보다 낮은 온도에서 빠르게 촉진된다.2 schematically illustrates the reflow mechanism according to this difference in interfacial energy. 2, between the solid phase 30aS and the liquid layer 30bL of the phase change material layer 30a as compared to the interface energy γ SI between the phase change material layer 30a and the liquefied buffer layer 30bI. the interfacial energy (γ SL) and a phase-change sum of the liquid layer (30bL) and a liquid buffer (30bI) interfacial energy (γ LI) between the material layers (30a), that is, since the γ SL + γ LI is smaller When the buffer layer 30b is liquefied in the initial stage of heat treatment, that is, in step I, the melting point of the actual phase change material layer 30a is reduced by the driving force in step II, and as a result, the phase change material layer 30a during the heat treatment. This liquefaction produces | generates the liquid layer 30aL of the phase change material layer 30a at the boundary interface with the liquefied buffer layer 30bI. By the liquid layer 30aL of the phase change material layer 30a and the liquefied buffer layer 30bI, reflow is accelerated at a lower temperature than the phase change material layer 30a.

이와 같이 본 발명의 실시예에 따르면, 상변화 재료층(30a)보다 녹는점이 낮은 버퍼층(30b)을 사용하여, 콘택 홀(20h)의 내부 또는 주변 부근에서 상변화 재료층(30a)과 버퍼층(30b)의 접촉 계면을 형성함으로써, 열처리 공정은 더 낮은 온도에서 더 빠른 속도로 일어날 수 있다. 그 결과, 종래의 열처리 공정에서 나타날 수 있는 상변화 재료층(30a)의 구성 원소인 휘발성 원소의 소실을 감소시키거나 방지할 수 있어 고밀도의 상변화 메모리 막이 형성될 수 있다. As described above, according to the exemplary embodiment of the present invention, the phase change material layer 30a and the buffer layer (in the vicinity of the inside or the periphery of the contact hole 20h are used using the buffer layer 30b having a lower melting point than the phase change material layer 30a. By forming the contact interface of 30b), the heat treatment process can occur at a faster rate at lower temperatures. As a result, it is possible to reduce or prevent the loss of volatile elements, which are the constituent elements of the phase change material layer 30a, which may appear in the conventional heat treatment process, thereby forming a high density phase change memory film.

도 1c를 참조하면, 단계 II에서와 같이, 리플로우가 일어나면 적층된 층 구조(30L) 내에서 인접하는 막들(30a, 30b)의 용융 혼합이 발생할 수 있다. 그에 따라, 열처리된 적층된 층 구조(30L')는 증착된 그대로의(as-dep 상태의) 적층된 층 구조(30L)과 다른 미세 구조를 가질 수 있다. 예를 들면, 열처리된 적층된 층 구조(30L')는 막 구조 전체에서 균일한 조성을 갖거나, 적층된 층 구조(30L)에서 유래하는 층상 미세 조직의 흔적이 잔존할 수도 있다. 이러한 열처리된 적층된 층 구조(30L')의 미세 조직은 열처리 온도 및/또는 시간에 따라 달라질 수 있을 것이다. 일부 실시예에서는, 도 1b를 참조하여 전술한 바와 같이, 적층된 층 구조(30L') 내의 버퍼층(30b)이 인접하는 상변화 재료층(30a)의 프로그래밍 에너지를 감소시킬 수 있도록, 적층 미세 조직을 유지하는 열처리 공정이 수행될 수 있다.Referring to FIG. 1C, as in step II, when reflow occurs, melt mixing of adjacent films 30a and 30b may occur in the stacked layer structure 30L. Thus, the heat-treated stacked layer structure 30L 'may have a different microstructure from that of the deposited layer structure 30L as it is deposited (as-dep state). For example, the heat-treated stacked layer structure 30L 'may have a uniform composition throughout the film structure, or traces of layered microstructures derived from the stacked layer structure 30L may remain. The microstructure of this heat treated laminated layer structure 30L 'may vary with heat treatment temperature and / or time. In some embodiments, as described above with reference to FIG. 1B, the stacked microstructures such that the buffer layer 30b in the stacked layer structure 30L 'can reduce the programming energy of the adjacent phase change material layer 30a. Heat treatment process to maintain the can be performed.

도 1d를 참조하면, 이후, 리플로우된 적층된 층들(30L) 상에 제 2 전극(TE, 상부 전극이라고도함)이 될 도전막을 형성한 후 포토리소그래피 공정 및 식각 공정을 통하여, 기판(10) 상에 하부 전극(BE), 상변화 메모리막(ML) 및 상부 전극(TE)을 포함하는 비휘발성 기억 요소(SE)를 형성할 수 있다. 선택적으로는, 도 1b의 적층된 층 구조(30L)를 형성한 후, 상부 전극이 될 도전막을 적층된 층들(30L) 상에 형성한 다음에, 상기 열처리 공정에 의한 리플로우 공정을 수행할 수도 있다. 이후, 포토리소그래피 공정 및 식각 공정을 수행하여, 도 1d에 도시된 비휘발성 기억 요소(SE)를 형성할 수도 있다. Referring to FIG. 1D, after forming a conductive film to be a second electrode (TE, also referred to as an upper electrode) on the reflowed stacked layers 30L, the substrate 10 is formed through a photolithography process and an etching process. A nonvolatile memory element SE including a lower electrode BE, a phase change memory layer ML, and an upper electrode TE may be formed on the substrate. Alternatively, after the stacked layer structure 30L of FIG. 1B is formed, a conductive film to be the upper electrode is formed on the stacked layers 30L, and then the reflow process by the heat treatment process may be performed. have. Thereafter, a photolithography process and an etching process may be performed to form the nonvolatile memory element SE shown in FIG. 1D.

상부 전극(TE)은, 하부 전극(BE)과 유사하게, 백금(Pt), 루테늄(Ru), 이리듐(Ir), 은(Ag), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si), 구리(Cu), 니켈(Ni), 코발트(Co), 몰리브데늄(Mo), 이들의 도전성 질화물(예를 들면, TiN, MoN 등), 도전성 산소질화물(예를 들면, TiON 등) 또는 이들의 조합(예를 들면, TiSiN, TiAlON 등)을 포함할 수 있다. 그러나, 전술한 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다.
Similarly to the lower electrode BE, the upper electrode TE includes platinum (Pt), ruthenium (Ru), iridium (Ir), silver (Ag), aluminum (Al), titanium (Ti), and tantalum (Ta). , Tungsten (W), silicon (Si), copper (Cu), nickel (Ni), cobalt (Co), molybdenum (Mo), conductive nitrides thereof (e.g. TiN, MoN, etc.), conductive oxygen Nitrides (eg TiON, etc.) or combinations thereof (eg TiSiN, TiAlON, etc.). However, the foregoing materials are exemplary and the present invention is not limited thereto.

도 3a 및 도 3b는 각각 본 발명의 다른 실시예들에 따른 상변화 메모리 소자의 제조 방법을 도시하는 단면도들이다. 이들 도면의 부재들 중 전술한 부재와 동일한 참조 부호를 갖는 부재들에 관하여는 모순되지 않는 한 전술한 개시 사항을 참조할 수 있다.3A and 3B are cross-sectional views illustrating a method of manufacturing a phase change memory device according to other embodiments of the present invention, respectively. Reference may be made to the above-described disclosure as long as there is no contradiction with regard to the members of these figures having the same reference numerals as the above-mentioned members.

도 3a를 참조하면, 도 1a에서와 같이, 하부 전극(BE)이 형성된 기판(10) 상에 콘택 홀(도 1의 20h 참조)을 포함하는 층간 절연막(20)을 형성한다. 이후, 기판(10) 상에 층간 절연막(20)의 상부 표면과 상기 콘택 홀의 내벽 및 하부 전극(BE)의 노출된 표면을 따라 버퍼층(30b)을 균일한 두께로 증착한다. 이를 위하여, 버퍼층(30b)은 화학기상증착 또는 원자층 증착과 같은 단차 피복성이 우수한 공정에 의해 증착될 수 있다. Referring to FIG. 3A, as shown in FIG. 1A, an interlayer insulating layer 20 including a contact hole (see 20h of FIG. 1) is formed on the substrate 10 on which the lower electrode BE is formed. Subsequently, a buffer layer 30b is deposited on the substrate 10 along the upper surface of the interlayer insulating layer 20, the inner wall of the contact hole, and the exposed surface of the lower electrode BE. To this end, the buffer layer 30b may be deposited by a process having excellent step coverage such as chemical vapor deposition or atomic layer deposition.

다른 실시예에서, 버퍼층(30b)은 스퍼링과 같은 물리적 증착 공정에 의해 형성될 수도 있다. 이 경우, 버퍼층(30b)은 층간 절연막(20)의 상부 표면으로부터 콘택 홀의 내벽 및 바닥면까지 연속적으로 형성되지 않고, 불연속적으로 형성될 수 있다. 그러나, 이 경우에도 콘택 홀(20h)의 개구부 주변과 콘택 홀의 내벽 일부분에라도 버퍼층(30b)이 증착될 필요가 있다.In other embodiments, buffer layer 30b may be formed by a physical deposition process such as spurting. In this case, the buffer layer 30b is not continuously formed from the upper surface of the interlayer insulating film 20 to the inner wall and the bottom surface of the contact hole, but may be formed discontinuously. However, even in this case, the buffer layer 30b needs to be deposited even around the opening of the contact hole 20h and a part of the inner wall of the contact hole.

이후, 버퍼층(30b) 상에 층간 절연막(20)의 콘택 홀(20h)을 채우도록 상변화 재료층(30a)을 적합한 두께로 증착할 수 있다. 상변화 재료층(30a)은 화학기상증착 또는 원자층 증착과 같은 단차 피복성이 우수한 공정에 의해 형성될 수 있다. 상변화 재료층(30a)은 콘택 홀(20h)의 개구부가 상변화 재료층(30a)의 오버행(30v)에 의해 폐색될 수 있을 때까지 증착될 수 있다. 콘택 홀(20h)의 내부 공간 중 일부에 보이드 영역(SV)이 형성될 수 있다. 도시하지는 않았지만, 콘택 홀(20h)의 개구부가 폐색된 이후에도 버퍼층(30b)을 더 증착할 수도 있다. 상기 추가적인 버퍼층은 화학기상증착, 원자층 증착 또는 스퍼터링과 같은 물리기상증착에 의해 형성될 수 있다.Thereafter, the phase change material layer 30a may be deposited to a suitable thickness so as to fill the contact hole 20h of the interlayer insulating film 20 on the buffer layer 30b. The phase change material layer 30a may be formed by a process having excellent step coverage such as chemical vapor deposition or atomic layer deposition. The phase change material layer 30a may be deposited until the opening of the contact hole 20h can be blocked by the overhang 30v of the phase change material layer 30a. The void region SV may be formed in a part of the inner space of the contact hole 20h. Although not shown, the buffer layer 30b may be further deposited even after the opening of the contact hole 20h is closed. The additional buffer layer may be formed by physical vapor deposition, such as chemical vapor deposition, atomic layer deposition or sputtering.

후속하여, 층들(30a, 30b)로 이루어진 적층된 층 구조(30a, 30b)를 열처리하면, 상변화 재료층(30a)과 버퍼층(30b) 사이의 접촉 계면에 의해, 상변화 재료층(30a)으로부터 액상층(도 2의 30aL 참조)이 형성되고, 그 결과, 상변화 재료층(30a)의 리플로우가 촉진되어, 적층된 층들(30a, 30b)이 콘택 홀(20h)을 완전히 매립하면서 보이드 영역(SV)이 제거될 수 있다. 상기 열처리 공정은, 버퍼층(30b)의 녹는점부터 상변화 재료층(30a)의 녹는점 미만의 온도에서, 전기 펄스, 레이저 어닐링 및 급속열처리(rapid thermal processing; RTP) 중 어느 하나 또는 이들의 조합에 의해 수행될 수 있음은 전술한 바와 같다.Subsequently, when the laminated layer structures 30a and 30b composed of the layers 30a and 30b are heat treated, the phase change material layer 30a is formed by the contact interface between the phase change material layer 30a and the buffer layer 30b. A liquid layer (see 30aL in FIG. 2) is formed from the liquid crystal, and as a result, reflow of the phase change material layer 30a is promoted so that the stacked layers 30a and 30b completely void the contact holes 20h. The region SV can be removed. The heat treatment step is any one or combination of electric pulses, laser annealing and rapid thermal processing (RTP) at a temperature below the melting point of the buffer layer 30b to below the melting point of the phase change material layer 30a. It can be performed by the same as described above.

다른 실시예로서, 상부 전극(도 1d의 TE 참조)이 될 도전층을 상변화 재료층(30a) 상에 먼저 형성한 후에, 상기 열처리를 수행할 수도 있을 것이다. 이렇게 추가 적층된 도전층은 상변화 재료층(30a)의 휘발성 원소가 열처리 동안 외부로 확산되는 것을 방지할 수 있다.In another embodiment, the conductive layer to be the upper electrode (see TE in FIG. 1D) may be first formed on the phase change material layer 30a, and then the heat treatment may be performed. The additionally laminated conductive layer can prevent the volatile elements of the phase change material layer 30a from spreading out during the heat treatment.

도 3a에 도시된 실시예에 따른 적층된 층 구조(30L)에서 상변화 재료층(30a)의 하지에 존재하는 버퍼층(30b)은, 구동을 위한 주울 열을 콘택 홀(20h) 내부에 집중시킬 수 있어, 구동 에너지를 감소시킬 수 있다. 이 경우, 버퍼층(30b)는 절연성 재료인 것이 바람직하다.In the stacked layer structure 30L according to the embodiment shown in FIG. 3A, the buffer layer 30b existing on the bottom of the phase change material layer 30a concentrates the joule heat for driving inside the contact hole 20h. Can reduce the driving energy. In this case, the buffer layer 30b is preferably an insulating material.

도 3b를 참조하면, 도 3a와 달리, 먼저 상변화 재료층(30a)을 증착한다. 상변화 재료층(30a)은 화학기상증착 또는 원자층 증착과 같은 단차 피복성이 우수한 공정에 의해 형성될 수 있다. 상변화 재료층(30a)은 콘택 홀(20h)의 개구부가 상변화 재료층(30a)의 오버행(30v)에 의해 폐색될 수 있을 때까지 증착될 수 있다. 이후, 상변화 재료층(30a) 상에 버퍼층(30b)을 형성한다. 버퍼층(30b)은 화학기상증착, 원자층 증착 또는 스퍼터링과 같은 물리기상증착에 의해 형성될 수 있다. 이후, 버퍼층(30b)의 녹는점부터 상변화 재료층(30a)의 녹는점 미만의 온도에서 열처리를 수행하여, 상변화 재료층(30a)의 리플로우를 유도할 수 있다.Referring to FIG. 3B, unlike FIG. 3A, first, a phase change material layer 30a is deposited. The phase change material layer 30a may be formed by a process having excellent step coverage such as chemical vapor deposition or atomic layer deposition. The phase change material layer 30a may be deposited until the opening of the contact hole 20h can be blocked by the overhang 30v of the phase change material layer 30a. Thereafter, a buffer layer 30b is formed on the phase change material layer 30a. The buffer layer 30b may be formed by physical vapor deposition, such as chemical vapor deposition, atomic layer deposition, or sputtering. Thereafter, heat treatment may be performed at a temperature lower than the melting point of the phase change material layer 30a from the melting point of the buffer layer 30b to induce reflow of the phase change material layer 30a.

다른 실시예로서, 상부 전극(도 1d의 TE 참조)이 될 도전층을 버퍼층(30b) 상에 먼저 형성한 후에, 상기 열처리를 수행할 수도 있을 것이다. 이렇게 추가 적층된 도전층은 버퍼층(30b)과 함께 상변화 재료층(30a)의 휘발성 원소가 열처리 동안 외부로 확산되는 것을 방지할 수 있다.In another embodiment, the conductive layer to be the upper electrode (see TE in FIG. 1D) may be first formed on the buffer layer 30b, and then the heat treatment may be performed. The additionally stacked conductive layer may prevent the volatile elements of the phase change material layer 30a together with the buffer layer 30b from spreading out during the heat treatment.

도 3b에 도시된 실시예에 따른 적층된 층 구조(30L)에서 상변화 재료층(30a)의 상부에 존재하는 버퍼층(30b)은, 리플로우를 위한 열처리 동안 상변화 재료층(30a)의 휘발성 원소들이 외부로 확산되어 증발하는 것을 방지할 수 있어, 고밀도의 상변화 메모리막을 얻을 수 있을 뿐만 아니라, 프로그래밍 동작시 주울 열을 콘택 홀(20h) 내부로 집중시켜, 구동 에너지를 감소시킬 수 이점이 있다. 일부 실시예에서, 버퍼층(30b)은 상부 전극(TE)과의 접촉 저항 감소를 위해 도전성 재료일 수 있다.In the stacked layer structure 30L according to the embodiment shown in FIG. 3B, the buffer layer 30b existing on top of the phase change material layer 30a is volatile in the phase change material layer 30a during the heat treatment for reflow. It is possible to prevent elements from diffusing to evaporate to the outside and to obtain a high density phase change memory film, and to concentrate driving heat into the contact hole 20h during a programming operation, thereby reducing driving energy. have. In some embodiments, the buffer layer 30b may be a conductive material to reduce contact resistance with the upper electrode TE.

도 3a 및 도 3b를 참조하여 개시된 실시예들에서는, 버퍼층(30b이 상변화 재료층(30a)의 외부 면, 즉, 도 3a의 경우에는 상변화 재료층(30a)의 하지에, 및/또는 도 3b의 경우에는 상변화 재료층(30a)의 상부에 형성된다. 이러한 특징은, 도 1b에 도시한 바와 같이 인접하는 상변화 재료층들(30a) 사이에 버퍼층(30b)이 삽입되는 실시예와 구별되지만, 조합되어 실시될 수 있다. 어느 경우에나, 적층된 층 구조(30L) 내에는 이들 층들(30a, 30b) 사이의 접촉 계면이 제공될 수 있으므로, 열처리 동안 상변화 재료층(30a)과 버퍼층(30b)의 접촉 계면을 중심으로 상변화 재료층(30a)과 버퍼층(30b)이 모두 액화되어 보이드 영역(SV) 내로 상변화 재료층(30a)이 리플로우될 수 있으며, 그에 따라, 적층된 층 구조(30L)는 콘택 홀(20h)을 쉽게 채울 수 있다.
In the embodiments disclosed with reference to FIGS. 3A and 3B, the buffer layer 30b is on the outer surface of the phase change material layer 30a, ie, under the phase change material layer 30a in the case of FIG. 3A, and / or 3B is formed on top of the phase change material layer 30a, which is an embodiment in which a buffer layer 30b is inserted between adjacent phase change material layers 30a as shown in Fig. 1B. In this case, a contact interface between these layers 30a and 30b may be provided in the laminated layer structure 30L, so that the phase change material layer 30a during the heat treatment may be provided. The phase change material layer 30a and the buffer layer 30b are both liquefied around the contact interface between the buffer layer 30b and the phase change material layer 30a may be reflowed into the void region SV. The stacked layer structure 30L can easily fill the contact hole 20h.

도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 상변화 메모리 소자의 제조 방법을 순서대로 도시하는 단면도들이다. 4A through 4E are cross-sectional views sequentially illustrating a method of manufacturing a phase change memory device according to still another embodiment of the present invention.

도 4a를 참조하면, 기판(10) 상에 층간 절연막(20)을 형성한다. 층간 절연막(20) 내에 콘택 홀(20h)을 형성하고, 콘택 홀(20h)의 저부를 채우는 하부 전극(BE)을 형성한다. 하부 전극(BE)을 형성하기 위해서, 먼저 콘택 홀(20h)을 채우도록 층간 절연막(20h) 상에 도전층을 증착하고, 층간 절연막(20h)과 상기 도전층의 식각 선택비를 이용한 에치백 공정을 수행함으로써, 상기 도전층을 콘택 홀(20h)의 저부로 리세스시킬 수 있다. 리세스된 하부 전극(BE)에 의해 콘택 홀(20h) 내에는 제 1 홈(RV1)이 제공된다.Referring to FIG. 4A, an interlayer insulating film 20 is formed on the substrate 10. A contact hole 20h is formed in the interlayer insulating film 20, and a lower electrode BE filling the bottom of the contact hole 20h is formed. In order to form the lower electrode BE, first, a conductive layer is deposited on the interlayer insulating film 20h to fill the contact hole 20h, and an etch back process using an etch selectivity of the interlayer insulating film 20h and the conductive layer is performed. The conductive layer can be recessed to the bottom of the contact hole 20h. The first groove RV 1 is provided in the contact hole 20h by the recessed lower electrode BE.

이후, 도 4b를 참조하면, 도 1b와 유사하게, 하부 전극(BE)의 상부 표면과 콘택 홀(20h)의 측벽에 의해 정의되는 제 1 홈(RV1)을 채우도록 상변화 재료층(30a) 및 버퍼층(30b)을 적어도 1회 이상 교번시켜 적층한다. 또는, 도 3a 및 도 3b와 같은 적층된 층 구조(30L)를 형성할 수도 있다. Subsequently, referring to FIG. 4B, similar to FIG. 1B, the phase change material layer 30a fills the first groove RV 1 defined by the upper surface of the lower electrode BE and the sidewall of the contact hole 20h. ) And the buffer layer 30b are alternately stacked at least once. Alternatively, the stacked layer structure 30L as shown in FIGS. 3A and 3B may be formed.

후속하여, 적층된 층들(30a, 30b)을 전술한 바와 같이 열처리한다. 그 결과, 도 4c에 도시된 바와 같이 리플로우에 의해 보이드 영역(SV)이 제거되고, 보이드 영역(RV)은 열처리된 적층된 층 구조(30L')에 의해 완전히 채워질 수 있다.Subsequently, the stacked layers 30a and 30b are heat treated as described above. As a result, the void region SV is removed by reflow as shown in FIG. 4C, and the void region RV can be completely filled by the heat-treated stacked layer structure 30L '.

도 4d를 참조하면, 이후, 열처리된 층 구조(30L')를 다시 리세스시켜, 콘택 홀(20h)에 한정된 상변화 메모리막(ML)을 형성한다. 이 경우, 상변화 메모리막(ML)은 콘택 홀(20h) 내에 제 2 홈(RV2)을 정의한다. 상기 리세스 공정은 층간 절연막(20)과 적층된 층 구조(30L)의 식각 선택비를 이용한 에치백 공정에 의해 수행될 수 있다. Referring to FIG. 4D, the heat-treated layer structure 30L ′ is subsequently recessed to form a phase change memory layer ML defined in the contact hole 20h. In this case, the phase change memory layer ML defines the second groove RV 2 in the contact hole 20h. The recess process may be performed by an etch back process using an etching selectivity of the interlayer insulating layer 20 and the stacked layer structure 30L.

다른 실시예에서는, 열처리된 층 구조(30L')를 화학기계적연마 공정 등을 통하여 층간 절연막(20)의 상부 표면과 동일한 레벨로 평탄화할 수도 있다. 이 경우, 상변화 메모리막(ML)의 상부 표면과 층간 절연막(20)의 상부 표면은 동일할 것이다.In another embodiment, the heat treated layer structure 30L 'may be planarized to the same level as the upper surface of the interlayer insulating film 20 through a chemical mechanical polishing process or the like. In this case, the upper surface of the phase change memory layer ML and the upper surface of the interlayer insulating layer 20 will be the same.

도 4e를 참조하면, 층간 절연막(20)과 노출된 상변화 메모리막(ML) 상에 적합한 도전층을 형성하고 패터닝하여 상부 전극(TE)이 형성하여, 비휘발성 기억 요소(SE)가 완성될 수 있다. 도 4e의 비휘발성 기억 요소(SE)는 상변화 메모리막(ML)의 프로그래밍 영역이 콘택 홀(20h) 내에 완전히 한정되는 점에서, 프로그래밍 및 소거 동작 전류가 감소될 수 있다.Referring to FIG. 4E, an upper conductive layer TE is formed by forming and patterning a suitable conductive layer on the interlayer insulating layer 20 and the exposed phase change memory layer ML to complete the nonvolatile memory element SE. Can be. In the nonvolatile memory element SE of FIG. 4E, since the programming area of the phase change memory layer ML is completely defined in the contact hole 20h, the programming and erase operation currents may be reduced.

도 4a 내지 도 4e에 도시된 실시예에서는, 상변화 재료층(30a)과 버퍼층(30b)이 도 1b 및 도 1c에 개시된 것과 같이 인접하는 상변화 재료층들(30a) 사이에 버퍼층(30b)이 제공되지만 이는 예시적일 뿐 본 발명이 이에 제한되는 아니다. 예를 들면, 다른 실시예에서, 상변화 재료층(30a)과 버퍼층(30b)은 도 3a 및 도 3b에 개시된 것과 같이, 상변화 재료층(30b)의 외부에만 배치될 수도 있다.
In the embodiment shown in FIGS. 4A-4E, the phase change material layer 30a and the buffer layer 30b are disposed between the adjacent phase change material layers 30a as shown in FIGS. 1B and 1C. Although provided, this is illustrative only and the present invention is not limited thereto. For example, in other embodiments, the phase change material layer 30a and buffer layer 30b may be disposed only outside the phase change material layer 30b, as disclosed in FIGS. 3A and 3B.

도 5a 및 도 5b는 각각 본 발명의 실시예들에 따른 크로스 바 구조의 상변화 메모리 소자들(100A, 100B)을 도시하는 단면도이다. 도시된 구성 요소들 중 전술한 도면들의 구성 요소들과 동일한 참조 번호를 갖는 구성 요소들에 관한 설명은, 모순되지 않는 한, 전술한 개시 사항을 참조할 수 있으며, 이하에서는 생략하기로 한다.5A and 5B are cross-sectional views illustrating phase change memory devices 100A and 100B having a cross bar structure, respectively, according to embodiments of the present invention. Description of components having the same reference numerals as those of the above-described drawings among the illustrated components may refer to the foregoing disclosure, unless contradicted, and will be omitted below.

도 5a를 참조하면, 상변화 메모리 소자(100A)는 도 1d를 참조하여 전술한 바와 같이, 제 1 층간 절연막(20)의 콘택 홀 내에 일부가 매립된 상변화 메모리막(ML)을 포함한다. 다른 실시예로서, 도 5b를 참조하면, 상변화 메모리 소자(100B)는 도 4e를 참조하여 전술한 바와 같이, 제 1 층간 절연막(20)의 콘택 홀 내에 전부가 매립된 상변화 메모리막(ML)을 포함할 수도 있다. 상변화 메모리막(ML)은 하부 전극(BE) 및 상부 전극(TE)과 함께 비휘발성 기억 요소(SE)를 구성할 수 있다. Referring to FIG. 5A, the phase change memory device 100A includes a phase change memory film ML partially embedded in a contact hole of the first interlayer insulating film 20, as described above with reference to FIG. 1D. As another embodiment, referring to FIG. 5B, the phase change memory device 100B may include the phase change memory film ML having the entire contact hole of the first interlayer insulating layer 20 as described above with reference to FIG. 4E. ) May be included. The phase change memory layer ML may constitute the nonvolatile memory element SE together with the lower electrode BE and the upper electrode TE.

일부 실시예에서는, 도 5a에 도시된 바와 같이, 콘택 홀의 내벽과 상변화 메모리막(ML)의 매립된 부분 사이에 전기 절연성 스페이서(SP)가 더 형성될 수 있다. 전기 절연성 스페이서(SP)는 하부 전극(BE)과 상변화 메모리막(ML)의 접촉 면적을 포토리소그래피 공정의 임계 치수 이하로 감소시키고 상변화 메모리막(ML)의 프로그래밍 영역을 제한하여, 프로그램 전류의 유효 전류 밀도를 더욱 향상시킨다. 그에 따라, 본 발명의 실시예에 따르면, 구동 소자들이 소형화되고 집적도가 더욱 향상될 수 있다. 전기 절연성 스페이서(SP)는 상변화 메모리막(ML)을 형성하기 전에, 콘택 홀을 채우도록 적합한 스페이서 재료층을 증착한 후 비등방 에치백 공정을 통해 얻을 수 있다. In some embodiments, as shown in FIG. 5A, an electrically insulating spacer SP may be further formed between the inner wall of the contact hole and the buried portion of the phase change memory layer ML. The electrically insulating spacer SP reduces the contact area between the lower electrode BE and the phase change memory layer ML to be less than or equal to a critical dimension of the photolithography process and restricts the programming area of the phase change memory layer ML, thereby providing a program current. Further improves the effective current density. Accordingly, according to the embodiment of the present invention, the driving elements can be miniaturized and the degree of integration can be further improved. The electrically insulating spacer SP may be obtained through an anisotropic etchback process after depositing a suitable spacer material layer to fill the contact hole before forming the phase change memory layer ML.

상변화 메모리 소자(100A, 100B)는 비휘발성 기억 요소(SE)를 구동하기 위한 하부 및 상부 배선 구조(CL1, CL2, VP)를 더 포함할 수 있다. 예를 들면, 상변화 메모리 소자(100A, 100B)는 배선 구조로서 기판(10) 상에 단면에 대해 수직 방향으로 연장된 제 1 배선들(CL1)과 수평으로 연장된 제 2 배선들(CL2)를 포함할 수 있다. 이들 배선들(CL1, CL2)은 서로 교차되고 이들 배선들의 교차 점에 비휘발성 메모리 요소(SE)가 배치되는 크로스 바 구조, 또는 크로스 포인트 구조를 가질 수 있다.  The phase change memory devices 100A and 100B may further include lower and upper wiring structures CL1, CL2, and VP for driving the nonvolatile memory element SE. For example, the phase change memory devices 100A and 100B have a wiring structure, and the second wirings CL2 extending horizontally with the first wirings CL1 extending in a direction perpendicular to the cross section on the substrate 10. It may include. These wires CL1 and CL2 may have a cross bar structure, or a cross point structure, in which the nonvolatile memory element SE is disposed at the intersections of the wires CL1 and CL2.

배선들(CL1, CL2)은 각각 워드 라인 및 비트 라인, 또는 비트 라인 및 워드 라인으로 기능할 수 있다. 이들 배선들 중 어느 하나, 예를 들면, 제 1 배선(CL1)은 도시된 바와 같이, 기판(10) 상에 형성된 도전성 금속 패턴일 수도 있지만, 기판(10) 내에 형성된 도전성 불순물 영역일 수도 있다. 크로스 바 구조는 스위칭 소자로서 트랜지스터를 필요로 하지 않기 때문에, 디자인은 4F2까지 가능한 이점이 있다. The wirings CL1 and CL2 may function as word lines and bit lines, or bit lines and word lines, respectively. Any one of these wires, for example, the first wire CL1 may be a conductive metal pattern formed on the substrate 10 as shown, but may also be a conductive impurity region formed in the substrate 10. Since the crossbar structure does not require a transistor as a switching element, the design has the advantage of up to 4F 2 .

일부 실시예에서는, 인접하는 메모리 셀들(MC1, MC2)의 크로스 톡을 방지하기 위하여, 배선들(CL1, CL2) 중 어느 하나, 예를 들면, 제 1 배선(CL1)과 비휘발성 기억 요소(SE) 사이에 다이오드(DI)와 같은 정류 소자가 더 배치될 수도 있다. 다이오드(DI)는 공지의 에피택셜 증착 공정 및/또는 불순물 주입 공정을 통해 제조될 수 있다. 인접하는 비휘발성 기억 요소들(SE)은 제 2 층간 절연막(30)에 의해 전기적으로 고립되어, 복수의 메모리 셀들(MC1, MC2)을 구성하고, 제 2 층간 절연막(30)을 관통하는 비아 플러그들(VP)에 의해 제 2 배선(CL2)과 비휘발성 기억 요소(SE)가 전기적으로 연결된다.
In some embodiments, in order to prevent cross talk of adjacent memory cells MC1 and MC2, any one of the wirings CL1 and CL2, for example, the first wiring CL1 and the nonvolatile memory element SE. ) May further include a rectifying element such as a diode DI. The diode DI may be manufactured through a known epitaxial deposition process and / or an impurity implantation process. Adjacent nonvolatile memory elements SE are electrically isolated by the second interlayer insulating layer 30 to form a plurality of memory cells MC1 and MC2, and via plugs penetrating the second interlayer insulating layer 30. The second wiring CL2 and the nonvolatile memory element SE are electrically connected by the VPs.

도 6은 본 발명의 일 실시예에 따른 1T/1R 구조의 상변화 메모리 소자(200)를 도시하는 단면도이다.6 is a cross-sectional view illustrating a phase change memory device 200 having a 1T / 1R structure according to an embodiment of the present invention.

도 6a를 참조하면, 상변화 메모리 소자(200)는 복수의 메모리 셀들을 구동하기 위한 스위칭 소자를 더 포함할 수 있다. 상기 스위칭 소자는 디램(Direct Random Access Memory; DRAM)과 유사하게, 비휘발성 기억 요소(SE)를 선택하고 구동하기 위한 트랜지스터(TR)일 수 있다.Referring to FIG. 6A, the phase change memory device 200 may further include a switching device for driving a plurality of memory cells. The switching element may be a transistor TR for selecting and driving the nonvolatile memory element SE, similar to a direct random access memory (DRAM).

트랜지스터(TR)는 기판(10) 내 얕은 트렌치 분리막(shallow trench isolation; STI)와 같은 소자 분리막(11)에 의해 정의된 액티브 영역에 형성될 수 있다. 트랜지스터(TR)는 상기 액티브 영역 상에 형성된 게이트 절연막(Gox) 및 게이트 전극(GE)으로 이루어진 게이트(G), 및 게이트(G)에 의해 서로 이격된 소오스/드레인 영역들(S/D1, S/D2)을 갖는 전계효과 트랜지스터들(FET)일 수 있다. 비휘발성 기억 요소들(SE)은 트랜지스터(TR)의 제 1 소오스/드레인 영역(S/D1)에 제 1 층간 절연막(12)을 관통하는 콘택 패드(CP)에 의해 전기적으로 연결되고, 트랜지스터(TR)의 제 2 소오스/드레인 영역(S/D2)은 접지(GND)될 수 있다. 또한, 트랜지스터(TR)의 게이트(G)는 워드 라인(미도시)에 전기적으로 결합될 수 있다. The transistor TR may be formed in an active region defined by the device isolation layer 11, such as a shallow trench isolation (STI) in the substrate 10. The transistor TR includes a gate G formed of a gate insulating layer Gox and a gate electrode GE formed on the active region, and source / drain regions S / D 1 spaced apart from each other by the gate G. Field effect transistors (FET) with S / D 2 ). The nonvolatile memory elements SE are electrically connected to the first source / drain regions S / D 1 of the transistor TR by a contact pad CP penetrating the first interlayer insulating layer 12. The second source / drain region S / D 2 of TR may be grounded GND. In addition, the gate G of the transistor TR may be electrically coupled to a word line (not shown).

상기 스위칭 소자는 트랜지스터 이외에 비파괴적 읽기 동작이 가능한 2 이상의 결합된 트랜지스터들로 구현되거나, 전계효과 트랜지스터를 대체하여 비휘발성 기억 요소에 액세스할 수 있는 그래핀(grapheme) 또는 다른 나노 구조의 스위칭 소자일 수도 있다. The switching element may be a graphene or other nanostructured switching element that is implemented with two or more coupled transistors capable of non-destructive read operations in addition to the transistor, or that can access a nonvolatile memory element in place of a field effect transistor. It may be.

스위칭 소자(TR)와 적합한 하부 배선 구조(CP)를 갖는 기판(10) 상에, 이전 도면들을 참조하여 전술한 바와 같이, 하부 전극(BE), 상변화 메모리막(ML) 및 상부 전극(TE)를 포함하는 비휘발성 기억 요소(SE)가 형성될 수 있다. 상변화 메모리막(ML)은 제 2 층간 절연막(20)의 콘택 홀 내에 일부 또는 전부가 매립될 수 있다. 상변화 메모리막(ML)은 제 2 층간 절연막(20) 내에 전부가 매립되고, 상변화 메모리막(ML)의 상부 표면이 제 2 층간 절연막(20)의 상부 표면과 동등한 레벨을 가질 수 있다. 비휘발성 기억 요소(SE)와 트랜지스터(TR)는 서로 결합되어 1T/1R 구조의 복수의 메모리 셀들(MC1, MC2)을 형성할 수 있다. On the substrate 10 having the switching element TR and a suitable lower wiring structure CP, as described above with reference to the previous drawings, the lower electrode BE, the phase change memory film ML and the upper electrode TE A nonvolatile memory element SE may be formed. Part or all of the phase change memory layer ML may be buried in the contact hole of the second interlayer insulating layer 20. The phase change memory layer ML may be entirely embedded in the second interlayer insulating layer 20, and the upper surface of the phase change memory layer ML may have the same level as the upper surface of the second interlayer insulating layer 20. The nonvolatile memory element SE and the transistor TR may be coupled to each other to form a plurality of memory cells MC1 and MC2 having a 1T / 1R structure.

복수의 메모리 셀들(MC1, MC2)은 제 3 층간 절연막(30)을 관통하는 비아 플러그(VP)에 의해 제 2 배선(CL2), 예를 들면, 비트 라인에 전기적으로 연결될 수 있다. 일부 실시예에서, 비아 플러그(VP)과 제 2 배선(CL2)은 일체로 형성될 수도 있다.
The plurality of memory cells MC1 and MC2 may be electrically connected to the second wiring CL2, for example, a bit line, by a via plug VP passing through the third interlayer insulating layer 30. In some embodiments, the via plug VP and the second wiring CL2 may be integrally formed.

전술한 실시예들에 개시된 특징 및 이점들은, 모순되지 않는 한, 서로 조합되거나, 서로 대체하여 선택적으로 변형 실시될 수 있다. 예를 들면, 도 6에 도시된 비휘발성 메모리 소자(200)의 비휘발성 메모리 요소(SE)는 도 5a 또는 도 5b에 도시된 비휘발성 메모리 요소(SE)의 구조를 가질 수도 있다.
The features and advantages disclosed in the above embodiments can be optionally modified in combination with one another or in place of one another, unless contradicted. For example, the nonvolatile memory element SE of the nonvolatile memory device 200 illustrated in FIG. 6 may have a structure of the nonvolatile memory element SE illustrated in FIG. 5A or 5B.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be clear to those who have knowledge.

Claims (20)

기판 상에 콘택 홀을 포함하는 층간 절연막을 형성하는 단계;
상기 층간 절연막의 상기 콘택 홀을 채우도록, 상기 층간 절연막 상에 상변화 재료층 및 버퍼층을 교번시켜 적층함으로써, 적층된 층 구조 내에 상기 상변화 재료층과 상기 버퍼층 사이의 접촉 계면을 적어도 하나 이상 형성하는 단계; 및
상기 적층된 층 구조를 열처리하여, 상기 콘택 홀 내로 상기 상변화 재료층을 리플로우시키는 단계를 포함하는 상변화 메모리 소자의 제조 방법.Forming an interlayer insulating film including a contact hole on the substrate;
Alternately stacking a phase change material layer and a buffer layer on the interlayer insulating film so as to fill the contact hole of the interlayer insulating film, thereby forming at least one contact interface between the phase change material layer and the buffer layer in the laminated layer structure Making; And
Heat treating the stacked layer structure to reflow the phase change material layer into the contact hole. 제 1 항에 있어서, 상기 접촉 계면을 적어도 하나 이상 형성하는 단계는,
상기 적층된 층 구조의 오버행에 의해 상기 콘택 홀의 개구부가 폐색되는 단계; 및
상기 개구부가 폐색되는 단계 이후에, 상기 오버행 상에 상기 상변화 재료층 및 상기 버퍼층 중 다음 순서의 층을 더 증착하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.The method of claim 1, wherein forming at least one contact interface comprises:
Closing the opening of the contact hole by an overhang of the stacked layer structure; And
And depositing a layer of the next order of the phase change material layer and the buffer layer on the overhang after the opening is occluded. 제 1 항에 있어서,
상기 버퍼층의 녹는점은 상기 상변화 재료층의 녹는점보다 낮은 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.The method of claim 1,
The melting point of the buffer layer is a manufacturing method of a phase change memory device, characterized in that lower than the melting point of the phase change material layer. 제 1 항에 있어서,
상기 리플로우시키는 단계는, 상기 버퍼층의 녹는점으로부터 상기 상변화 재료층의 녹는점 미만의 온도 사이에서 수행되는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.The method of claim 1,
And wherein said reflowing is performed between a melting point of said buffer layer and a temperature below the melting point of said phase change material layer. 제 1 항에 있어서,
상기 버퍼층은, 상기 상변화 재료층의 고상(S)과 상기 상변화 재료층의 액상(L) 사이의 계면 에너지(γSL)와 상기 상변화 재료층의 액상(L)과 상기 버퍼층의 액상(L) 사이의 계면 에너지(γLI)의 합(γSL + γLI)이 상기 상변화 재료층의 고상(S)과 상기 버퍼층의 액상(I) 사이의 계면 에너지(γSI) 보다 작도록 선택되는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.The method of claim 1,
The buffer layer may include an interfacial energy γ SL between the solid phase S of the phase change material layer and the liquid phase L of the phase change material layer, the liquid phase L of the phase change material layer, and the liquid phase of the buffer layer. The sum (γ SL + γ LI ) of the interfacial energy (γ LI ) between L) is selected to be smaller than the interfacial energy (γ SI ) between the solid phase (S) of the phase change material layer and the liquid phase (I) of the buffer layer. Method for manufacturing a phase change memory device, characterized in that. 제 1 항에 있어서,
상기 버퍼층은 상기 상변화 재료층의 구성 원소들로부터 선택된 하나 또는 2 이상의 원소들의 조합을 포함하는 화합물을 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.The method of claim 1,
And the buffer layer comprises a compound including one or a combination of two or more elements selected from the constituent elements of the phase change material layer. 제 6 항에 있어서,
상기 버퍼층은 상기 상변화 재료층의 구성 원소들 중 최대 휘발성 원소를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.The method according to claim 6,
And wherein the buffer layer comprises a maximum volatile element among the constituent elements of the phase change material layer. 제 1 항에 있어서,
상기 상변화 재료층은 Ge, Sb, Te, Sn, Au, Bi, Ag, In, N, C, Si로 이루어진 그룹으로부터 선택된 하나 이상의 원소들을 포함하는 화합물인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.The method of claim 1,
The phase change material layer is a compound including at least one element selected from the group consisting of Ge, Sb, Te, Sn, Au, Bi, Ag, In, N, C, Si. Way. 제 8 항에 있어서,
상기 버퍼층은 상기 상변화 재료층의 구성 원소들 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법의 제조 방법.The method of claim 8,
And said buffer layer comprises at least one of constituent elements of said phase change material layer. 제 1 항에 있어서,
상기 상변화 재료층은, GeSb2Te3, Ge2Sb2Te5, GeSb2Te4, GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In3SbTe2, GeTeSb2, GeTe3Sb, GeSbTePd 및 AgInSbTe로 이루어진 그룹으로부터 선택된 어느 하나이고, 상기 버퍼층은, Te만을 포함하거나, Sb와 Te의 화합물을 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.The method of claim 1,
The phase change material layer is GeSb 2 Te 3 , Ge 2 Sb 2 Te 5 , GeSb 2 Te 4 , GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb 2 , InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe 3 SbTe 2 , GeTeSb 2 , GeTe 3 Sb, GeSbTePd, and AgInSbTe, any one selected from the group consisting of, wherein the buffer layer comprises only Te or a compound of Sb and Te characterized in that the manufacturing of a phase change memory device Way. 제 1 항에 있어서,
상기 상변화 재료층은, Ge2Sb2Te5를 포함하고, 상기 버퍼층은 Sb2Te3를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.The method of claim 1,
The phase change material layer includes Ge 2 Sb 2 Te 5 and the buffer layer comprises Sb 2 Te 3 . 제 1 항에 있어서, 상기 접촉 계면을 적어도 하나 이상 형성하는 단계 이전에,
상기 콘택 홀의 측벽에 전기 절연성 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.The method of claim 1, wherein prior to forming at least one of the contact interfaces,
And forming an electrically insulating spacer on the sidewalls of the contact hole. 기판 상에 형성된 전극의 표면을 노출시키는 콘택 홀을 포함하는 층간 절연막; 및
상기 콘택 홀 내로, 상변화 재료층 및 버퍼층이 적어도 1회 이상 교번하여 형성된 적층된 막 구조가 리플로우되어 형성된 상변화 메모리막을 포함하는 상변화 메모리 소자.An interlayer insulating film including a contact hole exposing a surface of an electrode formed on the substrate; And
And a phase change memory layer formed by reflowing a stacked film structure formed by alternating a phase change material layer and a buffer layer at least once into the contact hole. 제 13 항에 있어서,
상기 버퍼층의 녹는점은 상기 상변화 재료층의 녹는점보다 낮은 것을 특징으로 하는 상변화 메모리 소자.The method of claim 13,
Melting point of the buffer layer is lower than the melting point of the phase change material layer. 제 13 항에 있어서,
상기 버퍼층은, 상기 상변화 재료층의 고상(S)과 상기 상변화 재료층의 액상(L) 사이의 계면 에너지(γSL)와 상기 상변화 재료층의 액상(L)과 상기 버퍼층의 액상(I) 사이의 계면 에너지(γLI)의 합(γSL + γLI)이 상기 상변화 재료층의 고상(S)과 상기 버퍼층의 액상(I) 사이의 계면 에너지(γSI) 보다 작도록 선택되는 것을 특징으로 하는 상변화 메모리 소자.The method of claim 13,
The buffer layer may include an interfacial energy γ SL between the solid phase S of the phase change material layer and the liquid phase L of the phase change material layer, the liquid phase L of the phase change material layer, and the liquid phase of the buffer layer. I) such that the sum of the interfacial energy (γ LI ) (γ SL + γ LI ) is smaller than the interfacial energy (γ SI ) between the solid phase (S) of the phase change material layer and the liquid phase (I) of the buffer layer. Phase change memory device, characterized in that. 제 13 항에 있어서,
상기 버퍼층은 상기 상변화 재료층을 구성하는 원소들로부터 선택된 2 이상의 원소들의 조합으로 이루어진 화합물을 포함하는 것을 특징으로 하는 상변화 메모리 소자.The method of claim 13,
And the buffer layer comprises a compound consisting of a combination of two or more elements selected from the elements constituting the phase change material layer. 제 13 항에 있어서,
상기 버퍼층은 상기 상변화 재료층을 구성하는 원소들 중 최대 휘발성을 갖는 원소를 포함하는 것을 특징으로 하는 상변화 메모리 소자.The method of claim 13,
And the buffer layer includes an element having a maximum volatility among elements constituting the phase change material layer. 제 13 항에 있어서,
상기 상변화 재료층은 Ge2Sb2Te5를 포함하고, 상기 버퍼층은 Sb2Te3를 포함하는 것을 특징으로 하는 상변화 메모리 소자.The method of claim 13,
And the phase change material layer comprises Ge 2 Sb 2 Te 5 , and the buffer layer comprises Sb 2 Te 3 . 제 13 항에 있어서,
상기 상변화 재료층은 Ge, Sb, Te, Sn, Au, Bi, Ag, In, N, C, Si로 이루어진 그룹으로부터 선택된 하나 이상의 원소들을 포함하는 화합물인 것을 특징으로 하는 상변화 메모리 소자.The method of claim 13,
And the phase change material layer is a compound including one or more elements selected from the group consisting of Ge, Sb, Te, Sn, Au, Bi, Ag, In, N, C, and Si. 제 13 항에 있어서,
상기 버퍼층은 상기 상변화 재료층의 구성 원소들 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 상변화 메모리 소자.The method of claim 13,
And the buffer layer comprises at least one of constituent elements of the phase change material layer.
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