KR101248669B1 - 전력 반도체 소자 - Google Patents
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Abstract
본 발명은 유입된 서지로부터 소자를 보호할 수 있는 구조를 갖는 전력 반도체 소자를 제공하는데 그 목적이 있다.
일례로, 액티브 영역 및 상기 액티브 영역의 최 외곽에 해당하는 에지 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 액티브 영역에 형성되는 제 1 게이트; 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역; 및 상기 제 1 게이트 및 상기 제 2 도전형 컬럼 영역과 전기적으로 연결되는 제 1 게이트 제어부를 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자가 제공된다.
일례로, 액티브 영역 및 상기 액티브 영역의 최 외곽에 해당하는 에지 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 액티브 영역에 형성되는 제 1 게이트; 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역; 및 상기 제 1 게이트 및 상기 제 2 도전형 컬럼 영역과 전기적으로 연결되는 제 1 게이트 제어부를 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자가 제공된다.
Description
본 발명은 전력 반도체 소자에 관한 것이다.
일정한 내압을 갖는 전력 반도체 소자에 있어서, 상기 소자가 턴 오프(Turn off) 상태일 때, 외부로부터 서지(Surge)가 유입됨으로써 큰 전류가 셀(Cell) 영역을 통해 흐르는 경우, 소자가 파괴되어 더 이상 동작할 수 없는 상태가 될 수 있는 위험이 있다.
따라서, 예상치 못한 서지가 유입되더라도 서지에 의한 전류가 셀 영역을 관통하는 것을 방지할 수 있는 장치가 필요하다.
본 발명은 유입된 서지로부터 소자를 보호할 수 있는 구조를 갖는 전력 반도체 소자를 제공하는데 그 목적이 있다.
본 발명에 따른 전력 반도체 소자는 상기의 목적을 달성하기 위해 액티브 영역 및 상기 액티브 영역의 최 외곽에 해당하는 에지 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 액티브 영역에 형성되는 제 1 게이트; 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역; 및 상기 제 1 게이트 및 상기 제 2 도전형 컬럼 영역과 전기적으로 연결되는 제 1 게이트 제어부를 포함할 수 있다.
또한, 상기액티브 영역 및 상기 터미네이션 영역은, 제 1 도전형 기판 영역 및 상기 제 1 도전형 기판 영역의 상부에 형성된 제 1 도전형 반도체 영역을 포함할 수 있다.
또한, 상기 액티브 영역에 형성된 제 1 도전형 반도체 영역 내에 형성된 적어도 하나 이상의 제 2 도전형 웰 영역; 상기 제 2 도전형 웰 영역 내에 형성된 제 1 도전형 소스 영역; 및 상기 제 2 도전형 웰 영역의 상부에 형성된 적어도 2개 이상의 게이트를 포함할 수 있다.
또한, 상기 적어도 2개 이상의 게이트는 적어도 하나 이상의 상기 제 1 게이트 및 제 2 게이트를 포함할 수 있다.
또한, 상기 액티브 영역에 형성된 제 1 도전형 반도체 영역 내에 형성되며, 상기 제 2 도전형 웰 영역의 하부로부터 상기 제 1 도전형 기판 영역을 향하는 방향으로 연장되어 형성된 제 2 도전형 컬럼 영역을 더 포함할 수 있다.
또한, 상기 제 1 게이트는 상기 에지 영역에 형성된 것일 수 있다.
또한, 상기 제 1 도전형 소스 영역 및 상기 제 2 도전형 웰 영역과 접촉하는 소스 전극 및 상기 제 1 도전형 기판 영역과 접촉하는 드레인 전극을 더 포함할 수 있다.
또한, 상기 제 1 게이트는 일정한 동작 전압을 가지며, 상기 제 2 게이트가 턴 오프(Turn Off) 상태일 때, 상기 드레인 전극과 상기 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 이상의 전위차가 형성되는 것일 수 있다.
또한, 상기 제 1 게이트는 일정한 동작 전압을 가지며, 상기 제 2 게이트가 턴 온(Turn On) 상태일 때, 상기 드레인 전극과 상기 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 미만의 전위차가 형성되는 것일 수 있다.
또한, 상기 게이트와 상기 제 2 도전형 웰 영역 사이에 형성된 게이트 절연막 및 상기 게이트와 상기 소스 전극 사이에 형성된 층간 절연막을 더 포함할 수 있다.
또한, 상기 제 1 게이트 제어부는 상기 제 1 게이트와 접촉하는 제 1 콘택트; 상기 터미네이션 영역에 형성된 제 2 도전형 컬럼 영역과 접촉하는 제 2 콘택트; 및 상기 제 1 콘택트와 상기 제 2 콘택트 사이에 형성되는 제 1 제너 다이오드를 포함할 수 있다.
또한, 상기 제 1 제너 다이오드는 상기 제 1 콘택트로부터 상기 제 2 콘택트를 향하는 방향이 순방향에 해당하도록 설치될 수 있다.
또한, 상기 제 2 게이트 및 상기 제 1 게이트 제어부와 전기적으로 연결되는 제 2 게이트 제어부를 더 포함할 수 있다.
또한, 상기 제 2 게이트 제어부는 상기 제 2 게이트로부터 상기 제 1 게이트 제어부를 향하는 방향이 순방향에 해당하도록 설치된 제 2 제너 다이오드를 포함할 수 있다.
또한, 상기 제 1 도전형은 n-type에 해당하며, 상기 제 2 도전형은 p-type에 해당하는 것일 수 있다.
한편, 본 발명에 따른 전력 반도체 소자는 상기의 목적을 달성하기 위해 액티브 영역 및 상기 액티브 영역의 최 외곽에 해당하는 에지 영역을 둘러싸는 터미네이션 영역을 포함하며, 상기 액티브 영역에 형성되는 제 1 게이트; 상기 제 1 게이트와 접촉하는 제 1 콘택트, 상기 터미네이션 영역의 상부와 접촉하는 제 2 콘택트 및 상기 제 1 콘택트와 상기 제 2 콘택트 사이에 형성되는 제 1 제너 다이오드를 포함하는 제 1 게이트 제어부를 포함할 수 있다.
또한, 상기 액티브 영역 및 상기 터미네이션 영역은 제 1 도전형 기판 영역 및 상기 제 1 도전형 기판 영역의 상부에 형성된 제 1 도전형 반도체 영역을 포함하고, 상기 제 1 도전형 반도체 영역은 적어도 하나 이상의 제 2 도전형 웰 영역, 상기 제 2 도전형 웰 영역 내에 형성된 제 1 도전형 소스 영역 및 상기 제 2 도전형 웰 영역의 상부에 형성된 적어도 2개 이상의 게이트를 포함할 수 있다.
또한, 상기 적어도 2개 이상의 게이트는 적어도 하나 이상의 상기 제 1 게이트 및 제 2 게이트를 포함할 수 있다.
또한, 상기 제 1 게이트는 일정한 동작 전압을 가지며, 상기 제 2 게이트가 턴 오프(Turn Off) 상태일 때, 상기 드레인 전극과 상기 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 이상의 전위차가 형성되는 것일 수 있다.
또한, 상기 제 1 게이트는 일정한 동작 전압을 가지며, 상기 제 2 게이트가 턴 온(Turn On) 상태일 때, 상기 드레인 전극과 상기 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 서지 게이트의 동작 전압 미만의 전위차가 형성되는 것일 수 있다.
본 발명에 따른 전력 반도체 소자는 서지에 의한 전류가 흐를 수 있는 별도의 통로를 구비함으로써 예상치 못한 서지가 유입되더라도 소자가 파괴되지 않는 효과를 가져온다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 나타내는 부분 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자가 턴 오프(Turno Off)된 상태의 전계 분포를 나타내는 부분 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자가 턴 온(Turn on)된 상태의 전계 분포를 나타내는 부분 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 나타내는 부분 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자가 턴 오프(Turno Off)된 상태의 전계 분포를 나타내는 부분 단면도이다.
도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자가 턴 온(Turn on)된 상태의 전계 분포를 나타내는 부분 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 나타내는 부분 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 본 발명의 일 실시예에 따른 전력 반도체 소자의 구성에 대해서 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 나타내는 부분 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 제 1 도전형 기판 영역(110), 제 1 도전형 반도체 영역(120), 제 2 도전형 웰 영역(131,132), 제 2 도전형 컬럼 영역(141~148), 제 1 도전형 소스 영역(152), 제 1 게이트(153a), 제 2 게이트(153b), 게이트 절연막(154), 소스 전극(155), 층간 절연막(156), 드레인 전극(157) 및 제 1 게이트 제어부(160)를 포함한다.
또한, 상기 전력 반도체 소자(100)는 액티브 영역(Ⅰ영역) 및 터미네이션 영역(Ⅱ영역)을 포함한다. 도면에는 도시되어 있지 않으나, 상기 터미네이션 영역(Ⅱ영역)은 액티브 영역(I 영역) 중 터미네이션 영역(Ⅱ영역)과 인접한 에지 영역(I-1 영역)을 둘러싼다.
상기 제 1 도전형 기판 영역(110)은 액티브 영역(Ⅰ영역) 및 터미네이션 영역(Ⅱ영역) 전체에 걸쳐서 형성된다. 또한, 상기 제 1 도전형 기판 영역(110)은 일례로 n+형 반도체일 수 있다. 즉, 상기 제 1 도전형 기판 영역(110)은 인(P)과 같은 n형 불순물이 주입되어 형성된 n+형 반도체 웨이퍼일 수 있다.
상기 제 1 도전형 반도체 영역(120)은 액티브 영역(Ⅰ영역) 및 터미네이션 영역(Ⅱ영역) 전체에 걸쳐서 형성되며, 일례로 상기 제 1 도전형 기판 영역(110) 위에 일정 두께로 형성된 형 에피텍셜 층일 수 있다. 상기 제 1 도전형 반도체 영역(120)의 두께 및 농도는 전력 반도체 소자에서 항복 전압(breakdown voltage)과 온 저항(on-resistance)을 결정하는 중요한 인자가 된다. 더불어, 상기 제 1 도전형 기판 영역(110) 및 제 1 도전형 반도체 영역(120)은 대략 사각 평판 형태로 형성될 수 있으나, 이러한 형태로 본 발명이 한정되는 것은 아니다.
상기 제 2 도전형 웰 영역(131,132)은 액티브 영역(Ⅰ영역) 내에 형성된다. 또한, 상기 제 2 도전형 웰 영역(131,132)은 제 1 도전형 반도체 영역(120)의 상부 표면으로부터 제 1 도전형 기판 영역(110)을 향하는 방향을 향해 일정 깊이로 형성된다. 일례로, 상기 제 2 도전형 웰 영역(131,132)은 붕소와 같은 p형 불순물이 제 1 도전형 반도체 영역(120)의 상면으로부터 제 1 도전형 기판 영역(110)을 향하는 방향을 따라 이온 주입 및 확산됨으로써 형성될 수 있다.
한편, 도면에서는 상기 에지 영역(I-1)에 형성된 제 2 도전형 웰 영역(131)과 제 2 도전형 웰 영역(131)으로부터 터미네이션 영역(Ⅱ영역)과 멀어지는 방향으로 일정 거리 이격되어 형성된 제 2 도전형 웰 영역(132) 두 개만을 도시하고 있다. 그러나, 이는 도면 도시상의 편의를 위한 것일 뿐, 상기 제 2 도전형 웰 영역(131,132)의 개수를 한정하는 것은 아니며, 액티브 영역(I) 중 터미네이션 영역(Ⅱ)과 멀어지는 방향으로 제 2 도전형 웰이 더 형성될 수 있다.
상기 제 2 도전형 컬럼 영역(141~148)은 액티브 영역(Ⅰ영역)에 형성된 제 2 도전형 컬럼 영역(141,142)과 터미네이션 영역(Ⅱ영역)에 형성된 제 2 도전형 컬럼 영역(143,144,145,146,147,148)걸쳐서 형성된다.
상기 액티브 영역(Ⅰ영역)에 형성된 제 2 도전형 컬럼 영역(141,142)은 제 1 도전형 반도체 영역(120) 내에 형성되며, 각각 제 2 도전형 웰 영역(131,132)의 하부로부터 제 1 도전형 기판 영역(110)을 향하는 방향으로 연장되어 형성된다. 상기 터미네이션 영역(Ⅱ영역)에 형성된 제 2 도전형 컬럼 영역(143,144,145,146,147,148)은 각각 상기 제 1 도전형 반도체 영역(120) 내에 서로 이격되어 형성되며, 제 1 도전형 반도체 영역(120)의 상부 표면으로부터 제 1 도전형 기판 영역(110)을 향하는 방향으로 연장되어 형성된다.
한편, 도면에서는 상기 제 2 도전형 컬럼 영역(141~148)이 액티브 영역(I영역)에 형성된 2개의 제 2 도전형 컬럼 영역(141,142)과 터미네이션 영역(Ⅱ영역)에 형성된 6개의 제 2 도전형 컬럼 영역(143~148)만을 도시하고 있다. 그러나, 이는 도면 도시상의 편의를 위한 것일 뿐, 이로써 본 발명을 한정하는 것은 아니다. 따라서, 상기 액티브 액티브 영역(I영역)에 형성된 제 2 도전형 컬럼 영역(141,142)은 터미네이션 영역(Ⅱ영역)으로부터 멀어지는 방향으로 더 여러 개가 형성될 수 있다. 또한, 상기 터미네이션 영역(Ⅱ영역) 에 형성된 제 2 도전형 컬럼 영역(143~148) 역시 액티브 영역(I영역)으로부터 멀어지는 방향으로 더 여러 개가 형성될 수 있다.
상기 제 1 도전형 소스 영역(152)은 상기 제 2 도전형 웰 영역(131,132)의 상면으로부터 제 2 도전형 컬럼 영역(141,142)를 향하는 방향으로 일정 깊이로 형성된다. 일례로, 상기 제 1 도전형 소스 영역(152)은 n형 이온이 상기 제 2 도전형 웰 영역(131,132)의 상면으로부터 하부 방향을 따라 대략 스트라이프 또는 래더 형태로 주입 및 확산되어 형성된 n+ 층일 수 있다. 여기서, 상기 스트라이프, 래더 또는 사다리 형태라 함은 제 1 도전형 소스 영역(152)의 평면 형태를 의미한다.
상기 제 1 게이트(153a)는 게이트 절연막(154)을 사이에 두고 제 2 도전형 웰 영역(131)의 상부에 형성된다. 상기 제 1 게이트(153a)는 제 2 도전형 웰 영역(131), 제 2 도전형 컬럼 영역(141) 및 제 1 도전형 소스 영역(152)과 함께 액티브 영역(I 영역) 내의 최 외곽 영역에 해당하는 에지 영역(I-1 영역)을 형성한다.
한편, 도면에서는 상기 제 1 게이트(153a)가 2개인 경우만을 도시하고 있으나, 이는 예시적인 것일 뿐이며 이로써 본 발명을 한정하는 것은 아니다. 즉, 상기 제 1 게이트(153a)는 1개 또는 3개 이상이 형성될 수도 있다. 상기 제 1 게이트(153a)의 동작 및 기능에 대해서는 상세히 후술하기로 한다.
상기 제 2 게이트(153b)는 게이트 절연막(154)을 사이에 두고 제 2 도전형 웰 영역(132)의 상부에 형성된다. 도면에서는 상기 제 2 게이트(153b)가 1개만 형성된 경우를 도시하고 있다. 그러나, 이는 도면 도시상의 편의를 위한 것일 뿐, 그 개수를 한정하는 것은 아니다. 즉, 상기 제 2 게이트(153b)는 에지 영역(I-1 영역)에서 멀어지는 방향으로 더 여러 개가 형성될 수 있다. 상기 제 2 게이트(153b)의 동작 및 기능에 대해서는 상세히 후술하기로 한다.
상기 소스 전극(155)은 층간 절연막(156)을 사이에 두고 제 1 게이트(153a) 및 제 2 게이트(153b)을 덮도록 형성된다. 또한, 상기 소스 전극(156)은 제 1 도전형 소스 영역(152) 및 제 2 도전형 웰 영역(131,132)과 접촉한다. 또한, 상기 드레인 전극(157)은 제 1 도전형 기판 영역(110)의 하면에 형성된다. 상기 소스 전극(155) 및 드레인 전극(157)은 통상의 금, 은, 팔라듐, 니켈 및 그 합금 또는 그 등가물 중에서 선택된 어느 하나로 형성되나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제 1 게이트 제어부(160)는 상기 제 2 도전형 컬럼 영역(143~148) 영역 중 어느 하나와 접촉하는 제 2 콘택트(162), 상기 제 1 게이트(153a)와 접촉하는 제 1 콘택트(161), 및 제 1 콘택트(161)와 제 2 콘택트(162) 사이에 형성된 제 1 제너 다이오드(163)를 포함한다. 상기 제 1 제너 다이오드(163)는 제 1 콘택트(161)로부터 상기 제 2 콘택트(162)를 향하는 방향이 순방향에 해당하도록 설치된다.
한편, 도면에서는 상기 제 1 게이트 제어부(160)가 두 개의 제 1 게이트 (153a)와 연결된 경우만을 도시하고 있으나, 이는 예시적인 것일 뿐이며 이로써 본 발명을 한정하는 것은 아니다. 즉, 상기 제 1 게이트 제어부(160)는 하나 또는 3개 이상의 제 1 게이트(153a)와 연결될 수도 있다. 상기 제 1 게이트 제어부(160)의 동작 및 기능에 대해서는 제 1 게이트(153a)의 동작 및 기능과 함께 상세히 후술하기로 한다.
다음은 상기 제 2 게이트(153b)가 턴 온 또는 턴 오프 된 상태에 따른 에지 영역(I-1) 및 제 1 게이트 제어부(160)의 동작 및 기능에 대해서 설명하기로 한다.
도 2 는 본 발명의 일 실시예에 따른 전력 반도체 소자의 제 2 게이트가 턴 오프(Turn off)된 상태의 전계 분포를 나타내는 부분 단면도이다. 또한, 도 3은 본 발명의 일 실시예에 따른 전력 반도체 소자의 제 2 게이트가 턴 온(Turn on)된 상태의 전계 분포를 나타내는 부분 단면도이다.
도 2를 참고하면, 상기 제 2 게이트(153b)가 턴 오프 된 상태에서 상기 드레인 전극(157)에 100V의 전압을 걸어주고, 소스 전극(155)을 접지시킨 경우의 전계 분포를 볼 수 있다. 상기 제 2 게이트(153b)가 턴 오프 된 상태라는 것은 제 2 게이트(153b)와 소스 전극(155) 사이에 미리 설정된 동작 전압 이상의 전위차가 형성되지 않은 경우를 의미한다. 즉, 전력 반도체 소자는 게이트 전극과 소스 전극 사이에 일정 이상의 전위차가 형성되는 경우에만 동작하도록 만들어져 있는데, 이러한 전위차를 동작 전압이라 하며, 제품마다 달리 설정될 수 있다.
상기 제 2 게이트(153b)가 턴 오프 된 상태에서는 드레인 전극 영역(157)과 소스 전극 영역(155) 사이에 전위차가 형성되더라도, 전력 반도체 소자(100) 내에는 전류가 흐르지 않게 된다. 따라서, 상기 전력 반도체 소자(100) 내에는 제 2 도전형 웰 영역(131,132)으로부터 상기 제 1 도전형 기판 영역(110)을 향하는 방향을 따라 0V 에서 100V 로 증가하는 전계 분포가 나타난다. 또한, 상기 터미네이션 영역(Ⅱ영역)의 상부에서는 에지 영역(I-1 영역)에 인접한 영역부터 에지 영역(I-1 영역)으로부터 멀어지는 방향을 따라 0V에서 100V 로 증가하는 전계 분포가 나타난다.
이 때, 상기 제 1 콘택트(161)와 제 2 콘택트(162) 사이의 전위차는 제 2 콘택트(162)가 접촉하는 위치에 따라서 일정한 값을 갖게 된다. 따라서, 상기 전위차가 제 1 게이트(153a)의 동작 전압을 넘도록 설정 함으로써, 제 1 콘택트(161)와 접촉하는 제 1 게이트(153a)를 턴 온 시킬 수 있다. 상기 제 1 게이트(153a)가 턴 온 되는 경우, 외부로부터 상기 드레인 전극(157)을 통해 유입된 서지(Surge)는 에지 영역(I-1 영역)을 통해서 빠져나감으로써, 전력 반도체 소자(100)가 파괴되는 현상을 방지할 수 있다. 즉, 상기 유입된 서지는 에지 영역(I-1 영역)에 형성된 제 1 도전형 소스 영역(152)과 제 1 도전형 반도체 영역(120)의 사이에 형성되는 채널(Channel)을 통과하여 접지된 상태의 소스 전극(155)을 통해 빠져나가게 된다.
한편, 상기 드레인 전극(157)에 걸린 전압 100V 및 도 2에 나타나는 전계 분포의 수치는 제 2 게이트(153b)가 턴 오프 된 경우의 전계 분포를 설명하기 위한 예시적인 전압 수치일 뿐 이로써 본 발명을 한정하는 것은 아니다.
반면, 도 3을 참고하면, 상기 제 2 게이트(153b)가 턴 온 된 상태에서 드레인 전극(157)에 100V의 전압을 걸어주고, 소스 전극(155)을 접지시킨 경우의 전계 분포를 볼 수 있다. 상기 제 2 게이트(153b)가 턴 온 된 상태라는 것은 제 2 게이트(153b)과 소스 전극 영역(155) 사이에 미리 설정된 동작 전압 이상의 전위차가 형성된 경우를 의미한다.
이 경우, 상기 드레인 전극 영역(157)과 소스 전극 영역(155) 사이에 전위차가 형성되면, 전력 반도체 소자(100) 내에는 전류가 흐르게 된다. 따라서, 상기 전력 반도체 소자(100) 내에 형성되는 전계 분포는 도 2에 나타나는 전계 분포보다 낮은 값을 갖는다. 따라서, 상기 제 2 도전형 웰 영역(131,132)으로부터 제 1 도전형 기판 영역(110)을 향하는 방향을 따라서 0V 에서 10V 로 증가하는 전계 분포가 나타난다. 또한, 상기 터미네이션 영역(Ⅱ영역)의 상부에서는 에지 영역(I-1 영역)에 인접한 영역부터 에지 영역(I-1 영역)으로부터 멀어지는 방향을 따라 0V에서 10V 로 증가하는 전계 분포가 나타난다. 즉, 상기 제 2 게이트(153b)가 턴 오프 된 경우와 비교할 때, 더 낮은 값의 전계 분포가 형성됨을 알 수 있다.
이 때, 상기 제 1 콘택트(161)와 제 2 콘택트(162) 사이의 전위차는 제 2 콘택트(162)가 접촉하는 위치에 따라서 일정한 값을 갖게 된다. 따라서, 상기 전위차가 제 1 게이트(153a)의 동작 전압을 넘지 않도록 설정 함으로써, 제 1 콘택트(161)와 접촉하는 제 1 게이트(153a)가 턴 오프 상태를 유지하도록 할 수 있다.
즉, 도 2 및 도 3을 참고하면, 상기 제 2 게이트(153b)가 턴 온 된 상태일 때는 제 1 게이트(153a)가 턴 오프 되고, 반대로 제 2 게이트(153b)가 턴 오프 된 상태일 때는 제 1 게이트(153a)가 턴 온 되어 유입된 서지의 통로를 형성하게 되는 관계에 있다.
한편, 상기 드레인 전극(157)에 걸린 전압 100V 및 도 3에 나타나는 전계 분포 수치는 상기 전계 분포를 설명하기 위한 예시적인 전압 수치일 뿐 이로써 본 발명을 한정하는 것은 아니다.
상술한 바와 같이 본 발명의 일 실시예에 따른 전력 반도체 소자(100)는 제 2 게이트(153b)가 턴 오프된 경우, 제 1 게이트(153a)에 동작 전압 이상의 전압이 인가됨으로써 에지 영역(I-1 영역)에 서지의 통로를 형성함으로써, 소자에 유입된 서지로부터 소자를 보호하는 효과를 가져온다.
다음은, 본 발명의 다른 실시예에 따른 전력 반도체 소자(200)에 대해서 설명하기로 한다.
도 4는 본 발명의 다른 실시예에 따른 전력 반도체 소자를 나타내는 부분 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 전력 반도체 소자(200)는 제 1 도전형 기판 영역(110), 제 1 도전형 반도체 영역(120), 제 2 도전형 웰 영역(131,132), 제 2 도전형 컬럼 영역(141~148), 제 1 도전형 소스 영역(152), 제 1 게이트(153a), 제 2 게이트(153b), 게이트 절연막(154), 소스 전극(155), 층간 절연막(156), 드레인 전극(157), 제 1 게이트 제어부(160) 및 제 2 게이트 제어부(170)를 포함한다.
본 발명의 다른 실시예에 따른 전력 반도체 소자(200)는 본 발명의 일 실시예에 따른 전력 반도체 소자(100)와 비교할 때, 상기 제 2 게이트 제어부(170)를 더 포함하는 점에서 차이가 있을 뿐, 다른 구성요소들은 동일한 구조를 가지며, 동일한 기능을 한다. 따라서, 상기 전력 반도체 소자(200)를 설명함에 있어서는 중복되는 구성요소에 대한 설명을 생략하고, 제 2 게이트 제어부(170)의 구성 및 기능에 대해서만 설명하기로 한다.
상기 제 2 게이트 제어부(170)는 제 2 게이트(153b)에 접촉하는 제 3 콘택트(171) 및 제 3 콘택트(171)와 제 1 콘택트(161) 사이에 전기적으로 연결되는 제 2 제너 다이오드(172)를 포함한다. 상기 제 2 제너 다이오드(172)는 제 3 콘택트(171)로부터 제 1 게이트 제어부(160)를 향하는 방향이 순방향에 해당하도록 설치된다.
상기 제 2 게이트 제어부(170)는 제 1 게이트(153a)가 턴 온 되더라도 제 2 게이트(153b)가 함께 턴 온 되지 않도록 함으로써, 의도하지 않았던 소자의 동작 발생을 방지하는 역할을 한다.
이상에서 설명한 것은 본 발명에 따른 전력 반도체 소자를 실시하기 위한 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100,200; 반도체 소자 110; 제 1 도전형 기판 영역
120; 제 1 도전형 반도체 영역 131,132; 제 2 도전형 웰 영역
141~148; 제 2 도전형 컬럼 영역 152; 제 1 도전형 소스 영역
153a; 제 1 게이트 153b; 제 2 게이트
154; 게이트 절연막 155; 소스 전극
156; 층간 절연막 157; 드레인 전극
160; 제 1 게이트 제어부 161; 제 1 콘택트
162; 제 2 콘택트 163; 제 1 제너 다이오드
170; 제 2 게이트 제어부 171; 제 3 콘택트
172; 제 2 제너 다이오드 I영역; 액티브 영역
I-1 영역; 에지 영역 Ⅱ영역; 터미네이션 영역
120; 제 1 도전형 반도체 영역 131,132; 제 2 도전형 웰 영역
141~148; 제 2 도전형 컬럼 영역 152; 제 1 도전형 소스 영역
153a; 제 1 게이트 153b; 제 2 게이트
154; 게이트 절연막 155; 소스 전극
156; 층간 절연막 157; 드레인 전극
160; 제 1 게이트 제어부 161; 제 1 콘택트
162; 제 2 콘택트 163; 제 1 제너 다이오드
170; 제 2 게이트 제어부 171; 제 3 콘택트
172; 제 2 제너 다이오드 I영역; 액티브 영역
I-1 영역; 에지 영역 Ⅱ영역; 터미네이션 영역
Claims (20)
- 액티브 영역 및 상기 액티브 영역의 최 외곽에 해당하는 에지 영역을 둘러싸는 터미네이션 영역을 포함하는 전력 반도체 소자에 있어서,
상기 액티브 영역에 형성되는 제 1 게이트;
상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역; 및
상기 제 1 게이트 및 상기 제 2 도전형 컬럼 영역과 전기적으로 연결되는 제 1 게이트 제어부를 포함하며,
상기 제 1 게이트 제어부는,
상기 제 1 게이트와 접촉하는 제 1 콘택트;
상기 터미네이션 영역에 형성된 제 2 도전형 컬럼 영역과 접촉하는 제 2 콘택트; 및
상기 제 1 콘택트와 상기 제 2 콘택트 사이에 형성되는 제 1 제너 다이오드를 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 액티브 영역 및 상기 터미네이션 영역은,
제 1 도전형 기판 영역; 및
상기 제 1 도전형 기판 영역의 상부에 형성된 제 1 도전형 반도체 영역을 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 2 항에 있어서,
상기 액티브 영역에 형성된 제 1 도전형 반도체 영역 내에 형성된 적어도 하나 이상의 제 2 도전형 웰 영역;
상기 제 2 도전형 웰 영역 내에 형성된 제 1 도전형 소스 영역; 및
상기 제 2 도전형 웰 영역의 상부에 형성된 적어도 2개 이상의 게이트를 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 3 항에 있어서,
상기 적어도 2개 이상의 게이트는,
적어도 하나 이상의 상기 제 1 게이트; 및
적어도 하나 이상의 제 2 게이트를 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 3 항에 있어서,
상기 액티브 영역에 형성된 제 1 도전형 반도체 영역 내에 형성되며, 상기 제 2 도전형 웰 영역의 하부로부터 상기 제 1 도전형 기판 영역을 향하는 방향으로 연장되어 형성된 제 2 도전형 컬럼 영역을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 제 1 게이트는 상기 에지 영역에 형성된 것을 특징으로 하는 전력 반도체 소자. - 제 4 항에 있어서,
상기 제 1 도전형 소스 영역 및 상기 제 2 도전형 웰 영역과 접촉하는 소스 전극; 및
상기 제 1 도전형 기판 영역과 접촉하는 드레인 전극을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 7 항에 있어서,
상기 제 1 게이트는 일정한 동작 전압을 가지며,
상기 제 2 게이트가 턴 오프(Turn Off) 상태일 때, 상기 드레인 전극과 상기 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 이상의 전위차가 형성되는 것을 특징으로 하는 전력 반도체 소자. - 제 7 항에 있어서,
상기 제 1 게이트는 일정한 동작 전압을 가지며,
상기 제 2 게이트가 턴 온(Turn On) 상태일 때, 상기 드레인 전극과 상기 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 미만의 전위차가 형성되는 것을 특징으로 하는 전력 반도체 소자. - 제 7 항에 있어서,
상기 게이트와 상기 제 2 도전형 웰 영역 사이에 형성된 게이트 절연막; 및
상기 게이트와 상기 소스 전극 사이에 형성된 층간 절연막을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 삭제
- 제 1 항에 있어서,
상기 제 1 제너 다이오드는 상기 제 1 콘택트로부터 상기 제 2 콘택트를 향하는 방향이 순방향에 해당하도록 설치된 것을 특징으로 하는 전력 반도체 소자. - 제 4 항에 있어서,
상기 제 2 게이트 및 상기 제 1 게이트 제어부와 전기적으로 연결되는 제 2 게이트 제어부를 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 13 항에 있어서,
상기 제 2 게이트 제어부는 상기 제 2 게이트로부터 상기 제 1 게이트 제어부를 향하는 방향이 순방향에 해당하도록 설치된 제 2 제너 다이오드를 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 2 항에 있어서,
상기 제 1 도전형은 n-type에 해당하며, 상기 제 2 도전형은 p-type에 해당하는 것을 특징으로 하는 전력 반도체 소자. - 액티브 영역 및 상기 액티브 영역의 최 외곽에 해당하는 에지 영역을 둘러싸는 터미네이션 영역을 포함하는 전력 반도체 소자에 있어서,
상기 액티브 영역에 형성되는 제 1 게이트;
상기 제 1 게이트와 접촉하는 제 1 콘택트, 상기 터미네이션 영역의 상부와 접촉하는 제 2 콘택트 및 상기 제 1 콘택트와 상기 제 2 콘택트 사이에 형성되는 제 1 제너 다이오드를 포함하는 제 1 게이트 제어부를 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 16 항에 있어서,
상기 액티브 영역 및 상기 터미네이션 영역은 제 1 도전형 기판 영역 및 상기 제 1 도전형 기판 영역의 상부에 형성된 제 1 도전형 반도체 영역을 포함하고,
상기 제 1 도전형 반도체 영역은 적어도 하나 이상의 제 2 도전형 웰 영역, 상기 제 2 도전형 웰 영역 내에 형성된 제 1 도전형 소스 영역 및 상기 제 2 도전형 웰 영역의 상부에 형성된 적어도 2개 이상의 게이트를 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 17 항에 있어서,
상기 적어도 2개 이상의 게이트는,
적어도 하나 이상의 상기 제 1 게이트; 및
적어도 하나 이상의 제 2 게이트를 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 18 항에 있어서,
상기 제 1 게이트는 일정한 동작 전압을 가지며,
상기 제 2 게이트가 턴 오프(Turn Off) 상태일 때 상기 제 1 도전형 기판 영역과 접촉하는 드레인 전극과, 상기 제 1 도전형 소스 영역 및 상기 제 2 도전형 웰 영역과 접촉하는 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 이상의 전위차가 형성되는 것을 특징으로 하는 전력 반도체 소자. - 제 18 항에 있어서,
상기 제 1 게이트는 일정한 동작 전압을 가지며,
상기 제 2 게이트가 턴 온(Turn On) 상태일 때, 상기 제 1 도전형 기판 영역과 접촉하는 드레인 전극과 상기 제 1 도전형 소스 영역 및 상기 제 2 도전형 웰 영역과 접촉하는 소스 전극 사이에 일정한 전위차가 형성되면, 상기 제 1 게이트와 상기 터미네이션 영역에 형성되는 제 2 도전형 컬럼 영역 사이에는 상기 제 1 게이트의 동작 전압 미만의 전위차가 형성되는 것을 특징으로 하는 전력 반도체 소자.
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| US20030222327A1 (en) * | 2002-03-18 | 2003-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing semiconductor device |
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