KR101231229B1 - Method for manufacturing transistor in semiconductor device - Google Patents
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Abstract
본 발명은 핫 캐리어 특성을 개선하여 트랜지스터의 열화를 방지하며 소자의 동작 특성을 향상시키는데 적합한 반도체 소자의 트랜지스터 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 측면과 상기 반도체 기판에 접하는 저농도 이온 주입 버퍼막을 형성하는 단계; 상기 이온 주입 버퍼막이 형성된 전면에 저농도 이온 주입을 실시하여 저농도 이온 주입 영역을 형성하는 단계; 상기 게이트 전극 측벽에 상기 저농도 이온 주입 버퍼막을 포함하는 전면에 스페이서용 절연막을 형성하는 단계; 상기 스페이서용 절연막을 스페이서 식각하여 스페이서를 형성하는 단계; 및 상기 스페이서가 형성된 전면에 고농도 이온 주입을 실시하여 소스/드레인 영역을 형성하는 단계를 포함한다.The present invention is to provide a method for manufacturing a transistor of a semiconductor device suitable for improving the hot carrier characteristics to prevent degradation of the transistor and to improve the operation characteristics of the device, the method for manufacturing a transistor of the semiconductor device of the present invention for Forming a gate electrode on the substrate; Forming a low concentration ion implantation buffer layer in contact with the gate electrode side and the semiconductor substrate; Forming a low concentration ion implantation region by performing low concentration ion implantation on an entire surface of the ion implantation buffer layer; Forming an insulating film for a spacer on an entire surface including the low concentration ion implantation buffer layer on the sidewall of the gate electrode; Forming a spacer by etching the spacer insulating film; And forming a source / drain region by performing high concentration ion implantation on the entire surface where the spacer is formed.
N-MOSFET, LDD 영역, 핫 캐리어, LDD 버퍼막 N-MOSFET, LDD region, hot carrier, LDD buffer film
Description
도 1a 내지 도 1h는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 도시한 단면도. 1A to 1H are cross-sectional views illustrating a transistor manufacturing method of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
1 : 반도체 기판 2 : 소자분리막1
3 : 게이트 산화막 4 : 게이트 전극3: gate oxide film 4: gate electrode
5 : 제 1 스페이서 산화막 6 : LDD 영역5: first spacer oxide film 6: LDD region
7 : 제 2 스페이서 산화막 8 : 스페이서 질화막7: second spacer oxide film 8: spacer nitride film
9 : 소스/드레인 영역9: source / drain area
본 발명은 반도체 제조 기술에 관한 것으로, 특히 N-MOSFET에서 LDD(Lightly Doped Drain) 공정을 응용한 핫 캐리어(hot carrier) 특성을 개선한 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.BACKGROUND OF THE
고밀도 집적 회로의 개발에 따라 디바이스는 비례 축소(scaling down)되고 있지만, 물리적인 사이즈 축소에 비해 디바이스 동작을 위한 공급 전압(supply voltage)은 축소되는 속도가 느린 편이다.With the development of high-density integrated circuits, devices are scaled down, but the supply voltage for device operation is slower than physical size reduction.
그로 인해, 코어 디바이스(core device)에 사용되는 얇은 게이트 산화막 트랜지스터(thin gate Tr)에 비해 I/O 디바이스에 사용되는 두꺼운 게이트 트랜지스터(thick gate Tr)의 경우 숏 채널 쪽에서는 핫 캐리어에 의한 특성 열화(degradation)이 심해지고 있는 실정이다.Therefore, in the case of thick gate transistors used in I / O devices as compared to the thin gate oxide transistors used in the core devices, the characteristics of the hot carriers on the short channel side are deteriorated due to hot carriers. (degradation) is getting worse.
핫 캐리어는 주로 소스/드레인 영역에 도핑되는 고농도 이온 주입에 의해 가파른 접합(abrupt junction)이 형성되고 그로 인해 인가되는 고전계 영역(high electric field)으로 인해 핫 캐리어 발생이 심해지게 되는데 이를 감소시키기 위해서 현재 130㎚, 150㎚ 등의 채널 길이를 갖는 디바이스에서는 LDD 구조 등을 사용하여 필드를 감소시키는 공정을 사용하고는 있으나 딥 서브-마이크론(deep sub micron) 디바이스의 비례 축소로 인해 점점 특성이 나빠지고 있다.Hot carriers are mainly caused by high concentrations of ion implanted dopants in the source / drain regions, resulting in severe hot carrier generation due to the high electric field applied. Currently, devices with channel lengths of 130 nm and 150 nm use a process of reducing the field using LDD structures, etc., but the characteristics become worse due to the proportional reduction of deep sub-micron devices. have.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 핫 캐리어 특성을 개선하여 트랜지스터의 열화를 방지하며 소자의 동작 특성을 향상시키는데 적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a method of manufacturing a semiconductor device suitable for improving a hot carrier property to prevent deterioration of transistors and improving operation characteristics of the device.
상기 목적을 달성하기 위한 일 특징적인 본 발명의 반도체 소자 제조 방법은 반도체 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 측면과 상기 반도체 기판에 접하는 저농도 이온 주입의 버퍼막을 형성하는 단계, 상기 버퍼막이 형성된 전면에 저농도 이온 주입을 실시하여 저농도 이온 주입 영역을 형성하는 단계, 상기 게이트 전극 측벽에 상기 저농도 이온 주입 버퍼막을 포함하는 전면에 스페이서용 절연막을 형성하는 단계, 상기 스페이서용 절연막을 스페이서 식각하여 스페이서를 형성하는 단계, 및 상기 스페이서가 형성된 전면에 고농도 이온 주입을 실시하여 소스/드레인 영역을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: forming a gate electrode on a semiconductor substrate, forming a low concentration ion implantation buffer layer in contact with the side of the gate electrode, and the buffer substrate; Forming a low concentration ion implantation region by performing low concentration ion implantation on the entire surface where the film is formed, forming a spacer insulation film on the entire surface including the low concentration ion implantation buffer film on the sidewall of the gate electrode, and etching the spacer insulation film by spacer etching Forming a spacer, and forming a source / drain region by performing high concentration ion implantation on the entire surface where the spacer is formed.
이와 같이 본 발명은 NMOS의 핫 캐리어 특성을 개선하기 위해 LDD 측벽 산화막을 N- 이온 주입의 버퍼 및 완만한 접합 형성을 위한 LDD 버퍼막으로 활용하여 LDD 접합을 개선함으로써 드레인 영역에 걸리는 전계를 감소시키는 방법이다.As such, the present invention utilizes an LDD sidewall oxide film as a buffer for N-ion implantation and an LDD buffer film for forming a smooth junction to improve the hot carrier characteristics of the NMOS, thereby reducing the electric field applied to the drain region by improving the LDD junction. It is a way.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
명세서 전반에서, 저 농도는 제 1농도를 의미하고, 고 농도는 제 2농도를 의미하는 것으로 정의한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .
Throughout the specification, low concentrations are defined as meaning the first concentration, and high concentrations are defined as meaning the second concentration.
도 1a 내지 도 1h는 본 발명의 일실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 도시한 단면도이다.1A to 1H are cross-sectional views illustrating a transistor manufacturing method of a semiconductor device according to an embodiment of the present invention.
도 1a에 도시된 바와 같이, 실리콘 기판과 같은 반도체 기판(1) 상에 국부적으로 소자분리막(12)을 형성한다. 소자분리막(12)은 STI(Shallow Trench Isolation) 소자 분리 방법을 이용하여 형성하지만, LOCOS(Local Oxidation of Silicom) 방식을 적용할 수 있다.As shown in FIG. 1A, a device isolation film 12 is locally formed on a
이어서, 도면에 도시하지는 않았지만 NMOS 및 PMOS의 도핑을 위한 마스킹 후, 웰 및 채널 이온 주입을 실시한다.Subsequently, well and channel ion implantation is performed after masking for doping of NMOS and PMOS, although not shown in the figure.
도 1b에 도시된 바와 같이, 소자분리막(2)이 형성된 반도체 기판(1) 전면에 열산화법을 이용하여 게이트 산화막(3)을 형성한다. 이어서, 게이트 산화막(3)이 형성된 반도체 기판(1)의 액티브 영역 상에 게이트 전극(4)을 증착한다. 게이트 전극(4) 물질로는 폴리실리콘막, 텅스텐막 또는 텅스텐실리사이드막을 사용한다.As shown in FIG. 1B, the
도 1c에 도시된 바와 같이, 게이트 전극(4)을 포함하는 반도체 기판(1) 전면에 제 1 스페이서 산화막(5)을 500Å의 두께로 증착한다. As shown in FIG. 1C, the first
도 1d에 도시된 바와 같이, 스페이서 건식 식각을 실시하여 제 1 스페이서 산화막(5a)을 식각한 후, N- 이온 주입이 이루어질 영역에 버퍼막으로써의 작용을 하도록 제 1 스페이서 산화막(5a)을 일부 잔류시킨다. As shown in FIG. 1D, after the spacer dry etching is performed to etch the first
이 때, 식각된 제 1 스페이서 산화막(5a)은 게이트 전극(4)과의 단차로 인해 게이트 전극(4)에서 소스/드레인 예정 영역으로 멀어질수록 그 두께가 얇아지게 만들 수 있다. 이 경우, 제 1 스페이서 산화막(5a)의 두께는, 제 1 스페이서 산화막(5a)의 측면에서 소스/드레인 예정 영역인 제1 영역까지는 게이트 전극(4)에서 멀어질수록 수평면을 기준으로 기울기가 가파러지고, 제1 영역에서 소스/드레인이 형성될 제2 영역까지는 제1 영역에서 멀어질수록 수평면을 기준으로 기울기가 완만해지는 두께를 가질 수 있다.At this time, the etched first
도 1e에 도시된 바와 같이, LDD 영역(6)을 형성하기 위해 마스킹한 후 저농 도 불순물 주입을 실시한다. 이 때, 게이트 전극(4) 엣지에서 소스/드레인 예정 영역으로 형성되어 있는 제 1 스페이서 산화막(5a)의 두께 차이 및 프로파일에 따라 반도체 기판(1)에 입사되는 소스의 깊이가 달라지게 되어 완만한 기울기를 갖는 LDD 영역(6)을 형성할 수 있다.As shown in FIG. 1E, a low concentration impurity implantation is performed after masking to form the
한편 LDD 영역(6) 형성을 위해 저농도 불순물을 주입하는데, 저농도 불순물 이온으로 As 또는 P를 사용하는데, 얕은 접합(shallow junction)을 형성하는데는 좋지만 가파른 접합(steep abrupt junction)을 형성하여 높은 전계 영역을 만들게 된다. P의 경우 As 보다 확산이 많이 되어 영역을 완화시키는 특성이 있으나 얕은 접합을 만들기 어려워 소자의 숏 채널 특성을 악화시키므로 두 소스를 적절히 사용한다.On the other hand, low concentration impurities are implanted to form the
도 1f에 도시된 바와 같이, 저농도 불순물 주입 공정을 실시하여 LDD 영역(6)을 형성한 후 게이트 전극(4) 및 게이트 전극(4) 측벽에 형성된 제 1 스페이서 산화막(5a)을 포함하는 반도체 기판(1)의 전면에 제 2 스페이서 산화막(7)과 스페이서 질화막(8)을 차례로 형성한다.As shown in FIG. 1F, after the low concentration impurity implantation process is performed to form the
도 1g에 도시된 바와 같이, 건식 식각을 실시하여 제 2 스페이서 산화막(7a), 스페이서 질화막(8a)을 식각하여 게이트 측벽 스페이서를 형성한다. 이 때, 게이트 스페이서 식각시 게이트 산화막(3a)도 패터닝된다.As shown in FIG. 1G, dry etching is performed to etch the second spacer oxide film 7a and the
도 1h에 도시된 바와 같이, 게이트 스페이서 식각을 실시하고 고농도 불순물 이온 주입을 실시하여 소스/드레인 영역(9)을 형성한다.As shown in FIG. 1H, gate spacer etching is performed and high concentration impurity ion implantation is performed to form source / drain regions 9.
상술한 바와 같이, 제 1 스페이서 산화막을 LDD 버퍼막으로 이용한 N- 이온 주입을 실시하여 완만한 LDD 영역의 접합을 형성할 수 있고, 따라서 핫 캐리어 특성을 확보할 수 있으므로, 트랜지스터의 열화를 방지할 수 있게 된다.As described above, N-ion implantation using the first spacer oxide film as the LDD buffer film can be performed to form a smooth junction of the LDD region, thereby ensuring hot carrier characteristics, thereby preventing deterioration of the transistor. It becomes possible.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은 LDD 버퍼막을 이용한 N-이온 주입 방법은 현재의 N-, N+ 영역의 정션을 개선하여 더욱 완만한 정션을 형성함으로써 전계 영역을 낮출 수 있고, 그로 인해 발생되는 핫 일렉트론에 의한 홀 페어(hole pair)도 적어지며 게이트 산화막에 트랩되는 전자의 수도 감소시킬 수 있으므로 핫 캐리어 라이프 타임을 증가시킬 수 있다.In the above-described present invention, the N-ion implantation method using the LDD buffer film improves the current junction of the N- and N + regions to form a more gentle junction, thereby lowering the electric field region. Since the number of hole pairs is small and the number of electrons trapped in the gate oxide film can be reduced, the hot carrier lifetime can be increased.
또한, 소자의 구동 특성 및 신뢰성을 개선하는 효과를 얻을 수 있다.In addition, the effect of improving the driving characteristics and the reliability of the device can be obtained.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |