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KR101226975B1 - 구동회로 일체형 액정표시장치용 어레이 기판 및 그제조방법 - Google Patents

구동회로 일체형 액정표시장치용 어레이 기판 및 그제조방법 Download PDF

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KR101226975B1
KR101226975B1 KR1020060059390A KR20060059390A KR101226975B1 KR 101226975 B1 KR101226975 B1 KR 101226975B1 KR 1020060059390 A KR1020060059390 A KR 1020060059390A KR 20060059390 A KR20060059390 A KR 20060059390A KR 101226975 B1 KR101226975 B1 KR 101226975B1
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양준영
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엘지디스플레이 주식회사
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Abstract

본 발명은 기판 상에 제 1 내지 제 4 비정질 실리콘 패턴과 그 하부로 각각 투명 도전성 패턴과, 상기 투명 도전성 패턴과 동일층에 동일물질로 이루어진 화소전극과, 상기 화소전극과 연결된 제 1 스토리지 전극을 형성하는 단계와; 상기 제 1 내지 3 비정질 실리콘 패턴을 결정화하여 폴리실리콘의 제 1 내지 제 3 반도체층을 형성하는 단계와; 상기 제 1 내지 제 3 반도체층 및 제 1 스토리지 전극과, 화소전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상부로 상기 제 1 내지 제 3 반도체층의 중앙부 각각에 제 1 내지 제 3 게이트 전극을 형성하고 동시에 상기 제 1 스토리지 전극에 대응해서는 제 2 스토리지 전극을 형성하는 단계와; 제 1 도즈량의 n+ 도핑과, 제 2 도즈량의 n- 도핑과 제 3 도즈량의 p+ 도핑을 실시하여 상기 제 1, 2 반도체층 각각에 도핑되지 않은 액티브층과, n+도핑된 n형 오믹콘택층과, n- 도핑된 LDD층을 형성하고, 상기 제 3 반도체층에 도핑되지 않은 액티브층과 p+도핑된 p형 오믹콘택층을 형성하는 단계와; 상기 제 1 내지 제 3 반도체층의 오믹콘택층과 각각 접촉하며 서로 이격하는 제 1 내지 제 3 소스 및 드레인 전극을 형성하고, 동시에 상기 제 1 드레인 전극과 연결되며 제 2 스토리지 전극에 대응하여 제 3 스토리지 전극을 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법을 제공한다.

Description

구동회로 일체형 액정표시장치용 어레이 기판 및 그 제조방법{Array substrate for liquid crystal display device with driving circuit and method for fabricating of the same}
도 1은 일반적인 구동회로부 일체형 액정표시장치의 개략도.
도 2는 종래의 구동회로 일체형 액정표시장치용 어레이 기판에 있어, 화소부(PA)의 스위칭 소자의 역할을 하는 스위칭 박막트랜지스터(STr) 및 스토리지 커패시터(StgC)가 형성된 부분에 대한 단면도.
도 3은 종래의 구동회로 일체형 액정표시장치용 어레이 기판에 있어, 구동회로부의 CMOS구조를 갖는 인버터에 대한 단면도.
도 4a 내지 4d는 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판에 있어, 화소부(PA) 내의 하나의 화소영역에 대한 제조 단계별 공정 평면도.
도 5a 내지 5h는 도 4a 내지 도 4d를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도.
도 6a 내지 도 6h는 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판에 있어, 구동회로부의 CMOS구조를 갖는 인버터에 대한 제조 단계별 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 기판 103 : 버퍼층
106 : 화소전극 105a : 제 1 투명 도전성 패턴
110a, 110b : 제 1, 2 버퍼패턴 114 : 제 1 반도체층
114a : 제 1 액티브층 114b : 제 1 n형 오믹콘택층
114c : 제 1 LDD층 116 : 제 1 스토리지 전극
123 : 게이트 절연막 125 : 제 1 게이트 전극
127 : 제 2 스토리지 전극 135 : 보호층
140a, 140b : 제 1, 2 콘택홀 150a : 제 1 소스 전극
150b : 제 1 드레인 전극 153 : 제 3 스토리지 전극
P : 화소영역 PA : 화소부
PEA : 화소전극 영역 STrA : 스위칭 영역
StgA : 스토리지 영역
본 발명은 액정표시장치에 관한 것으로, 특히 구동회로부 일체형 액정표시장치용 어레이 기판 및 그의 제조방법에 관한 것이다.
최근에 액정표시장치는 소비전력이 낮고, 휴대성이 양호한 기술집약적이며 부가가치가 높은 차세대 첨단 디스플레이(display)소자로 각광받고 있다.
상기 액정표시장치는 박막트랜지스터(Thin Film Transistor ; TFT)를 포함하는 어레이 기판과 컬러 필터(color filter) 기판 사이에 액정을 주입하여, 이 액정의 이방성에 따른 빛의 굴절률 차이를 이용해 영상효과를 얻는 비발광 소자에 의한 화상표시장치를 뜻한다.
현재에는, 상기 박막 트랜지스터와 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD ; Active Matrix Liquid Crystal Display)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 박막트랜지스터 소자로는 수소화된 비정질 실리콘(amorphous-Silicon:H ; 이하 비정질 실리콘(a-Si)이라 약칭함)이 주로 이용되는데, 이는 저온 공정이 가능하여 저가의 절연기판을 사용할 수 있기 때문이다.
그러나, 수소화된 비정질 실리콘은 원자 배열이 무질서하기 때문에 약한 결합(weak Si-Si bond) 및 댕글링 본드(dangling bond)가 존재하여 빛 조사나 전기장 인가 시 준 안정상태로 변화되어 박막트랜지스터 소자로 활용시 안정성이 문제로 대두되고 있다. 또한, 전기적 특성(낮은 전계효과 이동도 : 0.1∼1.0㎠/V·s)이 좋지 않아 구동회로를 구성하는 구동소자로써는 사용하기 어렵다.
반면, 폴리 실리콘은 비정질 실리콘에 비하여 전계효과 이동도(mobility)가 크기 때문에 구동소자로 사용될 수 있으며, 상기 폴리실리콘을 이용하여 액정표시장치용 어레이 기판을 제작할 경우, 상기 어레이 기판 내에 구동소자를 함께 구성 함으로써 구동회로부까지 하나의 기판에 형성할 수 있는 장점이 있다.
도 1은 일반적인 폴리실리콘을 이용한 구동소자를 구비한 액정표시장치의 개략도이다.
도시한 바와 같이, 기판(2) 상에 구동회로부(3)와 화소부(4)가 동시에 구성되어 있다.
상기 화소부(4)는 기판(2)의 중앙부에 위치하고, 이 화소부(4)의 일측과 이에 평행하지 않은 타측에 각각 게이트 및 데이터 구동회로부(3a, 3b)가 위치하고 있다.
상기 화소부(4)에는 상기 게이트 구동회로부(3a)와 연결된 다수의 게이트 배선(6)과 상기 데이터 구동회로부(3b)와 연결된 다수의 데이터 배선(8)이 교차하여 구성되며, 두 배선(6, 8)이 교차하여 정의되는 화소영역(P) 상에는 화소전극(10)이 형성되어 있고, 상기 두 배선(6, 8)의 교차지점에는 화소전극(10)과 연결된 박막 트랜지스터(Tr)가 위치한다.
상기 게이트 및 데이터 구동회로부(3a, 3b)는 각각 게이트 및 데이터 배선(6, 8)을 통해 디스플레이 컨트롤 신호 및 데이터 신호를 공급하기 위한 장치이다.
그리고, 상기 게이트 및 데이터 구동회로부(3a, 3b)는 외부신호 입력단(12)과 연결되어 있어, 이 외부신호 입력단(12)을 통하여 들어온 외부신호를 조절하여 상기 게이트 및 데이터 배선(6, 8)으로 출력하는 역할을 한다.
상기 게이트 및 데이터 구동회로부(3a, 3b)는 입력되는 신호를 적절하게 출 력시키기 위한 구동소자로써 인버터가 구비되고 있는데, 상기 인버터는 주로 p타입 박막트랜지스터와 n타입 박막트랜지스터 한 쌍으로 구성되는 CMOS(complementary metal-oxide semiconductor)를 채용하고 있다.
상기 CMOS는 고속 신호처리가 요구되는 구동회로부에 사용되는 반도체 기술의 일종으로서, 음전기로 충전된 여분의 전자들(n형 반도체) 또는 양전기로 충전된 정공들(p형 반도체)을 이용하여 하나의 전도체를 형성하여, 상기 두 종류의 반도체들의 효과적인 전기제어에 의해 전류 게이트를 이루기 위해 상호 보완적인 방법으로 사용된다.
도 2는 종래의 구동회로 일체형 액정표시장치용 어레이 기판에 있어, 화소부(PA)의 스위칭 소자의 역할을 하는 스위칭 박막트랜지스터(STr) 및 스토리지 커패시터(StgC)가 형성된 부분에 대한 단면도이며, 도 3은 종래의 구동회로 일체형 액정표시장치용 어레이 기판에 있어, 구동회로부의 CMOS구조를 갖는 인버터에 대한 단면도를 도시한 것이다. 설명의 편의를 위해서 화소부(PA)내의 스위칭 소자가 형성된 영역을 스위칭 영역(STrA), 스토리지 커패시터(StgC)가 형성된 영역을 스토리지 영역(StgA), 구동회로부의 상기 CMOS 구조 인버터가 형성된 영역을 구동영역(DA), 상기 구동영역 내의 n형 박막트랜지스터가 형성되는 영역을 제 1 영역(I), p형 박막트랜지스터가 형성되는 영역을 제 2 영역(Ⅱ)이라 정의한다.
우선, 도 2를 참조하면, 도시한 바와 같이, 투명한 절연 기판(20) 상부로 전면에 버퍼층(23)이 형성되어 있고, 그 상부로 상기 스위칭 영역(STrA)에는 폴리실 리콘으로 이루어진 제 1 반도체층(25)이 형성되어 있으며, 상기 스토리지 영역(StgA)에는 폴리실리콘으로 이루어진 제 1 스토리지 전극(26)이 형성되어 있다. 이때, 도면에서는 서로 이격하여 형성되고 있지만, 실질적으로 상기 제 1 반도체층(25)과 상기 제 1 스토리지 전극(26)은 전기적으로 연결되고 있는 것이 특징이다.
또한, 상기 제 1 반도체층(25) 및 제 1 스토리지 전극(26) 상부에는 게이트 절연막(30)이 형성되어 있고, 상기 게이트 절연막(30) 위로 각각 제 1 게이트 전극(40)과 제 2 스토리지 전극(43)이 형성되어 있다. 이때, 상기 제 1, 2 스토리지 전극(26, 43)과 그 사이에 형성된 게이트 절연막(30)은 스토리지 커패시터(StgC)를 이룬다.
또한, 상기 제 1 게이트 전극(40) 및 제 2 스토리지 전극(43) 상부에는, 제 1, 2 반도체층 콘택홀(53a, 53b)을 포함하는 층간절연막(50)이 형성되어 있으며, 상기 층간절연막(50) 상부에는 상기 제 1, 2 반도체층 콘택홀(53a, 53b)을 통해 상기 제 1 반도체층(25)과 각각 연결되며, 상기 제 1 게이트 전극(40)의 양측으로 서로 이격하는 제 1 소스 및 드레인 전극(60, 63)이 형성되어 있다. 이때, 순차 적층된 상기 제 1 반도체층(25)과 게이트 절연막(30)과 제 1 게이트 전극(40)과 층간절연막(50)과 제 1 소스 및 드레인 전극(60, 63)은 스위칭 박막트랜지스터(STr)를 구성한다.
또한, 상기 제 1 소스 및 드레인 전극(60, 63) 상부에는 상기 제 1 드레인 전극(63) 일부를 노출시키는 드레인 콘택홀(75)을 포함하는 보호층(70)이 형성되어 있고, 상기 보호층(70) 상부에는 상기 드레인 콘택홀(75)을 통해 상기 제 1 드레인 전극(63)과 연결되는 화소전극(80)이 형성되어 있다.
이때, 상기 제 1 반도체층(25)은 상기 제 1 게이트 전극(30)과 대응되는 영역은 순수 폴리실리콘으로 이루어진 제 1 액티브층(25a), 상기 제 1 소스 및 드레인 전극(60, 63)과 각각 접촉되는 부분은 폴리실리콘에 n+ 도핑 처리된 제 1 n형 오믹콘택층(25c), 그리고 상기 제 액티브층(25a)과 제 1 n형 오믹콘택층(25c) 사이에 저농도의 n- 도핑된 제 1 LDD(Lightly Doped Drain)층(25b)으로 구성된다.
한편, 상기 스토리지 영역(StgA)의 상기 제 1 반도체층(25)과 연결되며 상기 제 1 반도체층(25)과 같이 폴리실리콘으로 이루어진 제 1 스토리지 전극(26)은 상기 제 1 반도체층(25)의 n형 오믹콘택층(25c)과 같이 고농도의 n+ 도핑 처리되어 반도체층의 성질보다는 도전체의 특성을 갖도록 형성되고 있는 것이 특징이다.
다음, 도 3을 참조하여 구동회로부의 CMOS의 구조에 대해 설명한다.
도시한 바와 같이, 상기 구동회로부에 있어서는 투명한 절연기판(20) 위로 버퍼층(23)이 형성되어 있으며, 그 위로 n형 반도체층(28)과 p형 반도체층(30)이 서로 일정간격 이격되어 형성되어 있으며, 상기 n형 및 p형 반도체층(28, 29) 상부에는 각각 게이트 절연막(30)이 형성되어 있으며, 상기 게이트 절연막(30) 위로 각각 제 2 및 제 3 게이트 전극(45, 47)이 형성되어 있다.
또한, 상기 제 2, 3 게이트 전극(45, 47) 상부에는 상기 n형 및 p형 반도체층(28, 29)을 상기 제 2, 3 게이트 전극(45, 47) 양측으로 각각 노출시키는 제 3 내지 6 반도체층 콘택홀(55a, 55b, 58a, 58b)을 포함하는 층간절연막(50)이 형성되어 있으며, 상기 층간절연막(50) 상부로 상기 제 3 내지 제 6 반도체층 콘택홀(55a, 55b, 58a, 58b)을 통해 각각 상기 n형 및 p형 반도체층(28, 29)과 접촉하는 제 2, 3 소스 및 드레인 전극((65a, 65b),(68a, 68b))이 형성되어 있으며, 상기 제 2, 3 소스 및 드레인 전극((65a, 65b),(68a, 68b)) 상부에는 전면에 보호층(70)이 형성되어 있다. 이때, 상기 순차 적층된 n형 반도체층(28)과 게이트 절연막(30)과 제 2 게이트 전극(45)과 층간절연막(50)과 제 2 소스 및 드레인 전극(65a, 65b)은 n형 박막트랜지스터(nTr)를 구성하며, 상기 순차 적층된 p형 반도체층(29)과 게이트 절연막(30)과 제 3 게이트 전극(47)과 층간절연막(50)과 제 3 소스 및 드레인 전극(68a, 68b)은 p형 박막트랜지스터(pTr)를 구성한다.
한편, 상기 n형 및 p형 반도체층(28, 29)에 구조에 대해 조금 더 상세히 설명하면, 상기 n형 반도체층(28)은, 상기 제 2 게이트 전극(45)에 대응되는 영역을 제 2 액티브층(28a)으로 하고, 상기 제 2 소스 및 드레인 전극(65a, 65b)과 접촉하는 영역을 제 2 n형 오믹콘택층(28c)으로 하며, 상기 제 2 n형 오믹콘택층(28c)과 액티브층(28a) 사이의 저농도의 n-도핑된 영역을 제 2 LDD층(28b)으로 이루어지고 있으며, 상기 p형 반도체층(29)은, 양전기로 충전된 캐리어를 이용하는 방식이므로, n형 박막트랜지스터(nTr)보다 캐리어의 열화 및 누설전류의 영향이 크지 않으므로, 별도의 LDD층을 구성하지 않고, 상기 제 3 게이트 전극(47)에 대응되는 영역을 제 3 액티브층(29a)으로 하고, 상기 제 3 액티브층(29a)의 양측영역을 p형 오믹콘택층(29c)으로 하여 이루어지고 있다.
한편, 이러한 구성을 갖는 구동회로부 일체형 액정표시장치용 어레이 기판의 제조에는 폴리실리콘의 반도체층 패터닝 공정(#1)/스토리지 도핑공정(#2)/n-도핑 포함 게이트 형성공정(#3)/n+ 도핑공정(#4)/p+ 도핑공정(#5)/층간절연막의 콘택홀 형성공정(#6)/소스 및 드레인 형성공정(#7)/보호층의 드레인 콘택홀 형성공정(#8)/화소전극 형성공정(#9) 의 총 9회의 마스크 공정이 요소된다.
이때, 상기 각 마스크 공정은 포토레지스트의 도포(photo resist coating), 노광 마스크를 이용한 노광(exposure), 현상(develop) 및 식각 등의 단위공정을 포함하는 공정이므로, 상기 마스크 공정이 추가될수록 제조비용 및 공정시간이 증가하며, 또한 공정수가 많아지면 많아질수록 불량의 가능성이 증가하게 되는 바, 수율 저하 및 생산성의 저하의 문제가 있다.
상기 문제점을 해결하기 위하여, 본 발명에서는 총 5회의 마스크 공정을 진행함으로써 마스크 수를 저감하여 공정수 및 공정시간을 단축하여 수율 및 생상성이 향상된 폴리실리콘의 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명에서는 스토리지 용량을 향상시키는 구조를 제안함으로써 비표시영역인 스토리지 커패시터가 형성되는 스토리지 영역을 줄여 개구율을 향상시키는 것을 또 다른 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법은, 기판 상에 제 1 내지 제 4 비정질 실리콘 패턴과 그 하부로 각각 투명 도전성 패턴과, 상기 투명 도전성 패턴과 동일층에 동일물질로 이루어진 화소전극과, 상기 화소전극과 연결된 제 1 스토리지 전극을 형성하는 단계와; 상기 제 1 내지 3 비정질 실리콘 패턴을 결정화하여 폴리실리콘의 제 1 내지 제 3 반도체층을 형성하는 단계와; 상기 제 1 내지 제 3 반도체층 및 제 1 스토리지 전극과, 화소전극 위로 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상부로 상기 제 1 내지 제 3 반도체층의 중앙부 각각에 제 1 내지 제 3 게이트 전극을 형성하고 동시에 상기 제 1 스토리지 전극에 대응해서는 제 2 스토리지 전극을 형성하는 단계와; 제 1 도즈량의 n+ 도핑과, 제 2 도즈량의 n- 도핑과 제 3 도즈량의 p+ 도핑을 실시하여 상기 제 1, 2 반도체층 각각에 도핑되지 않은 액티브층과, n+도핑된 n형 오믹콘택층과, n- 도핑된 LDD층을 형성하고, 상기 제 3 반도체층에 도핑되지 않은 액티브층과 p+도핑된 p형 오믹콘택층을 형성하는 단계와; 상기 제 1 내지 제 3 반도체층의 오믹콘택층과 각각 접촉하며 서로 이격하는 제 1 내지 제 3 소스 및 드레인 전극을 형성하고, 동시에 상기 제 1 드레인 전극과 연결되며 제 2 스토리지 전극에 대응하여 제 3 스토리지 전극을 형성하는 단계를 포함한다.
이때, 기판 상에 제 1 내지 제 4 비정질 실리콘 패턴과 그 하부로 각각 투명 도전성 패턴과, 상기 투명 도전성 패턴과 동일층에 동일물질로 이루어진 화소전극 과, 상기 화소전극과 연결된 제 1 스토리지 전극을 형성하는 단계는, 상기 기판 상에 순차적으로 투명 도전성 물질층과, 제 1 버퍼층과, 비정질 실리콘층을 형성하는 단계와; 상기 비정질 실리콘층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1, 2 포토레지스트 패턴 외부로 노출된 상기 비정질 실리콘층과 제 1 버퍼층과 투명 도전성 물질층을 제거하여 3중층 구조의 제 1 내지 제 4 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 제거하여 상기 제 4 패턴의 일부를 노출시키는 단계와; 상기 노출된 일부의 제 4 패턴 중 최상층 및 중간층을 이루는 비정질 실리콘 패턴과 버퍼패턴을 제거하여 투명 도전성 물질의 상기 화소전극을 형성하는 단계와; 상기 제 1 포토레지스트 패턴을 제거함으로써 상기 제 1 내지 제 3 패턴의 최상부층을 이루는 상기 제 1 내지 제 3 비정질 실리콘 패턴을 노출시키는 단계를 포함하며, 이때, 상기 제 1 두께를 갖는 제 1 포토레지스트 패턴과 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계는, 상기 비정질 실리콘층 위로 포토레지스트층을 형성하는 단계와; 상기 포토레지스트층을 빛의 차단영역과 투과영역 및 반투과영역을 갖는 노광 마스크를 이용하여 노광을 실시하는 단계와; 상기 노광된 포토레지스트층을 현상하는 단계를 포함한다.
또한, 상기 결정화는 레이저를 조사하여 상기 제 1 내지 제 4 비정질 실리콘 패턴을 용융시키는 것을 특징으로 한다.
또한, 제 1 도즈량의 n+ 도핑과, 제 2 도즈량의 n- 도핑과 제 3 도즈량의 p+ 도핑을 실시하여 상기 제 1, 2 반도체층 각각에 도핑되지 않은 액티브층과, n+도핑 된 n형 오믹콘택층과, n- 도핑된 LDD층을 형성하고, 상기 제 3 반도체층에 도핑되지 않은 액티브층과 p+도핑된 p형 오믹콘택층을 형성하는 단계는, 상기 제 1 내지 제 3 게이트 전극을 도핑 마스크로 하여 제 1 도즈량의 n형 불순물을 도핑하여 상기 제 1 내지 3 반도체층 양측에 각각 제 1 내지 제 3 n형 오믹콘택층을 형성하며, 상기 제 1 내지 제 3 게이트 전극에 대응하여 도핑되지 않는 부분은 제 1 내지 제 3 액티브층을 이루도록 하는 단계와; 상기 제 1 내지 제 3 게이트 전극의 양측의 소정폭을 드라이 에칭을 실시하여 제거하는 단계와; 상기 제 1 내지 제 3 게이트 전극 외측으로 노출된 상기 제 1 내지 3 액티층에 상기 제 1 도즈량보다 작은 제 2 도즈량의 n형 불순물을 도핑하여 각각 제 1 내지 제 3 LDD층을 형성하는 단계와; 상기 제 1 및 제 2 게이트 전극과 상기 제 2 스토리지 전극 위로 상기 제 1 및 제 2 반도체층 및 상기 제 2 스토리지 전극을 가리도록 포토레지스트 패턴을 형성하고 상기 제 1 도즈량보다 큰 제 3 도즈량을 갖는 p형 불순물을 도핑함으로써 상기 제 3 반도체층에 형성된 상기 제 3 LDD층과 제 3 n형 오믹콘택층을 p형 오믹콘택층으로 형성하는 단계와; 상기 포토레지스트 패턴을 제거하는 단계를 포함한다.
또한, 상기 제 1 내지 제 3 반도체층의 오믹콘택층과 각각 접촉하며 서로 이격하는 제 1 내지 제 3 소스 및 드레인 전극과 상기 제 3 스토리지 전극을 형성하는 단계는, 상기 제 1 내지 제 3 게이트 전극과 상기 제 2 스토리지 전극 위로 상기 제 1 내지 제 2 n형 오믹콘택층과 p형 오믹콘택층을 각각 노출시키는 제 1 내지 제 6 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 상기 제 1 내지 제 6 콘택홀을 통해 상기 제 1 내지 제 2 n형 오믹콘택층과 p형 오믹콘택층과 접촉 하며 서로 이격하는 제 1 내지 제 3 소스 전극과 제 1 내지 3 드레인 전극을 형성하는 단계를 포함한다.
또한, 상기 제 1 내지 제 6 콘택홀을 갖는 보호층을 형성하는 단계는, 상기 화소전극을 노출시키는 화소전극 콘택홀을 형성하는 단계를 포함하며, 상기 제 1 내지 제 3 소스 및 드레인 전극을 형성하는 단계는 상기 제 1 드레인 전극이 상기 화소전극 콘택홀을 통해 상기 화소전극과 전기적으로 연결되도록 하는 단계를 포함한다.
또한, 기판 상에 제 1 내지 제 4 비정질 실리콘 패턴 및 화소전극을 형성하기 이전에 상기 기판 상에 제 2 버퍼층을 형성하는 단계를 더욱 포함한다.
또한, 상기 제 1 내지 제 3 게이트 전극을 형성하는 단계는, 상기 제 1 게이트 전극과 연결되며 일 방향으로 연장하는 게이트 배선을 형성하는 단계를 더욱 포함하며, 이때, 상기 게이트 배선을 형성하는 단계는, 상기 제 2 스토리지 전극과 연결되며 상기 게이트 배선과 나란하게 연장하는 공통배선을 형성하는 단계를 더욱 포함하며, 상기 제 1 내지 제 3 소스 및 드레인 전극과 제 3 스토리지 전극을 형성하는 단계는, 상기 제 1 드레인 전극과 연결되며 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계를 더욱 포함한다.
본 발명에 따른 동회로 일체형 액정표시장치용 어레이 기판은, 기판 상에 형성된 제 1 내지 제 4 투명 도전 패턴 및 이와 동일한 물질로 이루어진 화소전극 및 제 1 스토리지 전극과; 상기 제 1 내지 제 4 투명 도전 패턴 상부에 각각 형성된 제 1 내지 제 4 버퍼패턴과; 상기 제 1 내지 제 3 버퍼패턴 상부에 형성된 제 1 내 지 제 3 반도체층 및 상기 제 4 버퍼패턴 상부에 형성된 반도체 패턴과; 상기 제 1 내지 제 3 반도체층과 상기 화소전극 상부로 형성된 게이트 절연막과; 상기 게이트 절연막 상부로 상기 제 1 내지 제 3 반도체층 중앙부에 각각 형성된 제 1 내지 제 3 게이트 전극 및 상기 제 1 스토리지 전극에 대응하여 형성된 제 2 스토리지 전극과; 상기 제 1 내지 제 3 게이트 전극 및 상기 제 2 스토리지 전극 상부로 전면에 형성되며 상기 제 1 내지 제 3 게이트 전극 양측의 제 1 내지 제 3 반도체층을 각각 노출시키는 제 1 내지 제 6 콘택홀을 가지며 형성된 보호층과; 상기 제 1 내지 제 6 콘택홀을 통해 상기 제 1 내지 제 3 반도체층과 각각 접촉하며 서로 이격하여 형성된 제 1 내지 제 3 소스 전극 및 드레인 전극과; 상기 제 1 내지 제 3 소스 및 드레인 전극과 동일층에 상기 제 2 스토리지 전극에 대응하여 형성된 제 3 스토리지 전극을 포함한다.
이때, 상기 제 3 스토리지 전극은 상기 제 1 드레인 전극과 연결 형성된 것이 특징이다.
또한, 상기 보호층은 상기 화소전극 일부를 노출시키는 화소전극 콘택홀을 더욱 포함하며, 이때, 상기 제 1 드레인 전극은 상기 화소전극 콘택홀을 통해 상기 화소전극과 접촉하도록 형성된 것이 특징이다.
또한, 상기 게이트 절연막 상부에는, 상기 제 1 게이트 전극과 연결되며 일방향으로 연장하는 게이트 배선과; 상기 게이트 배선과 이격하여 나라하게 연장하며 상기 제 2 스토리지 전극과 연결되는 공통배선이 더욱 형성되며, 이때, 상기 보호층 상부에는, 상기 제 1 소스 전극과 연결되며 상기 게이트 배선과 교차하는 데 이터 배선이 더욱 형성된다.
또한, 상기 제 1, 2 반도체층은, 상기 제 1, 2 게이트 전극 각각에 대응하는 부분에 대응해서는 도핑되지 않은 제 1, 2 액티브층과, 상기 제 1, 2 액티브층 각각의 양측으로 저농도의 n-도핑된 제 1, 2 LDD층과, 상기 제 1, 2 LDD층 각각의 외측으로 고농도의 n+도핑된 제 1, 2 n형 오믹콘택층을 포함하며, 상기 제 3 반도체층은, 상기 제 3 게이트 전극에 대응하는 부분에 대응해서는 도핑되지 않은 제 3 액티브층과, 상기 제 3 액티브층 양측으로 고농도의 p+도핑된 p형 오믹콘택층을 포함한다.
이하 도면을 참조하여 본 발명을 상세히 설명한다.
도 4a 내지 4d는 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판에 있어, 화소부(PA) 내의 하나의 화소영역에 대한 제조 단계별 공정 평면도이며, 도 5a 내지 5h는 도 4a 내지 도 4d를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 제조 단계별 공정 단면도이며, 도 6a 내지 도 6h는 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판에 있어, 구동회로부의 CMOS구조를 갖는 인버터에 대한 제조 단계별 공정 단면도이다. 설명의 편의를 위해서 화소영역(P) 내의 스위칭 박막트랜지스터(STr) 소자가 형성되는 영역을 스위칭 영역(STrA), 스토리지 커패시터(StgC)가 형성되는 영역을 스토리지 영역(StgA), 화소전극이 형성되는 영역을 화소전극 영역(PEA), 그리고 구동회로부의 상기 CMOS 구조 인버터가 형성되는 영역을 구동영역(DA)이라 하며, 상기 구동영역(DA) 중 n형 박막트랜지스터(nTr)가 형성되는 영역을 제 1 영역(I), p형 박막트랜지스터(pTr)가 형성되는 영역을 제 2 영역(Ⅱ)이라 정의한다.
도 4a, 5a 및 도 6a에 도시한 바와 같이, 투명한 절연기판(101)에 무기절연물질인 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착하여 제 1 버퍼층(103)을 형성한다. 상기 제 1 버퍼층(103)은 추후 공정에서 비정질 실리콘을 폴리실리콘으로 재결정화 할 경우, 레이저 조사 등에 의해 발생하는 열로 인해 기판(101) 내부에 존재하는 알칼리 이온 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리실리콘의 막 특성이 저하되는 것을 방지하기 위함이다. 이때 상기 제 1 버퍼층은 상기 절연기판(101)의 재질에 따라 생략될 수 있다.
다음, 상기 버퍼층(103) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(105)을 형성하고, 연속하여 상기 투명 도전성 물질층(105) 위로 무기 절연물질 예를들어 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 제 2 버퍼층(109)을 형성하고, 그 위로 순수 비정질 실리콘을 증착하여 비정질 실리콘층(113)을 형성한다.
다음, 상기 비정질 실리콘층(113) 위로 빛의 투과영역과 차단영역 및 반투과영역을 갖는 노광 마스크(미도시)를 이용하여 상기 포토레지스트층(미도시)을 노광하고, 이를 현상함으로써 제 1 두께(t1)를 갖는 제 1 포토레지스트 패턴(181a)을 상기 스위칭 영역(STrA)과 스토리지 영역(StgA) 및 제 1, 2 영역(Ⅰ, Ⅱ)에 형성하 고, 동시에 상기 제 1 두께(t1)보다 얇은 제 2 두께(t2)를 갖는 제 2 포토레지스트 패턴(181b)을 상기 화소영역(P) 내의 화소전극영역(PEA)에 형성한다.
이때, 전술한 바와 같이 두께를 달리하는 포토레지스트 패턴(181a, 181b)을 1회의 마스크 공정을 실시하여 형성하는데 이용되는 상기 반투과영역을 갖는 노광 마스크를 이용한 노광을 회절노광 또는 하프톤 노광이라 한다.
도 4a, 5b 및 도 6b에 도시한 바와 같이, 상기 제 1, 2 포토레지스트 패턴 (181a, 181b)외부로 노출된 비정질 실리콘층(도 5a, 6a의 113)과 그 하부의 제 2 버퍼층(도 5a, 6a의 109)과 투명 도전성 물질층(도 5a, 6a의 105)을 순차적으로 식각하여 제거함으로써 상기 스위칭 및 스토리지 영역(STrA, StgA)과 제 1, 2 영역(Ⅰ, Ⅱ)에 제 1 내지 제 4 투명 도전성 패턴(105a, 105b, 105c, 105d)과 그 상부로 제 1 내지 제 4 버퍼패턴(110a, 110b, 110c, 110d) 및 제 1 내지 제 4 비정질 실리콘 패턴(113a, 113b, 113c, 113d)을 각각 형성한다. 이때, 상기 화소전극영역(PEA)의 각 패턴은 상기 스토리지 영역(StgA)의 각 패턴(105b, 110b, 113b)과 연결 형성되고 있는 바, 상기 스토리지 영역(StgA)에 형성된 각 패턴(105b, 110b, 113b)과 동일시 하였다.
도 4a, 5c 및 도 6c에 도시한 바와 같이, 애싱(ashing)을 실시함으로써 상기 제 2 두께(도 5b, 6b의 t2)를 갖는 제 2 포토레지스트 패턴(도 5b, 6b의 181b)을 제거함으로써 상기 화소영역(P) 내의 화소전극 영역(PEA)에 대응해서는 상기 제 2 비정질 실리콘 패턴(도 5b, 6b의 113b)을 노출시킨다.
다음, 상기 화소영역(P) 내의 화소전극 영역(PEA)에 있어 노출된 제 2 비정 질 실리콘 패턴(도 5b, 6b의 113b)과 그 하부의 제 2 버퍼패턴(도 5b, 6b의 109b)을 식각하여 제거함으로써 상기 제 2 투명 도전성 패턴(도 5b, 6b의 105b)을 노출시킨다. 이때, 노출된 제 2 투명 도전성 패턴(도 5b, 6b의 105b)은 화소전극(106)을 이루게 되며, 상기 스토리지 영역(StgC)에 있어 상기 화소전극(106)이 연장 형성된 부분은 제 1 스토리지 전극(107)을 이루게 된다(제 1 마스크 공정).
다음, 도 4b, 5d 및 도 6d에 도시한 바와 같이, 상기 스위칭 및 스토리지 영역(STrA, StgA)과 제 1, 2 영역(Ⅰ, Ⅱ)에 형성된 상기 제 1, 2, 3, 4 비정질 실리콘 패턴(도 5c, 6c의 113a, 113b, 113c, 113d) 상부에 남아있는 제 1 포토레지스트 패턴(도 5c, 6c의 181a)을 애싱(ashing) 또는 스트립(strip)을 진행하여 제거함으로써 상기 제 1, 2, 3, 4 실리콘 패턴(도 5c, 6c의 113a, 113b, 113c, 113d)을 노출시킨다.
이후, 상기 노출된 제 1 내지 제 4 비정질 실리콘 패턴(도 5c, 6c의 113a, 113b, 113c, 113d)에 대해 적정한 에너지 밀도를 갖는 레이저 빔 등을 조사하는 것을 특징으로 하는 ELA(Excimer Laser Annealing) 또는 SLS(Sequential lateral Solidification) 공정을 진행함으로써 상기 제 1, 2, 3, 4 비정질 실리콘 패턴(도 5c, 6c의 113a, 113b, 113c, 113d)을 용융 후 응고되며 재결정화됨으로써 상기 스위칭 및 스토리지 영역(STrA, StgA)과 제 1, 2 영역(Ⅰ, Ⅱ) 각각 제 1 내지 제 4 폴리실리콘 패턴(미도시)을 형성하게 된다.
이러한 상기 결정화 공정은 레이저 조사에 의한 방법 이외에 RTA(rapid thermal annealing)법 등을 이용할 수도 있다.
이때, 상기 스위칭 영역 및 제 1 , 2 영역(STrA, Ⅰ, Ⅱ)에 있어서 상기 제 1, 3, 4 폴리실리콘 패턴(미도시)은 각각 제 1, 2, 3 반도체층(114, 118, 120)을 이루게 되며 상기 제 2 폴리실리콘 패턴(116)은 그 하부에 형성된 제 1 스토리지 전극(107)과 그 상부에 추후 공정을 통해 형성될 제 2 스토리지 전극 사이에서 상기 제 2 버퍼패턴(110b)과 더불어 유전층을 형성하게 된다.
이후, 상기 제 1, 2, 3 반도체층(114, 118, 120)과 화소전극(106) 위로 전면에 무기절연물질 예를들어 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 게이트 절연막(123)을 형성한다.
또한, 상기 게이트 절연막(123) 위로 저저항의 금속물질 예를들어 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 크롬(Cr) 중 하나의 금속물질을 증착함으로써 제 1 금속층(미도시)을 형성하고 그 위로 포토레지스트층(미도시)을 형성하고 이를 노광 현상함으로써 제 3 포토레지스트 패턴(183)을 형성한다.
이후, 상기 제 3 포토레지스트 패턴(183) 외부로 노출된 상기 제 1 금속층(미도시)을 식각함으로써 상기 스위칭 영역 및 제 1, 2 영역(STrA, Ⅰ, Ⅱ)에 있어서는 상기 제 1, 2, 3 반도체층(114, 118, 120)의 중앙부에 대응하여 제 1, 2, 3 게이트 전극(125, 129, 131)을 각각 형성하고, 상기 스토리지 영역(StgA)에 있어서는 상기 제 1 스토리지 전극(116)과 중첩하는 제 2 스토리지 전극(127)을 형성한다.
동시에, 상기 화소부(PA)에는 상기 제 1 게이트 전극(125)과 연결되며 일방향으로 연장하는 게이트 배선(도 4b의 133)과 이와 이격하며 나란하게 연장하며 상기 제 2 스토리지 전극(127)과 연결되는 공통배선(도 4b의 134)을 형성한다. 이때 실질적으로 상기 공통배선(도 4b의 134) 자체로서 그 일부가 상기 제 2 스토리지 전극(127)을 형성하게 된다.
이후, 상기 제 3 포토레지스트 패턴 및 그 하부에 위치한 상기 제 1, 2, 3 게이트 전극(125, 129, 131)을 도핑 마스크로하여 제 1 도즈량(개/㎠)을 갖는 n형 불순물을 도핑함으로써 상기 제 1 내지 제 3 게이트 전극(125, 129, 131) 양측으로 노출된 제 1 내지 제 3 반도체층(114, 118, 120) 영역에 제 1 내지 제 3 n형 오믹콘택층(114b, 118b, 120b)을 각각 형성한다. 이때, 상기 제 1 내지 제 3 게이트 전극(125, 129, 131)에 의해 도핑되지 않은 상기 제 1 내지 제 3 반도체층(114, 118, 120) 중앙부는 각각 제 1 내지 제 3 액티브층(114a, 118a, 120a)을 이루게 된다.
다음, 도 4b, 5e 및 도 6e에 도시한 바와 같이, 등방성의 애싱(ashing)을 적정시간 진행함으로써 상기 제 1 내지 제 3 게이트 전극(125, 129, 131) 상부에 남아있는 제 3 포토레지스트 패턴(183)의 두께 및 폭을 줄어들도록 함으로써 그 하부의 제 1 내지 제 3 게이트 전극(125, 129, 131)의 양측면을 소정폭 노출되도록 한다.
이후, 드라이 에칭을 실시함으로써 상기 그 폭이 줄어든 제 3 포토레지스트 패턴(183) 외부로 노출된 제 1 내지 제 3 게이트 전극(125, 129, 131)의 양측면부의 소정폭을 드라이 에칭을 실시하여 제거함으로써 상기 제 1 내지 제 3 게이트 전 극(125, 129, 131) 외측으로 상기 제 1 내지 3 액티브층(114a, 118a, 120a)의 소정폭을 노출시킨다.
이후, 상기 제 1 도즈량보다 작은 값을 갖는 제 2 도즈량의 n형 불순물의 도핑을 실시함으로써 상기 제 1 지 제 3 게이트 전극(125, 129, 131) 외측으로 노출된 소정폭의 제 1 내지 제 3 액티브층 영역이 제 1 내지 제 3 LDD층(114c, 118c, 120c)을 이루도록 한다.
따라서, 스위칭 및 제 1, 2 영역(STrA, Ⅰ, Ⅱ)의 제 1 내지 3 반도체층(114, 118, 120)은 현 단계에서는 모두 n형 오믹콘택층(114b, 118b, 120b)과 LDD층(114c, 118c, 120c)과 액티브층(114a, 118a, 120a) 포함하는 형태가 된다(제 2 마스크 공정).
다음, 도 4b와 도 5f 및 도 6f에 도시한 바와 같이, 상기 제 1 내지 제 3 게이트 전극(125, 129, 131) 및 제 2 스토리지 전극(127) 상부에 남아있는 제 3 포토레지스트 패턴(도 5e, 6e의 183)을 애싱(ashing) 또는 스트립(strip)을 진행하여 제거하고, 새로운 포토레지스트를 도포하고 노광 현상함으로써 상기 스위칭 영역(STrA)의 제 1 반도체층(114) 전체 영역과 제 1 영역(I)의 제 2 반도체층(118) 전체 영역과 상기 스토리지 영역(StgA) 전체를 덮는 형태의 제 4 포토레지스트 패턴(185)을 형성한다.
이후, 상기 제 4 포토레지스트 패턴(185)을 도핑 마스크로 하여 상기 제 1 도즈량보다 큰 값을 갖는 제 3 도즈량의 p형 불순물의 도핑을 실시함으로써 상기 제 2 영역(Ⅱ)의 상기 제 3 게이트 전극(131) 외부로 노출된 제 3 반도체층(120) 영역 즉 제 3 LDD층(도 5e, 6e의 120c) 및 제 3 n형 오믹콘택층(도 5e, 6e의 120b)이 모두 p형 오믹콘택층(120d)을 이루도록 한다(제 3 마스크 공정).
이는 도핑되는 도즈량의 차이에 기인하는데, 전 단계(도 5e 및 도 6e에 도시된 단계)에서 상기 제 3 반도체층(120)에 있어서는 이미 제 1 및 제 2 도즈량을 갖는 n형 불순물이 도핑되어 제 3 n형 오믹콘택층(도 5e, 6e의 120b)과 제 3 LDD층(도 5e, 6e의 120c)을 이루어지만, 상기 영역에 상기 제 1, 2 도즈량보다 큰 제 3 도즈량을 갖는 p형 불순물이 더욱 도핑(이렇게 서로 타입이 다른 도핑을 이중으로 실시하는 것을 카운터 도핑(counter doping)이라 함)되게 되는 바, 상기 카운터 도핑(counter doping)의 효과로서 p형 오믹콘택층(120d)으로 변환되는 것이다.
따라서, 현 단계까지 진행함으로써 스위칭 영역(STrA)에는 제 1의 액티브층(114a)과 LDD층(114c)과 n형 오믹콘택층(114b)을 갖는 제 1 반도체층(114)이 형성되며, 제 1 영역(I)에는 제 2의 액티브층(118a)과 LDD층(118c)과 n형 오믹콘택층(118b)을 갖는 제 2 반도체층(118)이 형성되며, 제 2 영역(Ⅱ)에는 제 3의 액티브층(120a)과 p형 오믹콘택층(120d)을 갖는 제 3 반도체층(120)이 형성되게 된다.
다음, 도 4c, 5g 및 도 6g에 도시한 바와 같이, 상기 스위칭 영역(STrA)과 스토리지 영역(StgA) 및 제 1 영역(I)에 남아있는 제 4 포토레지스트 패턴(도 5f, 6f의 185)을 애싱(ashing) 또는 스트립(strip)하여 제거한다.
이후, 상기 제 1 내지 제 3 게이트 전극(125, 129, 131)과 게이트 배선(도 4c의 133)과 공통배선(도 4c의 134) 및 제 2 스토리지 전극(127) 위로 전면에 무기 절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포함으로서 보호층(135)을 형성하고, 이를 패터닝함으로써 상기 제 1, 2 n형 오믹콘택층(114b, 118b)을 각각 노출시키는 제 1 내지 제 4 콘택홀(140a, 140b, 142a, 142b)과, 상기 p형 오믹콘택층(120d)을 노출시키는 제 5 및 6 콘택홀(144a, 144b)을 형성한다.
이 경우, 상기 각 반도체층(114, 118, 120)에는 각 액티브층(114a, 118a, 120a)을 기준으로 그 양측에 각각 오믹콘택층(114b, 118b, 120b)이 형성되기 때문에 하나의 반도체층(114, 118, 120)에 대응하여 각 2개의 콘택홀((140a, 140b), (142a, 142b),(144a, 144b))이 형성되는 것이다.
이때, 추후 형성되는 드레인 전극과 중첩되는 화소전극 영역(PEA)에 대응해서는 상기 화소전극(106)을 일부를 노출시키는 화소전극 콘택홀(도 4c의 145)을 더욱 형성한다(제 4 마스크 공정).
다음, 도 4d, 5h 및 도 6h에 도시한 바와 같이, 상기 제 1 내지 제 6 콘택홀(140a, 140b, 142a, 142b, 144a, 144b)과 화소전극 콘택홀(도 4c의 145)을 갖는 보호층(135) 위로 제 2 금속물질 예를들어 구리(Cu), 구리합금, 몰리브덴(Mo), 크롬(Cr) 중에서 선택되는 하나의 물질을 증착하여 제 2 금속층(미도시)을 형성하고 이를 패터닝함으로써 상기 제 1 내지 제 6 콘택홀(140a, 140b, 142a, 142b, 144a, 144b)을 통해 제 1, 2 n형 오믹콘택층(114b, 118b) 또는 p형 오믹콘택층(120d)과 각각 접촉하며 서로 이격하는 제 1 내지 제 3 소스 전극(150a, 155a, 157a)과 제 1 내지 제 3 드레인 전극(150b, 155b, 157b)을 형성한다. 이때, 상기 스위칭 영역(STrA)에 형성된 제 1 드레인 전극(150b)은 상기 화소전극 콘택홀(도 4c의 145)까지 연장하도록 형성함으로써 상기 화소전극 콘택홀(도 4c의 145)을 통해 노출된 화소전극(106)과도 전기적으로 연결되도록 한다.
더불어, 동시에 상기 스토리지 영역(StgA)에 대응해서 상기 제 2 스토리지 전극(127)과 중첩하며 상기 제 1 드레인 전극(150b)과 연결되는 제 3 스토리지 전극(153)을 더욱 형성한다.
또한, 동일한 공정에 의해 상기 화소부(PA)에는 상기 제 1 소스 전극(150a)과 연결되며 상기 게이트 배선(도 4d의 133)과 교차하는 데이터 배선(도 4d의 160)을 형성(제 5 마스크 공정)함으로써 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판을 완성한다.
이렇게 완성된 본 발명에 따른 구동회로 일체형 액정표시장치용 어레이 기판은 스토리지 영역에 있어 서로 중첩하며 제 1, 2, 3 스토리지 전극이 형성됨으로써이중 구조의 스토리지 커패시터를 형성하게 됨으로써 스토리지 용량을 2배로 증가시키게 된다. 따라서, 상기 스토리지 영역의 면적으로 종래대비 반정도의 면적을 갖도록 형성해도 충분한 스토리지 용량을 갖는 바, 개구율을 향상시킬 수 있는 특징이 있다.
이와 같이, 본 발명은 총 5회의 마스크 공정을 진행하여 구동회로부 일체형 액정표시장치용 어레이 기판의 제조 방법을 제공함으로서 공정 단순화를 통한 제조 시간 및 비용을 절감시키고 생산성과 수율을 향상시키는 효과 있다.
또한 스토리지 커패시터를 이중층 구조를 갖도록 형성하여 단위 면적당 스토리지 용량을 증가시킴으로써 스토리지 영역을 축소하더라도 충분한 스토리지 용량을 확보할 수 있는 효과가 있으며 이를 통해 개구율을 향상시키는 효과를 갖는다.

Claims (20)

  1. 기판 상에 제 1 내지 제 4 비정질 실리콘 패턴과 그 하부로 각각 투명 도전성 패턴과, 상기 투명 도전성 패턴과 동일층에 동일물질로 이루어진 화소전극과, 상기 화소전극과 연결된 제 1 스토리지 전극을 형성하는 단계와;
    상기 제 1 내지 3 비정질 실리콘 패턴을 결정화하여 폴리실리콘의 제 1 내지 제 3 반도체층을 형성하는 단계와;
    상기 제 1 내지 제 3 반도체층 및 제 1 스토리지 전극과, 화소전극 위로 전면에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막 상부로 상기 제 1 내지 제 3 반도체층의 중앙부 각각에 제 1 내지 제 3 게이트 전극을 형성하고 동시에 상기 제 1 스토리지 전극에 대응해서는 제 2 스토리지 전극을 형성하는 단계와;
    제 1 도즈량의 n+ 도핑과, 제 2 도즈량의 n- 도핑과 제 3 도즈량의 p+ 도핑을 실시하여 상기 제 1, 2 반도체층 각각에 도핑되지 않은 액티브층과, n+도핑된 n형 오믹콘택층과, n- 도핑된 LDD층을 형성하고, 상기 제 3 반도체층에 도핑되지 않은 액티브층과 p+도핑된 p형 오믹콘택층을 형성하는 단계와;
    상기 제 1 및 제 2 반도체층의 n형 오믹콘택층 및 상기 제 3 반도체층의 p형 오믹콘택층과 각각 접촉하며 서로 이격하는 제 1 내지 제 3 소스 및 드레인 전극을 형성하고, 동시에 상기 제 1 드레인 전극과 연결되며 제 2 스토리지 전극에 대응하여 제 3 스토리지 전극을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
  2. 제 1 항에 있어서,
    기판 상에 제 1 내지 제 4 비정질 실리콘 패턴과 그 하부로 각각 투명 도전성 패턴과, 상기 투명 도전성 패턴과 동일층에 동일물질로 이루어진 화소전극과, 상기 화소전극과 연결된 제 1 스토리지 전극을 형성하는 단계는,
    상기 기판 상에 순차적으로 투명 도전성 물질층과, 제 1 버퍼층과, 비정질 실리콘층을 형성하는 단계와;
    상기 비정질 실리콘층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 1, 2 포토레지스트 패턴 외부로 노출된 상기 비정질 실리콘층과 제 1 버퍼층과 투명 도전성 물질층을 제거하여 3중층 구조의 제 1 내지 제 4 패턴을 형성하는 단계와;
    상기 제 2 포토레지스트 패턴을 제거하여 상기 제 4 패턴의 일부를 노출시키는 단계와;
    상기 노출된 일부의 제 4 패턴 중 최상층 및 중간층을 이루는 비정질 실리콘 패턴과 버퍼패턴을 제거하여 투명 도전성 물질의 상기 화소전극을 형성하는 단계와;
    상기 제 1 포토레지스트 패턴을 제거함으로써 상기 제 1 내지 제 3 패턴의 최상부층을 이루는 상기 제 1 내지 제 3 비정질 실리콘 패턴을 노출시키는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 제 1 두께를 갖는 제 1 포토레지스트 패턴과 제 2 두께를 갖는 제 2 포토레지스트 패턴을 형성하는 단계는,
    상기 비정질 실리콘층 위로 포토레지스트층을 형성하는 단계와;
    상기 포토레지스트층을 빛의 차단영역과 투과영역 및 반투과영역을 갖는 노광 마스크를 이용하여 노광을 실시하는 단계와;
    상기 노광된 포토레지스트층을 현상하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 결정화는 레이저를 조사하여 상기 제 1 내지 제 4 비정질 실리콘 패턴을 용융시키는 것을 특징으로 하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
  5. 제 1 항에 있어서,
    제 1 도즈량의 n+ 도핑과, 제 2 도즈량의 n- 도핑과 제 3 도즈량의 p+ 도핑을 실시하여 상기 제 1, 2 반도체층 각각에 도핑되지 않은 액티브층과, n+도핑된 n형 오믹콘택층과, n- 도핑된 LDD층을 형성하고, 상기 제 3 반도체층에 도핑되지 않은 액티브층과 p+도핑된 p형 오믹콘택층을 형성하는 단계는,
    상기 제 1 내지 제 3 게이트 전극을 도핑 마스크로 하여 제 1 도즈량의 n형 불순물을 도핑하여 상기 제 1 내지 3 반도체층 양측에 각각 제 1 내지 제 3 n형 오믹콘택층을 형성하며, 상기 제 1 내지 제 3 게이트 전극에 대응하여 도핑되지 않는 부분은 제 1 내지 제 3 액티브층을 이루도록 하는 단계와;
    상기 제 1 내지 제 3 게이트 전극의 양측의 소정폭을 드라이 에칭을 실시하여 제거하는 단계와;
    상기 제 1 내지 제 3 게이트 전극 외측으로 노출된 상기 제 1 내지 3 액티층에 상기 제 1 도즈량보다 작은 제 2 도즈량의 n형 불순물을 도핑하여 각각 제 1 내지 제 3 LDD층을 형성하는 단계와;
    상기 제 1 및 제 2 게이트 전극과 상기 제 2 스토리지 전극 위로 상기 제 1 및 제 2 반도체층 및 상기 제 2 스토리지 전극을 가리도록 포토레지스트 패턴을 형성하고 상기 제 1 도즈량보다 큰 제 3 도즈량을 갖는 p형 불순물을 도핑함으로써 상기 제 3 반도체층에 형성된 상기 제 3 LDD층과 제 3 n형 오믹콘택층을 p형 오믹콘택층으로 형성하는 단계와;
    상기 포토레지스트 패턴을 제거하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 반도체층의 n형 오믹콘택층 및 상기 제 3 반도체층의 p형 오믹콘택층과 각각 접촉하며 서로 이격하는 제 1 내지 제 3 소스 및 드레인 전극과 상기 제 3 스토리지 전극을 형성하는 단계는,
    상기 제 1 내지 제 3 게이트 전극과 상기 제 2 스토리지 전극 위로 상기 제 1 및 제 2 반도체층의 n형 오믹콘택층과 제 3 반도체층의 p형 오믹콘택층을 각각 노출시키는 제 1 내지 제 6 콘택홀을 갖는 보호층을 형성하는 단계와;
    상기 보호층 위로 상기 제 1 내지 제 6 콘택홀을 통해 상기 제 1 및 제 2 반도체층의 n형 오믹콘택층과 제 3 반도체층의 p형 오믹콘택층과 접촉하며 서로 이격하는 제 1 내지 제 3 소스 전극과 제 1 내지 3 드레인 전극을 형성하는 단계
    를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
  7. 제 6 항에 있어서,
    상기 제 1 내지 제 6 콘택홀을 갖는 보호층을 형성하는 단계는,
    상기 화소전극을 노출시키는 화소전극 콘택홀을 형성하는 단계를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 1 내지 제 3 소스 및 드레인 전극을 형성하는 단계는
    상기 제 1 드레인 전극이 상기 화소전극 콘택홀을 통해 상기 화소전극과 전기적으로 연결되도록 하는 단계를 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    기판 상에 제 1 내지 제 4 비정질 실리콘 패턴 및 화소전극을 형성하기 이전에
    상기 기판 상에 제 2 버퍼층을 형성하는 단계
    를 더욱 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
  10. 제 1 항에 있어서,
    상기 제 1 내지 제 3 게이트 전극을 형성하는 단계는,
    상기 제 1 게이트 전극과 연결되며 일 방향으로 연장하는 게이트 배선을 형성하는 단계
    를 더욱 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 게이트 배선을 형성하는 단계는,
    상기 제 2 스토리지 전극과 연결되며 상기 게이트 배선과 나란하게 연장하는 공통배선을 형성하는 단계
    를 더욱 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
  12. 제 10 항에 있어서,
    상기 제 1 내지 제 3 소스 및 드레인 전극과 제 3 스토리지 전극을 형성하는 단계는,
    상기 제 1 소스 전극과 연결되며 상기 게이트 배선과 교차하는 데이터 배선을 형성하는 단계
    를 더욱 포함하는 구동회로 일체형 액정표시장치용 어레이 기판의 제조방법.
  13. 기판 상에 형성된 제 1 내지 제 4 투명 도전 패턴 및 이와 동일한 물질로 이루어진 화소전극 및 제 1 스토리지 전극과;
    상기 제 1 내지 제 4 투명 도전 패턴 상부에 각각 형성된 제 1 내지 제 4 버퍼패턴과;
    상기 제 1 내지 제 3 버퍼패턴 상부에 형성된 제 1 내지 제 3 반도체층 및 상기 제 4 버퍼패턴 상부에 형성된 반도체 패턴과;
    상기 제 1 내지 제 3 반도체층과 상기 화소전극 상부로 형성된 게이트 절연막과;
    상기 게이트 절연막 상부로 상기 제 1 내지 제 3 반도체층 중앙부에 각각 형성된 제 1 내지 제 3 게이트 전극 및 상기 제 1 스토리지 전극에 대응하여 형성된 제 2 스토리지 전극과;
    상기 제 1 내지 제 3 게이트 전극 및 상기 제 2 스토리지 전극 상부로 전면에 형성되며 상기 제 1 내지 제 3 게이트 전극 양측의 제 1 내지 제 3 반도체층을 각각 노출시키는 제 1 내지 제 6 콘택홀을 가지며 형성된 보호층과;
    상기 제 1 내지 제 6 콘택홀을 통해 상기 제 1 내지 제 3 반도체층과 각각 접촉하며 서로 이격하여 형성된 제 1 내지 제 3 소스 전극 및 드레인 전극과;
    상기 제 1 내지 제 3 소스 및 드레인 전극과 동일층에 상기 제 2 스토리지 전극에 대응하여 형성된 제 3 스토리지 전극
    을 포함하는 구동회로 일체형 액정표시장치용 어레이 기판.
  14. 제 13 항에 있어서,
    상기 제 3 스토리지 전극은 상기 제 1 드레인 전극과 연결 형성된 것이 특징인 구동회로 일체형 액정표시장치용 어레이 기판.
  15. 제 13 항에 있어서,
    상기 보호층은 상기 화소전극 일부를 노출시키는 화소전극 콘택홀을 더욱 포함하는 구동회로 일체형 액정표시장치용 어레이 기판.
  16. 제 15 항에 있어서,
    상기 제 1 드레인 전극은 상기 화소전극 콘택홀을 통해 상기 화소전극과 접촉하도록 형성된 것이 특징인 구동회로 일체형 액정표시장치용 어레이 기판.
  17. 제 13 항에 있어서,
    상기 게이트 절연막 상부에는,
    상기 제 1 게이트 전극과 연결되며 일방향으로 연장하는 게이트 배선과;
    상기 게이트 배선과 이격하여 나라하게 연장하며 상기 제 2 스토리지 전극과 연결되는 공통배선
    이 더욱 형성된 구동회로 일체형 액정표시장치용 어레이 기판.
  18. 제 17 항에 있어서,
    상기 보호층 상부에는,
    상기 제 1 소스 전극과 연결되며 상기 게이트 배선과 교차하는 데이터 배선이 더욱 형성된 구동회로 일체형 액정표시장치용 어레이 기판.
  19. 제 13 항에 있어서,
    상기 제 1, 2 반도체층은,
    상기 제 1, 2 게이트 전극 각각에 대응하는 부분에 대응해서는 도핑되지 않은 제 1, 2 액티브층과, 상기 제 1, 2 액티브층 각각의 양측으로 저농도의 n-도핑된 제 1, 2 LDD층과, 상기 제 1, 2 LDD층 각각의 외측으로 고농도의 n+도핑된 제 1, 2 n형 오믹콘택층을 포함하는 구동회로 일체형 액정표시장치용 어레이 기판.
  20. 제 19 항에 있어서,
    상기 제 3 반도체층은,
    상기 제 3 게이트 전극에 대응하는 부분에 대응해서는 도핑되지 않은 제 3 액티브층과, 상기 제 3 액티브층 양측으로 고농도의 p+도핑된 p형 오믹콘택층을 포함하는 구동회로 일체형 액정표시장치용 어레이 기판.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150068146A (ko) * 2013-12-11 2015-06-19 엘지디스플레이 주식회사 구동회로 일체형 어레이 기판의 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102084390B1 (ko) * 2013-01-03 2020-03-05 엘지디스플레이 주식회사 구동회로 일체형 어레이 기판 및 그의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050003249A (ko) * 2003-06-30 2005-01-10 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR20050098123A (ko) * 2004-04-06 2005-10-11 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR20050098122A (ko) * 2004-04-06 2005-10-11 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR20060064358A (ko) * 2004-12-08 2006-06-13 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050003249A (ko) * 2003-06-30 2005-01-10 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR20050098123A (ko) * 2004-04-06 2005-10-11 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR20050098122A (ko) * 2004-04-06 2005-10-11 엘지.필립스 엘시디 주식회사 구동회로 일체형 액정표시장치용 어레이 기판의 제조 방법
KR20060064358A (ko) * 2004-12-08 2006-06-13 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150068146A (ko) * 2013-12-11 2015-06-19 엘지디스플레이 주식회사 구동회로 일체형 어레이 기판의 제조 방법
KR102156342B1 (ko) 2013-12-11 2020-09-21 엘지디스플레이 주식회사 구동회로 일체형 어레이 기판의 제조 방법

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