KR101211087B1 - 박막 트랜지스터 기판 및 이를 포함하는 표시 장치 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 기판 및 이를 포함하는 표시 장치에 관한 것으로, 제 1 및 제 2 화소 전극이 마련된 단위 화소 영역 내에 제 1 및 제 2 화소 전극에 각기 접속되고 박막 트랜지스터들의 드레인 단자에 접속되는 판 형상의 제 1 및 제 2 드레인 전극판을 마련하여 정전기에 의한 소자의 손상을 방지할 수 있고, 제 1 및 제 2 박막 트랜지스터와 제 1 및 제 2 드레인 전극판 간의 접속이 인접한 화소 영역 간 서로 엇갈리도록 하여 라인 반전 구동으로 도트 반전 구동 효과를 얻을 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시 장치를 제공한다.
표시 패널, 유지 전극판, 드레인 전극판, 수직, 엇갈림 구동
Description
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면 개념도.
도 2 및 도 3은 도 1의 A-A선에 대해 자른 단면 개념도.
도 4 및 도 5는 도 1의 B-B선에 대해 자른 단면 개념도.
도 6은 일 실시예에 따른 엇갈림 구동을 위한 박막 트랜지스터 기판의 평면 개념도.
도 7은 일 실시예에 따른 표시 장치의 엇갈림 구동을 설명하기 위한 개념도.
도 8 및 도 9는 일 실시예의 변형예에 따른 박막 트랜지스터 기판의 평면 개념도.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 설명하기 위한 도면들.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 기판 110 : 게이트 라인
120 : 박막 트랜지스터 126 : 드레인 전극
130 : 데이터 라인 140 : 유지 라인
141 : 유지 전극판 150 : 드레인 전극판
160 : 보호막 170 : 화소 전극
본 발명은 박막 트랜지스터 기판 및 이를 포함하는 표시 장치에 관한 것으로, 복수의 서브 화소를 갖는 단위 화소 내의 복수의 박막 트랜지스터와 복수의 서브 화소 전극 간의 접속 관계를 변경하여 세로줄 얼룩 발생을 방지하고, 정전기 발생을 방지시킬 수 있으며, 인접하는 화소들 간이 엇갈림 구동을 수행할 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시 장치에 관한 것이다.
평판 표시 장치 중의 하나인 액정 표시 장치는 액정의 광학적 이방성과 분극 성질을 이용하여 화상을 표시한다. 즉, 액정의 배향을 조절하여 백라이트 유닛으로부터 액정 표시 패널로 조사된 광의 투과율을 제어하여 목표로 하는 화상을 표시할 수 있게 된다.
이러한 액정 표시 장치를 이용하여 화상을 표시하는 경우 화상의 품질 문제가 계속적으로 부각되고 있는 실정이다. 예를 들어, 액정 표시 장치를 이용하여 동영상을 표시하는 경우 화면 끌림 현상이 발생하는 문제가 있다.
따라서, 액정 표시 장치 구동을 위한 프레임 주파수를 60Hz 이상으로 증대시켜 화면 끌림 현상을 개선하고자 하는 연구가 활발히 진행중이다. 이와 같이 액정 표시 장치를 60Hz 이상에서 구동시키기 위해서는 액정 표시 장치 내의 화소 구조를 변경하여야 한다. 즉, 기존에는 화소 영역내에 하나의 화소가 마련되고, 상기 화소는 하나의 게이트 라인과 하나의 데이터 라인을 통해 그 동작이 제어되었다. 그러나, 앞서 설명한 바와 같이 액정 표시 장치를 60Hz 이상에서 구동시키기 위해서는 화소 영역 내에 복수의 서브 화소가 마련되고, 상기 서브 화소들은 복수의 게이트 라인 또는 복수의 데이터 라인을 통해 그 동작이 제어된다. 하지만, 복수의 게이트 라인 및 데이터 라인과, 복수의 서브 화소간의 연결 관계에 따라 화소의 충전률이 저하되거나, 세로줄 얼룩이 발생하게나, 정전기에 의한 불량이 발생되는 문제가 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 도출된 것으로서, 인접한 화소 영역 간의 서브 화소 전극에 각기 서로 다른 극성의 화소 전압을 인가하는 엇갈림 구동을 통해 도트 인버젼 효과를 얻을 수 있고, 일 화소 영역 내에 마련된 복수의 서브 화소 전극과 접속하는 드레인 전극의 화소 콘택 영역의 면적을 넓게하여 정전기에 의한 소자 불량을 방지할 수 있는 박막 트랜지스터 기판 및 이를 포함하는 표시 장치를 제공하는 것을 그 목적으로 한다.
본 발명에 따른 복수의 게이트 라인과 이와 교차하는 복수의 제 1 및 제 2 데이터 라인과, 하나의 게이트 라인과 하나의 제 1 및 제 2 데이터 라인에 의해 정의된 단위 화소 영역에 마련되어 제 1 및 제 2 드레인 전극을 각기 구비하는 제 1 및 제 2 박막 트랜지스터와, 상기 단위 화소 영역 내에 마련된 제 1 및 제 2 화소 전극과, 제 1 화소 전극과, 상기 제 1 및 제 2 드레인 전극 중 하나의 드레인 전극에 각기 접속된 제 1 드레인 전극판과, 제 2 화소 전극과, 상기 제 1 및 제 2 드레인 전극 중 상기 제 1 드레인 전극판과 접속되지 않은 다른 하나의 드레인 전극에 각기 접속된 제 2 드레인 전극판을 포함하되, 상기 제 1 및 제 2 드레인 전극판은 상기 제 1 및 제 2 드레인 전극의 연장부들의 사이 영역 내에 마련된 박막 트랜지스터 기판을 제공한다.
상기 제 1 및 제 2 드레인 전극판들의 중심을 잇는 중심선이 상기 게이트 라인과 교차하는 것이 바람직하다.
상기 제 1 및 제 2 드레인 전극판과 그 일부가 중첩하는 유지 전극판을 더 포함하는 것이 바람직하다. 상기 유지 전극판은 상기 제 1 및 제 2 드레인 전극의 연장부 사이 영역 내에 마련되는 것이 효과적이다.
일 화소 영역의 제 1 드레인 전극은 제 1 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 2 드레인 전극판에 접속되며, 상기 일 화소 영역과 인접한 다른 화소 영역의 제 1 드레인 전극은 제 2 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 1 드레인 전극판에 접속되는 것이 바람직하다. 이때, 상기 제 1 박막 트 랜지스터는 상기 게이트 라인과 상기 제 1 데이터 라인에 접속되고, 상기 제 2 박막 트랜지스터는 상기 게이트 라인과 상기 제 2 데이터 라인에 접속된다.
또한, 본 발명에 따른 제 1 화소 전극과 공통 전극을 구비하는 제 1 화소 커패시터와, 제 2 화소 전극과 상기 공통 전극을 구비하는 제 2 화소 커패시터를 포함하는 복수의 단위 화소와, 상기 단위 화소 내에 마련되어 제 1 및 제 2 드레인 전극을 각기 구비하는 제 1 및 제 2 박막 트랜지스터와, 상기 제 1 화소 전극과 접속되고, 상기 제 1 및 제 2 드레인 전극 중 하나에 접속된 제 1 드레인 전극판과, 상기 제 2 화소 전극과 접속되고, 상기 제 1 및 제 2 드레인 전극 중 다른 하나에 접속된 제 2 드레인 전극판과, 상기 제 1 및 제 2 드레인 전극판은 상기 제 1 및 제 2 드레인 전극의 연장부들의 사이 영역 내에 마련된 표시 장치를 제공한다.
상기 제 1 및 제 2 박막 트랜지스터는 일 게이트 라인에 접속되고, 제 1 박막 트랜지스터는 제 1 데이터 라인에 접속되고, 제 2 박막 트랜지스터는 제 2 데이터 라인에 접속되는 것이 바람직하다. 상기 제 1 및 제 2 드레인 전극판들의 중심을 잇는 중심선이 상기 게이트 라인과 교차하는 것이 효과적이다.
상기 제 1 및 제 2 드레인 전극판과 그 일부가 중첩되어 제 1 및 제 2 유지 커패시터를 형성하는 유지 전극판을 더 포함하는 것이 바람직하다.
일 화소의 제 1 드레인 전극은 제 1 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 2 드레인 전극판에 접속되며, 상기 일 화소와 인접한 다른 화소의 제 1 드레인 전극은 제 2 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 1 드레인 전극판에 접속되는 것이 바람직하다.
또한, 본 발명에 따른 복수의 게이트 라인과, 복수의 제 1 및 제 2 데이터 라인과, 하나의 게이트 라인과 하나의 제 1 및 제 2 데이터 라인 사이에 마련되고, 제 1 화소 전극과 공통 전극을 구비하는 제 1 화소 커패시터와, 제 2 화소 전극과 상기 공통 전극을 구비하는 제 2 화소 커패시터와, 제 1 화소 전극과 유지 전극판을 구비하는 제 1 유지 커패시터와, 제 2 화소 전극과 상기 유지 전극판을 구비하는 제 2 유지 커패시터를 포함하는 복수의 단위 화소를 포함하고, 상기 유지 전극판의 장축 방향의 연장선은 상기 게이트 라인과 교차하는 표시 장치를 제공한다.
상기 제 1 유지 커패시터는 상기 제 1 화소 전극과 상기 유지 전극판 사이에 마련되고, 상기 제 1 화소 전극과 접속된 제 1 드레인 전극판을 더 포함하고, 상기 제 2 유지 커패시터는 상기 제 2 화소 전극과 상기 유지 전극판 사이에 마련되고, 상기 제 2 화소 전극과 접속된 제 2 드레인 전극판을 더 포함하는 것이 바람직하다.
제 1 드레인 전극을 포함하는 제 1 박막 트랜지스터와 제 2 드레인 전극을 포함하는 제 2 박막 트랜지스터를 더 구비하고, 상기 제 1 및 제 2 드레인 전극은 각기 그 일부가 연장되어 상기 제 1 및 제 2 드레인 전극판 중 하나에 접속되고, 상기 제 1 및 제 2 드레인 전극판은 상기 제 1 및 제 2 드레인 전극의 연장부들의 사이 영역 내에 마련되는 것이 효과적이다.
일 화소 영역의 제 1 드레인 전극은 제 1 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 2 드레인 전극판에 접속되며, 상기 일 화소 영역과 인접한 다른 화소 영역의 제 1 드레인 전극은 제 2 드레인 전극판에 접속되고, 제 2 드레인 전 극은 제 1 드레인 전극판에 접속되는 것이 바람직하다.
또한, 본 발명에 따른 투광성 기판 상에 게이트 라인과, 제 1 및 제 2 게이트 전극 및 장축 방향의 연장선이 상기 게이트 라인과 교차하는 유지 전극판을 형성하는 단계와, 전체 구조상에 게이트 절연막을 형성하는 단계와, 상기 제 1 및 제 2 게이트 전극 상에 활성층을 형성하는 단계와, 상기 게이트 라인과 교차하는 제 1 및 제 2 데이터 라인을 형성하고, 상기 제 1 게이트 전극 상에 제 1 소스 전극 및 제 1 드레인 전극을 형성하고, 상기 제 2 게이트 전극 상에 제 2 소스 전극 및 제 2 드레인 전극을 형성하고, 상기 유지 전극판 상에 마련되어 상기 제 1 및 제 2 드레인 전극 중 어느 하나에 접속된 제 1 드레인 전극판과, 상기 유지 전극판 상에 마련되어 상기 제 1 및 제 2 드레인 전극 중 다른 하나에 접속된 제 2 드레인 전극판을 형성하되, 상기 제 1 및 제 2 드레인 전극판들의 중심을 연결하는 중심선이 상기 게이트 라인과 교차되도록 하는 단계와, 전체 구조상에 상기 제 1 드레인 전극판의 일부를 노출하는 제 1 화소 콘택홀과, 상기 제 2 드레인 전극판의 일부를 노출하는 제 2 화소 콘택홀을 포함하는 보호막을 형성하는 단계 및 상기 보호막 상에 상기 제 1 화소 콘택홀을 통해 상기 제 1 드레인 전극판에 접속된 제 1 화소 전극과, 상기 제 2 화소 콘택홀을 통해 상기 제 2 드레인 전극판에 접속된 제 2 화소 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법을 제공한다.
또한, 본 발명에 따른 복수의 게이트 라인과 이와 교차하는 복수의 제 1 및 제 2 데이터 라인과, 하나의 게이트 라인과 하나의 제 1 및 제 2 데이터 라인에 의해 정의된 단위 화소 영역에 마련되어 제 1 및 제 2 드레인 전극을 각기 구비하는 제 1 및 제 2 박막 트랜지스터와, 상기 단위 화소 영역 내에 마련된 제 1 및 제 2 화소 전극과, 제 1 화소 전극과, 상기 제 1 및 제 2 드레인 전극 중 하나의 드레인 전극에 각기 접속된 제 1 드레인 전극판 및 제 2 화소 전극과, 상기 제 1 및 제 2 드레인 전극 중 상기 제 1 드레인 전극판과 접속되지 않은 다른 하나의 드레인 전극에 각기 접속된 제 2 드레인 전극판을 포함하되, 상기 제 1 및 제 2 드레인 전극판은 상기 제 1 및 제 2 드레인 전극의 연장부들의 사이 영역 내에 마련되고, 상기 제 1 및 제 2 드레인 전극판들의 중심을 잇는 중심선이 상기 게이트 라인과 교차하는 박막 트랜지스터 기판을 제공한다.
상기 제 1 및 제 2 드레인 전극판은 상하 배치되는 것이 바람직하다.
일 단위 화소 영역의 제 1 드레인 전극은 제 1 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 2 드레인 전극판에 접속되며, 상기 일 단위 화소 영역과 인접한 다른 단위 화소 영역의 제 1 드레인 전극은 제 2 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 1 드레인 전극판에 접속되는 것이 효과적이다.
수직 방향으로 연장되고 상기 제 1 및 제 2 드레인 전극판과 그 일부가 중첩하는 유지 전극판을 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 상부에 또는 위에 있다고 표현되는 경우는 각 부분이 다른 부분의 바로 상부 또는 바로 위에 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면 개념도이고, 도 2 및 도 3은 도 1의 A-A선에 대해 자른 단면 개념도이고, 도 4 및 도 5는 도 1의 B-B선에 대해 자른 단면 개념도이다. 도 6는 일 실시예에 따른 엇갈림 구동을 위한 박막 트랜지스터 기판의 평면 개념도이고, 도 7은 일 실시예에 따른 표시 장치의 엇갈림 구동을 설명하기 위한 개념도이다. 도 8 및 도 9는 일 실시예의 변형예에 따른 박막 트랜지스터 기판의 평면 개념도이다.
도 1 내지 도 9를 참조하면, 본 실시예에 따른 표시 장치는 하부 기판인 박막 트랜지스터 기판(1000)과, 이와 대향하여 배치되는 상부 기판인 공통 전극 기판(2000)과, 이들 두 기판 사이에 형성되며 두 기판에 대해서 원하는 방향으로 배향되는 액정층(도시되지 않음)을 포함한다. 상하부 기판들의 표면은 액정의 배향을 위해 배향막(도시되지 않음)을 설치하여 액정층의 액정 분자를 배향시킨다. 이때 액정층의 액정 분자의 배향은 각 기판에 대하여 수직이 되도록 하는 수직 배향 모드인 것이 바람직하나, 수직 배향이 아닐 수도 있어 특별히 한정되지 않는다.
박막 트랜지스터 기판(1000)은 투광성 절연 기판(100) 위에 게이트 신호를 전달하며 제 1 방향으로 연장되고 제 2 방향으로 소정 간격을 갖도록 배열된 복수의 게이트 라인(110)과, 게이트 라인(110)에 교차하여 형성된 복수의 제 1 및 제 2 데이터 라인(130a, 130b)과, 게이트 라인(110)과 제 1 및 제 2 데이터 라인(130a, 130b)에 의해 정의된 화소 영역에 형성된 제 1 및 제 2 화소 전극(170a, 170b)과, 제 1 데이터 라인(130a) 및 게이트 라인(110)과 접속된 제 1 박막 트랜지스터(120a)와, 제 2 데이터 라인(130b) 및 게이트 라인(110)과 접속된 제 2 박막 트랜지스터(120b)와, 상기 게이트 라인(110)에 평행하게 연장되어 상기 제 1 및 제 2 화소 전극(170a, 170b)을 관통하는 유지 라인(140)을 구비한다. 상기 제 1 박막 트랜지스터(120a)와 제 2 박막 트랜지스터(120b)는 제 1 및 제 2 화소 전극(170a, 170b) 중 어느 하나에 각기 접속된다. 즉, 제 1 박막 트랜지스터(120a)가 제 1 화소 전극(170a)에 접속되는 경우 제 2 박막 트랜지스터(120b)는 제 2 화소 전극(170b)에 접속되고, 제 1 박막 트랜지스터(120a)가 제 2 화소 전극(170b)에 접속되는 경우 제 2 박막 트랜지스터(120b)는 제 1 화소 전극(170a)에 접속된다.
상기의 게이트 라인(110)은 주로 가로 방향으로 뻗어 있고, 게이트 라인(110)의 일부가 상부 및/또는 하부로 돌출하여 상술한 제 1 및 제 2 박막 트랜지스터(120a, 120b)의 게이트 전극(121a, 121b)을 이룬다. 게이트 라인(110)의 끝단에는 외부 회로와의 연결을 위한 게이트 콘택패드(미도시)가 형성되어 있다. 여기서, 게이트 라인(110)은 단일층으로 형성할 수 있고, 이중층 이상의 다중층으로 형성할 수도 있다. 이중층 이상으로 형성하는 경우에 한 층은 저항이 작은 물질로 형 성하고 다른 층은 기타 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다. 그 예로는 Cr/Al(또는 Al 합금)의 이중층 또는 Al(또는 Al 합금)/Mo의 이중층을 들 수 있으나, 이외에도 다양한 금속 또는 도전체로서 게이트 라인(110)을 형성할 수 있다.
제 1 및 제 2 데이터 라인(130a, 130b)은 주로 세로 방향으로 연장되고, 상기 제 1 및 제 2 화소 전극(170a, 170b)의 양측에 각기 배치된다. 그리고, 그 일부가 각기 돌출하여 상술한 제 1 및 제 2 박막 트랜지스터(120a, 120b)의 소스 전극(125a, 125b)을 이룬다. 제 1 및 제 2 데이터 라인(130a, 130b)의 끝단에는 데이터 콘택 패드(미도시)가 형성되어 있다. 여기서, 데이터 라인(130a, 130b)은 단일층으로 형성할 수 있고, 물질적 성질이 다른 이중층 이상의 다중층으로 형성할 수도 있다. 이중층 이상으로 형성하는 경우에는 한 층은 데이터 신호의 지연이나 전압 강하를 줄일 수 있도록 저항이 작은 물질로 형성하고 다른 층은 기타 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다. 도면들에서는 직선형의 제 1 및 제 2 데이터 라인(130a, 130b)을 도시하였으나, 데이터 라인(130a, 130b)은 소정의 굽은 영역을 가질 수도 있다. 그리고, 데이터 라인(130a, 130b)이 굽은 영역을 가질 경우 상기 제 1 및 제 2 화소 전극(170a, 170b)은 데이터 라인(130a, 130b)의 굽은 영역을 따라 형성될 수도 있다.
유지 라인(140)은 제 1 및 제 2 화소 전극(170a, 170b)과 그 일부가 중첩하는 유지 전극판(141)과, 상기 유지 전극판(141)과 접속되어 상기 게이트 라인(110)의 연장 방향과 동일 방향으로 연장된 유지 전극 라인(142)을 포함한다. 여기서, 상기 유지 라인(140)은 게이트 라인(110)과 동일 물질로 제작되고, 상기 게이트 라인(110)과 동시에 패터닝된다. 그리고, 유지 라인(140)의 끝단은 공통 전압(Vcom)과 연결되어 있는 것이 효과적이다.
상기 유지 전극판(141)은 상기 게이트 라인(110)에서 돌출된 두개의 게이트 전극(121a, 121b) 각각의 내측면에서 돌출 방향으로 연장된 두 돌출 연장선 사이 영역 내에 대략 사각형 판 형상으로 마련되는 것이 바람직하다. 유지 전극판(141)은 도 1 및 도 6에 도시된 바와 같이 그 장변의 연장 방향이 상기 유지 전극 라인(142)의 연장 방향(즉, 게이트 라인(110)의 연장 방향)과 교차하는 대략 직사각형 형상으로 제작된다. 이때, 직사각형 형상의 유지 전극판(141)의 장변의 연장 방향은 상기 유지 전극 라인(142)의 연장 방향과 직교하는 것이 바람직하다. 그리고, 상기 유지 전극판(141)은 화소 영역의 중심부에 배치되는 것이 바람직하다. 하지만, 본 실시예는 이에 한정되지 않고 도 8에 도시된 바와 같이 유지 전극판(141)의 장변의 연장 방향 선과 유지 전극 라인(142)의 연장 방향 선은 소정 각도를 갖고 교차될 수 있다. 상기 소정 각도는 0도에서 90도 범위인 것이 바람직하다. 그리고, 상기 유지 전극판(141)은 도 8에 도시된 바와 같이 게이트 라인(110)과 인접 영역에 배치될 수 있다. 또한, 도 9에 도시된 바와 같이 유지 전극판(141)은 원형 형상으로 제작될 수 있다. 물론 이에 한정되지 않고, 상기 유지 전극판(141)은 다각형 형상, 반원 형상, 타원 형상 및 반타원 형상등으로 제작될 수도 있다.
유지 전극판(141)은 도 1에 도시된 바와 같이 그 상측부는 제 2 화소 전 극(170b)과 그 일부가 중첩되어 제 2 유지 커패시터를 형성한다. 제 2 화소 전극(170b)과 유지 전극판(141) 사이에는 제 2 화소 콘택홀(162)을 통해 상기 제 2 화소 전극(170b)과 접속되는 제 2 드레인 전극판(150b)이 마련된다. 상기의 제 2 드레인 전극판(150b)을 통해 제 2 유지 커패시터의 정전용량을 증대시킨다. 그리고, 상기 유지 전극판(141)의 하측부는 제 1 화소 전극(170a)과 그 일부가 중첩되어 제 1 유지 커패시터를 형성한다. 제 1 화소 전극(170a)과 유지 전극판(141) 사이에는 제 1 화소 콘택홀(161)을 통해 상기 제 1 화소 전극(170a)과 접속되는 제 1 드레인 전극판(150a)이 마련된다. 제 1 드레인 전극판(150a)을 제 1 유지 커패시터의 정전용량을 증대시킬 수 있다. 여기서, 제 1 및 제 2 드레인 전극판(150a, 150b)과 유지 전극판(141)간의 중첩 면적의 사이즈를 조절하여 제 1 및 제 2 유지 커패시터의 정전용량을 제어할 수 있다. 도 1에 도시된 바와 같이 상기 제 1 및 제 2 드레인 전극판(150a, 150b)의 일부는 제 1 및 제 2 화소 전극(170a, 170b)의 이격 공간(즉, 절개 패턴 영역)으로 연장되어 상기 유지 전극판(141)과 중첩될 수 있다. 물론, 이에 한정되지 않고, 도 6에 도시된 바와 같이 상기 유지 전극판(141)의 상측부가 제 1 화소 전극(170b)과 중첩되고, 하측부가 제 2 화소 전극(170b)과 중첩될 수도 있다.
제 1 및 제 2 박막 트랜지스터(120a, 120b) 각각은 제 1 및 제 2 게이트 전극(121a, 121b), 제 1 및 제 2 소스 전극(125a, 125b) 및 제 1 및 제 2 드레인 전극(126a, 126b)을 포함한다. 제 1 및 제 2 드레인 전극(126a, 126b)은 그 일부가 연장되어 제 1 및 제 2 드레인 전극판(150a, 150b) 중 하나에 각기 접속된다. 여 기서, 상기 제 1 및 제 2 소스 전극(125a, 125b), 제 1 및 제 2 드레인 전극(126a, 126b) 그리고 제 1 및 제 2 드레인 전극판(150a, 150b)은 제 1 및 제 2 데이터 라인(130a, 130b)과 동일 물질로 제작되고, 상기 데이터 라인(130a, 130b)과 동시에 패터닝된다.
제 1 소스 전극(125a)은 상기 제 1 데이터 라인(130a)의 일단이 제 1 게이트 전극(121a) 상부 영역으로 돌출하여 제작된다. 제 2 소스 전극(125b)은 상기 제 2 데이터 라인(130b)의 일단이 제 2 게이트 전극(121b) 상부 영역으로 돌출하여 제작된다.
상기 제 1 드레인 전극(126a)은 제 1 게이트 전극(121a) 상부 영역에서부터 연장되어 제 1 드레인 전극판(150a)과 접속된다. 제 1 드레인 전극(126a)은 도 1에 도시된 바와 같이 상기 제 1 데이터 라인(130a)과 인접하여 이와 동일 방향으로 연장된 제 1 연장부(126a-1)와, 상기 제 1 연장부(126a-1)에서 상기 제 1 드레인 전극판(150a) 방향으로 연장된 제 2 연장부(126a-2)를 포함한다. 제 2 드레인 전극(126b)은 제 2 게이트 전극(121b) 상부 영역에서부터 연장되어 제 2 드레인 전극판(150b)과 접속된다. 제 2 드레인 전극(126b)은 도 1에 도시된 바와 같이 상기 제 2 데이터 라인(130b)과 인접하여, 이와 동일 방향으로 연장된 제 1 연장부(126b-1)와, 상기 제 1 연장부(126b-1)에서 상기 제 2 드레인 전극판(150b) 방향으로 연장된 제 2 연장부(126b-2)를 포함한다.
상기 제 1 드레인 전극판(150a)은 제 1 화소 전극(170a) 하부 영역에 판 형상으로 마련되고, 제 2 드레인 전극판(150b)은 제 2 화소 전극(170b) 하부 영역에 판 형상으로 마련된다.
그리고, 상기 제 1 및 제 2 드레인 전극판(150a, 150b)은 제 1 드레인 전극(126a)의 제 1 연장부(126a-1) 및 이의 가상 연장선과 제 2 드레인 전극(126b)의 제 1 연장부(126b-1) 및 이의 가상 연장선 사이 영역에 마련되는 것이 바람직하다. 이때, 도 1에 도시된 바와 같이 제 1 드레인 전극판(150a)의 상측 영역에 제 2 드레인 전극판(150b)이 위치하는 것이 바람직하다. 즉, 제 1 및 제 2 드레인 전극판(150a, 150b)의 중심을 잇는 중심선이 상기 게이트 라인(110)과 교차하는 것이 효과적이다. 상기 중심선과 게이트 라인(110)은 도 1 및 도 6에 도시된 바와 같이 직교하는 것이 바람직하다. 물론 도 8 및 도 9에 도시된 바와 같이 상기 중심선과 게이트 라인(110)은 소정 각도를 갖고 교차될 수 있다.
본 실시예는 이에 한정되지 않고, 도 6 및 도 8에 도시된 바와 같이 상기 제 1 및 제 2 드레인 전극판(150a, 150b)의 상하 위치가 바뀔 수 있다. 그리고, 도 6, 도 8 및 도 9에 도시된 바와 같이 일 화소 영역의 제 1 드레인 전극(126a)은 제 2 드레인 전극판(150b)에 접속되고, 제 2 드레인 전극(126b)은 제 1 드레인 전극판(150a)에 접속될 수 있고, 상기 일 화소 영역와 인접한 다른 화소 영역의 제 1 드레인 전극(126a)은 제 1 드레인 전극판(150a)에 접속되고, 제 2 드레인 전극(126b)은 제 2 드레인 전극판(150b)에 접속될 수 있다. 상기의 제 1 및 제 2 드레인 전극판(150a, 150b)은 대략 사각형 형상으로 제작하는 것이 바람직하다. 물론 이에 한정되지 않고, 도 9에 도시된 바와 같이 원형 형상으로 제작할 수 있다. 또한, 다각형 형상, 반원 형상, 반타원 형상 및 타원 형상으로도 제작할 수 있다.
이를 통해 정전기에 의한 소자의 손상을 방지할 수 있을 뿐만 아니라 인접한 화소 영역 내의 제 1 및 제 2 화소 전극(170a, 170b)에 서로 다른 전압을 인가할 수 있는 엇갈림 구동을 실시할 수 있다.
상술한 바와 같이 본 실시예에서는 상기 제 1 및 제 2 드레인 전극판(150a, 150b)에 제 1 및 제 2 드레인 전극(126a, 126b)을 각기 접속시켜 정전기에 의한 박막 트랜지스터(120a, 120b)의 손상을 방지할 수 있다. 박막 트랜지스터(120a, 120b)의 드레인 전극(126a, 126b)은 표시 장치 제작 공정 중 별도의 외부 배선과 접속되지 않은 플로팅된 금속 배선형태로 위치한다. 따라서, 플로팅 되어 있는 금속에 외부 접촉이나 제조 공정(예를 들어, 플라즈마 처리 공정)시 전하가 축적된다. 이때, 축적된 전하가 플로팅된 금속이 축적할 수 있는 양(즉, 임계값) 이상이 되면 정전기가 발생하여 플로팅된 금속과 인접한 금속간의 절연파괴를 일으키게 된다. 이러한 절연파괴로 인해 상기 소자가 손상을 받게 된다.
이경우, 플로팅된 금속의 사이즈가 작을 경우에는 플로팅된 금속이 축적할 수 있는 전하의 량이 작게 되어 쉽게 정전기가 발생된다. 하지만, 플로팅된 금속의 사이즈가 클 경우에는 플로팅된 금속이 축적할 수 있는 전하의 량이 많아지게 되어 정전기의 발생을 억제할 수 있게 된다. 따라서, 본 실시예에서는 박막 트랜지스터(120a, 120b)의 드레인 전극(126a, 126b)을 드레인 전극판(150a, 150b)에 접속시켜 면적을 증가시킴으로써 드레인 전극(126a, 126b)으로 인한 정전기 발생을 억제시킬 수 있다.
그리고 본 실시예에서는 하나의 화소 영역 내에 두개의 화소 전극(170a, 170b)이 마련되고, 이들 각각이 서로 다른 화소 신호로 충전된다. 제 1 및 제 2 박막 트랜지스터(120a, 120b)는 게이트 라인(110)에 공급되는 신호에 응답하여 제 1 및 제 2 데이터 라인(130a, 130b)에 공급되는 제 1 및 제 2 화소 신호(계조 전압)를 제 1 및 제 2 화소 전극(170a, 170b) 중 어느 하나에 각기 공급한다. 즉, 앞서 설명한 바와 같이 일 화소 영역의 제 1 화소 전극(170a)에는 제 1 박막 트랜지스터(120a)를 통해 제 1 데이터 라인(130a)의 제 1 화소 신호가 충전되고, 제 2 화소 전극(170b)에는 제 2 박막 트랜지스터(120b)를 통해 제 2 데이터 라인(130b)의 제 2 화소 신호가 충전된다. 상기 일 화소 영역과 인접한 다른 화소 영역의 제 1 화소 전극(170a)에는 제 2 박막 트랜지스터(120b)를 통해 제 2 데이터 라인(130b)의 제 2 화소 신호가 충전되고, 제 2 화소 전극(170b)에는 제 1 박막 트랜지스터(120a)를 통해 제 1 데이터 라인(130a)의 제 1 화소 신호가 충전된다. 이를 통해 표시 장치는 엇길림 구동을 할 수 있다.
상술한 제 1 및 제 2 박막 트랜지스터(120a, 120b)와 제 1 및 제 2 데이터 라인(130a, 130b) 상에는 절연성 보호막(160)이 형성된다. 보호막(160)은 질화 실리콘 또는 산화 실리콘 등의 무기 물질로 형성될 수도 있고, 저유전율 유기막으로 형성될 수도 있다. 물론 무기 절연막과 유기막의 이중층으로 형성될 수도 있다. 상기의 절연성 보호막(160)에는 제 1 및 제 2 드레인 전극판(150a, 150b)의 일부를 각기 노출하는 제 1 및 제 2 화소 콘택홀(161, 162)이 마련된다.
상술한 제 1 및 제 2 화소 전극(170a, 170b)은 보호막(160) 상에 형성된다.
제 1 화소 전극(170a)은 꺾인 띠 모양의 형상을 가지고, 상기 화소 영역을 상하로 이등분하는 선에 대해 실질적으로 거울상 대칭을 이루고 있다. 제 1 화소 전극(170a)은 도 1에 도시된 바와 같이 화소 영역의 좌측 상단에서 우측 중심 영역으로 연장된 제 1 띠와, 화소 영역의 좌측 하단에서 우측 중심 영역으로 연장된 제 2 띠와, 화소 영역의 우측 중심에서 상기 제 1 및 제 2 띠를 연결하는 제 3 띠를 포함한다. 이때, 상기 제 1 화소 전극(170a)은 대략 V자 형상으로 제작된다. 여기서, 상기 제 1 및 제 2 띠의 기울기는 상기 게이트 라인(110)에 대하여 약 45도의 각도인 것이 바람직하다. 물론 이에 한정되지 않고, 그 각도는 다양할 수 있다.
제 2 화소 전극(170b)은 대략 V자 형상의 제 1 화소 전극(170a)을 감싸는 형상으로 마련되고, 제 2 화소 전극(170b)도 거울상 대칭을 이루고 있다. 제 2 화소 전극(170b)은 제 1 화소 전극(170a)의 제 1 및 제 2 띠의 사이 영역에 마련된 제 1 판과, 상기 제 1 판과 연결되어 상기 제 1 띠의 상측 영역에 마련된 제 2 판과, 상기 제 1 및 제 2 판과 연결되어 상기 제 2 띠의 하측 영역에 마련된 제 3 판을 포함한다.
여기서, 도 1 및 도 9에 도시된 바와 같이 제 1 드레인 전극판(150a)은 제 1 화소 전극(170a)의 제 2 띠 영역에 마련되고, 상기 제 2 드레인 전극판(150b)은 제 2 화소 전극(170b)의 제 1 판 영역에 마련된다. 물론 이에 한정되지 않고, 도 6에 도시된 바와 같이 상기 제 1 드레인 전극판(150a)은 제 1 화소 전극(170a)의 제 1 띠 영역에 마련될 수 있다. 또한, 도 8에 도시된 바와 같이 상기 제 2 드레인 전극판(150b)은 제 2 화소 전극(170b)의 제 3 판 영역에 마련될 수도 있다.
이때, 상기 제 1 및 제 2 화소 전극(170a, 170b)은 이격되어 있으며, 제 1 및 제 2 화소 전극(170a, 170b)은 액정의 배열 방향을 조절하기 위한 도메인 규제 수단으로 다수의 절개 패턴(171)을 갖는 것이 바람직하다. 물론 이에 한정되지 않고, 제 1 및 제 2 화소 전극(170a, 170b)은 다양한 도메인 규제 수단을 구비할 수 있다.
한편, 공통 전극 기판(2000)은 유리 등의 투명한 절연 물질로 이루어진 절연 기판(200)의 아래 면에 빛샘과 인접한 화소 영역들 사이의 광 간섭을 방지하기 위한 블랙 매트릭스(210)와, 적색, 녹색, 청색의 컬러 필터(220)가 형성되고, 컬러 필터(220) 위에는 유기 물질로 이루어진 오버코트막(230)이 형성되어 있다. 오버코트막(230) 위에는 ITO 또는 IZO 등의 투명한 도전 물질로 이루어진 공통 전극(240)이 형성되어 있다. 상기 공통 전극(240)에는 도 2 및 도 4에 도시된 바와 같이 복수의 돌기 패턴(241) 또는 도 3 및 도 5에 도시된 바와 같이 복수의 절개 패턴(242)이 마련된다. 본 실시예에서는 도 1에 도시된 바와 같이 제 1 및 제 2 화소 전극(170a, 170b)을 양분하는 위치에 복수개의 돌기 패턴(241) 또는 절개 패턴(242)이 마련된다.
여기서, 상기의 제 1 및 제 2 화소 전극(170a, 170b)의 절개 패턴(171)과 공통 전극(240)의 돌기 패턴(241) 또는 절개 패턴(241)은 액정 분자를 분할 배향하는 도메인 규제수단으로 작용한다. 이러한 도메인 규제수단은 제 1 및 제 2 화소 전극(170a, 170b) 및 공통 전극(240) 중 적어도 어느 하나의 영역에 설치할 수 있다. 제 1 및 제 2 화소 전극(170a, 170b)과 공통 전극(240) 사이에는 제 1 및 제 2 서브 화소 커패시터가 마련된다. 이를 통해 일 화소 영역에 두개의 서브 화소 커패시 터를 갖는 단위 화소를 제작할 수 있게 된다.
상기와 같은 박막 트랜지스터 기판(1000)과 공통 전극 기판(2000)을 결합하고 그 사이에 액정층을 구비하여 본 발명의 일 실시예에 따른 단위 화소 내에 제 1 및 제 2 서브 화소를 갖는 표시 장치의 기본 패널이 마련된다. 상기 표시 장치는 상부 및 하부 기판 사이에 네거티브 타입의 유전율 이방성(negative type dielectric constant anisotropy)을 갖는 액정을 구비하여 수직 배향시키는 것이 바람직하나, 특별히 이에 한정되는 것은 아니다. 그리고, 표시 장치는 이러한 기본 패널 양측에 도시되지 않은 편광판, 백라이트, 보상판 등의 요소들을 배치할 수 있다.
이러한 상술한 바와 같이 일 화소 영역에 제 1 및 제 2 서브 화소 커패시터를 갖는 복수의 단위 화소를 갖는 표시 장치의 동작을 살펴보면 다음과 같다.
단위 화소의 제 1 및 제 2 화소 전극(170a, 170b)에 각기 제 1 및 제 2 계조 전압을 인가하게 되면, 공통 전압(Vcom)이 인가된 공통 전극(240)과 제 1 및 제 2 화소 전극(170a, 170b) 사이에 전위차가 발생된다. 이러한 전위차에 의해 박막 트랜지스터 기판(1000)과 공통 전극 기판(2000) 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(170a, 170b)을 경유하여 입사되는 광량을 조절하여 공통 전극 기판(2000) 쪽으로 투과시키게 된다. 공통 전극 기판(2000)으로 투과된 광은 공통 전극 기판(2000)에 마련된 컬러 필터(220)를 투과하게 되고, 이를 통해 목표로 하는 색상을 표시할 수 있게 된다.
하기에서는 박막 트랜지스터 기판(1000)의 제 1 및 제 2 화소 전극(170a, 170b)에 계조 신호를 인가함을 중심으로 표시 장치의 엇갈림 구동(도트 반전 구동)을 설명한다.
외부에서 제공된 게이트 턴온 전압은 복수의 게이트 라인(110)에 순차적으로 공급되고, 복수의 계조 전압은 복수의 제 1 및 제 2 데이터 라인(130a, 130b)에 공급된다. 게이트 턴온 전압이 인가된 게이트 라인(110)에 접속된 복수의 제 1 및 제 2 박막 트랜지스터(120a, 120b)가 턴온된다. 이를 통해 제 1 박막 트랜지스터(120a)에 접속된 제 1 데이터 라인(130a)의 제 1 계조 신호는 상기 제 1 박막 트랜지스터(120a)에 접속된 제 1 또는 제 2 화소 전극(170a, 170b)에 인가된다. 그리고, 제 2 박막 트랜지스터(120b)에 접속된 제 2 데이터 라인(130b)의 제 2 계조 신호는 제 2 박막 트랜지스터(120b)에 접속된 제 1 또는 제 2 화소 전극(170a, 170b)에 인가된다.
이를 좀더 상세히 설명하면 다음과 같다. 먼저, 도 6에서는 인접하는 두개의 단위 화소 영역 패턴이 도시되어 있다. 도 6의 좌측에 배치된 화소 영역 패턴을 편의상 첫번째 화소 영역 패턴이라고 하고, 우측에 배치된 화소 영역 패턴을 두번째 화소 영역 패턴이라고 한다.
게이트 턴온 전압이 게이트 라인(110)에 인가되면 제 1 및 제 2 박막 트랜지스터(120a, 120b)들이 턴온된다. 이로 인해 첫번째 화소 영역 패턴의 제 1 및 제 2 화소 전극(170a, 170b)은 제 1 및 제 2 데이터 라인(130a, 130b)에 각기 전기적으로 연결된다. 두번째 화소 영역 패턴의 제 1 및 제 2 화소 전극(170a, 170b)은 제 2 및 제 1 데이터 라인(130b, 130a)에 각기 전기적으로 연결된다. 이와 같이 인접 한 첫번째 및 두번째 화소 영역 패턴의 제 1 및 제 2 화소 전극(170a, 170b)은 제 1 및 제 2 데이터 라인(130a, 130b)에 각기 엇갈리게 전기적으로 연결된다.
이때, 표시 장치는 라인 반전 구동 즉, 인접하는 데이터 라인 간의 신호의 극성을 반대로 하는 구동을 한다. 표시 장치의 프레임 주파수가 60Hz 이상일 경우(예를 들어 120Hz)에는 데이터 라인의 로드가 커져 도트 반전 구동은 현실적으로 불가능하다. 그러나, 본 실시예에서는 상술한 바와 같이 인접한 화소 영역 내의 제 1 및 제 2 화소 전극(170a, 170b)과 제 1 및 제 2 데이터 라인(130a, 130b) 간의 접속 관계를 변경하여 도트 반전 효과를 얻을 수 있다. 이를 통해 세로줄 얼룩을 개선할 수 있다. 이는 도 7에 도시된 바와 같이 첫번째 게이트 라인(G1)에 게이트 턴온 전압이 인가되면 첫번째 게이트 라인(G1)에 접속된 복수의 박막 트랜지스터(120a, 120b)들이 턴온된다. 이를 통해 첫번째 제 1 데이터 라인(D1-a)의 양(+)의 제 1 계조 신호는 첫번째 화소 영역의 제 1 화소 전극(170a)에 인가되고, 첫번째 제 2 데이터 라인(D1-b)의 음(-)의 제 2 계조 신호는 첫번째 화소 영역의 제 2 화소 전극(170b)에 인가된다. 두번째 제 1 데이터 라인(D2-a)의 양(+)의 제 1 계조 신호는 두번째 화소 영역의 제 2 화소 전극(170b)에 인가되고, 두번째 제 2 데이터 라인(D2-b)의 음(-)의 신호는 두번째 화소 영역의 제 1 화소 전극(170a)에 인가된다. 세번째 제 1 데이터 라인(D3-a)의 양(+)의 제 1 계조 신호는 세번째 화소 영역의 제 1 화소 전극(170a)에 인가되고, 세번째 제 2 데이터 라인(D3-b)의 음(-)의 제 2 계조 신호는 세번째 화소 영역의 제 2 화소 전극(170b)에 인가된다.
이를 통해, 첫번째 화소 영역의 제 1 화소 전극(170a)은 양(+)의 전압으로 충전되고, 이와 인접한 두번째 화소 영역의 제 1 화소(170a)는 음(-)의 전압으로 충전된다. 그리고, 첫번째 화소 영역의 제 2 화소 전극(170b)은 음(-)의 전압으로 충전되고, 이와 인접한 두번째 화소 영역의 제 2 화소 전극(170b)은 양(+)의 전압으로 충전된다. 이와 같이 인접한 화소 영역의 각기 대응되는 화소 전극(170a, 170b)이 서로 다른 전압레벨의 계조 전압으로 충전되어 도트 반전 구동을 수행할 수 있게 된다. 이와 같은 도트 반전 구동을 통해 세로줄 얼룩 발생을 방지할 수 있다.
또한, 본 실시예에서는 상기 제 1 및 제 2 박막 트랜지스터(120a, 120b)가 동시에 턴온 및 턴오프 되기 때문에 1H 시간동안 상기 제 1 및 제 2 화소 전극(170a, 170b) 내에 제 1 및 제 2 계조 신호를 동시에 공급할 수 있다. 따라서, 프레임 주파수가 증가되더라고 제 1 및 제 2 화소 전극(170a, 170b)에 제 1 및 제 2 계조 신호로 차징시킬 충분한 시간을 확보할 수 있다.
이하에서는 이러한 구조와 작용 효과를 가지는 본 발명의 일 실시예에 따른 표시 장치용 박막 트랜지스터 기판을 제조하는 방법을 설명한다.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 공정을 설명하기 위한 도면들이다.
도 10을 참조하면, 투명 절연 기판(100) 상에 제 1 도전성막을 형성한 다음, 이를 패터닝 하여 게이트 라인(110), 제 1 및 제 2 게이트 전극(121a, 121b)을 형성하고, 유지 전극판(141)과 유지 전극 라인(142)을 포함하는 유지 라인(140)을 형성한다.
상기 제 1 도전성막으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd), Cr/Al(Nd) 및 Mo/Al/Mo 중 적어도 어느 하나를 사용하는 것이 바람직하다. 물론 이에 한정되지 않고 앞서 설명한 바와 같이 제 1 도전성막으로 Al, Nd, Ag, Cr, Ti, Ta 및 Mo 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성하되, 단일층 및 다중층으로 형성할 수 있다. 즉, 물리 화학적 특성이 우수한 Cr, Ti, Ta, Mo 등의 금속층과 비저항이 작은 Al 계열 또는 Ag 계열의 금속층을 포함하는 이중층 또는 삼중층으로 형성할 수도 있다. 상술한 제 1 도전성막을 전체 기판 상에 형성한 후, 감광막을 도포한 다음, 제 1 마스크를 이용한 리소그라피 공정을 실시하여 제 1 감광막 마스크 패턴을 형성한다. 제 1 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 도 10에 도시된 바와 같이, 게이트 라인(110)과 복수의 제 1 및 제 2 게이트 전극(121a, 121b) 그리고, 상기 게이트 라인(110)에 대응하여 수평하게 연장된 유지 라인(140)을 형성한다. 이후, 소정의 스트립 공정을 실시하여 제 1 감광막 마스크 패턴을 제거한다.
상기 게이트 라인(110)은 복수의 화소 영역을 가로 질러 마련되고, 일 화소 영역에는 각기 제 1 및 제 2 게이트 전극(121a, 121b)과 유지 라인(140)의 유지 전극판(141)이 형성된다. 그리고, 각 화소 영역에 마련된 유지 전극판(141)은 유지 전극 라인(142)을 통해 연결된다. 상기 게이트 라인(110)과 유지 전극 라인(142)은 가로 방향으로 연장된다. 상기 유지 전극판(141)은 유지 전극 라인(142)의 연장 방향과 교차하는 방향으로 연장된 판 형상으로 제작된다.
도 11을 참조하면, 게이트 라인(110)이 마련된 기판(100) 상에 게이트 절연 막(122), 활성층용 박막 및 오믹 접촉층용 박막을 순차적으로 형성한 다음, 활성층용 박막 및 오믹 접촉층용 박막을 패터닝 하여 활성층(123a, 123b)과 오믹 접촉층(124a, 124b)을 포함하는 제 1 및 제 2 박막 트랜지스터의 활성영역을 형성한다. 상기 게이트 절연막(122)으로는 산화 실리콘 또는 질화 실리콘을 포함하는 무기 절연 물질을 사용하는 것이 바람직하다. 활성층용 박막으로는 비정질 실리콘층을 사용하고, 오믹 접촉층용 박막으로는 실리사이드 또는 N형 불순물이 고농도로 도핑된 비정질 실리콘층을 사용한다.
즉, 기판(100) 상에 게이트 절연막(122), 활성층용 박막 및 오믹 접촉층용 박막을 순차적으로 형성한 후 상기 오믹 접촉층용 박막 상에 감광막을 도포한 다음, 제 2 마스크를 이용한 포토리소그라피 공정을 통해 제 2 감광막 마스크 패턴을 형성한다. 상기의 제 2 감광막 마스크 패턴을 식각 마스크로 하고, 게이트 절연막(122)을 식각 정지막으로 하는 식각 공정을 실시하여 제 1 및 제 2 게이트 전극(121a, 121b) 상부에 오믹 접촉층(124a, 124b) 및 활성층(123a, 123b)를 포함하는 활성영역을 형성한다.
도 12를 참조하면, 제 1 및 제 2 박막 트랜지스터의 활성 영역이 형성된 전체 구조상에 제 2 도전성막을 형성한 다음, 이를 패터닝 하여 복수의 제 1 및 제 2 데이터 라인(130a, 130b), 제 1 및 제 2 소스 전극(125a, 125b) 및 제 1 및 제 2 드레인 전극(126a, 126b)을 형성하고, 상기 유지 전극판(141)과 중첩되고, 상기 제 1 및 제 2 드레인 전극(126a, 126b) 중 어느 하나에 각기 접속된 제 1 및 제 2 드레인 전극판(150a, 150b)을 형성한다.
상기의 제 2 도전성막으로는 Mo, Al, Cr, Ti 중 적어도 하나의 금속 단일층 또는 다중층을 사용하는 것이 바람직하다. 물론 제 2 도전성막은 제 1 도전성막과 동일한 물질을 사용할 수도 있다. 제 2 도전성막 상에 감광막을 도포한 다음, 마스크를 이용한 리소그라피 공정을 실시하여 제 3 감광막 마스크 패턴을 형성한다. 상기 제 3 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 제 2 도전성막을 식각하여, 화소 영역의 양측에 배치되고 게이트 라인(110)과 직교하는 제 1 및 제 2 데이터 라인(130a, 130b)을 형성하고, 제 1 및 제 2 게이트 전극(121a, 121b) 각각의 상부에 제 1 및 제 2 소스 전극(125a, 125b)과 제 1 및 제 2 드레인 전극(126a, 126b)을 형성한다. 상기 소스 전극(125a, 125b)과 드레인 전극(126a, 126b) 사이 영역에 노출된 오믹 접촉층(124a, 124b)을 식각공정을 통해 제거하여 소스 전극(125a, 125b)과 드레인 전극(126a, 126b) 사이에는 활성층(123a, 123b)으로 이루어진 채널을 갖는 제 1 및 제 2 박막 트랜지스터(120a, 120b)를 형성한다.
상기 제 1 및 제 2 드레인 전극(126a, 126b)은 상기 제 1 및 제 2 게이트 전극(121a, 121b) 상측 영역에서 연장되어 상기 제 1 및 제 2 드레인 전극판(150a, 150b)에 접속된다. 이때, 상기 제 1 및 제 2 드레인 전극판(150a, 150b)은 제 1 및 제 2 게이트 전극(121a, 121b)의 내측면에서 연장된 가상 연장선들 사이 영역에 마련되도록 패터닝된다. 물론, 상기 제 1 및 제 2 드레인 전극판(150a, 150b)은 상기 제 1 및 제 2 게이트 전극(121a, 121b) 상측에서 연장된 제 1 및 제 2 드레인 전극(126a, 126b)의 연장 방향으로 연장된 가상 연장선들의 사이 영역에 마련되도록 할 수 있다. 여기서, 상기 제 1 및 제 2 드레인 전극판(150a, 150b)은 수직 방향으 로 배치되는 것이 바람직하다. 물론 제 1 및 제 2 드레인 전극판(150a, 150b)들의 중심을 잇는 선이 상기 게이트 라인(110)과 교차하는 방향이 되도록 상기 제 1 및 제 2 드레인 전극판(150a, 150b)을 패터닝할 수도 있다.
그리고, 앞서 설명한 바와 같이 일 화소 영역의 제 1 드레인 전극판(150a)은 제 1 드레인 단자(126a)에 접속되고, 제 2 드레인 전극판(150b)은 제 2 드레인 단자(126b)에 접속되도록 하고, 이와 인접한 다른 화소 영역의 제 1 드레인 전극판(150a)은 제 2 드레인 단자(126b)에 접속되고, 제 2 드레인 전극판(150b)은 제 1 드레인 단자(126a)에 접속되도록 패터닝 한다. 이와 같이 인접한 표시 장치는 화소 영역간의 제 1 및 제 2 드레인 전극판(150a, 150b)과, 제 1 및 제 2 드레인 단자(126a, 126b) 간의 접속을 엇갈리게 하여 도트 반전 구동을 수행할 수 있다. 그리고, 그 사이즈가 넓은 판 형태의 드레인 전극판(150a, 150b)에 드레인 단자(126a, 126b)를 접속시켜 정전기에 의한 소자의 손상을 방지할 수 있다. 또한, 상기 드레인 전극판(150a, 150b)과 유지 전극판(141)간을 중첩시켜 유지 커패시터의 정전용량을 증대시킬 수 있다.
도 13을 참조하면, 제 1 및 제 2 박막 트랜지스터(120a, 120b)와, 이와 접속된 제 1 및 제 2 드레인 전극판(150a, 150b)이 마련된 기판(100) 상에 보호막(160)을 형성하고, 제 4 감광막 마스크 패턴를 이용한 식각공정을 통해 보호막(160)의 일부를 제거하여 상기 제 1 및 제 2 드레인 전극판(150a, 150b)의 일부를 각기 노출하는 제 1 및 제 2 화소 콘택홀(161, 162)을 형성한다.
제 1 및 제 2 화소 콘택홀(161, 162)이 마련된 보호막(160) 상에 제 3 도전 성막을 형성하고, 제 5 감광막 마스크 패턴(미도시)을 이용하여 제 3 도전성막을 패터닝하여 소정의 절개 패턴(171)이 마련된 제 1 및 제 2 화소 전극(170a, 170b)을 형성한다.
여기서, 제 3 도전성막은 인듐 주석 산화물(Indium Tin Oxide: ITO)이나 인듐 아연 산화물(Indium Zinc Oxide: IZO)을 포함하는 투명 도전막을 사용하는 것이 바람직하다. 상기 제 1 화소 전극(170a)은 제 1 화소 콘택홀(161)을 통해 제 1 드레인 전극판(150b)에 접속되고, 제 2 화소 전극(170b)은 제 2 화소 콘택홀(162)을 통해 제 2 드레인 전극판(150b)에 접속된다.
상술한 공정을 통해 게이트 라인(110)과 제 1 및 제 2 데이터 라인(130a, 130b)으로 정의된 단위 화소 영역에 각기 전기적으로 절연된 제 1 및 제 2 화소 전극(170a, 170b)을 포함하는 두개의 서브 화소가 마련된다.
상기와 같이 제 1 및 제 2 화소 전극(140a, 140b)을 형성한 다음 전체 구조 상에 제 1 배향막(미도시)을 형성한다. 이로써, 하부 기판 즉, 박막 트랜지스터 기판이 제작된다.
한편, 공통 전극 기판은 투명 절연기판 상에 블랙 매트릭스, 컬러 필터, 오버코트막, 돌기 패턴, 투명 공통 전극 및 제 2 배향막(미도시)을 순차적으로 형성하여 제작한다. 이후 상기와 같이 제조된 박막 트랜지스터 기판과 공통 전극 기판 사이에 스페이서(미도시)를 개재하여 이들 기판을 서로 접합한다. 이어서, 진공 주입 방법을 이용하여 스페이서에 의해 형성된 소정의 공간에 액정물질을 주입하여 액정층을 형성함으로써 본 실시예에 따른 액정표시장치를 제작한다.
상술한 실시예의 박막 트랜지스터 기판은 5매 마스크 공정으로 형성되었지만, 이에 한정되지 않고, 5매 이상의 마스크 공정 또는 5매 이하의 마스크 공정을 통해서도 형성될 수 있다.
상술한 바와 같이, 본 발명은 제 1 및 제 2 화소 전극이 마련된 단위 화소 영역 내에 제 1 및 제 2 화소 전극에 각기 접속되고 박막 트랜지스터들의 드레인 단자에 접속되는 판 형상의 제 1 및 제 2 드레인 전극판을 마련하여 정전기에 의한 소자의 손상을 방지할 수 있다.
또한, 본 발명은 제 1 및 제 2 박막 트랜지스터와 제 1 및 제 2 드레인 전극판 간의 접속이 인접한 화소 영역 간 서로 엇갈리도록 하여 라인 반전 구동으로 도트 반전 구동 효과를 얻을 수 있다.
또한, 본 발명은 제 1 및 제 2 드레인 전극판을 제 1 및 제 2 박막 트랜지스터의 연장선들의 사이 영역에 배치시키고, 이들이 상하 배치되도록 하여 제 1 및 제 2 박막 트랜지스터의 드레인 단자가 제 1 또는 제 2 드레인 전극판 중 하나에 용이하게 접속되도록 할 수 있다.
본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다.
Claims (20)
- 복수의 게이트 라인과 이와 교차하는 복수의 제 1 및 제 2 데이터 라인;하나의 게이트 라인과 하나의 제 1 및 제 2 데이터 라인에 의해 정의된 단위 화소 영역에 마련되어 제 1 및 제 2 드레인 전극을 각기 구비하는 제 1 및 제 2 박막 트랜지스터;상기 단위 화소 영역 내에 마련된 제 1 및 제 2 화소 전극;제 1 화소 전극과, 상기 제 1 및 제 2 드레인 전극 중 하나의 드레인 전극에 각기 접속된 제 1 드레인 전극판; 및제 2 화소 전극과, 상기 제 1 및 제 2 드레인 전극 중 상기 제 1 드레인 전극판과 접속되지 않은 다른 하나의 드레인 전극에 각기 접속된 제 2 드레인 전극판을 포함하되,상기 제 1 및 제 2 드레인 전극판은 상기 제 1 및 제 2 드레인 전극의 연장부들의 사이 영역 내에 마련된 박막 트랜지스터 기판.
- 청구항 1에 있어서,상기 제 1 및 제 2 드레인 전극판들의 중심을 잇는 중심선이 상기 게이트 라인과 교차하는 박막 트랜지스터 기판.
- 청구항 1에 있어서,상기 제 1 및 제 2 드레인 전극판과 그 일부가 중첩하는 유지 전극판을 더 포함하는 박막 트랜지스터 기판.
- 청구항 3에 있어서,상기 유지 전극판은 상기 제 1 및 제 2 드레인 전극의 연장부 사이 영역 내에 마련된 박막 트랜지스터 기판.
- 청구항 1에 있어서,일 단위 화소 영역의 제 1 드레인 전극은 제 1 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 2 드레인 전극판에 접속되며, 상기 일 단위 화소 영역과 인접한 다른 단위 화소 영역의 제 1 드레인 전극은 제 2 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 1 드레인 전극판에 접속된 박막 트랜지스터 기판.
- 청구항 5에 있어서,상기 제 1 박막 트랜지스터는 상기 게이트 라인과 상기 제 1 데이터 라인에 접속되고, 상기 제 2 박막 트랜지스터는 상기 게이트 라인과 상기 제 2 데이터 라인에 접속되는 박막 트랜지스터 기판.
- 제 1 화소 전극과 공통 전극을 구비하는 제 1 화소 커패시터와, 제 2 화소 전극과 상기 공통 전극을 구비하는 제 2 화소 커패시터를 포함하는 복수의 단위 화소;상기 단위 화소 내에 마련되어 제 1 및 제 2 드레인 전극을 각기 구비하는 제 1 및 제 2 박막 트랜지스터;상기 제 1 화소 전극과 접속되고, 상기 제 1 및 제 2 드레인 전극 중 하나에 접속된 제 1 드레인 전극판;상기 제 2 화소 전극과 접속되고, 상기 제 1 및 제 2 드레인 전극 중 다른 하나에 접속된 제 2 드레인 전극판; 및상기 제 1 및 제 2 드레인 전극판은 상기 제 1 및 제 2 드레인 전극의 연장부들의 사이 영역 내에 마련된 표시 장치.
- 청구항 7에 있어서,상기 제 1 및 제 2 박막 트랜지스터는 일 게이트 라인에 접속되고, 제 1 박막 트랜지스터는 제 1 데이터 라인에 접속되고, 제 2 박막 트랜지스터는 제 2 데이 터 라인에 접속되는 표시 장치.
- 청구항 8에 있어서,상기 제 1 및 제 2 드레인 전극판들의 중심을 잇는 중심선이 상기 게이트 라인과 교차하는 표시 장치.
- 청구항 7에 있어서,상기 제 1 및 제 2 드레인 전극판과 그 일부가 중첩되어 제 1 및 제 2 유지 커패시터를 형성하는 유지 전극판을 더 포함하는 표시 장치.
- 청구항 7에 있어서,일 화소의 제 1 드레인 전극은 제 1 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 2 드레인 전극판에 접속되며, 상기 일 화소와 인접한 다른 화소의 제 1 드레인 전극은 제 2 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 1 드레인 전극판에 접속된 표시 장치.
- 복수의 게이트 라인;복수의 제 1 및 제 2 데이터 라인; 및하나의 게이트 라인과 하나의 제 1 및 제 2 데이터 라인 사이에 마련되고, 제 1 화소 전극과 공통 전극을 구비하는 제 1 화소 커패시터와, 제 2 화소 전극과 상기 공통 전극을 구비하는 제 2 화소 커패시터와, 제 1 화소 전극과 유지 전극판을 구비하는 제 1 유지 커패시터와, 제 2 화소 전극과 상기 유지 전극판을 구비하는 제 2 유지 커패시터를 포함하는 복수의 단위 화소를 포함하고,상기 유지 전극판의 장축 방향의 연장선은 상기 게이트 라인과 교차하는 표시 장치.
- 청구항 12에 있어서,상기 제 1 유지 커패시터는 상기 제 1 화소 전극과 상기 유지 전극판 사이에 마련되고, 상기 제 1 화소 전극과 접속된 제 1 드레인 전극판을 더 포함하고,상기 제 2 유지 커패시터는 상기 제 2 화소 전극과 상기 유지 전극판 사이에 마련되고, 상기 제 2 화소 전극과 접속된 제 2 드레인 전극판을 더 포함하는 표시 장치.
- 청구항 13에 있어서,제 1 드레인 전극을 포함하는 제 1 박막 트랜지스터와 제 2 드레인 전극을 포함하는 제 2 박막 트랜지스터를 더 구비하고,상기 제 1 및 제 2 드레인 전극은 각기 그 일부가 연장되어 상기 제 1 및 제 2 드레인 전극판 중 하나에 접속되고, 상기 제 1 및 제 2 드레인 전극판은 상기 제 1 및 제 2 드레인 전극의 연장부들의 사이 영역 내에 마련된 표시 장치.
- 청구항 13에 있어서,일 단위 화소 영역의 제 1 드레인 전극은 제 1 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 2 드레인 전극판에 접속되며, 상기 일 단위 화소 영역과 인접한 다른 단위 화소 영역의 제 1 드레인 전극은 제 2 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 1 드레인 전극판에 접속된 표시 장치.
- 투광성 기판 상에 게이트 라인과, 제 1 및 제 2 게이트 전극 및 장축 방향의 연장선이 상기 게이트 라인과 교차하는 유지 전극판을 형성하는 단계;전체 구조상에 게이트 절연막을 형성하는 단계;상기 제 1 및 제 2 게이트 전극 상에 활성층을 형성하는 단계;상기 게이트 라인과 교차하는 제 1 및 제 2 데이터 라인을 형성하고, 상기 제 1 게이트 전극 상에 제 1 소스 전극 및 제 1 드레인 전극을 형성하고, 상기 제 2 게이트 전극 상에 제 2 소스 전극 및 제 2 드레인 전극을 형성하고, 상기 유지 전극판 상에 마련되어 상기 제 1 및 제 2 드레인 전극 중 어느 하나에 접속된 제 1 드레인 전극판과, 상기 유지 전극판 상에 마련되어 상기 제 1 및 제 2 드레인 전극 중 다른 하나에 접속된 제 2 드레인 전극판을 형성하되, 상기 제 1 및 제 2 드레인 전극판들의 중심을 연결하는 중심선이 상기 게이트 라인과 교차되도록 하는 단계;전체 구조상에 상기 제 1 드레인 전극판의 일부를 노출하는 제 1 화소 콘택홀과, 상기 제 2 드레인 전극판의 일부를 노출하는 제 2 화소 콘택홀을 포함하는 보호막을 형성하는 단계; 및상기 보호막 상에 상기 제 1 화소 콘택홀을 통해 상기 제 1 드레인 전극판에 접속된 제 1 화소 전극과, 상기 제 2 화소 콘택홀을 통해 상기 제 2 드레인 전극판에 접속된 제 2 화소 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
- 복수의 게이트 라인과 이와 교차하는 복수의 제 1 및 제 2 데이터 라인;하나의 게이트 라인과 하나의 제 1 및 제 2 데이터 라인에 의해 정의된 단위 화소 영역에 마련되어 제 1 및 제 2 드레인 전극을 각기 구비하는 제 1 및 제 2 박막 트랜지스터;상기 단위 화소 영역 내에 마련된 제 1 및 제 2 화소 전극;제 1 화소 전극과, 상기 제 1 및 제 2 드레인 전극 중 하나의 드레인 전극에 각기 접속된 제 1 드레인 전극판; 및제 2 화소 전극과, 상기 제 1 및 제 2 드레인 전극 중 상기 제 1 드레인 전극판과 접속되지 않은 다른 하나의 드레인 전극에 각기 접속된 제 2 드레인 전극판을 포함하되,상기 제 1 및 제 2 드레인 전극판은 상기 제 1 및 제 2 드레인 전극의 연장부들의 사이 영역 내에 마련되고, 상기 제 1 및 제 2 드레인 전극판들의 중심을 잇는 중심선이 상기 게이트 라인과 교차하는 박막 트랜지스터 기판.
- 청구항 17에 있어서,상기 제 1 및 제 2 드레인 전극판은 상하 배치된 박막 트랜지스터 기판.
- 청구항 17에 있어서,일 단위 화소 영역의 제 1 드레인 전극은 제 1 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 2 드레인 전극판에 접속되며, 상기 일 단위 화소 영역과 인접한 다른 단위 화소 영역의 제 1 드레인 전극은 제 2 드레인 전극판에 접속되고, 제 2 드레인 전극은 제 1 드레인 전극판에 접속된 박막 트랜지스터 기판.
- 청구항 17에 있어서,수직 방향으로 연장되고 상기 제 1 및 제 2 드레인 전극판과 그 일부가 중첩하는 유지 전극판을 더 포함하는 박막 트랜지스터 기판.
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