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KR101203605B1 - 고속 동작을 위한 플립플롭 - Google Patents

고속 동작을 위한 플립플롭 Download PDF

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KR101203605B1
KR101203605B1 KR1020060070387A KR20060070387A KR101203605B1 KR 101203605 B1 KR101203605 B1 KR 101203605B1 KR 1020060070387 A KR1020060070387 A KR 1020060070387A KR 20060070387 A KR20060070387 A KR 20060070387A KR 101203605 B1 KR101203605 B1 KR 101203605B1
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South Korea
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signal
output
circuit
level
input
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KR1020060070387A
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김민수
공배선
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삼성전자주식회사
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Publication date
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Abstract

플립플롭은, 클럭 신호와 제1 신호를 입력받고, 상기 클럭 신호가 활성 레벨로 천이할 때 상기 제1 및 제2 출력 신호들을 제1 레벨로 천이시키는 제1 회로, 그리고 제1 및 제2 출력 신호들이 상기 제1 레벨로 천이한 후 상기 제1 신호를 상기 제1 레벨로 천이시키는 제2 회로를 포함한다. 상기 제1 회로는, 상기 클럭 신호가 상기 활성 레벨이고, 상기 제1 신호가 상기 제1 레벨일 때 제1 및 제2 입력 단자들을 통해 입력되는 제 1 및 제2 입력 신호들을 상기 제1 및 제2 출력 신호들로써 출력한다. 본 발명의 플립플롭은 클럭 신호에 동기해서 제1 및 제2 출력 신호들을 제1 레벨로 출력하므로 라이징 천이 속도가 향상된다.

Description

고속 동작을 위한 플립플롭{FLIP-FLOP FOR HIGH SPEED OPERATION}
도 1은 디지털 회로에 있어서 전형적인 지연 경로(delay path)를 보여주는 도면;
도 2는 도 1에 도시된 디지털 회로에서 사용되는 신호들의 타이밍도;
도 3은 본 발명의 바람직한 실시예에 따른 플립플롭의 구성을 보여주는 도면;
도 4는 도 3에 도시된 플립플롭에서 사용되는 신호들의 타이밍도; 그리고
도 5는 본 발명의 바람직한 실시예에 따른 플립플롭을 포함하는 디지털 전자 회로의 일 예를 보여주고 있다.
본 발명은 디지털 전자 회로에 관한 것으로, 특히, 고속 플립플롭에 관한 것이다.
최근 집적 회로 기술이 발전함에 따라서 집적 회로 성능이 급속히 성장하게 되었다. 특히 마이크로 프로세서 분야에서 집적 회로의 성능이 급속하게 발전되었다. 마이크로 프로세서는 전형적으로 수많은 플립플롭들을 포함하는데, 고성능의 마이크로프로세서 동작에 부합하기 위하여 플립플롭들은 플립플롭 셋업 및 홀드 시간, 클럭-투-출력(clock-to-output) 시간을 줄여 최대 로직 클럭킹 속도(maximum logic clocking speed)를 제공하도록 요구된다.
도 1은 디지털 회로에 있어서 전형적인 지연 경로(delay path)를 보여주고 있다. 이러한 지연 경로는 마이크로 프로세서를 비롯한 디지털 회로에 사용된다. 전형적인 지연 경로는 제1 레지스터(10), 제2 레지스터(12) 그리고 그 사이의 조합 논리 블록(11)을 포함한다. 도 1에 도시된 바와 같이, 제1 및 제2 레지스터들(10, 12) 각각은 클럭 신호(CLK)에 동기해서 동작한다. 설명의 편의를 위해서 제1 및 제2 레지스터들(10, 12)은 라이징 에지(rising edge) 동작 플립플롭으로 가정한다.
도 2는 도 1에 도시된 디지털 회로에서 사용되는 신호들의 타이밍도이다. 도 2에 도시된 바와 같이, 제1 레지스터(10)는 클럭 신호(13)의 제1 라이징 에지에서 조합 논리 블록(11)으로 데이터를 전송한다. 일반적으로 제1 레지스터(10)로부터 데이터가 출력되기 전에 '클럭-투-출력' 지연이라 불리는 지연(20)이 존재한다. 클럭-투-출력 지연(20)은 클럭 신호(CLK)가 천이하고 나서부터 레지스터(10)로 데이터가 출력될 때까지의 시간이다. 데이터가 제1 레지스터(10)로부터 출력되면, 데이터는 조합 논리 블록(11)을 통해서 전달되어야 하며, 클럭 신호(CLK)의 다음 라이징 에지 전에 설정 시간(setup time, 22) 내에 제2 레지스터(12)의 입력단(D2)에 도달하여야 한다. 설정 시간(22)은 클럭 신호(CLK)의 라이징 에지 전에 제2 레지스터(12)로 입력되는 데이터 신호가 안정된 상태를 유지하는데 필요한 최소 시간이다.
지연 경로의 성능을 최대화하기 위해서는, 클럭-투-출력 지연(20) 및 설정 시간(22)의 합인 데이터-투-출력(data-to-clock) 시간을 최소화하는 것이 바람직하다. 그렇게 하면 데이터가 조합 논리 블록(11)을 통하여 전달되는 최대한의 전파 시간(21)을 갖게 된다. 또한, 데이터-투-출력을 단축함으로써, 클럭 신호(CLK)의 속도를 증가시켜 디지털 회로의 성능을 향상시킬 수 있다. 더욱이, 더 긴 지연 경로가 조합 논리 블록(11)에 제공되어서, 오늘날 사용되는 마이크로프로세서에서 요구되는, 파이프라인 스테이지의 수를 감소시킬 수 있다.
소신호(small signal)를 감지하는 감지 증폭기 기반 플립플롭(sense amplifier based F/F)은 기존의 플립플롭들에 비해 고속으로 동작하나, 데이터-투-출력 지연을 단축시키는데 한계에 다달았다.
따라서 본 발명의 목적은 동작 속도가 향상된 플립플롭을 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 플립플롭은: 제1 출력 신호를 출력하는 제1 출력 단자와, 제2 출력 신호를 출력하는 제2 출력 단자와, 클럭 신호와 제1 신호를 입력받고, 상기 클럭 신호가 활성 레벨로 천이할 때 상기 제1 및 제2 출력 신호들을 제1 레벨로 천이시키는 제1 회로; 그리고
상기 제1 및 제2 출력 신호들이 상기 제1 레벨로 천이한 후 상기 제1 신호를 상기 제1 레벨로 천이시키는 제2 회로를 포함한다. 상기 제1 회로는,상기 클럭 신 호가 상기 활성 레벨이고, 상기 제1 신호가 상기 제1 레벨일 때 제1 및 제2 입력 단자들을 통해 입력되는 제 1 및 제2 입력 신호들을 상기 제1 및 제2 출력 단자들로 전달한다.
상기 제1 회로는, 상기 클럭 신호와 상기 제1 신호를 입력받고, 제2 신호를 출력하는 제1 로직 게이트를 포함한다.
상기 제1 로직 게이트는, 상기 클럭 신호가 상기 활성 레벨이고, 상기 제1 신호가 제2 레벨인 동안 상기 제2 신호를 상기 제1 레벨로 천이시킨다.
상기 제1 입력 신호와 상기 제2 입력 신호는 상보적 신호들이다.
상기 제1 회로는, 상기 제1 입력 신호에 응답해서 상기 제2 출력 노드를 선택적으로 디스챠지하는 제 1 게이트 회로, 그리고 상기 제2 입력 신호에 응답해서 상기 제1 출력 노드를 선택적으로 디스챠지하는 제 2 게이트 회로를 더 포함한다.
상기 제1 회로는, 상기 제1 출력 단자로 출력되는 신호를 반전시켜서 제1 반전 출력 신호를 출력하는 제1 인버터, 및 상기 제2 출력 단자로 출력되는 신호를 반전시켜서 제2 반전 출력 신호를 출력하는 제2 인버터를 더 포함한다.
상기 제1 회로는, 상기 제2 신호와 상기 제1 반전 출력 신호에 응답해서 상기 제2 출력 단자를 상기 제1 레벨로 천이시키기 위한 제1 로직 회로, 그리고 상기 제2 신호와 상기 제2 반전 출력 신호에 응답해서 상기 제1 출력 단자를 상기 제1 레벨로 천이시키기 위한 제2 로직 회로를 더 포함한다.
상기 제2 회로는, 상기 제1 및 제2 반전 출력 신호들에 응답해서 상기 제1 신호를 출력한다.
상기 제2 회로는, 전원 전압과 연결된 소스, 드레인 및 상기 제1 반전 출력 신호와 연결된 게이트를 갖는 제1 트랜지스터와, 상기 제1 트랜지스터의 드레인과 연결된 소스, 상기 제1 신호와 연결된 드레인 및 상기 제2 반전 출력 신호와 연결된 게이트를 포함하는 제2 트랜지스터와, 상기 제1 신호가 상기 제1 레벨일 때 상기 제1 신호를 상기 제1 레벨로 유지시키는 래치, 그리고 상기 클럭 신호에 응답해서 상기 제1 신호를 선택적으로 디스챠지하는 디스챠지 회로를 포함한다.
상기 제2 회로는 상기 클럭 신호가 비활성 레벨로 천이할 때 상기 제1 신호를 제2 레벨로 천이시킨다.
상기 제1 회로는, 상기 제2 신호에 응답해서 상기 제1 및 제2 출력 단자들로 출력되는 신호들을 이퀄라이징하기 위한 이퀄라이징 회로를 더 포함한다.
상기 이퀄라이징 회로는, 상기 제2 신호를 입력받는 인버터, 그리고 상기 인버터의 출력에 응답해서 상기 제1 및 제2 출력 단자들을 연결하는 스위칭 회로를 포함한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 플립플롭의 구성을 보여주고 있다. 도 3을 참조하면, 플립플롭(100)은 제1 회로(100) 및 제2 회로(200)를 포함하며, 클럭 신호(CLKB), 제1 입력 신호(D) 및 제2 입력 신호(DB)를 입력받고, 제1 출력 신호(Q) 및 제2 출력 신호(QB)를 출력한다. 제1 회로(100)는 클럭 신호(CLKB)와 제2 회로(200)로부터 출력되는 제1 신호(SH)를 입력받고, 상기 클럭 신호(CLK) 의 폴링 에지에서 제1 및 제2 출력 신호들(Q, QB)을 하이 레벨(논리 '1')로 천이시킨다. 제2 회로(200)는 상기 제1 및 제2 출력 신호들(Q, QB)이 하이 레벨로 천이할 때 상기 제1 신호(SH)를 하이 레벨로 천이시킨다. 제1 회로(100)는 클럭 신호(CLK)가 로우 레벨이고, 제1 신호(SH)가 하이 레벨일 때 제1 및 제2 입력 신호들(D, DB)을 제1 및 제2 출력 단자들(101, 102)을 통해 제 1 및 제2 출력 신호들(Q, QB)로서 출력한다.
이와 같이, 본 발명의 플립플롭은 클럭 신호(CLK)의 폴링 에지에 동기해서 제1 및 제2 출력 신호들(Q, QB)을 동시에 하이 레벨로 천이시키고, 제1 신호(SH)가 하이 레벨로 될 때 제1 및 제2 입력 신호들(D, DB)에 따라서 제1 및 제2 출력 신호들(Q, QB)을 출력한다. 결과적으로, 제1 및 제2 출력 신호들(Q, QB)의 라이징 천이 속도가 네거티브 값을 갖는다.
제1 회로(100)는 노아 게이트들(110, 120, 130) 그리고 트랜지스터들(M0-M10)을 포함한다. 노아 게이트(110)는 클럭 신호(CLKB) 및 제2 회로(200)로부터 출력되는 제1 신호(SH)를 받아들이고, 제2 신호(ST)를 출력한다. 노아 게이트(120)는 노아 게이트(110)로부터 출력되는 제2 신호(ST) 및 제2 회로(200)로부터 출력되는 제1 반전 출력 신호(R)를 받아들이고, 제3 신호(CS)를 출력한다. 노아 게이트(130)는 노아 게이트(110)로부터 출력되는 제2 신호(ST) 및 제2 회로(200)로부터 출력되는 제2 반전 출력 신호(S)를 받아들이고, 제4 신호(CR)를 출력한다.
PMOS 트랜지스터(M3), NMOS 트랜지스터들(M1, MO)은 전원 전압(VDD)과 접지 전압 사이에 직렬로 순차적으로 연결된다. PMOS 트랜지스터(M3) 및 NMOS 트랜지스 터(M0)는 노아 게이트(120)로부터의 출력인 제3 신호(CS)에 의해서 제어되고, NMOS 트랜지스터(M1)는 제1 입력 신호(D)에 의해서 제어된다. PMOS 트랜지스터(M4)의 소스 및 드레인은 PMOS 트랜지스터(M3)의 소스 및 드레인에 각각 연결되고, NMOS 트랜지스터(M2)의 드레인 및 소스는 NMOS 트랜지스터(M2)의 드레인 및 소스에 각각 연결된다.
PMOS 트랜지스터(M8), NMOS 트랜지스터들(M6, M5)은 전원 전압(VDD)과 접지 전압 사이에 직렬로 순차적으로 연결된다. PMOS 트랜지스터(M38 및 NMOS 트랜지스터(M5)는 노아 게이트(130)로부터의 출력인 제4 신호(CR)에 의해서 제어되고, NMOS 트랜지스터(M6)는 제2 입력 신호(DB)에 의해서 제어된다. PMOS 트랜지스터(M9)의 소스 및 드레인은 PMOS 트랜지스터(M8)의 소스 및 드레인에 각각 연결되고, NMOS 트랜지스터(M7)의 드레인 및 소스는 NMOS 트랜지스터(M6)의 드레인 및 소스에 각각 연결된다.
PMOS 트랜지스터(M4)의 게이트는 제1 출력 단자(101)와 연결되고, 드레인은 제2 출력 단자(102)와 연결된다. PMOS 트랜지스터(M9)의 게이트는 제2 출력 단자(102)와 연결되고, 드레인은 제1 출력단자(101)와 연결된다. 인버터(I1)의 입력단은 제2 출력 단자(102)와 연결되고, 출력단은 NMOS 트랜지스터(M2)의 게이트와 연결된다. 인버터(I2)의 입력단은 제1 출력 단자(101)와 연결되고, 출력단은 NMOS 트랜지스터(M7)의 게이트와 연결된다. 인버터(I1)의 출력단으로부터 출력되는 신호는 제2 반전 출력 신호(S)이고, 인버터(I2)의 출력단으로부터 출력되는 신호는 제1 반전 출력 신호(R)이다. 인버터(I3)는 노아 게이트(110)의 출력인 제2 신 호(ST)를 받아들인다. PMOS 트랜지스터(10)는 제1 및 제2 출력 단자들(101, 102) 사이에 연결되고, 인버터(I3)의 출력에 의해서 제어된다.
제2 회로(200)는 트랜지스터들(M11-M14) 및 인버터(I4)를 포함한다. PMOS 트랜지스터들(M13, M12)과 NMOS 트랜지스터(M11)는 전원 전압(VDD)과 접지 전압 사이에 직렬로 순차적으로 연결된다. PMOS 트랜지스터(M13)의 게이트는 제1 반전 신호(R)와 연결되고, PMOS 트랜지스터(M12)의 게이트는 제2 반전 출력 신호(S)와 연결되며, 그리고 NMOS 트랜지스터(M11)의 게이트는 클럭 신호(CLKB)와 연결된다. PMOS 트랜지스터(M12)의 드레인과, NMOS 트랜지스터(M11)의 드레인은 제1 신호(SH)와 연결된다.
인버터(I4)는 제1 신호를 받아들이는 입력단을 갖는다. PMOS 트랜지스터(14)의 소스는 전원 전압(VDD)과 연결되고, 드레인은 제1 신호(SH)와 연결되며, 게이트는 인버터(I4)의 출력단과 연결된다.
도 4는 도 3에 도시된 플립플롭에서 사용되는 신호들의 타이밍도이다. 도 3 및 도 4를 참조하여 본 발명의 바람직한 실시예에 따른 플립플롭의 동작을 설명한다. 도 3에 도시된 플립플롭은 클럭 신호(CLKB)의 폴링 에지에서 동작한다.
클럭 신호(CLKB)가 하이 레벨인 동안, NMOS 트랜지스터(M11)가 턴 온되어서 제1 신호(SH)는 로우 레벨로 유지된다. 클럭 신호(CLKB)가 로우 레벨로 천이하면, 노아 게이트(110)는 하이 레벨의 제2 신호(SH)를 출력한다. 제2 신호(SH)가 하이 레벨로 천이함에 따라서 노아 게이트들(120, 130)은 모두 로우 레벨의 제3 및 제4 신호들(CS, CR)을 출력한다. 로우 레벨의 제3 및 제4 신호들(CS, CR)에 응답해서 PMOS 트랜지스터들(M3, M8)이 각각 턴온되므로, 제1 및 제2 출력 노드들(101, 102)은 하이 레벨의 제1 및 제2 출력 신호들(Q, QB)을 출력한다. 한편, 제2 신호(ST)가 하이 레벨로 천이함에 따라서 PMOS 트랜지스터(M10)가 턴 온되고, 제1 및 제2 출력 단자들(101, 102)이 이퀄라이징된다.
제1 및 제2 입력 신호들(D, DB)이 모두 하이 레벨로 천이함에 따라서 인버터들(I1, I2)로부터 출력되는 제1 및 제2 반전 출력 신호들(R, S)이 모두 로우 레벨로 되어서 PMOS 트랜지스터들(M13, M12)이 턴온된다. 클럭 신호(CLKB)가 로우 레벨이므로, NMOS 트랜지스터(M11)는 턴오프된다. 따라서 제1 신호(SH)는 하이 레벨로 천이하고, 제2 신호(ST)는 로우 레벨로 천이한다. 제1 및 제2 반전 출력 신호들(R, S)이 모두 레벨이고, 제2 신호(ST) 또한 로우 레벨이므로, 노아 게이트들(120, 130)로부터 출력되는 제3 및 제4 신호들(CS, CR)은 하이 레벨로 천이한다. 한편, 제2 신호(ST)가 로우 레벨이므로, 이퀄라이징을 위한 NMOS 트랜지스터(M10)는 턴 오프된다.
제3 및 제4 신호들(CS, CR)이 하이 레벨이므로, NMOS 트랜지스터들(M1, M6)은 턴온되고, PMOS 트랜지스터들(M3, M8)은 턴 오프된다. 상보적인 제1 및 제2 입력 신호들(D, DB)이 NMOS 트랜지스터들(M1, M6)의 게이트들로 인가되면, 하이 레벨인 입력 신호에 대응하는 트랜지스터는 턴 온되고, 로우 레벨인 입력 신호에 대응하는 트랜지스터는 턴 오프된다. 도 4에 도시된 예에서, 제1 입력 신호(D)가 하이 레벨이므로 NMOS 트랜지스터(M1)는 턴온되고, 제2 입력 신호(DB)가 로우 레벨이므로 NMOS 트랜지스터(M6)는 턴오프된다. 제2 출력 단자(102)로 출력되는 제2 출력 신호(QB)는 NMOS 트랜지스터들(M1, M0)을 통해 디스챠지되므로 로우 레벨로 천이하고, 제1 출력 단자(101)로 출력되는 제1 출력 신호(Q)는 하이 레벨을 유지한다.
제2 출력 신호(QB)가 로우 레벨로 천이함에 따라서 제2 반전 출력 신호(S)는 하이 레벨로 천이한다. 클럭 신호(CLKB)가 로우 레벨인 동안 제1 신호(SH)는 하이 레벨로 유지되고, 클럭 신호(CLKB)가 하이 레벨로 천이할 때 다음 입력 신호들(D, DB)이 입력될 수 있도록 제1 신호(SH)는 로우 레벨로 천이한다.
도 4에 도시된 타이밍도에서 알 수 있는 바와 같이, 클럭 신호(CLKB)가 로우 레벨로 천이하면, 제1 및 제2 출력 신호들(Q, QB)은 모두 하이 레벨로 천이한다. 그 후 제1 입력 신호(D)가 로우 레벨에서 하이 레벨로 천이하고, 제2 입력 신호(DB)가 하이 레벨에서 로우 레벨로 천이함에 따라서 제1 출력 신호(Q)는 하이 레벨을 유지하고, 제2 출력 신호(QB)는 하이 레벨에서 로우 레벨로 천이한다. 제1 및 제2 입력 신호들(D, DB)의 라이징 천이시 데이터-투-출력 지연 시간은 네거티브이고, 폴링 천이시 데이터-투-출력 지연 시간은 매우 작은 포지티브이다. 특히, 제1 및 제2 입력 신호들(D, DB)을 제1 및 제2 출력 단자들(101, 102)로 전달하는 회로에 래치가 포함되지 않으므로 제1 및 제2 입력 신호들(D, DB)의 폴링 천이시 데이터-투-출력 지연 시간이 최소화될 수 있다.
도 5는 본 발명의 바람직한 실시예에 따른 플립플롭을 포함하는 디지털 전자 회로의 일 예를 보여주고 있다. 플립플롭들(310, 330) 사이에 연결되는 로직 회로(320)는 직렬로 연결된 4단의 인버터들을 포함한다. 하나의 인버터는 전원 전압(VDD)과 접지 전압 사이에 연결된 한쌍의 트랜지스터들 즉, PMOS 트랜지스터와 NMOS 트랜지스터를 포함한다. 일반적으로, 인버터는 하이 레벨의 신호와 로우 레벨의 신호 전달 속도를 일정하게 유지하기 위하여 PMOS 트랜지스터와 NMOS 트랜지스터의 크기가 소정 비율을 갖도록 설계된다. 본 발명의 바람직한 실시예에 따른 플립플롭들(310, 330)은 입력 신호(D_IN)의 라이징 천이시 데이터-투-출력 지연 시간이 네거티브이고, 입력 신호(D_IN)의 폴링 천이시 데이터-투-출력 지연 시간이 포지티브 값을 가지므로, 로직 블록(320) 내 구성되는 인버터들이 하이 레벨의 입력 신호보다 로우 레벨의 입력 신호를 더 빠르게 출력으로 전달하도록 설계해야 한다. 이로써 입력 신호(D_IN)의 라이징 천이시 입력 신호(D_IN)가 플립플롭(310), 로직 블록(320) 및 플립플롭(330)을 통과해서 출력 신호(D_OUT)로 전달되는 지연 시간과 입력 신호(D_IN)의 폴링 천이시 입력 신호(D_IN)가 플립플롭(310), 로직 블록(320) 및 플립플롭(330)을 통과해서 출력 신호(D_OUT)로 전달되는 지연 시간이 비슷하게 된다. 또한, 입력 신호(D_IN)의 라이징 천이시 데이터-투-출력 지연 시간은 네거티브이고, 폴링 천이시 데이터-투-출력 지연 시간은 매우 작은 포지티브이므로, 플립플롭(310), 로직 블록(320) 및 플립플롭(330)에 의한 총 지연 시간은 단축된다. 따라서, 디지털 전자 회로의 동작 속도가 형상된다.
도 4의 타이밍도에서, 클럭 신호(CLKB)의 두 번째 폴링 에지 이후, 제1 입력 신호(D)는 하이 레벨을 유지하고, 제2 입력 신호(DB)는 로우 레벨을 유지한다. 클럭 신호(CLKB)에 응답해서 제2 신호(ST)가 하이 레벨로 천이함으로써 제1 및 제2 출력 신호들(Q, QB)이 모두 하이 레벨로 천이한 후, 제2 입력 신호(DB)에 따라서 제2 출력 신호(QB)가 로우 레벨로 천이한다. 제2 출력 신호(QB)가 일시적으로 하 이 레벨로 천이하기는 하나, 하이 레벨 지속 시간이 매우 짧고, 클럭 신호(CLKB)가 로우 레벨로 천이하고 나서, 제2 입력 신호(DB)가 입력된 후 유효한 출력 신호가 출력되는 트리거 포인트에서 제2 출력 단자(102)로 출력되는 신호는 로우 레벨이므로 플립플롭의 동작에는 전혀 문제되지 않는다.
도 3에서, 제1 및 제2 출력 단자들(101, 102) 간의 이퀄라이징을 위한 인버터(I3)와 PMOS 트랜지스터(M10)는 필요에 따라서 플립플롭에 포함되지 않을 수 있다. 또한, 도 3에 도시된 플립플롭에서, 제1 반전 출력 신호(R)는 PMOS 트랜지스터(M13)의 게이트와 연결되고, 제2 반전 출력 신호(S)는 PMOS 트랜지스터(M12)의 게이트와 연결되어 있으나, 다른 실시예에서는 제1 반전 출력 신호(R)가 PMOS 트랜지스터(M12)의 게이트와 연결되고, 제2 반전 출력 신호(S)가 PMOS 트랜지스터(M13)의 게이트와 연결될 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 플립플롭의 동작 속도가 향상된다. 그러므로 플립플롭을 포함하는 디지털 전자 회로의 동작 속도를 향상시킬 수 있다.

Claims (12)

  1. 제1 출력 신호를 출력하는 제1 출력 단자와;
    제2 출력 신호를 출력하는 제2 출력 단자와;
    클럭 신호와 제1 신호를 입력받고, 상기 클럭 신호가 활성 레벨로 천이할 때 상기 제1 및 제2 출력 신호들을 제1 레벨로 천이시키는 제1 회로; 그리고
    상기 제1 및 제2 출력 신호들이 상기 제1 레벨로 천이한 후 상기 제1 신호를 상기 제1 레벨로 천이시키는 제2 회로를 포함하되;
    상기 제1 회로는,
    상기 클럭 신호가 상기 활성 레벨이고, 상기 제1 신호가 상기 제1 레벨일 때 제1 및 제2 입력 단자들을 통해 입력되는 제 1 및 제2 입력 신호들을 상기 제1 및 제2 출력 단자들로 전달하는 것을 특징으로 하는 플립플롭.
  2. 제 1 항에 있어서,
    상기 제1 회로는,
    상기 클럭 신호와 상기 제1 신호를 입력받고, 제2 신호를 출력하는 제1 로직 게이트를 포함하는 것을 특징으로 하는 플립플롭.
  3. 제 2 항에 있어서,
    상기 제1 로직 게이트는,
    상기 클럭 신호가 상기 활성 레벨이고, 상기 제1 신호가 제2 레벨인 동안 상기 제2 신호를 상기 제1 레벨로 천이시키는 것을 특징으로 하는 플립플롭.
  4. 제 3 항에 있어서,
    상기 제1 입력 신호와 상기 제2 입력 신호는 상보적 신호들인 것을 특징으로 하는 플립플롭.
  5. 제 4 항에 있어서,
    상기 제1 회로는,
    상기 제1 입력 신호에 응답해서 상기 제2 출력 노드를 선택적으로 디스챠지하는 제 1 게이트 회로; 그리고
    상기 제2 입력 신호에 응답해서 상기 제1 출력 노드를 선택적으로 디스챠지하는 제 2 게이트 회로를 더 포함하는 것을 특징으로 하는 플립플롭.
  6. 제 5 항에 있어서,
    상기 제1 회로는,
    상기 제1 출력 신호를 반전시켜서 제1 반전 출력 신호를 출력하는 제1 인버터; 및
    상기 제2 출력 신호를 반전시켜서 제2 반전 출력 신호를 출력하는 제2 인버터를 더 포함하는 것을 특징으로 하는 플립플롭.
  7. 제 6 항에 있어서,
    상기 제1 회로는,
    상기 제2 신호와 상기 제1 반전 출력 신호에 응답해서 상기 제2 출력 신호를 상기 제1 레벨로 천이시키기 위한 제1 로직 회로; 그리고
    상기 제2 신호와 상기 제2 반전 출력 신호에 응답해서 상기 제1 출력 신호를 상기 제1 레벨로 천이시키기 위한 제2 로직 회로를 더 포함하는 것을 특징으로 하는 플립플롭.
  8. 제 6 항에 있어서,
    상기 제2 회로는,
    상기 제1 및 제2 반전 출력 신호들에 응답해서 상기 제1 신호를 출력하는 것을 특징으로 하는 플립플롭.
  9. 제 8 항에 있어서,
    상기 제2 회로는,
    전원 전압과 연결된 소스, 드레인 및 상기 제1 반전 출력 신호와 연결된 게이트를 갖는 제1 트랜지스터와;
    상기 제1 트랜지스터의 드레인과 연결된 소스, 상기 제1 신호와 연결된 드레인 및 상기 제2 반전 출력 신호와 연결된 게이트를 포함하는 제2 트랜지스터와;
    상기 제1 신호가 상기 제1 레벨일 때 상기 제1 신호를 상기 제1 레벨로 유지시키는 래치; 그리고
    상기 클럭 신호에 응답해서 상기 제1 신호를 선택적으로 디스챠지하는 디스챠지 회로를 포함하는 것을 특징으로 하는 플립플롭.
  10. 제 1 항에 있어서,
    상기 제2 회로는 상기 클럭 신호가 비활성 레벨로 천이할 때 상기 제1 신호를 제2 레벨로 천이시키는 것을 특징으로 하는 플립플롭.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 제1 회로는,
    상기 제2 신호에 응답해서 상기 제1 및 제2 출력 신호들을 이퀄라이징하기 위한 이퀄라이징 회로를 더 포함하는 것을 특징으로 하는 플립플롭.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 이퀄라이징 회로는,
    상기 제2 신호를 입력받는 인버터; 그리고
    상기 인버터의 출력에 응답해서 상기 제1 및 제2 출력 단자들을 연결하는 스위칭 회로를 포함하는 것을 특징으로 하는 플립플롭.
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