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KR101186347B1 - 건식 식각 공정을 이용하여 언더범프 금속화 층을효율적으로 패터닝하는 기술 - Google Patents

건식 식각 공정을 이용하여 언더범프 금속화 층을효율적으로 패터닝하는 기술 Download PDF

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KR101186347B1
KR101186347B1 KR1020087005191A KR20087005191A KR101186347B1 KR 101186347 B1 KR101186347 B1 KR 101186347B1 KR 1020087005191 A KR1020087005191 A KR 1020087005191A KR 20087005191 A KR20087005191 A KR 20087005191A KR 101186347 B1 KR101186347 B1 KR 101186347B1
Authority
KR
South Korea
Prior art keywords
layer
patterning
etching process
cleaning
under bump
Prior art date
Application number
KR1020087005191A
Other languages
English (en)
Other versions
KR20080038199A (ko
Inventor
마이스터 프랑크 퀘헨
알렉산더 플라츠
고트하르트 유니켈
커스틴 시유리
Original Assignee
글로벌파운드리즈 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

건식 식각 공정(111)에 기초하여 언더범프 금속화 층 스택(105)을 패터닝함으로써, 고도로 복잡한 습식 화학 식각 공정에 관계된 종래기술에 비하여 상당한 정점들이 얻어질 수 있다. 특정한 실시예에서, 티타늄 텅스텐 층 또는 언더범프 금속화 층 스택(105)의 임의의 또 다른 적절한 마지막 층(105b)은, 불소 기반의 화학제를 이용하고 물리적 요소로서 산소를 이용하는 플라즈마 식각 공정(107)에 기초하여 식각될 수 있다. 더 나아가, 입자들(109) 및 잔류물들(112)을 제거하기 위해서, 플라즈마 기반의 패터닝 공정(107) 이전 및 이후에 적절한 세정 공정들(110, 113)이 수행될 수 있다.
플라즈마 식각, 솔더 범프, 언더범프, 불소

Description

건식 식각 공정을 이용하여 언더범프 금속화 층을 효율적으로 패터닝하는 기술{TECHNIQUE FOR EFFICIENTLY PATTERNING AN UNDERBUMP METALLIZATION LAYER USING A DRY ETCH PROCESS}
일반적으로 본 발명은 집적회로 형성에 관한 것이며, 좀더 상세하게는 범프들(bumps)을 포함하는 콘택층(contact layer)을 형성하는 공정 플로우에 관한 것이다. 여기서, 상기 콘택층은, 적절히 형성된 패키지 기판(또는 캐리어 기판)을 하나 이상의 집적회로를 구비한 다이에 직접 부착하기 위한 콘택 영역을 제공하도록 구성된다.
삭제
집적회로를 제조함에 있어서, 칩을 패키지하고, 칩 회로를 주변에 연결하기 위한 리드들 또는 단자들을 제공하는 것이 일반적으로 요구된다. 몇몇 패키지 기술에서는, 칩, 칩 패키지들 또는 다른 적절한 유닛들은, 솔더 범프라고 지칭되는 것으로부터 형성된 솔더 볼에 의해 연결된다. 상기 솔더 범프는, 본 명세서에서 적어도 하나의 단위로서 콘택층이라고 호칭되는 대응하는 층 상에 형성되는바, 예를 들면, 미소전자 칩의 유전 페시베이션층 상에 형성된다. 미소전자 칩과 대응하는 캐리어를 서로 연결하기 위해서는, 2개의 개별 유닛들의 표면들이 연결될 것인바, 즉, 다수의 집적회로를 포함하는 미소전자 칩과 솔더 범프들이 리플로우된 이후에 상기 2개의 유닛들을 전기적으로 연결하기 위한 적절한 패드 배열이 형성되어 있는 대응 패키지가 연결되며, 상기 솔더 범프는 예를 들면 미소전자 칩 상에 적어도 하나의 단위로서 제공된다. 다른 기술에서는, 대응하는 와이어에 연결되도록 솔더 범프가 형성되어야 하거나, 또는 상기 솔더 범프는 열 싱크(hear sink)로서 작용하는 또 다른 기판의 대응 패드 영역에 접촉될 수 도 있다. 결론적으로, 전체 칩 면적에 걸쳐서 분산되어 있는 매우 많은 수의 솔더 범프들이 형성되어야 하며, 복잡한 회로들 가령, 마이크로프로세서, 저장회로 등등을 포함하거나 또는 매우 복잡한 회로 시스템을 형성하는 다수의 집적회로를 포함하고 있는, 현대적인 미소전자 칩에서 요구되는 I/O 능력(예컨대)을 이에 의해서 제공할 수 있다.
기계적으로 잘 고정되어 있는 수백 또는 수천개의 솔더 범프들을 대응 패드들 상에 제공하기 위해서는, 솔더 범프의 부착 과정이 섬세하게 디자인되어야 하는바, 이는 솔더 범프들 중 단지 하나의 고장으로 인해 전체 디바이스가 무용지물이 될 수도 있기 때문이다. 이러한 이유로 인해, 주의깊게 선택된 하나 이상의 층들이, 패드 배열을 포함하고 있는 하부 기판(또는 웨이퍼)과 솔더 범프들 사이에 위치하고 있는 것이 일반적이다. 본원에서 언더범프 금속화 층(underbump metallization layer)이라고도 지칭되는 이러한 계면층들은, 솔더 범프가 하부의 패드 및 주위를 둘러싼 페시베이션 물질과 기계적으로 잘 부착되도록 충분한 부착력을 제공하는 중요한 역할을 수행하며, 또한 상기 언더범프 금속화 층은, 확산 특성 및 전류 전도도에 관한 또 다른 요구사항을 만족시켜야 한다. 앞의 문제점에 대해서, 언더범프 금속화 층은, 솔더 물질(종종, 납과 주석의 혼합물)이 칩의 하부 금속화 층을 공격하여 그 기능을 파괴하거나 저하시키는 것을 방지할 수 있는, 적절한 확산 장벽을 제공해야만 한다. 더 나아가, 상기 언더범프 금속화 층은, 솔더 물질(가령, 납)이 다른 민감한 디바이스 영역(가령, 유전층)으로 이동(migration)하는 것을 효과적으로 억제해야만 하는바, 유전층에서 상기 납의 방사성 붕괴(radioactive decay)는 디바이스의 성능에 심각한 영향을 미칠 수도 있다.
전류 전도도에 관해서, 칩의 하부 금속화 층과 솔더 범프 사이에서 상호연결 역할을 수행하는 언더범프 금속화 층은, 금속화 패드/범프 시스템의 전체 저항을 부당하게 증가시키지 않을 정도의 소정 두께 및 특정 저항을 나타내야만 한다. 또한, 언더범프 금속화 층은, 솔더 범프 물질의 전기도금(electroplating) 동안에 전류 분포층(current distribution layer)의 역할을 수행할 것이다. 해당 기술분야에서 사용되어 왔던 솔더 범프 물질을 물리 기상 증착(physical vapor deposition)하는 방법은, 물질이 뜨거운 금속 증기와 접촉하고 있는 동안에 마스크의 열 팽창으로 인한 임의의 오정렬을 방지하기 위해서 복잡한 마스크 공정을 필요로 하기 때문에, 전기도금법이 근래에 선호되는 증착 기술이다. 또한, 증착 공정이 완료된 이후에, 솔더 패드에 손상을 가하는 일 없이 금속 마스크를 제거하는 것은 매우 어려운 작업인바, 특히나, 매우 큰 웨이퍼가 프로세스되거나 또는 인접한 솔더 패드들 사이의 피치(pitch)가 감소하는 경우에는, 더욱 더 어려워진다.
비록, 전기도금 증착 방법에서도 마스크가 사용되지만은, 이 기술은 증발법(evaporation method) 과는 상이한바, 즉 물리 기상 증착법에 의해 야기된 앞서 언급된 바와같은 문제점들을 회피하기 위해서, 포토리소그래피 기술을 이용하여 마스크가 생성된다는 점이다. 하지만, 전기도금법은 기판에 부착된, 연속적이며 균일한 전류 분포층을 필요로 하는바, 상기 기판은 솔더 범프들이 형성되어야만 하는 패드들을 제외하면 대부분 절연성이다. 따라서, 언더범프 금속화 층은, 균일한 전류 분포에 대한 엄격한 제한을 만족시켜야만 한다. 도금 공정동안의 임의의 비균일성은 솔더 범프의 최종 구성에 영향을 미칠 수 있으며, 솔더 범프의 리플로우 이후에는 예를 들면, 높이의 비균일성과 같은 결과적인 솔더 볼의 최종 구성에 영향을 미칠 수도 있는바, 이는 달리 말하면, 최종적으로 얻어진 전기 접속 및 기계적 완결성의 변동(fluctuation)을 의미할 수도 있다.
솔더 범프의 형성 이후에는, 개별 솔더 범프들을 전기적으로 서로 절연시키기 위해서, 언더범프 금속화 층이 패터닝되어야만 한다. 결과적으로 고립된 언더범프 금속화 층은, 습식 식각(wet etch) 및/또는 복잡한 화학(chemistry)을 이용하는 전기화학(electrochemical) 식각 절차를 포함하는 등방성(isotropic) 식각 공정들에 의해서 얻어지는 것이 전형적이며, 또한 솔더 볼들의 기능 및 구성을 상당부분 결정하는바, 이는 상기 화학 식각제가 습식 화학 식각 공정동안에 마스크로서 작용하는 솔더 범프들의 언더 에칭(under etching)을 야기할 수도 있기 때문이다. 따라서, 언더 에치되는 정도의 가변성은 각각의 솔더 범프와 관계되는 고립된 언더범프 금속화 층의 사이즈를 가변시킬 수도 있으며, 이에 의해 리플로우 이후의 솔더 볼의 구성에 상당한 영향을 미치게 되는바, 이는 매우 습윤성인(highly wettable) 언더범프 금속화층이, 솔더 물질의 유동 양상(flow behavior)을 실질적으로 결정하며, 따라서 솔더 볼의 최종적으로 얻어진 사이즈 및 솔더 볼의 높이를 결정하기 때 문이다. 더 나아가, 장벽(barrier) 및 접착 측면에서의 우수한 특성 때문에, 유전 물질 상에 형성되는 제 1 층으로 자주 이용되는 티타늄 텅스텐(TiW) 층과 같은, 언더범프 금속화층의 하나 이상의 서브층을 패터닝하기 위한 습식 화학 식각 공정은, 식각 속도에 의존적인 범프 패턴을 나타낼 수도 있다. 즉, 식각 속도는 각각의 다이에서의 범프 레이아웃(layout)에 의존적일 수도 있으며, 기판 상의 개별 다이들 간의 X-방향 및 Y-방향으로의 거리에 의존적일 수도 있다. 따라서, 식각 속도에 의존적인 패턴은, 실제로 사용가능한 범프 레이아웃에 대해서 심각한 제약을 부과할 수도 있으며, 따라서 실제로 이용가능한 다이 영역에 대해서 I/O 능력들 및/또는 다이의 열 소산(dissipation)을 제한할 가능성이 있다.
더 나아가, 몇몇 습식 화학 식각 공정들은 범프 물질들과 상당한 상호작용을 하는 경향이 있는바, 이 경우 범프 물질이 제거될 수도 있으며 및/또는 화학작용으로 인해 범프 물질이 바람직하지 않은 화합물로 변할 수도 있다. 따라서, 습식 화학 식각 공정 이후에, 습식 화학 식각 공정 동안에 또는 원하지 않는 화합물을 제거하기 위한 후속 세정 공정 동안에, 상당한 양의 범프 물질이 손실될 수도 있는바, 이는 제조 비용의 증가에 기여하며, 낮은 알파 붕괴율(low alpha decay rate)을 갖는 주석/납 과 같은, 값비싼 솔더 물질들이 이용되는 경우에는 제조 비용이 더욱 증가될 수 있다.
또한, 습식 식각 화학 및 식각 레시피의 복잡성 때문에, 언더범프 금속화 층을 패터닝하는 동안에 정교한 종료점(endpoint) 검출 절차가 필요할 수도 있으며, 이에 의해 공정이 더욱 더 복잡해질 수도 있다. 몇몇 케이스들에서, 습식 화학 부 산물의 처리뿐만 아니라 습식 화학 공정을 위한 화학 물질 및 요구되는 첨가물의 공급은, 전체 패터닝 공정의 비용을 상당히 증가시킬 수도 있으며, 전용 공정 툴들의 유지보수 및 면적(floor space) 역시 비용증가의 요인이 될 수 있다.
전술한 바와같은 상황을 감안하면, 솔더 범프들을 포함하는 콘택층을 형성하기 위한 향상된 기술에 대한 필요성이 존재하며, 앞서 언급된 바와같은 하나 이상의 문제점들을 회피하거나 또는 이들의 효과를 적어도 상당히 감소시키기 위한 필요성이 존재한다.
앞으로 설명될 내용은 본 발명에 대한 개요로서, 이는 본 발명의 몇몇 양상에 대한 기본 이해를 제공하기 위한 것이다. 이러한 요약은 본 발명에 대한 완전한 개괄은 아니다. 이러한 요약은 본 발명의 핵심적인/중대한(key/critical) 요소들을 식별하기 위한 것이 아니며, 본 발명의 범위를 제한하고자 의도된 것이 아니다. 이러한 개요의 목적은, 후술될 발명의 상세한 설명에 앞서서, 본 발명의 몇몇 개념들을 간단한 형식으로 제공하기 위한 것이다.
일반적으로, 본 발명은 미소전자 칩의 콘택층을 형성하기 위한 기술에 관한 것이며, 이는 상기 콘택층 상에 또는 콘택층 내에 형성된 범프들(가령, 솔더 범프)을 리플로우함에 의해서 대응 캐리어 기판에 직접적으로 부착되도록 적응된다. 여기서, 언더범프 금속화 층을 패터닝하기 위한 공정은 건식 식각공정을 포함하는바, 이에 의해, 종래의 공정 플로우에서 종종 이용되어 왔던 습식 화학 식각 공정들과 관련된 하나 이상의 문제점들을 회피할 수 있는 가능성을 제공한다. 또한, 플라즈마 기반의 건식 식각공정에 의해 제공되는 장점들로 인해, 범프들의 패턴 밀도에 의존하는 패터닝 공정의 종속성이 상당히 감소하기 때문에, 콘택층의 설계에 대한 향상된 유연성이 본 발명에 의해서 제공될 수 있다. 결과적으로, 본 발명은, 제품 비용을 절감하며 및/또는 제품 수율을 향상시키며 및/또는 디바이스 성능을 향상시킬 수 있는 가능성을 제공한다.
본 발명의 예시적인 일실시예에 따르면, 언더범프 금속화 층 스택(underbump metallization layer stack) 상에 형성된 다수의 범프들의 존재하에서 전기화학 식각 공정에 의해 상기 언더범프 금속화 층 스택의 제 1 층을 패터닝하는 단계를 포함하는 방법이 개시된다. 또한, 상기 언더범프 금속화 층 스택의 제 2 층은 건식 식각 공정에 의해서 패터닝된다.
본 발명의 다른 예시적인 일실시예에 따르면, 적어도 제 1 층 및 제 2 층을 구비한 언더범프 금속화 층 스택 및 상기 언더범프 금속화 층 스택 위에 형성된 다수의 범프들이 형성된 기판을 제공하는 단계를 포함하는 방법이 개시된다. 또한, 상기 언더범프 금속화 층 스택의 제 1 층은 상기 제 2 층을 노출시키도록 패터닝되며, 상기 노출된 제 2 층은 세정된다. 마지막으로, 상기 방법은 범프들을 식각 마스크로서 사용하면서 상기 노출된 제 2 층을 건식 식각하는 단계를 포함한다.
이제 도면들을 참조하여 본 발명이 설명되는바, 도면에서는 유사한 구성요소들을 참조하기 위해서 유사한 참조번호들이 사용된다.
도1a 내지 도1f는, 본 발명의 예시적인 일실시예에 따라 언더범프 금속화 층 을 패터닝하기 위한 다양한 공정 단계들에서 반도체 디바이스의 단면을 도식적으로 도시한 도면이다.
도1g는, 형성된 다수의 다이들을 갖는 기판의 평면도로서, 각각의 다이는 디바이스별로 특정한(device-specific) 요구사항에 따라 배열된 다수의 솔더 범프들을 포함하는바, 이는 본 발명의 예시적인 일실시예에 따른 건식 식각 공정에 기초한 패터닝 공정에 의해 제공된 향상된 설계 유연성 때문이다.
비록, 본 발명에 대한 다양한 변형예들 및 대안 형태들이 가능하지만, 본 발명의 특정 실시예들은 도면에서 단지 예시적인 목적으로만 도시되었으며, 본 명세서에서 상세히 설명되었다. 하지만, 특정 실시예에 대한 묘사는 본 발명을 개시된 특정 형태에 제한되지 않도록 의도되며, 이와는 반대로, 본 발명은 첨부된 청구항에 의해 정의되는 본 발명의 사상 및 범주 내의 모든 변형물, 등가물, 및 대안예들을 커버하도록 이해되어야 한다.
본 발명의 예시적인 실시예들이 다음에서 설명된다. 명확성을 위해서, 실제 구현에서의 모든 특징들이 본 명세서에서 설명되지는 않았다. 이러한 임의의 실제 구현예를 개발하는데 있어서, 개발자들의 특정한 목적, 가령 시스템과 관련된 제한사항 그리고 사업상의 제한 사항에 부합시키기 위해서(이는 각 구현예별로 달라질 것이다), 구현예별로 특정한 많은 사항들이 결정되어야만 한다는 점을 이해해야 한다. 더 나아가, 이러한 개발 노력은 복잡하고 시간이 걸리는 일일 수 있지만, 그럼에도 불구하고 본 명세서에서 개시된 내용에 의해 도움을 받는 당업자에게는 이러한 개발 노력이 통상적인 작업일 수도 있음을 이해해야 한다.
이제부터 첨부된 도면들을 참조로 하여 본 발명이 설명될 것이다. 다양한 구조들, 시스템들 및 디바이스들이 도면들에서 도식적으로 도시되는바, 이는 설명만을 위한 것이며 그리고 당업자들에게 잘 알려진 세부사항들로 인하여 본 발명을 모호하게 만들지 않기 위해서이다. 그럼에도 불구하고 첨부된 도면들은, 본 발명의 예시적인 실시예들을 설명하고 기술하기 위해 포함되었다. 본 명세서에서 사용된 단어들 및 숙어들은, 관련된 기술분야의 당업자들이 이해하는 단어들 및 숙어들과 일치하는 의미를 갖도록 이해되고 해석되어야만 한다. 용어 또는 어구에 대한 특별하지 않은 정의(즉, 해당 기술분야의 당업자들에 의해 이해되는 통상적이면서 관행적인 의미와는 다른 정의)는, 본 명세서의 단어 또는 어구의 일관된 사용에 의해 내포되도록 의도된다. 용어나 어구들이 특별한 의미를 갖도록 의도되는 정도까지즉, 당업자들에 의해 이해되는 의미와는 다른 의미는, 용어나 어구에 대한 특별한 정의를 직접적이며 모호하지 않게 제공하는 명확한 방법을 통해 명세서에서 명백하게 설명될 것이다.
일반적으로, 본 발명은 콘택층의 형성에 관한 것인바, 즉 적절한 캐리어 기판으로의 직접 연결을 위해서 다수의 범프들(가령, 솔더 범프)이 상기 콘택층의 내부 또는 상기 콘택층 상에 형성되는바, 언더범프 금속화 층을 패터닝하는 동안의 복잡한 습식 화학 식각 공정을 적절히 설계된 건식 식각 공정으로 대체하고 있으며, 이에 의해 디바이스의 성능의 향상 및 제조 비용의 감소를 얻을 수 있다.
도1a 내지 도1g 를 참조하여, 본 발명의 예시적인 실시예가 좀더 상세히 설 명될 것이다. 도1a는 제조 단계에서 반도체 디바이스(100)를 도식적으로 도시한 도면이다. 반도체 디바이스(100)는 기판(101)을 포함하며, 상기 기판은 벌크 실리콘 기판, 실리콘-온-인슐레이터(SOI) 기판, 또는 회로 요소들을 형성하기 위한 적절한 하나 이상의 반도체 층들이 형성되어 있는 또 다른 캐리어(carrier)를 나타낼 수 있다. 예를 들면, 상기 기판(101)은, 실리콘/게르마늄 층, 특정한 위치에서 상이한 결정 방향들을 갖는 실리콘 층들이 그 상에 형성되어 있는 적절한 캐리어를 나타낼 수도 있으며, 또는 상기 기판(101)은, 임의의 타입의 Ⅱ-Ⅵ 또는 Ⅲ-Ⅴ 반도체 화합물을 포함할 수도 있다. 특정한 실시예들에서, 상기 기판(101)은 실리콘-기반의 기판을 나타낼 수도 있는바 상기 실리콘-기반의 기판은, 가령, 진보된 마이크로프로세서, 저장 디바이스, 주문형 반도체(ASIC), 전력 어플리케이션들을 위한 회로를 포함할 수도 있는 결합된 디지털 및 아날로그 회로 등등과 같은, 고도로 복잡한 집적회로의 형성을 위해서 이용될 수도 있다. 설명의 용이함을 위해서, 이러한 회로 요소들 또는 미세한 구조를 갖는 다른 피쳐들은 도1a에 도시되지 않았다. 기판(101)은 콘택 패드(102)를 포함할 수도 있는바, 콘택 패드(102)는 가령, 구리, 구리 합금, 알루미늄, 또는 이들의 임의의 조합과 같은 적절한 금속으로 형성될 수 있다. 콘택 패드(102)는 열적으로 및 전기적으로 전도성인 영역을 나타내는바, 이는 기판(101) 내의 하부에 위치한 디바이스 영역(lower-lying device region)과의 전기적 콘택 및/또는 열 콘택(thermal contact)을 제공한다. 즉, 상기 반도체 디바이스(100)는, 하나 이상의 와이어링(wiring) 층들 또는 금속화 층들을 포함할 수 있는바, 이는 개별 회로 요소들의 전기적 및 열적 상호연결(interconnection)을 제 공한다. 여기서, 상기 콘택 패드(102)는 하나 이상의 금속화 층들 및 캐리어 기판 사이에서 "인터페이스" 로서 역할하도록 제공되는바, 이는 반도체 디바이스(100)의 주변회로부(periphery)로의 전기적 연결을 제공한다.
기판(101) 및 콘택 패드(102) 위에는 콘택층(108)이 형성되며, 이 제조 단계에서 상기 콘택층(108)은 패터닝된 페시베이션층(103)을 포함하여 구성되며, 상기 페시베이션층(103)은 마지막 금속화 층의 유전체 커버층(dielectric cover layer : 104) 상에 형성될 수도 있다. 페시베이션층(103) 및 커버층(104)은 임의의 적절한 유전물질로 형성될 수 있는바, 본 발명의 일실시예에서는, 페시베이션층(103)은 폴리이미드(polyimide)를 포함할 수도 있으며, 본 발명의 다른 실시예에서는, 가령, 벤조싸이클로부틴(benzocyclobutene)과 같은 다른 물질이 사용될 수도 있다. 페시베이션층(103) 위에는 언더범프 금속화 층 스택(105)이 형성되며, 이는 범프(106)(가령, 솔더 범프)의 존재하에서 패터닝될 것인바, 상기 범프는 전도성 또는 비전도성인 접착성 등을 갖는다. 설명의 용이함을 위해서, 상기 범프들(106)은 솔더 범프라고 지칭될 것인바, 따라서 많은 경우에 있어서, 상기 범프들(106)은 솔더 물질을 포함하여 이루어진다. 따라서, 언더범프 금속화 층 스택(105)의 패터닝 이후에는, 각각의 언더범프 금속화 아일랜드(underbump metallization islands) 상에, 전기적으로 절연된 다수의 솔더 범프(106)들이 제공될 것이다. 상기 언더범프 금속화 층 스택(105)은, 상이한 물질 조성(composition)을 갖는 다수의 개별 층들을 포함하여 이루어질 수 있는바, 여기서, 상기 층 스택(105)은, 제 2 층(105b) 상에 형성된 제 1 층(105a)을 적어도 포함하며, 또한 상기 제 2 층(105b)은, 페시베이션층(103), 커버층(104) 및 콘택 패드(102)의 노출된 부분 상에 적어도 형성된다.
앞서 설명된 바와같이, 상기 층 스택(105)은, 접착성, 확산 장벽 효과, 열 및 전기 전도도 관점에서 원하는 특성을 제공하기 위해서, 다수의 개별 층들로 구성될 수 있다. 따라서, 금, 은, 구리, 크롬, 팔라듐, 백금, 텅스텐 등등을 포함하는 다양한 물질 조성들이 다양하게 결합되어 사용될 수 있으며, 상이한 화합물(compounds)들로 제공될 수도 있는바, 여기서 개별 층들의 두께는 디바이스의 요구에 적합하도록 적절하게 조절된다. 특정한 실시예에서, 언더범프 금속화 층 스택(105)의 제 2 층(105b)은 티타늄 및 텅스텐을 포함하여 구성되는바, 이들은 이들의 우수한 확산 차단 특성 및 우수한 접착 특성때문에 자주 선택된다. 다른 예시적인 실시예에서는, 상기 제 2 층(105b)은 티타늄, 탄탈륨, 텅스템 및 이들 금속들의 임의의 합금들을 포함하며 또는 질소 및/또는 실리콘을 포함하는 이들 금속들의 임의의 화합물들 및 이들 화합물들의 합금들을 포함한다. 상기 제 1 층(105a)은, 범프(106)의 솔더 물질과 결합하여 원하는 효과를 제공할 수 있는 물질 조성을 갖는 2개 이상의 서브층들을 포함하여 구성될 수도 있다. 정교한 응용예들에서는, 높은 열 전도도 및 전기 전도도를 제공하기 위해서, 구리 또는 구리 합금(가령, 구리/크롬)이 하나 이상의 개별층들로서 종종 사용될 수도 있다. 반면에, 예시적인 일실시예에서는, 솔더 범프(106)가 납 및 주석의 혼합물을 포함하는 경우, 솔더 범프(106)의 리플로우 이후에 구리/주석 상(copper/tin phase)을 형성하도록, 실질적으로 순수한 구리층이 상기 제 1 층(105a)에 추가적으로 제공될 수도 있다. 하지 만, 상기 제 1 층(105a)은, 솔더 범프(106)의 조성에 따라서 원하는 열 특성 및 전기적 특성을 제공하도록, 임의의 적절한 또 다른 전도성 물질로 형성될 수 있음을 유의해야 한다. 예를 들면, 금 및 금의 합금들, 은 및 은의 합금들, 백금 및 백금의 합금들 뿐만 아니라, 질소 및/또는 실리콘을 갖는 이들의 화합물들 역시 이용될 수 있다.
도1a에 도시된 바와같은 반도체 디바이스(100)를 형성하기 위한 전형적인 공정 플로우는 다음의 프로세스들을 포함할 수 있다. 잘 정립된 공정 기술에 의해서 임의의 회로 요소 및 미세 구조의 다른 피쳐들을 형성한 이후에, 각각의 개별 회로 요소들에게 인터-레벨(inter-level) 및 인트라-레벨(intra-level)의 연결을 제공하기 위해서 임의의 금속화 층들이 형성될 수 있다. 정교한 응용예들에서는, 가령, 구리 또는 구리 합금과 같은 고 전도도 금속에 기초하여 하나 이상의 금속화 층들이 형성될 수 있는바, 기생 캐패시턴스를 감소시키기 위해서 로우-k(low-k) 유전 물질에 파묻혀서 형성될 수 있다. 다음으로, 콘택 패드(102)가 예를 들면, 마지막 금속화 층의 컴포넌트로서, 잘 정립된 공정기술에 기초하여 대응하는 유전층에 형성될 수도 있다. 여기서, 앞서 설명된 것처럼, 금속화 층의 형성에 관해 잘 알려진 바와같은 유사한 공정 기술들이 사용될 수도 있다. 예를 들어, 상기 콘택 패드(102)가 구리 또는 구리 합금을 포함하여 실질적으로 구성된 경우에는, 잘 정립된 다마신(damascene) 기술에 기초하여 콘택 패드(102)가 형성될 수도 있다. 그 이후에, 알루미늄과 같은, 최종(final) 금속층 또는 말단(terminal) 금속층(미도시)이 구리 또는 구리 합금의 상부에 형성된다.
이후에, 잘 정립된 플라즈마 강화 화학 기상 증착법(PE-CVD)에 기초하여 커버층(104)이 증착되고, 패터닝될 수 있는바, 상기 말단 금속의 증착 및 패터닝이 후속된다. 이후, 스핀-온(spin-on) 방법, 화학 기상 증착법 등등에 기초하여 페시베이션층(103)의 증착이 수행될 수 있다. 이후에, 잘 정립된 포토리소그래피 기술 및 식각 기술을 이용하여 상기 페시베이션층(103)이 패터닝되어, 상기 콘택 패드(102)를 노출시키는 개구가 형성된다.
다음으로, 잘 정립된 스퍼터 증착기술에 기초하여 언더범프 금속화 층 스택(105)이 형성된다. 예를 들면, 상기 제 2 층(105b)은, 티타늄 텅스텐 조성물로서 증착될 수도 있는바, 이는 티타늄 및 텅스텐을 포함하는 합금들이 칩 부분을 보호하는 장벽층으로서 다양한 어플리케이션들에서 널리 사용되고 있기 때문이다. 티타늄 텅스텐의 특성들 때문에, 즉, 전기 전도도 및 납 및 주석(예컨대) 원자들이 티타늄 텅스텐 층 아래의 영역으로 확산하는 것을 방지하는 탁월한 장벽 품질때문에, 이는 페시베이션층(103) 상에 형성되는 제 2 층(105b)의 유력한 후보이다. 다른 실시예에서는, 스퍼터 증착법 또는 임의의 적절한 다른 증착법(가령, CVD)에 의해서, 앞서 설명된 바와같은 다른 물질들이 형성될 수도 있다.
이후에, 예를 들면, 스퍼터 증착, 전기화학 증착(가령, 무전해 도금(electroless plating) 등등)에 기초하여 제 1 층(105a)이 형성된다. 예를 들어, 상기 제 1 층(105a)은, 제 2 층(105b) 상에 형성되는 크롬/구리 층을 포함하여 이루어질 수도 있는바, 실질적으로 순수한 구리층이 후속된다. 하지만, 임의의 다른 층 조성들 및 다양한 다른 물질들이 제 1 층(105a)으로서 선택될 수도 있음을 유의 해야 한다. 언더범프 금속화 층 스택(105)의 형성 이후에, 포토레지스트 층을 적용하고, 잘 정립된 포토리소그래피 기술 및 식각 기술에 의해서 상기 포토레지스트 층을 패터닝함으로써, 개구를 형성하는 레지스트 마스크(미도시)가 만들어지는바, 상기 개구의 치수는 솔더 범프(106)의 사이즈 및 형상에 실질적으로 대응된다.
이후에, 상기 기판(101)에는 전기화학 증착 공정이 수행되어, 특정한 물질 조성을 갖는 솔더 범프(106)가 형성된다. 예를 들면, 상기 레지스트 마스크의 개구 내에 납 및 주석을 증착하기 위해서, 황산 납(lead sulfate) 및 황산 주석(tin sulfate)을 포함하는 전해질(electrolyte) 바스(bath)에 기초한 전기도금 공정이 사용될 수도 있다. 상기 레지스트 마스크의 개구 내에 증착되는 솔더 물질의 양이, 솔더 볼의 최종 사이즈를 실질적으로 결정한다는 점을 유의해야 하며, 따라서 언더범프 금속화 층 스택(105)을 후속으로 패터닝하는 공정 동안에 상기 솔더 물질이 조금이라도 제거된다면, 이는 최종적으로 얻어진 솔더 볼의 균일성에 부정적인 영향을 끼칠 수도 있는바, 이는 통상적인 습식 화학 식각 공정의 기판에 걸친(across-substrate) 비균일성 때문이다. 또한, 몇몇 정교한 응용예들에서는, 감소된 갯수의 방사성 동위원소들(radioactive isotopes)을 갖는 값비싼 납 물질이 사용될 수도 있는바, 이들 방사성 동위원소들은 가령, 저장용 칩(storage chip), 마이크로프로세서 등등과 같은 민감한 반도체 디바이스에서, 바람직하지 않은 소프트 에러를 유발할 수도 있다. 결과적으로, 후속 습식 화학 식각 공정동안에 상당한 양의 물질이 제거되면 이는 제조 비용의 증가를 가져올 수 있다. 때문에, 종래기술에서는 솔더 범프(106)를 전기화학적으로 증착하는 동안에 초기에 제공되는 물질의 양을 반드시 고려해야만 했다. 하기에서 설명되는 바와 같이, 본 발명에 따른 플라즈마 기반의 건식 식각 기술에 의한 패터닝 공정, 특히 제 2 층(105b)에 대한 패터닝 공정은, 종래의 패터닝 기술에서 문제가 되었던 솔더 범프(106) 물질의 손실로 인한 제약을 상당 부분 완화시킬 수 있다.
솔더 범프(106)의 증착 이후에, 상기 레지스트 마스크는 제거되며, 그리고 상기 디바이스(100)에는 패터닝 공정(107)이 수행되는바, 예시적인 일실시예에서는, 상기 패터닝 공정(107)은 솔더 범프(106)의 존재하에서 제 1 층(105a)을 패터닝하기 위한, 전기화학적인 제거 공정으로 구성된다. 예를 들면, 2개 이상의 서브층들을 포함할 수도 있는 상기 제 1 층(105a)은, 구리, 크롬 또는 이들의 임의의 조합으로 형성될 수도 있는바, 이들에 대한 전기화학적인 식각 공정은 해당 업계에 공지되어 있다. 이러한 목적으로, 상기 디바이스(100)는 적절한 전해질 용액과 접촉하게 될 수 있다. 상기 전해질 용액은, 다른 성분들 및 첨가제들 이외에도, 제 1 층(105a)의 대응 황산 금속 이온들(corresponding metal sulfate ion)을 포함하는바, 이는 애노드로서 작용하는 제 1 층(105a)의 노출된 부분들과 캐소드(미도시) 사이에서 전류가 흐르게 하기 위해서이다. 이 경우, 솔더 범프(106) 물질의 제거가 실질적으로 방지되는 바, 이는 이 금속이 제 1 층(105a)의 금속보다 덜 희소(noble)하기 때문이다. 다른 실시예들에서, 상기 패터닝 공정(107)은, 적절한 식각 화학제에 기초한 습식 화학 식각 공정으로서 수행될 수도 있다. 또 다른 실시예에서는, 상기 패터닝 공정(107)은, 제 1 층(105a)의 물질(또는 물질들)을 제거하기에 적당한 화학제와 함께 수행되는 플라즈마 기반의 식각 공정을 포함할 수 있다.
도1b는, 디바이스(100)의 노출된 부분들로부터 제 1 층(105a)의 상당 부분이 상기 패터닝 공정(107)에 의해 제거되는 제조 단계에서의 반도체 디바이스(100)를 도시한 도면이다, 여기서는, 상기 공정(107)에 따라, 각각의 언더 에치 영역들(105u)이, 솔더 범프(106)와 제 2 층(105b) 사이의 간극(gap)으로서 솔더 범프 주위에 형성될 수도 있다. 또한, 상기 패터닝 공정(107) 동안에, 입자(particles) 및 이와 유사한 것들의 형태인 오염물(contamination)이, 제 1 층(105a) 및/또는 제 2 층(105b) 상에 형성(또는 증착)될 수도 있는바, 이는 패터닝 공정(107)의 진행에 달려있다. 도1b에 도시된 바와같이, 제 1 층(105a)의 노출된 부분들은 실질적으로 제거되는 반면에, 입자들(109)은 노출된 제 2 층(105b)의 부분들 상에 형성되어 있거나 또는 증착되어 있을 수 있다. 예를 들어, 납 또는 주석을 포함하여 이루어지며, 제 1 층(105a)에 대한 패터닝이 완료된 이후에 제 2 층(105b) 상에 주로 남아 있는 입자들(109)은, 후속 건식 식각 공정에서 새도잉(shadowing) 효과를 야기할 수도 있다. 제 2 층(105b)을 패터닝하기 위한 후속 건식 식각 패터닝 공정의 플라즈마 기반 식각 화학제로는, 이러한 입자들을 효과적으로 제거하지 못할 수도 있기 때문에, 상기 입자들(109)을 제거하거나 또는 적어도 그 수를 상당부분 감소시키기 위해서, 추가 세정 공정(110)이 수행된다. 그렇지 않은 경우에는, 인접한 솔더 범프들(106) 사이의 절연 거리(insulating distance)가 감소될 수도 있으며, 이에 의해 범프 쇼트(bump shortage) 가능성 및 디바이스의 기능이 고장날 가능성이 증가한다. 더 나아가, 상기 디바이스(100)가 대응 캐리어 기판에 솔더 범프(106)에 기초하여 접착되며, 남아있는 공간들은 언더필(underfill) 물질에 의해 서 실질적으로 채워지는 경우에는, 상기 입자들(109)은 페시베이션층(103)과 임의의 언더필 물질간의 접착에 대해서 부정적인 효과를 미칠 수도 있다. 각각의 언더필 물질과 그 하부에 위치한 페시베이션층(103) 사이에서의 접착력의 감소는, 솔더 범프들(106)의 피로 균열(fatigue crack)을 야기할 수도 있으며, 따라서 디바이스의 기능 고장을 야기할 수 있다. 또한, 도1b에 도시된 바와같이, 예를 들면 전기화학적 식각 공정의 등방성 성질 때문에, 상기 언더 에치 영역(105u)은 패터닝 공정(107) 동안에 형성되었을 수도 있다. 따라서, 상기 간극에서의 제 2 층(105b) 상의 입자들(109)과 같은, 임의의 잔류물들은, 솔더 범프(106)가 대응하는 솔더 볼로 형성되는 리플로우 공정 동안에 솔더 범프 물질에 대한 추가적인 습윤 영역으로서 작용할 수도 있는바, 제 1 층(105a) 즉, 제 1 층(105a)의 제거되지 않은 부분은, 형성될 솔더 볼들의 최종 치수를 실질적으로 결정하는 습윤층(wetting layer)으로서 작용한다. 따라서, 언더-에치 영역의 임의의 잔류물들(105u)은 비균일성을 야기할 수 있고, 각 솔더 볼들의 둥글지 않은 형상을 야기할 수 있는바, 따라서 각각의 다이 영역 및 전체 기판(101)에 걸친 동일 평면성(co-planarity) 및 범프 높이 분포를 훼손시킬 수도 있다. 솔더 볼들의 높이에 대한 임의의 상당한 불균일성은, 캐리어 기판의 대응 콘택 패드로의 접촉을 감소시킬 수도 있으며 또는 감소된 높이를 갖는 솔더 볼들은 각각의 콘택 패드와 접촉하는데 심지어 실패할 수도 있다.
결론적으로, 상기 세정 공정(110)은 입자들(109)을 효과적으로 제거하거나 또는 적어도 입자들의 개수를 상당부분 감소시키도록 설계된다. 이를 위해서, 본 발명의 예시적인 일실시예에서는, 상기 세정공정(110)은 하나 이상의 서브 스텝들 을 포함하여, 상기 패터닝 공정(107) 동안에 또는 상기 패터닝 공정(107)이 끝난 후에, 인시츄(in-situ) 세정공정으로서 수행될 수도 있다. 예를 들면, 예시적인 일 실시예에서, 상기 패터닝 공정(107)은 전기화학적인 식각 공정으로서 설계될 수 있으며, 이후 상기 패터닝 공정(107)은 기판 표면에 걸친 고속 스위프(fast sweep)을 포함하도록 수정될 수도 있는바, 상기 고속 스위프는 가령, 브러시(brush) 등등과 같이, 통상적인 전기도금 툴 및 전기식각 툴에서 전형적으로 제공되는 바와같은, 각각의 수단들에 의해 수행된다. 상기 고속 스위프 동작은, 제 1 층(105a)의 물질을 제거하기 위한 전기화학적 식각 공정의 전류가 유지되는 동안에도, 수행될 수 있다. 또한, 하나 이상의 스위프 동작들은 전류 흐름이 중단된 채로 수행될 수도 있는바, 이에 의해 인접한 솔더 범프들(106) 사이에 증착되었던 입자들(109)이 또한 효과적으로 제거된다. 본 발명의 예시적인 일실시예에서는, 추가적으로 또는 대안적으로, 적어도 하나의 추가 세정 단계가 수행되는바, 추가 세정공정에서는 세정 공정(110)의 효율성을 더욱 향상시키기 위해서, 적절한 고압하에서 이온이 제거된 물(de-ionized water, 이하에서는 '순수' 라고도 함)이 상기 디바이스(100)에 제공된다. 가령, 디바이스의 노출된 표면에 걸친 브러싱(brushing) 또는 스위핑(sweeping)과 같은 임의의 다른 세정 단계들이, 이온이 제거된 물(de-ionized water) 등과 같은 적절한 임의의 액체와 함께 수행될 수도 있음을 유의해야 한다. 또한, 매우 효율적인 방법으로 입자들(109)을 느슨하게 하거나 및/또는 제거하기 위해서, 적절히 설계된 분사 장치(arrangement of jet)가 합체된 임의의 적절한 디바이스에 의해서 이온이 제거된 물이 적용될 수도 있음을 유의해야 한다. 본 발명 의 예시적인 일실시예에서는, 상기 세정 공정(110)은, 패터닝 공정(107)과 함께 인-시츄(in-situ)로 수행될 수도 있는 하나 이상의 세정 단계들(가령, 전류 흐름과 함께 수행되는 스위프 동작 또는 전류 흐름이 없는 스위프 동작)을 포함할 수도 있으며 또한 가령, 고압의 이온이 제거된 물(de-ionized water) 공정과 같은, 하나 이상의 추가 세정 단계들을 포함할 수도 있는바, 이는 별도의 공정 툴에서 수행될 수도 있다.
도1c는 반도체 디바이스(100)를 도식적으로 도시한 도면으로, 세정 공정(110)의 개별 세정 단계 동안에 상기 반도체 디바이스(100)의 노출된 표면 부분으로 이온이 제거된 물이 공급되는 것을 도시한 도면이다. 이러한 제조 단계에서는, 고압의 순수 린스 공정(110a)이 수행되는바, 이 공정은, 선행된 공정(예를 들면, 패터닝 공정(107)) 동안에 선택적으로 수행될 수도 있는 임의의 선행 세정 단계들과 결합하여, 상기 입자들(109)을 실질적으로 제거한다. 따라서, 제 2 층(105b)에 대한 플라즈마 기반의 패터닝 공정을 위해, 상기 디바이스(100)가 준비된다.
도1d는 다음 제조 단계에서 즉, 제 2 층(105b)을 패터닝하는 동안에, 반도체 디바이스(100)를 도시한 도면이다. 이러한 제조 단계에서, 상기 디바이스(100)에는 건식 식각 공정(111)이 수행되는바, 건식 식각 공정(111)은 제 2 층(105b)의 물질을 효과적으로 제거하도록 설계된다. 본 발명의 예시적인 일실시예에서, 상기 제 2 층(105b)은 티타늄 및 텅스텐을 포함하며, 다른 실시예에서는 앞서 설명된 바와같은 다른 물질 조성들이 사용될 수도 있다. 플라즈마 기반의 식각 공정(111)은, 불 소-함유(fluorine-containing) 화학제에 기반하여 수행되며, 식각 공정(111)의 각각의 화학적 요소(chemical component)를 제공하기 위해서 가령, SF6, CF4, CHF3, NF3 등등과 같은 전구체(precursor) 가스들이 사용될 수 있는바, 이는 제 2 층(105b)의 물질과 반응하기 위함이다. 예시적인 일실시예에서, 상기 식각공정(111)의 식각 환경(ambient)은, 물리적 요소(physical component)를 또한 포함하도록 설정되는바, 상기 물리적 요소는, 실질적으로 이온 폭격(bombardment) 및 스퍼터 효과에 의해서 제 2 층(105b)의 물질과 상호작용(interact)하거나 및/또는 불소 기반 화학제와의 화학반응의 임의의 부산물과 상호작용하는 요소를 말한다. 따라서, 제 2 층(105b)의 임의의 셀프-페시베이션(self-passivation)을 실질적으로 회피할 수 있는바, 만일, 화학적 요소만이 즉, 불소 기반의 화학제만이 패터닝 공정(111)에서 사용되는 경우에는, 제 2 층(105b)의 임의의 셀프-페시베이션(self-passivation)이 발생할 수도 있다. 본 발명의 예시적인 일실시예에서는, 상기 패터닝 공정(111)의 물리적 요소를 제공하기 위해서, 반응성 불소 기반 분위기(atmosphere)에 산소가 추가된다. 예를 들어, 패터닝 공정(111)을 위한 적절한 분위기는, 약 50-200 sccm 및 100-300 sccm 의 유속을 각각 갖는 산소 및 불소 기반 전구체들(예컨대, 앞서 언급된 가스들 중 하나), 약 700-1500 sccm 의 유속을 갖는 수소, 질소 등등과 같은 캐리어 가스를 이용하는, 임의의 통상적인 식각 툴에서 설정될 수 있다. 또한, 표준 공정 챔버 설계에 대해 약 300-2000W 의 무선 주파수 파워가 사용될 수 있으며, 기판(101)의 온도는 약 100-300℃ 로 유지될 수 있으 며, 식각 환경의 전체 압력은 약 0.1-5.0 Torr의 범위일 수 있다. 하지만, 앞서 언급된 바에 기초하여, 제 2 층(105b)의 특정한 물질 조성에 따라서, 또 다른 공정 파라미터들이 설정될 수도 있다.
제 2 층(105b)을 패터닝하는 종래의 습식 화학 식각공정에 비하여, 플라즈마 기반의 패터닝 공정(111)은, 솔더 범프들(106)의 패턴 밀도 및 기하학적 배치에 상당히 덜 의존적이다. 결론적으로, 제 2 층(105)을 제거함에 있어서, 상기 패터닝 공정(111)에서는 기판에 걸쳐서 높은 정도의 균일성이 획득된다. 따라서, 콘택층(108)의 설계에 관한 임의의 제약들 및 상기 배치(즉, 기판 101에 형성되는 전체 다이 영역의 x, y 방향으로의 거리)에 관한 임의의 제약들이 완화되는바, 이에 대해서는 도1g 를 참조하여 후술한다. 또한, 플라즈마 기반의 패터닝 공정(111)의 높은 방향성(high directionality) 때문에, 높은 정도의 식각 신뢰성이 얻어지며, 제 2 층(105b)은 솔더 범프(106)와 실질적으로 대응하도록 패터닝되는바, 이는 솔더 범프(106)의 부적절한 언더 에칭을 회피할 수 있는 식각 마스크로서 작용한다. 또한, 세정 공정(110)에 관해서 앞서 언급된 바와같이, 상기 패터닝 공정(111)은 솔더 범프(106)의 물질에 대해서 상당히 감소된 제거율을 보여주고 있는바, 이는 불소 기반의 화학제가 납 및 주석 기반의 솔더 물질을 효과적으로 제거하지 않을 수 있기 때문이다. 결론적으로, 리플로우 이후의 솔더 범프(106)의 높이 균일성은, 종래기술에 비하여 향상될 수 있으며, 따라서 디바이스의 신뢰성 및 제조 수율이 향상된다.
패터닝 공정(111)의 최종 단계에서, 페시베이션층(103)은 점진적으로 노출되는바, 상기 페시베이션층(103)으로부터 해방된(released) 부산물들은 패터닝 공 정(111)의 증착 분위기(deposition atmosphere)에 점진적으로 마주하게 된다. 예시적인 일실시예에서, 상기 페시베이션층(103)은 폴리이미드를 포함할 수도 있으며, 폴리이미드는 가령, 시안화물(cyanide)과 같은, 휘발성 성분의 생성을 야기할 수도 있다. 여기된 시안화물 분자들은 386/388 nm 의 뚜렷한 방출 파장을 가지기 때문에, 시안화물은 효과적인 종료점 검출 지시자로서 사용될 수 있다. 이러한 파장들은, 통상적인 식각 툴들에 전형적으로 장비된 광학 종료점 검출 시스템(미도시)에 의해서 효과적으로 검출 및 모니터링될 수 있다. 결론적으로, 상기 패터닝 공정(111)은, 시안화물 분자들로부터 얻어진 종료점 검출 신호에 근거하여 중단될 수 있으며, 따라서 페시베이션층(103) 물질이 부당하게 제거되는 임의의 상황을 실질적으로 회피할 수 있다. 다른 실시예들에서는, 벤조싸이클로부틴과 같은, 상이한 물질이 페이베이션층(103)으로서 사용될 수도 있으며 따라서, 또 다른 광학 파장들이 적절한 종료점 검출 신호로서 식별될 수도 있다. 대응하는 광학 종료점 검출 신호들은 테스트 런(test run)에 기초하여 식별될 수도 있는바, 테스트 런에서는 하나 이상의 물질층들이 상기 패터닝 공정(111)에 의해서 식각될 수 있으며, 적외선 및 자외선 파장들을 포함할 수도 있는 소정 대역폭의 광학 신호들이 모니터링 될 수 있는바, 이는 이들 광학신호들로부터 하나 이상의 적절한 개별 파장들 또는 적절한 파장 범위를 식별하기 위함이다. 다른 실시예에서는, 예컨대 약 500-800 nm 으로부터의 범위와 같은 특정한 파장 범위가, 패터닝 공정(111) 동안에 모니터링될 수도 있는바, 이러한 파장 간격에서의 상당한 강도 저하(drop)는, 페시베이션층(103)의 노출이 증가하고 있음을 나타낼 수 있다. 다른 경우에서는, 상당한 강도 저하를 신뢰성 있게 검출하기 위해서, 앞서 말한 특정한 파장 범위 내의 뚜렷한 라인들(pronounced lines)이 식별될 수도 있으며, 추적될 수도 있는바, 이는 이후에 패터닝 공정(111)의 적절한 종료점을 판별하기 위해서 이용될 수 있다.
도1d에 도시된 바와같이, 상기 공정(111) 동안에 및 이후에, 탄소 연무 영역(carbon haze area) 또는 탄소 연무층(carbon haze layer)(112)이, 페시베이션층(103)의 노출된 부분 상에 형성될 수 있다. 도1e는 탄소 연무(112)를 제거하기 위한 플라즈마 처리(treatment)(113) 동안의 반도체 디바이스(100)를 도시한 도면이다. 상기 플라즈마 처리(113)는 산소 기반의 플라즈마 처리로서 디자인될 수도 있는바, 이는 티타늄 텅스텐 언더범프 금속화층에 대한 습식 화학 패터닝 이후에 탄소 연무를 제거하기 위한 통상적인 공정 플로우에서 채용되는 공정 레시피에 근거할 수도 있다. 예시적인 일실시예에서, 상기 플라즈마 처리(113)는 패터닝 공정(111)과 결합되어 이들 두개의 공정 단계들이 인-시츄로 수행될 수도 있는바, 즉 패터닝 공정(111)의 종료점을 검출 및 결정한 이후에, 대응하는 식각 분위기는 플라즈마 처리(113)의 분위기를 나타내도록 수정된다. 즉, 패터닝 공정(111)의 종료점이 검출된 이후에는, 더 이상 필요치 않는 전구체 가스들의 공급은 중단될 수 있으며, 반면에 산소 및 임의의 캐리어 가스들과 같은 다른 가스들이, 적절한 무선 주파수 파워와 함께 제공된다. 더 나아가, 솔더 범프(106) 및 페시베이션층(103)에서의 부적절한 물질 제거를 방지하면서도, 탄소 연무(112)를 신뢰성 있게 제거하기 위해서, 기판 온도, 압력 등등과 같은 또 다른 공정 파라미터들이 조절될 수도 있다. 이를 위해서, 본 발명의 예시적인 실시예에서는, 플라즈마 처리(113)을 중단시 키는 적절한 종료점을 신뢰성 있게 식별하기 위해서, 추가적인 종료점 검출 절차가 도입될 수도 있다. 예를 들면, 일산화탄소(carbon monoxide) 또는 이산화탄소(carbon dioxide)의 하나 이상의 뚜렷한 방출 파장들이, 플라즈마 처리(113)의 종료점을 식별하기 위해서 사용될 수도 있다. 예를 들면, 디바이스(100)의 노출된 부분으로부터 탄소 연무가 효율적으로 제거되는한, 산소 플라즈마 처리 동안에 산화 탄소(carbon oxide)가 형성될 수 있다. 하나 이상의 특정 파장들의 강도가 상당히 저하된 이후에, 시간 상으로 적절한 포인트가 플라즈마 처리(113)를 종료하기 위해서 선택될 수 있다. 하지만 다른 경우에서는, 플라즈마 처리(113)의 광학 종료점 검출을 가능케 할 수 있는 또 다른 비휘발성 물질들이 식별될 수도 있다. 예를 들면, 탄소 연무(112)를 효과적으로 제거하기 위한 이온 폭격(산소 또는 임의의 다른 이온종들) 동안에 생성된 또 다른 휘발성 부산물들이, 대응하는 방출 라인(emission line)에 기초하여 식별될 수도 있는바, 이는 이후에 적절한 종료점 검출 신호로서 사용될 수 있다. 대응하는 종료점 검출 신호들은 테스트 런에 기초하여 식별될 수도 있다. 상기 테스트 런은, 페시베이션층(103)에 대해서 상이한 물질들을 적용하고 및/또는 플라즈마 처리(113)에 대해서 상이한 공정 조건들을 적용하여 수행될 수도 있다.
도1f는 다음 제조 단계에서의 반도체 디바이스(100)를 도시한 도면이다. 여기서, 상기 반도체 디바이스(100)는 추가 세정공정(114)을 받게되는바, 이는 불소 기반 화학제로 수행된 앞선 패터닝 공정(111)으로부터의 잔류물들을 제거하기 위한 것이다. 이를 위해서, 상기 디바이스(100)는, 희석된 산(acid) 등등과 같은 적절한 습식 화학제로 씻겨질 수도 있다. 본 발명의 예시적인 일실시예에서, 상기 추가 세정공정(114)은, 임의의 적절한 통상적인 공정 툴의 습식 스트립 공정 챔버내에서 인-시츄 공정으로서 수행될 수도 있다. 반면에 또 다른 실시예에서는, 대응하는 공정 시퀀스는, 하나 이상의 적절한 화학제들을 적용하기 위한 스프레이 툴 또는 침수(immersion) 툴 내에서 수행될 수도 있는바, 하나 이상의 린스 공정이 수행될 수도 있다.
이후에, 통상적인 방법에 따라서, 후속 공정이 진행될 수도 있다. 즉, 필요하다면, 상기 솔더 범프(106)는 솔더 물질을 리플로우함에 의해서 솔더 볼로 변화될 수 있으며, 상기 솔더 범프 물질은 제 1 층(105a) 상의 표면 장력에 의해서 집어넣어질 수도 있는바, 또한 상기 제 1 층(105a)은 리플로우된 솔더 물질과 화합물 또는 합금을 형성할 수도 있다. 선행한 패터닝 공정, 즉 플라즈마 기반의 패터닝 공정(111)은, 솔더 범프(106) 물질에 대해서 상당히 감소된 제거율을 나타내고 있기 때문에, 제조 비용이 상당부분 절감될 수 있다. 특히, 방사능이 감소된 매우 값비싼 납을 사용하는 경우에는 더욱 비용을 절감할 수 있으며, 다른 한편으로는 결과적인 솔더 범프들의 높이 균일성이 향상될 수 있다.
도1g는 다수의 다이(120)들을 포함하고 있는 기판(101)의 평면을 도시한 도면으로, 상기 각각의 다이는 하나 이상의 반도체 디바이스(100)들을 포함하고 있는바, 이들의 형성에 대해서는 도1a 내지 도1f 를 참조하여 설명되었다. 격자 유사한 어레이로 배열되어 있으며, 인접한 다이 영역 사이에서 소정 거리를 갖도록 x, y 방향으로 배치된 각각의 다이 영역(120)들은 다수의 솔더 범프(106)들을 포함한다. 상기 다수의 솔더 범프들(106)은, 각각의 다이 영역(120) 상에 분포될 수 있는바, 앞서 언급된 종래기술에서의 경우와 같이 습식 화학 식각 공정에 의해서 부과된 임의의 제약 사항들 보다는, 디바이스별로 특정한 요구사항들에 따라서 분포될 수 있다. 앞서 설명된 바와같이, 플라즈마 기반의 패터닝 공정(107)은, 다수의 솔더 범프들(106)을 배열하기 위해서 사용된 패턴의 유형에 대해 실질적으로 독립적이며, 솔더 범프의 특정 사이즈 및 형상에 대해서도 실질적으로 독립적이다. 결과적으로, 다수의 솔더 범프들의 배치는, 전기적 고려사항, 기계적 고려사항 및 열적(thermal) 고려사항에 대한 제약에 기초하여 선택될 수 있으며, 따라서 콘택층(108)의 구성을 설계하는데 있어서 향상된 유연성을 얻을 수 있다. 따라서, 향상된 디바이스 성능 및 향상된 디자인 유연성이 얻어질 수 있는바, 이는 예를 들면, 신호들을 보다 잘 라우팅하도록 및/또는 솔더 범프들의 밀도를 증가시킴으로써 고속 스위칭 동작이 수행되고 있는 곳에서의 열 소산이 좀더 잘 되도록, 설계자가 솔더 범프들을 배치할 수 있기 때문이다. 더 나아가, 개별 다이 영역들(120) 사이의 x, y 방향으로의 거리는, 또 다른 디바이스 요구사항 및 공정 요구사항에 기초하여 선택될 수 있는바, 이에 의해 기판 당 다이의 갯수를 증가시킬 수 있다.
결과적으로, 본 발명은 언더범프 금속화 층 스택을 패터닝함에 있어 개선된 기술을 제공하며, 여기서 적어도 패시베이션 층에 접촉하는 층은 건식 식각 공정에 의해 패터닝되는바, 따라서 대응 언더범프 금속화 층을 패터닝하는 매우 복잡한 습식 화학 식각 공정에서 발생하는 많은 문제점들을 피할 수 있다. 예시된 실시예들에서, 이 층은 종종 티타늄 텅스텐 층으로서 제공되고, 이것은 매우 복잡한 습식 화학 식각 공정을 필요로 하며, 그 결과 생산 비용이 증가하고 식각 잔류물(예를 들어, 종래의 습식 화학 식각 공정의 결과로서 분리된 티타늄 텅스텐 링)로 인한 수율을 감소시키고, 또한 솔더 볼 높이 균일도를 감소시킬 수 있다. 마지막 언더범프 금속화 층에 대한 플라즈마 기반의 패터닝 공정은, 패턴 밀도 및 범프 크기에 대한 종속성을 크게 감소시키고 있으며, 그럼으로써 설계 유연성이 강화되어 디바이스마다 특정된 요건(예를 들어, 솔더 범프들의 전기적 특성, 열적 특성, 기계적 특성)을 더 효율적으로 고려할 수 있다. 다른 한편으로, 플라즈마 기반의 식각 공정의 임의의 영역 의존 효과(area dependent effects)(예를 들어, 노출된 티타늄/텅스텐 물질 혹은 마지막 언더범프 금속화 층의 임의의 다른 물질의 양)는, 플라즈마 기반의 식각 방법을 상황에 맞게 조절함으로써(예를 들어, 전체 공정 시간을 상황에 맞게 조절함으로써), 쉽게 고려될 수 있으며, 여기서 효율이 높은 종료점 검출 절차가 플라즈마 기반의 패터닝 공정을 신뢰성 있게 종료시키기 위해 사용될 수 있다. 따라서, 매우 복잡한 습식 화학 식각 공정을 위해 종래 필요로 하는 화학제의 관하여 매우 큰 비용 절감 효과를 얻을 수 있고, 또한 종래 식각 공정을 제어하고 모니터링함에 있어서의 일반적으로 포함되는 분석 절차에서의 노력을 줄일 수 있다. 더욱이, 플라즈마 기반의 패터닝 공정을 사용함으로써 일반적으로 공정 시간이 감소된다. 더욱이, 솔더 범프들은 일반적으로 식각 속도 변화(종래 기술에서는 범프 구성 및 범프 크기에 따라 달라질 수 있음)의 감소로 인해 더 정밀하게 형성될 수 있고, 그럼으로써 최종적으로 다이에 대한 솔더 볼들의 부착을 더 잘 제어할 수 있다. 더욱이, 플라즈마 기반의 패터닝 공정은 실질적으로 범프 크기, 배열, 범 프 피치에 따라 달라지지 않기 때문에, 후속적 디바이스 스케일링을 달성할 수 있고, 여기서 범프 피치뿐만 아니라 범프 크기도 감소될 수 있어 미래의 디바이스 세대에 대해 적합하다.
상술한 특정 실시예들은 오직 예시적인 것이며, 본 발명은 상이하지만 대등한 방식으로 변형되거나 실시될 수 있는바, 상기 상이하지만 대등한 방식은 본 명세서에 개시된 가르침의 이점을 가지는 당업자에게는 자명한 것이다. 예컨데, 상술한 공정 단계들은 다른 순서로 수행될 수 있다. 또한 아래의 청구범위에서 설명된 것 이외의 어떠한 것도, 본 명세서에 개시된 구성 또는 디자인의 상세한 내용들을 제한하도록 의도되지 않는다. 따라서, 상술한 특정 실시예들은 변경 또는 수정될 수 있음이 명백하며, 이러한 모든 변경들은 본 발명의 기술적 사상 및 범위에 속하는 것으로 고려된다. 따라서 본 명세서에서 보호받고자 하는 사항은 아래의 청구범위에 나타난 바와 같다.

Claims (11)

  1. 언더범프 금속화 층 스택 상에 형성된 다수의 범프들의 존재하에서, 전기화학적 식각 공정에 의해서 상기 언더범프 금속화 층 스택의 제 1 층을 패터닝하는 단계와;
    건식 식각 공정에 의해서 상기 언더범프 금속화 층 스택의 제 2 층을 패터닝하는 단계와; 그리고
    상기 제 2 층을 패터닝하기 전에, 상기 전기화학적 식각 공정 동안에 상기 제 2 층을 세정하는 단계
    를 포함하여 이루어지며,
    상기 제 2 층을 세정하는 단계는,
    상기 전기화학적 식각 공정 동안에 사용되는 전류 흐름을 유지한 채로 제 1 스위프 동작을 수행하고, 상기 전류 흐름이 중단된 채로 제 2 스위프 동작을 수행함으로써 상기 제 2 층으로부터 입자들을 제거하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서,
    상기 제 2 층(105b)을 패터닝하기 전에, 상기 제 2 층(105b)을 세정하는 단계(110)
    를 더 포함하는 방법.
  3. 제 2 항에 있어서,
    상기 제 2 층(105b)을 세정하는 단계(110)는,
    상기 제 2 층(105b)으로부터 입자들(109)을 제거하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서,
    상기 제 2 층(105b)을 세정하는 단계(110)는,
    상기 전기화학적 식각 공정(107) 동안에 수행되는 제 1 세정 공정(110)과 상기 전기화학적 식각 공정(107) 이후에 수행되는 제 2 습식 세정 공정(110a)을 적어도 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서,
    상기 제 2 층(105b)을 패터닝하는 단계는,
    화학적으로 반응성인 요소(chemically reactive component) 및 상기 제 2 층을 충격(bombarding)하는 물리적 요소(physical component)를 포함하는 플라즈마 환경(ambient)을 설정하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서,
    상기 언더범프 금속화 층 스택(105)의 하부에 위치한 페시베이션층(103)으로부터 탄소 잔류물들(112)을 제거하기 위해서, 상기 제 2 층(105b)을 패터닝한 이후에 플라즈마 세정 공정(113)을 수행하는 단계
    를 더 포함하는 방법.
  7. 제 6 항에 있어서,
    상기 플라즈마 세정 공정(113)의 종료점을 광학적으로 검출하는 단계
    를 더 포함하는 방법.
  8. 제 1 항에 있어서,
    선행하는 상기 건식 식각 공정(111)의 부산물들을 제거하기 위한 습식 화학 세정 공정(114)을 수행하는 단계
    를 더 포함하는 방법.
  9. 제 1 항에 있어서,
    상기 제 2 층(105b)을 패터닝하는 단계는,
    상기 범프들(106)을 식각 마스크로서 사용하면서, 상기 노출된 제 2 층(105b)을 건식 식각(111)하는 단계
    를 더 포함하는 방법.
  10. 제 1 항에 있어서,
    상기 건식 식각 공정(111)의 종료점을 광학적으로 검출하는 단계
    를 더 포함하는 방법.
  11. 제 10 항에 있어서,
    하부에 위치한 페시베이션층(103)을 식각함에 의해서 생성된 적어도 하나의 휘발성 성분의 적절한 모니터 파장을 결정하는 단계
    를 더 포함하는 방법.
KR1020087005191A 2005-07-29 2006-07-20 건식 식각 공정을 이용하여 언더범프 금속화 층을효율적으로 패터닝하는 기술 KR101186347B1 (ko)

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DE102005035772A DE102005035772A1 (de) 2005-07-29 2005-07-29 Technik zum effizienten Strukturieren einer Höckerunterseitenmetallisierungsschicht unter Anwendung eines Trockenätzprozesses
US11/382,135 2006-05-08
US11/382,135 US7585759B2 (en) 2005-07-29 2006-05-08 Technique for efficiently patterning an underbump metallization layer using a dry etch process
PCT/US2006/028194 WO2007015938A2 (en) 2005-07-29 2006-07-20 Method for patterning an underbump metallizattion layer using a dry etc process

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