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KR101174145B1 - 액정표시장치 - Google Patents

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KR101174145B1
KR101174145B1 KR1020050029982A KR20050029982A KR101174145B1 KR 101174145 B1 KR101174145 B1 KR 101174145B1 KR 1020050029982 A KR1020050029982 A KR 1020050029982A KR 20050029982 A KR20050029982 A KR 20050029982A KR 101174145 B1 KR101174145 B1 KR 101174145B1
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South Korea
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field distortion
liquid crystal
distortion means
pattern
electrode
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KR1020050029982A
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안지영
손현호
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엘지디스플레이 주식회사
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Abstract

본 발명의 실시예에 의한 액정표시장치는, 상, 하부 기판 및 그 사이에 형성된 액정층으로 구성되는 액정표시장치에 있어서, 상기 하부 기판에 교차 배열되어 다수의 화소영역을 정의하는 게이트 배선 및 데이터 배선과; 상기 화소영역에 형성되는 화소전극과; 상기 게이트 배선과 데이터 배선의 교차 지점에 형성되고 상기 화소전극과 연결되는 박막트랜지스터와; 상기 화소전극의 소정 부위에 형성되어 전계 왜곡에 의해 액정 방향자를 제어하는 하나 이상의 제 1 전계왜곡수단과; 상기 제 1 전계왜곡수단에 인접하여 나란히 형성되는 제 2 전계왜곡수단이 구비됨을 특징으로 한다.

Description

액정표시장치{liquid crystal display device}
도 1은 종래 기술에 의한 MVA 모드 액정표시장치의 평면도.
도 2는 도 1의 Ⅰ-Ⅰ' 선상의 단면도.
도 3은 본 발명의 실시예에 의한 액정표시장치의 평면도.
도 4는 도 3의 Ⅱ-Ⅱ' 선상의 단면도.
도 5는 본 발명의 다른 실시예에 의한 액정표시장치의 평면도.
도 6은 도 5의 Ⅲ-Ⅲ' 선상의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
150, 250 : 단차부 151, 251 : 게이트 금속층
152, 252 : 게이트 절연막 153, 253 : 반도체층
155, 255 : 소스/드레인전극층 157, 257 : 보호층
117, 217 : 화소전극
본 발명은 액정표시장치에 관한 것으로, 특히 추가공정 없이 하나의 화소에 멀티-도메인을 형성할 수 있는 액정표시장치에 관한 것이다.
현재 주로 사용되고 있는 액정표시장치 중 하나로 트위스티드 네마틱(TN : twisted nematic) 모드의 액정표시장치가 있다.
상기 TN 모드 액정표시장치는 두 기판에 각각 전극을 형성하고, 그 사이에 채워진 액정 분자들이 기판에 평행하며 일정한 피치(pitch)를 가지고 나선상으로 꼬여 있도록 한 다음, 전극에 전압을 가하여 액정 방향자를 구동하는 방식이다.
이러한 TN 모드 액정 표시 장치는 우수한 색상 재현성(color reproducibility)을 제공한다는 이유로 각광 받고 있지만, 오프(off) 상태에서 빛이 완전히 차단되지 않기 때문에 콘트라스트비가 좋지 않을 뿐 아니라 콘트라스트비가 각도에 따라 변하며, 각도가 변화함에 따라 중간조의 휘도가 반전하는 등 안정적인 화상을 얻기 어렵다.
이러한 문제점을 해결하기 위하여, 액정표시장치의 새로운 다양한 개념이 제안되었다.
예를 들면, 하나의 평면에 두 전극을 위치시켜 횡전계를 인가하는 IPS(In-Plane Switching)모드, 보상 필름으로 시야각을 보상하는 필름 보상형 모드(Film-compensated mode), 유전율 이방성이 음인 네가티브형 액정과 수직배향막을 이용하는 VA(Vertical Alignment) 모드 등이 있다.
이 중, VA모드는 복수개의 도메인을 형성하여 각 도메인에서의 액정 방향을 다르게 하는 MVA(Multi-Domain Vertical Alignment) 모드와, 작게 나눈 화소전극과 나뉘어진 화소전극 중심부의 립에 의해 액정방향을 제어하는 ASV(Advanced Super-V) 모드 등이 있다.
이러한 MVA 모드, ASV 모드 액정표시장치는 액정 방향자가 서로 마주보게 되어 시야각이 보상됨으로써, 광시야각이 구현된다.
이하, 첨부된 도면을 참조하여 종래 기술의 액정표시장치를 설명하면 다음과 같다.
도 1은 종래 기술에 의한 MVA 모드 액정표시장치의 평면도이고, 도 2는 도 1 의 Ⅰ-Ⅰ' 선상의 단면도이다.
도 1 및 도 2를 참조하면, 종래의 MVA 모드 액정표시장치는, 상, 하부 기판(21, 11)과 그 사이에 형성된 액정층으로 구성되는 액정표시장치에 있어서, 상기 하부 기판(11)에는 일렬로 교차 배열되어 화소영역을 정의하는 게이트 배선(12) 및 데이터 배선(15)과, 상기 화소영역에 형성된 화소전극(17)과, 상기 게이트 배선(12)과 데이터 배선(15)의 교차 지점에 형성되어 상기 게이트 배선(12)의 주사신호에 의해 선택적으로 스위칭되어 상기 데이터 배선의 데이터 신호를 상기 화소전극에 인가하는 박막트랜지스터(TFT : Thin Film Transistor)와, 상기 화소전극(17)의 소정 부위에 형성되어 전계 왜곡에 의해 액정 방향자를 제어하는 복수개의 제 1 전계왜곡수단(33)이 구비되어 있다.
도 1에서는 상기 제 1 전계왜곡수단(33)을 화소전극을 선택적으로 제거하여 형성된 슬릿(slit)으로 나타내었다.
한편, 상기 박막트랜지스터(TFT)는 상기 게이트 배선(12)에서 분기된 게이트 전극과, 상기 게이트 전극 상부에 적층된 게이트 절연막과, 상기 게이트 전극 상부에 섬(island) 모양으로 형성된 반도체층과, 상기 데이터 배선(15)에서 분기되어 상기 반도체층 상부에 형성된 소스/드레인 전극으로 구성된다.
그리고, 도시하지는 않았으나 하부기판에는 상기 게이트 배선과 평행한 스토리지 커패시터(storage capacitor)가 더 형성되어 박막트랜지스터의 턴오프 구간에서 액정층에 충전된 전압을 유지시켜 기생용량에 의한 화질저하를 방지하는 역할을 한다.
한편, 상부기판(21)에는 빛샘을 방지하기 위한 블랙 매트릭스층(22)과, 화면 상에 색상을 표현하기 위해 상기 블랙 매트릭스층(22) 사이에 형성되는 R,G,B의 컬러필터층(23)과, 상기 컬러필터층(23) 상부에 적층되어 하부기판(11)의 화소전극(17)에 대향하는 공통전극(24)과, 상기 공통전극(24)의 소정 부위에 형성되어 전계 왜곡으로 액정 방향자를 제어하는 복수개의 제 2 전계왜곡수단(31)이 구비되어 있다.
여기서, 도 2에서는 상기 제 2 전계왜곡수단(31)을 공통전극(24) 상에 별도의 유전물질을 증착하여 패터닝한 립(rib)으로 이루어진 것을 도시하고 있으나, 그 외에도 상기 제 2 전계왜곡수단(31)이 상기 제 1 전계왜곡수단(33)과 같이 슬릿(slit)으로 이루어진 질 수도 있다.
도면에 나타낸 상기 제 1 전계왜곡수단(33) 및 제 2 전계왜곡수단(31)은 서로 평행하는 사선형태로 교번 배치되어 멀티도메인을 형성한다.
그러나, 이와 같은 종래의 VA 모드의 경우 도 2에 도시된 바와 같이 립 또또는 슬릿인 제 2전계왜곡수단을 구비하기 위해 상기 상부기판(21)에 유전물질 증착 공정 및 노광공정 또는 ITO 전극 패터닝을 위한 다수의 공정이 추가되어야 하기 때 문에 멀티 도메인을 구현하기 위해서는 공정 수 증가가 불가피 하다는 단점이 있다.
또한, 앞서 설명한 TN 모드 액정표시장치의 경우에도 상하판 배향막의 틸트(tilt) 차이를 이용하거나, 다중 러빙을 하거나, 또는 광-배향(photo-alignment) 방식을 이용하여 멀티도메인을 형성할 수 있다.
그러나, 상기 상하판 배향막의 틸트 차이를 이용하는 방식은 공정수가 증가하고 신뢰성이 약화되는 문제가 발생될 수 있고, 다중 러빙 방식은 공정 수 증가 및 쉐도우(shadow)가 발생되는 문제가 있으며, 광배향 방식은 배향력이 약하고 신뢰성이 약화되는 문제가 발생될 수 있다는 단점이 있다.
본 발명은 액정표시장치에 있어서, 하부 기판 상에 매트릭스 형태로 형성되는 각 화소의 소정 영역에 추가 공정 없이 단차부를 형성하여 각 화소마다 멀티 도메인을 구현하고, 상기 단차부를 구성하는 금속이 화소전극과 함께 스토리지 캐패시터를 이룸으로써, 공정 수 감소 및 개구율을 개선시키는 액정표시장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 실시예에 의한 액정표시장치는, 상, 하부 기판 및 그 사이에 형성된 액정층으로 구성되는 액정표시장치에 있어서, 상기 하부 기판에 교차 배열되어 다수의 화소영역을 정의하는 게이트 배선 및 데이터 배선과; 상기 화소영역에 형성되는 화소전극과; 상기 게이트 배선과 데이터 배선의 교차 지점에 형성되고 상기 화소전극과 연결되는 박막트랜지스터와; 상기 화소전극의 소정 부위에 형성되어 전계 왜곡에 의해 액정 방향자를 제어하는 하나 이상의 제 1 전계왜곡수단과; 상기 제 1 전계왜곡수단에 인접하여 나란히 형성되는 제 2 전계왜곡수단이 구비됨을 특징으로 한다.
여기서, 상기 제 1 전계왜곡수단은 상기 화소전극을 선택적으로 제거하여 형성된 슬릿(slit)이고, 상기 제 2 전계왜곡수단은 상기 화소전극 하부에 게이트 금속층이 포함되어 구성되는 단차부임을 특징으로 한다.
또한, 상기 제 1 전계왜곡수단 및 제 2 전계왜곡수단은 서로 평행하는 사선 형태로 교번 배치되어 상기 화소영역에 멀티 도메인이 형성되며, 상기 단차부는 박막트랜지스터 형성 공정과 동시에 형성되고, 이는 게이트 금속층, 게이트 절연막, 반도체층, 소스/드레인 전극층, 보호막층이 순차적으로 적층된 구조로 이루어지고, 그 상부 전면에 화소전극이 형성됨을 특징으로 한다.
또한, 상기 상부기판 및 하부기판의 내측면에 액정 분자의 배열을 제어하기 위한 수직배향막이 더 구비됨을 특징으로 한다.
또한, 본 발명의 다른 실시예에 의한 액정표시장치는, 상, 하부 기판 및 그 사이에 형성된 액정층으로 구성되는 액정표시장치에 있어서, 상기 하부 기판에 교차 배열되어 다수의 화소영역을 정의하는 게이트 배선 및 데이터 배선과; 상기 화소영역에 형성되는 화소전극과; 상기 게이트 배선과 데이터 배선의 교차 지점에 형성되고 상기 화소전극과 연결되는 박막트랜지스터와; 상기 화소전극을 2영역 이상 분할하도록 형성되어 전계 왜곡에 의해 액정 방향자를 제어하는 하나 이상의 전계 왜곡수단이 구비되어 있음을 특징으로 한다.
여기서. 상기 전계왜곡수단은 상기 화소전극 하부에 게이트 금속층이 포함되어 구성되는 단차부임을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하도록 한다.
도 3은 본 발명의 실시예에 의한 액정표시장치의 평면도이고, 도 4는 도 3 의 Ⅱ-Ⅱ' 선상의 단면도이다.
단, 도 3에서는 MVA(Multi-Domain Vertical Alignment) 모드 액정표시장치를 그 예로 설명한다.
도 3 및 도 4를 참조하면, 본 발명의 실시예에 의한 MVA 모드 액정표시장치는, 상, 하부 기판(121, 111)과 그 사이에 형성된 액정층으로 구성되는 액정표시장치에 있어서, 상기 하부 기판(111)에는 일렬로 교차 배열되어 화소영역을 정의하는 게이트 배선(112) 및 데이터 배선(115)과, 상기 화소영역에 형성된 화소전극(117)과, 상기 게이트 배선(112)과 데이터 배선(115)의 교차 지점에 형성되어 상기 게이트 배선(112)의 주사신호에 의해 선택적으로 스위칭되어 상기 데이터 배선의 데이터 신호를 상기 화소전극에 인가하는 박막트랜지스터(TFT : Thin Film Transistor)와, 상기 화소전극(117)의 소정 부위에 형성되어 전계 왜곡에 의해 액정 방향자를 제어하는 복수개의 제 1 전계왜곡수단(133) 및 상기 제 1 전계왜곡수단에 인접하게 나란히 형성되는 제 2 전계왜곡수단(131)이 구비되어 있음을 그 특징으로 한다.
즉, 본 발명의 실시예는 멀티-도메인을 형성하기 위한 제 1 및 제 2전계왜곡 수단(131, 313)이 모두 하부기판(111)에 형성됨을 특징으로 한다.
여기서, 상기 제 1 전계왜곡수단(133)은 화소전극(117)을 선택적으로 제거하여 형성된 슬릿(slit)이고, 상기 제 2 전계왜곡수단(131)은 화소전극 하부에 소정의 금속 물질 등이 형성됨으로써 구성되는 단차부(150)이며, 도 3에 도시된 바와 같이, 상기 제 1 전계왜곡수단(133) 및 제 2 전계왜곡수단(131)은 서로 평행하는 사선 형태로 교번 배치되어 결과적으로 하나의 화소에 멀티 도메인이 형성되는 것이다.
한편, 상기 박막트랜지스터(TFT)는 상기 게이트 배선(112)에서 분기된 게이트 전극과, 상기 게이트 전극 상부에 적층된 게이트 절연막과, 상기 게이트 전극 상부에 섬(island) 모양으로 형성된 반도체층과, 상기 데이터 배선(115)에서 분기되어 상기 반도체층 상부에 형성된 소스/드레인 전극으로 구성된다.
이 때, 상기 박막트랜지스터는 3 내지 5마스크 공정 즉, 3 ~ 5번의 마스크 공정을 거쳐 형성되는데, 본 발명의 실시예의 경우 상기 제 2 전계왜곡수단(131)으로서의 단차부(150)가 상기 박막트랜지스터 형성 공정 시에 동시에 형성됨으로써, 별도의 추가 공정 없이도 하나의 화소에 멀티-도메인을 구현할 수 있게 됨을 그 특징으로 한다.
특히 3번의 마스크 공정을 통해 박막트랜지스터를 형성하는 경우 리프트 오프(lift-off) 공정이 수행되는데, 이 경우 박막트랜지스터가 고단차를 이루게 된다는 단점이 있었으나, 이와 같은 고단차가 상기 제 2전계왜곡수단(131)으로 사용되는 단차부에 적용될 경우 보다 효율적으로 전계왜곡이 발생되어 멀티-도메인 구현 에 더욱 바람직하다.
따라서, 본 발명의 실시예에서 상기 단차부(150)는 상기 박막트랜지스터 형성 공정 시 동시에 제조되는데, 특히 리프트-오프 공정이 포함되는 3번의 마스크 공정을 통해 박막트랜지스터를 형성하는 경우 상기 단차부가 고단차를 가지게 되어 보다 4마스크 공정 또는 5마스크 공정에 의해 형성되는 것 보다 효율적으로 전계왜곡이 발생될 수 있게 된다.
한편, 상부기판(121)에는 빛샘을 방지하기 위한 블랙 매트릭스층(122)과, 화면 상에 색상을 표현하기 위해 상기 블랙 매트릭스층(122) 사이에 형성되는 R,G,B의 컬러필터층(123)과, 상기 컬러필터층(123) 상부에 적층되어 하부기판(111)의 화소전극(117)에 대향하는 공통전극(124)이 구비되어 있으며, 종래의 경우처럼 립 또는 슬릿과 같은 전계왜곡수단이 구비되지 않는다.
즉, 본 발명의 실시예에 의할 경우 상기 립 또는 슬릿 등을 형성하기 위해 별도의 공정을 진행하지 않게 된다는 장점이 있게 된다.
다시 말하면 본 발명의 실시예에 의한 액정표시장치는 종래의 경우처럼 상기 상부기판(21)에 유전물질 증착 및 노광공정 또는 ITO 전극 패터닝을 위한 다수의 공정이 추가되어 형성되는 상기 립, 슬릿 등의 전계왜곡수단을 형성하지 않아도 상기 하부기판에 형성된 단차부가 이와 같은 전계왜곡수단으로서의 역할을 수행하기 때문에 별도의 추가 공정 없이도 멀티-도메인 구현이 가능한 것이다.
또한, 상기 단차부(150)는 TFT 형성 공정과 동시에 형성되는 것으로, 이는 게이트 금속층(151), 게이트 절연막(152), 반도체층(153), 소스/드레인 전극층(155), 보호막층(157)이 순차적으로 적층된 구조로 이루어지며, 그 상부 전면에 화소전극(117)이 형성된다.
도시되지는 않았으나, 상기 화소전극(117) 및 공통전극(124) 내측면에는 액정 분자의 배열을 제어하기 위한 수직배향막이 더 구비되며, 상기 상, 하부기판 사이에는 액정층이 형성되는데, VA 모드의 액정표시장치에는 유전율 이방성이 음인 네가티브 액정을 사용하여, 초기에 액정분자의 장축이 기판 평면에 수직 배열되도록 한다.
상기와 같은 액정표시장치는 하나의 화소가 상기 하부기판에 형성된 제 1 및 2 전계왜곡수단(131, 133)에 의해 4개의 영역(도 4의 ⅰ, ⅱ, ⅲ, ⅳ)으로 나뉘는 멀티-도메인이 된다.
또한, 본 발명의 실시예의 경우 상기 제 2 전계왜곡수단(131)로서의 단차부(150)에서 그 구성요소인 게이트 금속층(151)이 상부에 형성된 화소전극(117)과 함께 스토리지 캐패시터를 구성할 수 있다.
즉, 상기 게이트 금속층(151)에 공통전압(Vcom)을 인가하여 이를 통해 스토리지 캐패시터를 구성함으로써, 박막트랜지스터의 턴오프 구간에서 액정층에 충전된 전압을 유지시켜 기생용량에 의한 화질저하를 방지하는 역할을 한다.
종래의 VA 모드 액정표시장치의 경우 상기 스토리지 캐패시터를 형성하기 위해 게이트 라인과 같은 금속을 스토리지 캐패시터의 하부전극으로 사용하기 때문에 게이트 라인의 선폭을 증가시켜야 하나, 본 발명의 경우 화소 내에 스토리지 캐패시터를 형성할 수 있기 때문에 결과적으로 게이트 라인의 선폭을 줄일 수 있어 액 정표시장치의 개구율을 향상시킬 수 있게 되는 장점이 있다.
도 5는 본 발명의 다른 실시예에 의한 액정표시장치의 평면도이고, 도 6은 도 5의 Ⅲ-Ⅲ' 선상의 단면도이다.
단, 도 5에서는 TN(twisted nematic) 모드 액정표시장치를 그 예로 설명한다.
종래의 경우 TN 모드 액정표시장치에서 멀티-도메인을 구현하기 위해서는 하판 배향막의 틸트(tilt) 차이를 이용하거나, 다중 러빙을 하거나, 또는 광-배향(photo-alignment) 방식을 이용하였으나, 상기 상하판 배향막의 틸트 차이를 이용하는 방식은 공정수가 증가하고 신뢰성이 약화되는 문제가 발생될 수 있고, 다중 러빙 방식은 공정 수 증가 및 쉐도우(shadow)가 발생되는 문제가 있으며, 광배향 방식은 배향력이 약하고 신뢰성이 약화되는 문제가 발생될 수 있다는 단점이 있다.
이에 본 발명은 상기 TN 모드 액정표시장치에 있어서, 하부기판의 각 화소에 형성되는 화소전극을 2 이상 분할하도록 하는 전계왜곡수단이 구비됨으로써, 멀티-도메인을 구현함을 그 특징으로 한다.
이 때, 상기 전계왜곡수단은 단차부로서 이는 각 화소에 형성되는 박막트랜지스터 제조 공정 시 동시에 형성되는 것이다.
도 5 및 도 6을 참조하면, 본 발명의 실시예에 의한 TN 모드 액정표시장치는, 상, 하부 기판(221, 211)과 그 사이에 형성된 액정층으로 구성되는 액정표시장치에 있어서, 상기 하부 기판(211)에는 일렬로 교차 배열되어 화소영역을 정의하는 게이트 배선(212) 및 데이터 배선(215)과, 상기 화소영역에 형성된 화소전극(217) 과, 상기 게이트 배선(212)과 데이터 배선(215)의 교차 지점에 형성되어 상기 게이트 배선(212)의 주사신호에 의해 선택적으로 스위칭되어 상기 데이터 배선의 데이터 신호를 상기 화소전극에 인가하는 박막트랜지스터(TFT : Thin Film Transistor)와, 상기 화소전극(217)을 2 이상 분할하도록 형성되어 전계 왜곡에 의해 액정 방향자를 제어하는 하나 이상의 전계왜곡수단(231)이 구비되어 있음을 그 특징으로 한다.
여기서, 상기 전계왜곡수단(231)은 화소전극(217) 하부에 소정의 금속 물질 등이 형성됨으로써 구성되는 단차부(250)이다.
도 5의 경우 상기 전계왜곡수단(231)이 화소의 중앙부에 횡방향으로 형성된 것으로 그 예로 도시하고 있으며, 이 경우 도 6에 도시된 바와 같이, 화소 전극(217) 중앙의 단차와 상기 화소전극(217) 및 데이터 라인(215) 사이의 슬릿 구간에 의해 전계 왜곡이 발생되어 멀티-도메인 구현이 가능하게 되는 것이다.
단, 이는 하나의 실시예에 불과한 것으로 상기 단차부의 개수 및 형태는 이에 한정되지 않는다.
한편, 상기 박막트랜지스터(TFT)는 상기 게이트 배선(112)에서 분기된 게이트 전극과, 상기 게이트 전극 상부에 적층된 게이트 절연막과, 상기 게이트 전극 상부에 섬(island) 모양으로 형성된 반도체층과, 상기 데이터 배선(15)에서 분기되어 상기 반도체층 상부에 형성된 소스/드레인 전극으로 구성된다.
이 때, 상기 박막트랜지스터는 3 내지 5마스크 공정 즉, 3 ~ 5번의 마스크 공정을 거쳐 형성되는데, 본 발명의 실시예의 경우 상기 전계왜곡수단으로서의 단 차부가 상기 박막트랜지스터 형성 공정 시에 동시에 형성됨으로써, 별도의 추가 공정 없이도 하나의 화소에 멀티-도메인을 구현할 수 있게 됨을 그 특징으로 한다.
특히 3번의 마스크 공정을 통해 박막트랜지스터를 형성하는 경우 리프트 오프(lift-off) 공정이 수행되는데, 이 경우 박막트랜지스터가 고단차를 이루게 된다는 단점이 있었으나, 이와 같은 고단차가 상기 전계왜곡수단으로 사용되는 단차부에 적용될 경우 보다 효율적으로 전계왜곡이 발생되어 멀티-도메인 구현에 더욱 바람직하다.
따라서, 본 발명의 실시예에서 상기 단차부(250)는 상기 박막트랜지스터 형성 공정 시 동시에 제조되는데, 특히 리프트-오프 공정이 포함되는 3번의 마스크 공정을 통해 박막트랜지스터를 형성하는 경우 상기 단차부가 고단차를 가지게 되어 보다 4마스크 공정 또는 5마스크 공정에 의해 형성되는 것 보다 효율적으로 전계왜곡이 발생될 수 있게 된다.
한편, 상부기판(221)에는 빛샘을 방지하기 위한 블랙 매트릭스층(222)과, 화면 상에 색상을 표현하기 위해 상기 블랙 매트릭스층(222) 사이에 형성되는 R,G,B의 컬러필터층(223)과, 상기 컬러필터층(223) 상부에 적층되어 하부기판(211)의 화소전극(217)에 대향하는 공통전극(224)이 구비되어 있다.
이와 같은 본 발명에 의하면, 액정표시장치의 하부 기판 상에 매트릭스 형태로 형성되는 각 화소의 소정 영역에 추가 공정 없이 단차부를 형성하여 각 화소마다 멀티 도메인을 구현하고, 상기 단차부를 구성하는 금속이 화소전극과 함께 스토 리지 캐패시터를 이룸으로써, 공정 수 감소 및 개구율을 개선시킬 수 있다는 장점이 있다.

Claims (15)

  1. 상, 하부 기판 및 그 사이에 형성된 액정층으로 구성되는 액정표시장치에 있어서,
    상기 하부 기판에 교차 배열되어 다수의 화소영역을 정의하는 게이트 배선 및 데이터 배선과;
    상기 화소영역에 형성되는 화소전극과;
    상기 게이트 배선과 데이터 배선의 교차 지점에 형성되고 상기 화소전극과 연결되고, 게이트 전극, 반도체층 및 소스/드레인 전극을 포함하는 박막트랜지스터와;
    상기 게이트 전극과 상기 반도체층 사이에 게이트 절연막;
    상기 화소전극의 소정 부위에 형성되어 전계 왜곡에 의해 액정 방향자를 제어하는 하나 이상의 제 1 전계왜곡수단과;
    상기 제 1 전계왜곡수단에 인접하여 나란히 형성되는 제 2 전계왜곡수단이 구비되고,
    상기 제2 전계왜곡수단은,
    상기 게이트 전극과 동일한 물질을 포함하는 제1 패턴;
    상기 제1 패턴 상에 상기 게이트 절연막과 동일한 물질을 포함하는 제2 패턴;
    상기 제2 패턴 상에 상기 반도체층과 동일한 물질을 포함하는 제3 패턴; 및
    상기 제3 패턴 상에 상기 소스/드레인 전극과 동일한 물질을 포함하는 제4 패턴을 포함하고,
    상기 제 1 전계왜곡수단 및 상기 제 2 전계왜곡수단은 서로 평행하는 사선 형태로 교번 배치되어 상기 화소영역에 멀티 도메인이 형성되는 것을 특징으로 하는 액정표시장치.
  2. 제 1항에 있어서,
    상기 제 1 전계왜곡수단은 상기 화소전극이 분리된 슬릿(slit)임을 특징으로 하는 액정표시장치.
  3. 제 1항에 있어서,
    상기 상부 기판은 공통전극을 포함하는 것을 특징으로 하는 액정표시장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 제2 전계왜곡수단은 상기 제1 내지 제4 패턴의 두께를 갖는 단차부를 포함하는 것을 특징으로 하는 액정표시장치.
  6. 제1항에 있어서,
    상기 화소 전극은 적어도 상기 제2 전계왜곡수단을 커버하는 것을 특징으로 하는 액정표시장치.
  7. 제3항에 있어서,
    상기 공통 전극과 상기 제1 패턴에 공통전압(Vcom)이 인가되며, 상기 제1 패턴 및 화소전극에 의해 스토리지 캐패시터가 형성됨을 특징으로 하는 액정표시장치.
  8. 제 1항에 있어서,
    상기 상부기판 및 하부기판의 내측면에 액정 분자의 배열을 제어하기 위한 수직배향막이 더 구비됨을 특징으로 하는 액정표시장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제1항에 있어서,
    상기 제2 패턴은 상기 제1 패턴을 덮도록 형성되고,
    상기 제3 및 제4 패턴은 제2 패턴을 덮도록 형성되는 것을 특징으로 하는 액정표시장치.
  15. 삭제
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