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KR101166819B1 - 쉬프트 레지스터 - Google Patents

쉬프트 레지스터 Download PDF

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KR101166819B1
KR101166819B1 KR1020050058609A KR20050058609A KR101166819B1 KR 101166819 B1 KR101166819 B1 KR 101166819B1 KR 1020050058609 A KR1020050058609 A KR 1020050058609A KR 20050058609 A KR20050058609 A KR 20050058609A KR 101166819 B1 KR101166819 B1 KR 101166819B1
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Abstract

본 발명은 액정패널의 게이트 라인에 공급되는 스캔펄스의 왜곡을 방지할 수 있는 쉬프트 레지스터에 관한 것으로, 타이밍 콘트롤러부터의 클럭펄스들에 응답하여, 다수개의 스캔펄스를 그들의 펄스폭의 소정 구간이 서로 중첩되도록 순차적으로 출력하고, 이들을 액정패널에 구비된 게이트 라인들의 일측에 순차적으로 공급하는 다수개의 제 1 스테이지들; 및, 상기 타이밍 콘트롤러부터의 클럭펄스들에 응답하여, 다수개의 스캔펄스를 그들의 펄스폭의 소정 구간이 서로 중첩되도록 순차적으로 출력하고, 이들을 상기 액정패널에 구비된 게이트 라인들의 타측에 순차적으로 공급하는 다수개의 제 2 스테이지들을 포함하여 구성되는 것이다.
Figure R1020050058609
액정표시장치, 쉬프트 레지스터, 게이트 라인, 저항, 커패시턴스, 왜곡

Description

쉬프트 레지스터{A shift register}
도 1은 종래의 쉬프트 레지스터를 나타낸 도면
도 2는 스캔펄스의 이상적인 파형과 왜곡된 스캔펄스의 파형을 나타낸 도면
도 3은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 4는 제 1 내지 제 4 클럭펄스, 및 제 1 내지 제 4 스캔펄스의 타이밍도
도 5는 종래의 스캔펄스와 본 발명에 따른 스캔펄스를 비교설명하기 위한 도면
도 6은 종래의 스캔펄스와 본 발명의 스캔펄스에 대한 시뮬레이션 파형을 나타낸 도면
도 7은 도 3의 제 1 쉬프트 레지스터에 구비된 제 3 스테이지에 대한 회로 구성도
도 8은 도 7의 회로구성을 갖는 제 1 쉬프트 레지스터의 제 1 내지 제 3 스테이지를 나타낸 도면
도 9는 도 3의 제 1 쉬프트 레지스터에 구비된 제 3 스테이지에 대한 또 다른 회로 구성도
도 10a 및 도 10b는 도 9의 회로구성을 갖는 제 1 쉬프트 레지스터의 제 1 내지 제 3 스테이지를 나타낸 도면
도 11은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면
도 12는 도 11의 제 1 쉬프트 레지스터에 구비된 제 3 스테이지를 나타낸 도면
도 13a 및 도 13b는 도 12의 회로 구성을 갖는 제 1 쉬프트 레지스터의 제 3 스테이지를 나타낸 도면
＊도면의 주요부에 대한 부호 설명
BST1 내지 BSTn : 제 1 내지 제 n 스테이지 BSTn+1 : 제 1 더미 스테이지
BSTn+2 : 제 2 더미 스테이지 VDD : 제 1 전압원 VSS : 제 2 전압원 VDD3 : 제 3 전압원 VDD4 : 제 4 전압원 SP : 스타트 펄스 Vout1 내지 Voutn+2 : 제 1 내지 제 n+2 스캔펄스
본 발명은 액정표시장치의 쉬프트 레지스터에 관한 것으로, 특히 각 스캔펄스간이 일정 시간동안 서로 중첩하도록 상기 각 스캔펄스의 펄스폭을 증가시켜 출력함으로써, 상기 스캔펄스의 왜곡을 방지할 수 있는 쉬프트 레지스터에 대한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.
상기 액정패널에는 다수개의 게이트 라인들과 다수개의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 상기 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 상기 액정패널에 형성된다.
상기 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스 전극 및 드레인 전극을 경유하여 상기 데이터 라인에 접속된다. 상기 박막트랜지스터는 상기 게이트 라인을 경유하여 게이트 전극에 인가되는 스캔펄스에 의해 턴-온되어, 상기 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.
한편, 상기 구동회로는 상기 게이트 라인들을 구동하기 위한 게이트 드라이버와, 상기 데이터 라인들을 구동하기 위한 데이터 드라이버와, 상기 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.
상기 타이밍 콘트롤러는 상기 게이트 드라이버 및 상기 데이터 드라이버의 구동 타이밍을 제어함과 아울러 상기 데이터 드라이버에 화소데이터 신호를 공급한다. 그리고, 상기 전원공급부는 입력 전원을 승압 또는 감압하여 액정표시장치에서 필요로 하는 공통전압(VCOM), 게이트 하이전압 신호(VGH), 게이트 로우전압 신호(VGL) 등과 같은 구동전압들을 생성한다. 그리고, 상기 게이트 드라이버는 스캔펄 스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 그리고, 상기 데이터 드라이버는 게이트 라인들 중 어느 하나에 스캔펄스가 공급될 때마다 데이터 라인들 각각에 화소 전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
여기서, 상기 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다. 이를 첨부된 도면을 참조하여 좀 더 구체적으로 설명하면 다음과 같다.
도 1은 종래의 쉬프트 레지스터를 나타낸 도면이다.
종래의 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(AST1 내지 ASTn) 및 하나의 더미 스테이지(ASTn+1)로 구성된다. 여기서, 각 스테이지들(AST1 내지 ASTn+1)은 하나씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력하며, 이때 상기 제 1 스테이지(AST1)부터 더미 스테이지(ASTn+1)까지 차례로 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 이때, 상기 더미 스테이지(ASTn+1)를 제외한 상기 스테이지들(AST1 내지 ASTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(도시되지 않음)의 게이트 라인들에 순차적으로 공급되어, 상기 게이트 라인들을 순차적으로 스캐닝하게 된다.
이와 같이 구성된 쉬프트 레지스터의 전체 스테이지(AST1 내지 ASTn+1)는 제 1 전압원(VDD) 및 제 2 전압원(VSS)과, 그리고 서로 순차적인 위상차를 갖는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 두 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 전압원을 의미하며, 상기 제 2 전압원(VSS)은 접지전압을 의미한다.
한편, 상기 스테이지들(AST1 내지 ASTn+1) 중 가장 상측에 위치한 제 1 스테이지(AST1)는, 상기 제 1 전압원(VDD), 제 2 전압원(VSS), 및 상기 두 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.
이와 같이 구성된 종래의 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
먼저, 타이밍 콘트롤러(도시되지 않음)로부터의 스타트 펄스(SP)가 제 1 스테이지(AST1)에 인가되면, 상기 제 1 스테이지(AST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다.
이어서, 상기 인에이블된 제 1 스테이지(AST1)는 타이밍 콘트롤러로부터의 제 1 및 제 2 클럭펄스(CLK1 내지 CLK2)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인과 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 2 스테이지(AST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다.
이어서, 상기 인에이블된 제 2 스테이지(AST2)는 상기 타이밍 콘트롤러로부터의 제 2 및 제 3 클럭펄스(CLK2, CLK3)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인, 제 3 스테이지(AST3) 및 상기 제 1 스테이지(AST1)에 함께 공급한다. 그러면, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 3 스테이지(AST3)는 인에이블되고, 또한, 상기 제 2 스캔펄스(Vout2)에 응답하여 상기 제 1 스테이지(AST1)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 1 게이트 라인에 공급한다.
이어서, 상기 인에이블된 제 3 스테이지(AST3)는 상기 타이밍 콘트롤러로부터의 제 3 및 제 4 클럭펄스(CLK3, CLK4)를 입력받아 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인, 제 4 스테이지(AST4) 및 상기 제 2 스테이지(AST2)에 함께 공급한다. 그러면, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 4 스테이지(AST4)는 인에이블되고, 또한, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 2 스테이지(AST2)는 디스에이블되어 제 2 전압원(VSS)을 상기 제 2 게이트 라인에 공급한다.
이와 같은 방식으로, 나머지 제 4 내지 제 n 스테이지(AST4 내지 ASTn)까지 순차적으로 제 4 내지 제 n 스캔펄스(Voutn)를 출력하여 상기 제 4 내지 제 n 게이트 라인에 순차적으로 인가한다. 결국, 상기 제 1 내지 제 n 게이트 라인은 상기 순차적으로 출력되는 제 1 내지 제 n 스캔펄스(Vout1 내지 Voutn)에 의해 차례로 스캐닝된다.
한편, 상기 더미 스테이지(ASTn+1)는 상기 제 n 스테이지(ASTn)로부터의 제 n 스캔펄스(Voutn)에 응답하여 인에이블된 후, 상기 타이밍 콘트롤러로부터의 두 개의 클럭펄스를 입력받아 제 n+1 스캔펄스(Voutn+1)를 상기 제 n 스테이지(ASTn)에 공급하여, 상기 제 n 스테이지(ASTn)가 디스에이블되어 제 n 게이트 라인에 상기 제 2 전압원(VSS)을 제공할 수 있도록 한다. 다시말하면, 상기 더미 스테이지(ASTn+1)는 단지 상기 제 n 스테이지(ASTn)가 제 2 전압원(VSS)을 출력할 수 있도록 상기 제 n+1 스캔펄스(Voutn+1)를 제공할 뿐, 상기 제 n+1 스캔펄스(Voutn+1)를 게이트 라인에는 공급하지 않는다. 따라서, 상기 더미 스테이지(ASTn+1)를 포함한 전체 스테이지의 수는 상기 게이트 라인의 수보다 항상 1개가 더 많게 된다
한편, 이와 같이 구성된 종래의 쉬프트 레지스터에는 다음과 같은 문제점이 있었다.
도 2는 스캔펄스의 이상적인 파형과 왜곡된 스캔펄스의 파형을 나타낸 도면이다.
액정표시장치가 대면적화됨에 따라, 상기 게이트 라인의 길이도 길어지게 되는데, 상기 게이트 라인의 길이가 길어질수록 상기 게이트 라인의 저항 및 커패시턴스 성분도 증가하게 된다. 그러면, 도 2에 도시된 바와 같이, 상기 저항 및 커패시턴스 성분에 의해 상기 게이트 라인에 공급되는 스캔펄스(201)는 왜곡될 수 있다. 도번 201은 상기 게이트 라인에 저항 및 커패시턴스 성분이 없다고 가정하였을때의 이상적인 스캔펄스(201)를 나타낸다. 한편, 상기 스캔펄스(201)가 상기 저항 및 커패시턴스 성분에 의해서 왜곡되면, 상기 스캔펄스(201)의 상승 시간(TR)이 증가하게 되어 그의 파형이 왜곡된다. 도번 202는 상기 게이트 라인의 저항 및 커패시턴스 성분에 의해서 왜곡된 형태의 스캔펄스(202)이다. 이와 같이 왜곡된 스캔펄스(202)는 이상적인 스캔펄스(201)에 비하여 상승 시간(TR)이 길기 때문에, 상대적으로 목표전압(VT)으로 유지되는 유효충전시간(TS)이 짧아지게 된다. 이와 같이 그의 파형이 왜곡된 스캔펄스(202)가 상기 박막트랜지스터의 게이트 전극에 인가되면, 상기 박막트랜지스터의 턴-온시간이 짧아지게 되며, 이로 인해 상기 턴-온된 박막트랜지스터가 상기 데이터 라인으로부터의 데이터 전압을 스위칭하는 시간도 짧아지게 된다. 결과적으로, 상기 턴-온된 박막트랜지스터의 드레인/소스단자를 경 유하여 화소전극에 인가되는 데이터 전압도 그의 파형이 왜곡되며, 이로 인해 상기 화소전극에는 상기 데이터 전압이 충분히 충전되지 못하는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 각 스캔펄스간이 일정 시간동안 서로 중첩하도록 상기 각 스캔펄스의 펄스폭을 증가시켜 출력하여, 각 스캔펄스가 목표전압으로 지속되는 유효충전시간을 증가시킴으로써, 상기 스캔펄스의 왜곡을 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 타이밍 콘트롤러부터의 클럭펄스들에 응답하여, 다수개의 스캔펄스를 그들의 펄스폭의 소정 구간이 서로 중첩되도록 순차적으로 출력하고, 이들을 액정패널에 구비된 게이트 라인들의 일측에 순차적으로 공급하는 다수개의 제 1 스테이지들; 및, 상기 타이밍 콘트롤러부터의 클럭펄스들에 응답하여, 다수개의 스캔펄스를 그들의 펄스폭의 소정 구간이 서로 중첩되도록 순차적으로 출력하고, 이들을 상기 액정패널에 구비된 게이트 라인들의 타측에 순차적으로 공급하는 다수개의 제 2 스테이지들을 포함하여 구성됨을 그 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 제 1 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 구성도이다.
본 발명의 제 1 실시예에 따른 액정표시장치의 쉬프트 레지스터는, 도 3에 도시된 바와 같이, 타이밍 콘트롤러로부터의 상기 각 클럭펄스(CLK1 내지 CLK4) 및 스타트 펄스(SP)에 응답하여 다수개의 스캔펄스(Vout1 내지 Voutn)를 순차적으로 출력하되, 이때 상기 인접하는 스캔펄스(Vout1 내지 Voutn)간이 일정시간만큼 중첩되는 구간을 갖도록 상기 각 스캔펄스(Vout1 내지 Voutn)의 펄스폭을 증가시켜 액정패널(300)의 게이트 라인들(GL1 내지 GLn)에 출력하는 것을 특징으로 한다.
이때, 상기 쉬프트 레지스터는 두 개의 제 1 및 제 2 쉬프트 레지스터(301a, 301b)로 구분할 수 있다. 즉, 액정패널(300)의 좌측에 위치한 제 1 쉬프트 레지스터(301a)는 상기 게이트 라인들(GL1 내지 GLn)의 각 일측에 스캔펄스를 공급하며, 상기 액정패널(300)의 우측에 위치한 제 2 쉬프트 레지스터(301b)는 상기 게이트 라인들(GL1 내지 GLn)의 각 타측에 스캔펄스를 공급한다.
한편, 상기 액정패널(300)은 일방향으로 배열되는 다수개의 게이트 라인들(GL1 내지 GLn)과 상기 게이트 라인들(GL1 내지 GLn)에 수직교차하도록 배열된 다수개의 데이터 라인들(DL1 내지 DLm)이 형성되어 있으며, 상기 데이터 라인들(DL1 내지 DLm)은 데이터 드라이버로부터 출력되는 데이터 전압에 의해 충전된다. 또한, 상기 게이트 라인들(GL1 내지 GLn)과 데이터 라인들(DL1 내지 DLm)에 의해 둘러싸여 정의되는 각 화소영역들에는 각각 박막트랜지스터 및 화소전극이 형성된다. 구체적으로, 상기 박막트랜지스터는 상기 각 게이트 라인(GL1 내지 GLn)과 상기 각 데이터 라인(DL1 내지 DLm)이 교차하는 부근에 형성된다. 상기 박막트랜지스터는 상기 각 게이트 라인(GL1 내지 GLn)에 충전된 스캔펄스(Vout1 내지 Voutn)에 응답하여 상기 데이터 라인(DL1 내지 DLm)에 충전된 상기 데이터 전압을 스위칭하여 상 기 화소전극에 인가함으로써, 상기 액정패널(300)에 화상이 표시되도록 한다.
상기 제 1 쉬프트 레지스터(301a)는, 도 3에 도시된 바와 같이, 서로 종속적으로 연결된 n개의 스테이지들(BST1 내지 BSTn), 그리고 제 1 및 제 2 더미 스테이지(BSTn+1, BSTn+2)로 구성된다. 여기서, 각 스테이지들(BST 1 내지 BSTn+2)은 하나씩의 스캔펄스(Vout1 내지 Voutn+2)를 출력하며, 이때 상기 제 1 스테이지(BST1)부터 제 2 더미 스테이지(BSTn+2)까지 차례로 스캔펄스(Vout1 내지 Voutn)를 출력한다. 여기서, 상기 제 1 및 제 2 더미 스테이지(BSTn+1, BSTn+2)를 제외한 상기 스테이지들(BST1 내지 BSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(300)(도시되지 않음)의 게이트 라인들(GL1 내지 GLn)에 순차적으로 공급되어, 상기 게이트 라인들(GL1 내지 GLn)을 순차적으로 스캐닝하게 된다.
상기 제 2 쉬프트 레지스터(301b)도 상기 제 1 쉬프트 레지스터(301a)와 동일한 구성을 갖는다. 따라서, 상기 제 1 쉬프트 레지스터(301a)에 구비된 각 스테이지(BST1 내지 BSTn+2)로부터 출력되는 스캔펄스(Vout1 내지 Voutn+2)는 상기 제 2 쉬프트 레지스터(301b)에 구비된 각 스테이지(BST1 내지 BSTn+2)로부터 출력되는 스캔펄스(Vout1 내지 Voutn+2)와 서로 동일하다. 예를 들어, 상기 제 1 쉬프트 레지스터(301a)에 구비된 제 1 스테이지(BST1)로부터 출력되는 제 1 스캔펄스(Vout1)는, 상기 제 2 쉬프트 레지스터(301b)에 구비된 제 1 스테이지(BST1)로부터 출력되는 제 1 스캔펄스(Vout1)와 동일한 시간에 제 1 게이트 라인(GL1)에 공급된다. 이와 마찬가지로, 제 1 쉬프트 레지스터(301a)에 구비된 각 스테이지(BST1 내지 BSTn+2)와 제 2 쉬프트 레지스터(301b)에 구비된 각 스테이지(BST1 내지 BSTn+2)는 서로 일대일 대응되어, 서로 동일한 스캔펄스(Vout1 내지 Voutn+2)를 출력하게 된다. 단, 상기 제 1 쉬프트 레지스터(301a)에 구비된 각 스테이지(BST1 내지 BSTn+2)는 각 게이트 라인(GL1 내지 GLn)의 일측에 스캔펄스(Vout1 내지 Voutn)를 인가하며, 상기 제 2 쉬프트 레지스터(301b)에 구비된 각 스테이지(BST1 내지 BSTn+2)는 상기 각 게이트 라인(GL1 내지 GLn)의 타측에 스캔펄스(Vout1 내지 Voutn)를 인가한다.
이와 같이 구성된 제 1 쉬프트 레지스터(301a)의 전체 스테이지(BST1 내지 BSTn+2)는 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4) 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 직류전압원을 의미하며, 상기 제 2 전압원(VSS)은 부극성의 전압원을 의미한다. 그리고, 제 3 전압원(VDD3) 및 제 4 전압원(VDD4)은 프레임별로 반전된 극성을 갖는 교류전압원이다. 이때, 상기 제 3 전압원(VDD3)은 제 4 전압원(VDD4)에 반전된 위상을 갖는다. 즉, 동일 프레임내에서 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)이 서로 다른 극성을 나타낸다.
여기서, 상기 제 1 쉬프트 레지스터(301a)에 구비된 스테이지들(CST1 내지 CSTn) 중 가장 상측에 위치한 제 1 스테이지(BST1)는, 상기 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4), 및 상기 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 두 개의 클럭펄스 외에도 스타트 펄스(SP)를 공급받는다.
한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 위상지연되어 출력된다.
상기 제 1 쉬프트 레지스터(301a)에 구비된 스테이지들(CST1 내지 CSTn+1) 중 제 1 스테이지(BST1)에 인가되는 스타트 펄스(SP)는 상기 클럭펄스(CLK1 내지 CLK4)보다 더 앞서 출력된다. 또한, 상기 스타트 펄스(SP)는 한 프레임에 한 번만 출력된다. 즉 매 프레임마다 상기 스타트 펄스(SP)가 가장 먼저 출력된 후, 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)가 차례로 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 상기 스타트 펄스(SP)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
한편, 본 발명에 따른 제 1 쉬프트 레지스터(301a)는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 제 1 쉬프트 레지스터(301a)는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사 용할 수도 있으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.
상기 제 2 쉬프트 레지스터(301b)도 상술한 제 1 쉬프트 레지스터(301a)와 동일한 구성을 갖는다.
이와 같이 구성된 쉬프트 레지스터의 동작을 상세히 설명하면 다음과 같다.
여기서, 상기 제 1 쉬프트 레지스터(301a)와 제 2 쉬프트 레지스터(301b)는 동일하게 동작하므로, 제 1 쉬프트 레지스터(301a)를 예를 들어 설명하기로 한다.
먼저, 타이밍 콘트롤러로부터의 스타트 펄스(SP)가 제 1 스테이지(BST1)에 입력되면, 상기 제 1 스테이지(BST1)는 상기 스타트 펄스(SP)에 응답하여 인에이블된다. 이어서 상기 인에이블된 제 1 스테이지(BST1)는 상기 타이밍 콘트롤러로부터의 제 1 클럭펄스(CLK1)를 입력받아 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인(GL1)과 제 2 스테이지(BST2)에 공급한다. 그러면, 상기 제 2 스테이지(BST2)는 상기 제 1 스캔펄스(Vout1)에 응답하여 인에이블된다. 이어서, 상기 인에이블된 제 2 스테이지(BST2)는 상기 타이밍 콘트롤러로부터의 제 2 클럭펄스(CLK2)를 입력받아 제 2 스캔펄스(Vout2)를 출력하고, 이를 제 2 게이트 라인(GL2)과 제 3 스테이지(BST3)에 공급한다. 그러면, 상기 제 3 스테이지(BST3)는 상기 제 2 스캔펄스(Vout2)에 응답하여 인에이블된다. 이어서, 상기 인에이블된 제 3 스테이지(BST3)는 상기 타이밍 콘트롤러로부터의 제 3 클럭펄스(CLK3)를 입력받아 제 3 스캔펄스(Vout3)를 출력하고, 이를 제 3 게이트 라인(GL3), 제 4 스테이지(BST4), 및 상기 제 1 스테이지(BST1)에 함께 공급한다. 그러면, 상기 제 3 스캔펄스(Vout3)에 응답하여 상기 제 4 스테이지(BST4)는 인에이블되고, 상기 제 1 스테이지(BST1)는 제 3 전압원(VSS)을 상기 제 1 게이트 라인(GL1)에 공급한다. 이어서, 상기 인에이블된 제 4 스테이지(BST4)는 상기 타이밍 콘트롤러로부터의 제 4 클럭펄스(CLK4)를 입력받아 제 4 스캔펄스(Vout4)를 출력하고, 이를 제 4 게이트 라인(GL4)과 제 5 스테이지에 공급한다. 그러면, 상기 제 5 스테이지는 상기 제 4 스캔펄스(Vout4)에 응답하여 인에이블된다. 이어서, 상기 인에이블된 제 5 스테이지는 상기 타이밍 콘트롤러로부터의 제 1 클럭펄스(CLK1)를 입력받아 제 5 스캔펄스를 출력하고, 이를 제 5 게이트 라인, 제 6 스테이지, 및 상기 제 3 스테이지(BST3)에 함께 공급한다. 그러면, 상기 제 5 스캔펄스에 응답하여 상기 제 6 스테이지는 인에이블되고, 상기 제 3 스테이지(BST3)는 제 3 전압원(VSS)을 상기 제 3 게이트 라인(GL3)에 공급한다. 이와 같은 방식으로, 제 6 내지 제 n 스테이지(BSTn)까지 순차적으로 제 6 내지 제 n 스캔펄스(Voutn)를 출력하고, 이들을 각각 제 6 내지 제 n 게이트 라인(GLn)에 순차적으로 공급한다. 이때, 상기 인접하는 스캔펄스간은 일정시간만큼 중첩되는 펄스폭 구간을 갖는다. 여기서, 제 1 더미 스테이지(BSTn+1)는 제 n-1 스테이지(BSTn-1)에 제 n+1 스캔펄스(Voutn+1)를 공급하는 역할을 하며, 제 2 더미 스테이지(BSTn+2)(300h)는 제 n 스테이지(BSTn)에 제 n+2 스캔펄스(Voutn+2)를 공급하는 역할을 한다. 즉, 상기 제 1 및 제 2 더미 스테이지(BSTn+1, BSTn+2)로부터 출력된 제 n+1 및 제 n+2 스캔펄스(Voutn+1, Voutn+2)는 게이트 라인에는 공급되지 않으며, 단지 상기 제 n-1 및 제 n 스테이지(BSTn)가 제 2 전압원(VSS)을 출력할 수 있도록 역할하는 더미 출력이다.
이와 같이, 각 스테이지는 스캔펄스(Vout1 내지 Voutn)를 출력하고, 이를 대응하는 게이트 라인들(GL1 내지 GLn)에 각각 순차적으로 공급함과 동시에, 다음단의 스테이지에 스타트 펄스(SP)로서 제공한다. 또한, 상기 각 스테이지(BST1 내지 BSTn)는 자신으로부터 다음 다음 단에 위치한 스테이지로부터 출력된 스캔펄스에 응답하여, 대응되는 게이트 라인에 제 2 전압원(VSS)을 공급한다.
제 2 쉬프트 레지스터(301b)도 상술한 제 1 쉬프트 레지스터(301a)와 동일하게 동작한다. 단, 상기 제 1 쉬프트 레지스터(301a)에 구비된 각 스테이지(BST1 내지 BSTn)는 상기 각 게이트 라인(GL1 내지 GLn)의 일측에 스캔펄스(Vout1 내지 Voutn)를 인가하고, 상기 제 2 쉬프트 레지스터(301b)에 구비된 각 스테이지(BST1 내지 BSTn)는 상기 각 게이트 라인(GL1 내지 GLn)의 타측에 스캔펄스(Vout1 내지 Voutn)를 공급한다.
이와 같이, 상기 제 1 및 제 2 쉬프트 레지스터(301a, 301b)에 구비된 각 스테이지(BST1 내지 BSTn+2)가 다음단이 아닌, 자신으로부터 다음 다음단에 위치한 스테이지에서 출력된 스캔펄스를 입력받는 이유를 상세히 설명하면 다음과 같다. 이에 앞서, 상기 각 스캔펄스(Vout1 내지 Voutn+2) 및 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)를 좀 더 구체적으로 설명하기로 한다. 여기서, 모든 스캔펄스(Vout1 내지 Voutn)는 그 파형이 동일하므로, 제 1 내지 제 4 스캔펄스(Vout1 내지 Vout4))를 예를 들어 설명하기로 한다.
도 4는 제 1 내지 제 4 클럭펄스, 및 제 1 내지 제 4 스캔펄스의 타이밍도이 다.
먼저, 도 4에 도시된 바와 같이, 제 1 내지 제 4 스캔펄스(Vout1 내지 Vout4)의 펄스폭은 예비충전구간(A) 및 유효충전구간(B)으로 나눌 수 있으며, 각 스캔펄스(Vout1 내지 Vout4)의 예비충전구간(A)은 이전 스캔펄스의 유효충전구간(B)과 시간적으로 일부 중첩된다. 또한, 각 스캔펄스(Vout1 내지 Vout4)의 유효충전구간(B)은 다음 스캔펄스의 예비충전구간(A)과 시간적으로 일부 중첩된다. 따라서, 각 스캔펄스(Vout1 내지 Vout4)는 이전 스캔펄스의 유효충전구간(B)에서 출력되기 시작하여 자신의 유효충전구간(B)에서는 목표전압(VT)에 도달하게 된다. 다시말하면, 각 스캔펄스(Vout1 내지 Vout4)는 자신의 예비충전구간(A)에서 목표전압(VT)을 향해 서서히 증가하며, 이후 자신의 유효충전구간(B)에서는 완전히 목표전압(VT)으로 유지된다.
즉, 제 1 스캔펄스(Vout1)는 자신의 예비충전구간(A)에 해당하는 상기 스타트 펄스(SP)의 일구간에서 출력되기 시작하여, 자신의 유효충전구간(B)에서는 목표전압(VT)으로 완전히 유지된다. 그리고, 제 2 스캔펄스(Vout2)는 자신의 예비충전구간(A)에 해당하는 상기 제 1 스캔펄스(Vout1)의 유효충전 구간에서 출력되기 시작하여, 자신의 유효충전구간(B)에서는 완전히 목표전압(VT)으로 유지된다. 그리고, 제 3 스캔펄스(Vout3)는 자신의 예비충전구간(A)에 해당하는 상기 제 2 스캔펄스(Vout2)의 유효충전구간(B)에서 출력되기 시작하여, 자신의 유효충전구간(B)에서는 완전히 목표전압(VT)으로 유지된다. 그리고, 제 4 스캔펄스(Vout4)는 자신의 예비충전구간(A)에 해당하는 상기 제 3 스캔펄스(Vout3)의 유효충전구간(B)에서 출력 되기 시작하여, 자신의 유효충전구간(B)에서는 완전히 목표전압(VT)으로 유지된다.
이에 따라, 상기 각 스캔펄스(Vout1 내지 Vout4)는 종래의 스캔펄스보다 상기 예비충전구간(A)에 해당하는 펄스폭만큼 실질적으로 더 긴 펄스폭을 가지며, 이에 따라 상기 스캔펄스(Vout1 내지 Vout4)를 인가받는 액정패널(300)의 박막트랜지스터의 턴-온 시간이 증가되는 장점이 있다.
한편, 상기 각 스캔펄스(Vout1 내지 Vout4)는 상기 타이밍 콘트롤러로부터 출력되는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)에 동기되어 출력되므로, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)도 상기 스캔펄스(Vout1 내지 Vout4)와 동일하게 중첩된 구간을 갖는다.
여기서, 상기 제 1 내지 제 4 클럭펄스(CLK4)는 위상차를 가지고 계속적으로 순환하므로, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 중첩된다.
이와 같은 본 발명의 스캔펄스를 종래의 스캔펄스와 비교하여 설명하면 다음과 같다. 여기서, 종래의 제 1 및 제 2 스캔펄스(Vout1`, Vout2`), 그리고 본 발명의 제 1 및 제 2 스캔펄스(Vout1, Vout2)를 예를 들어 설명하기로 한다.
도 5는 종래의 스캔펄스와 본 발명에 따른 스캔펄스를 비교설명하기 위한 도면이고, 도 6은 종래의 스캔펄스와 본 발명의 스캔펄스에 대한 시뮬레이션 파형을 나타낸 도면이다.
종래의 제 1 및 제 2 스캔펄스(Vout1, Vout2)는 게이트 라인의 저항 및 커패시턴스 성분에 의해 그의 파형이 왜곡되면, 도 5에 도시된 바와 같이, 그의 상승 시간(TR)이 증가하게 되고, 이에 따라, 상기 제 1 및 제 2 스캔펄스(Vout1, Vout2) 가 목표전압(VT)으로 유지되는 유효충전시간(TS)이 감소하게 된다. 한편, 데이터 전압(Data)은 주기적으로 정극성 및 부극성으로 변화화면서 데이터 라인에 인가되는데, 이때, 상기 스캔펄스의 유효충전시간(TS)이 상기 데이터 전압이 정극성으로 유지되는 시간(1H), 또는 부극성으로 유지되는 시간(1H)보다 짧아지게 되어, 상기 데이터 전압(Data)이 화소전극에 정상적으로 인가되지 않게 된다.
그러나, 본 발명의 제 1 스캔펄스(Vout1)는 스타트 펄스(SP)의 일구간(상기 제 1 스캔펄스(Vout1)의 예비충전구간(A)에 해당)에 해당하는 시점부터 출력되기 시작하여 서서히 증가하여 목표전압(VT)에 도달하게 되며, 이후 자신의 유효충전구간(B)에 해당하는 시간동안 완전히 목표전압(VT)으로 유지된다. 즉, 상기 제 1 스캔펄스(Vout1)의 상승 시간(TR)은, 상기 제 1 스캔펄스(Vout1)의 유효충전구간(B)에 해당하는 시간에 포함되지 않고, 상기 제 1 스캔펄스(Vout1)의 예비충전구간(A)에 해당하는 시간에 포함되므로, 상기 제 1 스캔펄스(Vout1)의 유효충전구간(B)에 해당하는 시간이 상기 상승 시간(TR)에 의해 감소되지 않는다. 또한, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스캔펄스(Vout1)의 유효충전구간(B)(상기 제 2 스캔펄스(Vout2)의 예비충전구간(A)에 해당)에 해당하는 시점부터 출력되기 시작하여 서서히 목표전압(VT)에 도달하게 되며, 이후 자신의 유효충전구간(B)에 해당하는 시간동안 완전히 목표전압(VT)으로 유지된다. 즉, 상기 제 2 스캔펄스(Vout2)의 상승 시간(TR)은, 상기 제 2 스캔펄스(Vout2)의 유효충전구간(B)에 해당하는 시간에 포함되지 않고, 상기 제 2 스캔펄스(Vout2)의 예비충전구간(A)에 해당하는 시간에 포함되므로, 상기 제 1 스캔펄스(Vout1)의 유효충전구간(B)에 해당하는 시간이 상기 상승 시간(TR)에 의해 감소되지 않는다.
따라서, 도 6의 (a) 및 (b)에 도시된 바와 같이, 본 발명에서의 제 1 및 제 2 스캔펄스(Vout1, Vout2)는, 종래의 제 1 및 제 2 스캔펄스(Vout1`, Vout2`)보다 더 긴 유효충전시간(TS)을 갖는다. 이때, 본 발명의 제 1 및 제 2 스캔펄스(Vout1, Vout2)의 유효충전시간(TS)은 상기 데이터 전압(Data)이 정극성 및 부극성으로 유지되는 시간(1H)보다 길기 때문에, 상기 데이터 전압(Data)은 화소전극에 정상적으로 전달된다.
한편, 서로 인접한 시간대에 출력되는 스캔펄스(Vout1 내지 Voutn)들은 서로 중첩되는 펄스폭 구간을 가지기 때문에, 종래에서처럼 각 스테이지(BST1 내지 BSTn+2)에 다음단의 스테이지로부터 출력된 스캔펄스가 입력되면 다음과 같은 문제가 발생할 수 있다. 즉, 예를 들어 서로 인접한 시간대에 출력되는 제 1 스캔펄스(Vout1)와 제 2 스캔펄스(Vout2)는 서로 중첩되는 펄스폭 구간을 갖기 때문에, 종래에서처럼, 제 2 스테이지(BST2)로부터 출력된 상기 제 2 스캔펄스(Vout2)가 상기 제 1 스캔펄스(Vout1)를 출력하는 제 1 스테이지(BST1)에 입력되면, 상기 제 1 스테이지(BST1)는, 자신의 유효충전구간(B)에 해당하는 시점에서 제 2 전압원(VSS)을 제 1 게이트 라인(GL1)에 공급하게 된다. 다시말하면, 상기 제 1 스테이지(BST1)는 제 1 스캔펄스(Vout1)를 상기 제 1 게이트 라인(GL1)에 완전히 인가하기도 전에 상기 제 2 스캔펄스(Vout2)가 출력되는 시점(구체적으로, 상기 제 2 스캔펄스(Vout2)의 예비충전구간(A)에 해당하는 시점)에서 상기 제 2 전압원(VSS)을 상기 제 1 게이트 라인(GL1)에 공급하게 된다. 따라서, 상기 제 1 스테이지(BST1)는 불완전한 스캔펄스를 출력할 수 있다. 그러면, 상기 각 게이트 라인에는 종래와 동일한 펄스폭을 갖는 스캔펄스가 공급되며, 이로 인해 각 스캔펄스는 왜곡될 수 있다. 이와 같은 이유로 인해, 본 발명에 따른 각 스테이지(BST1 내지 BSTn+2)는 다음단의 스테이지가 아닌, 다음 다음단의 스테이지로부터의 스캔펄스를 입력받게 된다. 즉, 상기 각 스테이지(BST1 내지 BSTn+2)에는 자신으로부터 출력된 스캔펄스와 중첩하는 구간을 가지지 않는 스캔펄스가 입력된다.
여기서, 상기 각 스테이지(BST1 내지 BSTn+2), 제 1 및 제 2 더미 스테이지(BSTn+1, BSTn+2)에 구비된 회로를 상세히 설명하면 다음과 같다. 한편, 제 1 및 제 2 쉬프트 레지스터(301a, 301b)에 구비된 각 스테이지(BST1 내지 BSTn+2)의 회로구성은 모두 동일하므로, 제 1 쉬프트 레지스터(301a)에 구비된 제 3 스테이지(BST3)만을 예로 들어 설명하기로 한다.
도 7은 도 3의 제 1 쉬프트 레지스터에 구비된 제 3 스테이지에 대한 회로 구성도이다.
제 3 스테이지(BST3)는, 도 7에 도시된 바와 같이, 크게 제 1, 제 2 및 제 3 노드(Q, QB1, QB2)의 충전 및 방전을 제어하는 노드 제어부(700a)와, 상기 제 1, 제 2, 제 3 노드(Q, QB1, QB2)의 충전/방전 상태에 따라 턴-온되어 스캔펄스 또는 제 2 전압원(VSS)을 선택적으로 출력하는 출력부(700b)로 구성된다. 여기서, 상기 제 1, 제 2 및 제 3 노드(Q, QB1, QB2)는 선택적으로 충전 및 방전되는데, 구체적으로, 상기 제 1 노드(Q)가 충전 상태일 때는 상기 제 2 노드(QB1) 및 제 3 노드(QB2)가 모두 방전상태를 유지하고, 상기 제 1 노드(Q)가 방전 상태일 때는 상기 제 2 노드(QB1) 및 제 3 노드(QB2) 중 어느 하나가 충전상태를 유지한다. 즉, 홀수 번째 프레임에서는 상기 제 1 노드(Q)가 방전상태 일 때, 상기 제 2 노드(QB1)가 충전되고, 상기 제 3 노드(QB2)가 방전되며, 그리고 짝수 번째 프레임에서는 상기 제 1 노드(Q)가 방전상태 일 때, 상기 제 2 노드(QB1)가 방전되고, 상기 제 3 노드(QB2)가 충전된다. 이와 같이, 상기 제 1 노드(Q)가 방전상태일 때, 상기 제 2 노드(QB1) 및 제 3 노드(QB2)에 프레임별로 다른 극성의 전압원(VDD3, VDD4)을 인가(충전 및 방전)하는 이유는, 상기 제 2 노드(QB1) 및 제 3 노드(QB2)에 게이트단자가 연결된 스위칭소자의 열화를 방지하기 위해서이다.
제 3 스테이지(BST3)의 노드 제어부(700a)는, 제 1 내지 제 12 NMOS 트랜지스터(Tr1 내지 Tr12)로 구성된다.
제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 1 NMOS 트랜지스터(Tr1)는 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는 제 2 스테이지(BST2)에 접속되며, 소스단자는 제 1 전압원(VDD)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 1 노드(Q)에 접속된다.
제 2 NMOS 트랜지스터(Tr2)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 2 NMOS 트랜지스터(Tr2)는, 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 2 스테이지(BST2)에 접속되며, 소스단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 3 NMOS 트랜지스터(Tr3)는, 이전단의 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 3 NMOS 트랜지스터(Tr3)는, 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 제 2 스테이지(BST2)에 접속되며, 소스단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 4 NMOS 트랜지스터(Tr4)는, 제 3 전압원(VDD3)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드(QB1)를 제 3 전압원(VDD3)으로 충전시킨다. 이를 위해 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 드레인단자는 제 2 노드(QB1)에 접속된다. 여기서, 상기 제 3 전압원(VDD3)은 매 프레임마다 정극성 및 부극성을 교번적으로 갖는 교류전압이다. 즉, 상기 제 3 전압원(VDD3)은 홀수 프레임에는 정극성을 가지며, 짝수 프레임에는 부극성을 가진다.
제 5 NMOS 트랜지스터(Tr5)는, 제 3 전압원(VDD3)에 응답하여, 제 3 노드 (QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 6 NMOS 트랜지스터(Tr6)는, 제 4 전압원(VDD4)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드(QB2)를 상기 제 4 전압원(VDD4)으로 충전시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 3 노드(QB2)에 접속된다. 여기서, 상기 제 4 전압원(VDD4)은 매 프레임마다 정극성 및 부극성을 교번적으로 갖는 교류전압이다. 이때, 상기 제 4 전압원(VDD4)은 상기 제 3 전압원(VDD3)과 반전된 위상을 갖는다. 즉, 상기 제 3 전압원(VDD3)은 홀수 프레임에는 부극성을 가지며, 짝수 프레임에는 정극성을 가진다.
제 7 NMOS 트랜지스터(Tr7)는, 제 4 전압원(VDD4)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 2 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 8 NMOS 트랜지스터(Tr8)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 노드(QB1)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 9 NMOS 트랜지스터(Tr9)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 10 NMOS 트랜지스터(Tr10)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 10 NMOS 트랜지스터(Tr10)의 게이트단자는 상기 제 2 노드(QB1)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 11 NMOS 트랜지스터(Tr11)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 11 NMOS 트랜지스터(Tr11)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 12 NMOS 트랜지스터(Tr12)는, 다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 12 NMOS 트랜지스터(Tr12)는, 제 5 스테이지로부터의 제 5 스캔펄스(Vout5)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자는 제 5 스테이지의 출력부에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
그리고. 제 3 스테이지(BST3)의 출력부(700b)는, 제 13 내지 제 15 NMOS 트랜지스터(Tr13 내지 Tr15)로 구성된다.
제 13 NMOS 트랜지스터(Tr13)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 클럭펄스를 스캔펄스로서 게이트 라인에 출력한다. 또한, 이 스캔펄스를 전전단 스테이지와 다음단 스테이지에 모두 공급한다. 이를 위해, 상기 제 13 NMOS 트랜지스터(Tr13)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 3 클럭펄스(CLK3)를 전송하는 클럭라인에 접속되며, 드레인단자는 제 3 게이트 라인, 제 1 스테이지(BST1)에 구비된 제 12 NMOS의 게이트단자, 및 제 4 스테이지(BST4)에 구비된 제 1 내지 제 3 NMOS 트랜지스터(Tr1 내지 Tr3)의 게이트단자에 접속된다.
제 14 NMOS 트랜지스터(Tr14)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 14 NMOS 트랜지스터(Tr14)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 제 3 게이트 라인에 공급한다. 이를 위해, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 제 2 게이트 라인, 제 1 스테이지(BST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자, 및 제 4 스테이지(BST4)에 구비된 제 1 내지 제 3 NMOS 트랜지스터(Tr1 내지 Tr3)의 게이트단자에 접속된다.
제 15 NMOS 트랜지스터(Tr15)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 15 NMOS 트랜지스터(Tr15)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 전압원(VSS)을 제 3 게이트 라인에 공급한다. 이를 위해, 상기 제 15 NMOS 트랜지스터(Tr15)의 게이트단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 제 3 게이트 라인, 제 1 스테이지(BST1)에 구비된 제 12 NMOS의 게이트단자, 및 제 4 스테이지(BST4)에 구비된 제 1 내지 제 3 NMOS 트랜지스터(Tr1 내지 Tr3)의 게이트단자에 접속된다.
제 1 및 제 2 스테이지(BST1, BST2), 제 4 내지 제 n 스테이지(BST4 내지 BSTn), 그리고 제 1 및 제 2 더미 스테이지(BSTn+1, BSTn+2)도 상술한 제 3 스테이지(BST3)와 동일한 구성을 갖는다.
단, 제 1 스테이지(BST1)의 이전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(BST1)에 구비된 제 1 내지 제 3 NMOS 트랜지스터(Tr1 내지 Tr3)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(BST1)의 제 1 NMOS 트랜지스터(Tr1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)를 제 1 전압원 (VDD)으로 충전시킨다. 그리고, 상기 제 2 NMOS 트랜지스터(Tr2)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 제 1 스테이지(BST1)의 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 그리고, 상기 제 3 NMOS 트랜지스터(Tr3)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 제 1 스테이지(BST1)의 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다.
그리고, 상기 제 1 및 제 2 스테이지(BST1, BST2)의 전전단에는 스테이지는 존재하지 않는다. 따라서, 상기 제 1 스테이지(BST1)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 2 스테이지(BST2)에 공급한다. 이와 마찬가지로, 상기 제 2 스테이지(BST2)는 제 2 스캔펄스(Vout2)를 출력하고 이를 제 2 게이트 라인 및 제 3 스테이지(BST3)에 공급한다.
그리고, 제 2 더미 스테이지(BSTn+2)의 다음단에는 스테이지가 존재하지 않는다. 따라서, 상기 제 2 더미 스테이지(BSTn+2)의 제 13 NMOS 트랜지스터(Tr13)의 소스단자, 제 14 NMOS 트랜지스터(Tr14)의 드레인단자, 및 제 15 NMOS 트랜지스터(Tr15)의 드레인단자는 상기 제 n 스테이지(BSTn)의 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속된다.
제 2 쉬프트 레지스터(301b)에 구비된 각 스테이지(BST1 내지 BSTn+2)도, 상기 제 1 쉬프트 레지스터(301a)에 구비된 각 스테이지(BST1 내지 BSTn+2)와 동일한 회로 구성을 갖는다.
이와 같이 구성된 본 발명의 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다. 여기서, 상기 제 1 쉬프트 레지스터(301a)의 동작과 제 2 쉬프 트 레지스터(301b)의 동작은 서로 동일하므로, 제 1 쉬프트 레지스터(301a)의 동작만을 설명하기로 한다.
도 8은 도 7의 회로구성을 갖는 제 1 쉬프트 레지스터의 제 1 내지 제 3 스테이지를 나타낸 도면이다.
여기서, 제 1 프레임동안 제 3 전압원(VDD3)이 정극성의 전압으로 유지되고, 제 4 전압원(VDD4)이 부극성의 전압으로 유지된다고 가정하고, 제 2 프레임동안 상기 제 3 전압원(VDD3)이 부극성의 전압으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성의 전압으로 유지된다고 가정한다. 즉, 홀수 번째 프레임동안 상기 제 3 전압원(VDD3)이 정극성으로 유지되고, 제 4 전압원(VDD4)이 부극성으로 유지된다고 가정하고, 짝수 번째 프레임동안 상기 제 3 전압원(VDD3)이 부극성으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성으로 유지된다고 가정한다.
먼저, 스타트 펄스(SP)는 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자, 및 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자에 인가되어, 상기 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)를 턴-온시킨다.
그러면, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 공급된다. 이때, 상기 제 1 노드(Q)가 상기 제 1 전압원(VDD)으로 충전됨에 따라, 상기 제 1 노드(Q)에 게이트단자가 접속된 제 8, 제 9, 및 제 13 NMOS 트랜지스터(Tr8, Tr9, Tr13)가 동시에 턴-온된다. 여기서, 상기 턴-온된 제 8 NMOS 트랜지스터(Tr8) 및 제 2 NMOS 트랜지스터(Tr2)를 통해 제 2 전압원 (VSS)이 제 2 노드(QB1)에 공급된다. 따라서, 상기 제 2 노드(QB1)는 방전상태로 유지되며, 이 제 2 노드(QB1)에 게이트단자가 접속된 제 10 및 제 14 NMOS 트랜지스터(Tr10, Tr14)가 턴-오프된다.
그리고, 상기 턴-온된 제 3 및 제 9 NMOS 트랜지스터(Tr3, Tr9)를 통해 제 2 전압원(VSS)이 제 3 노드(QB2)에 공급된다. 이때, 상기 제 3 노드(QB2)가 상기 제 2 전압원(VSS)으로 방전됨에 따라, 상기 제 3 노드(QB2)에 게이트단자가 접속된 제 11 및 제 15 NMOS 트랜지스터(Tr11, Tr15)는 턴-오프된다.
또한, 제 4 NMOS 트랜지스터(Tr4)는, 자신의 게이트단자에 제 3 전압원(VDD3)이 인가됨에 따라 턴-온된다. 상기 제 3 전압원(VDD3)은 제 1 프레임동안 항상 정극성 상태를 유지하므로, 상기 제 4 NMOS 트랜지스터(Tr4)는 제 1 프레임동안 항상 턴-온상태를 유지한다. 여기서, 상기 턴-온된 제 4 NMOS 트랜지스터(Tr4)를 통해 제 3 전압원(VDD3)이 제 2 노드(QB1)에 공급된다. 결국, 상기 제 2 노드(QB1)에는 상술한 제 2 전압원(VSS)과 제 3 전압원(VDD3)이 동시에 공급된다. 그런데, 상기 제 2 전압원(VSS)을 공급하는 트랜지스터의 수가, 상기 제 3 전압원(VDD3)을 공급하는 트랜지스터의 수보다 더 많기 때문에, 상기 제 2 노드(QB1)는 제 2 전압원(VSS)으로 유지된다. 이로 인해 상기 제 2 노드(QB1)는 방전상태를 유지한다. 따라서, 상기 제 2 노드(QB1)에 게이트단자가 접속된 제 10 및 제 14 NMOS 트랜지스터(Tr10, Tr14)는 턴-오프된다.
또한, 상기 제 3 전압원(VDD3)은 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에도 공급된다. 따라서, 상기 제 5 NMOS 트랜지스터(Tr5)도 제 1 프레임동안 항상 턴 -온상태를 유지한다. 이 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해 제 2 전압원(VSS)이 제 3 노드(QB2)에 공급된다. 결국, 제 3 노드(QB2)는 제 3, 제 5, 및 제 9 NMOS 트랜지스터(Tr3, Tr5, Tr9)에 의해 방전상태를 유지하게 된다. 따라서, 상기 제 3 노드(QB2)에 게이트단가 접속된 제 11 및 제 15 NMOS 트랜지스터(Tr11, Tr15)는 턴-오프된다.
또한, 제 6 NMOS 트랜지스터(Tr6)는, 자신의 게이트단자에 인가된 제 4 전압원(VDD4)에 의해 턴-오프된다. 여기서, 상기 제 4 전압원(VDD4)은 제 1 프레임동안 부극성으로 유지되므로, 상기 제 6 NMOS 트랜지스터(Tr6)는 제 1 프레임동안 항상 턴-오프상태를 유지한다.
또한, 상기 제 4 전압원(VDD4)은 제 7 NMOS 트랜지스터(Tr7)의 게이트단자에도 인가되므로, 제 1 프레임동안 상기 제 7 NMOS 트랜지스터(Tr7)는 항상 턴-오프상태를 유지한다.
이와 같이, 상기 스타트 펄스(SP)에 의해서 제 1 스테이지(BST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전되고, 상기 제 2 및 제 3 노드(QB1, QB2)가 제 2 전압원(VSS)으로 방전됨으로써, 상기 제 1 스테이지(BST1)가 인에이블된다.
이 상태에서, 상기 제 1 스테이지(BST1)의 제 13 NMOS 트랜지스터(Tr13)에 제 1 클럭펄스(CLK1)가 공급되면, 상기 제 13 NMOS 트랜지스터(Tr13)는 상기 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력한다. 이때, 상기 제 1 클럭펄스(CLK1)와 스타트 펄스(SP)는 중첩되어 출력되므로, 상기 제 1 스캔펄스(Vout1)는 상기 스타트 펄스(SP)에 중첩되어 출력된다.
이 제 1 스캔펄스(Vout1)는 제 1 게이트 라인 및 제 2 스테이지(BST2)에 공급된다. 즉, 상기 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)는 제 2 스테이지(BST2)의 상기 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)에 공급된다. 이에 따라, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 방전된다. 즉, 상기 제 2 스테이지(BST2)는 상기 제 1 스캔펄스(Vout1)에 의해서 인에이블된다. 다시말하면, 상기 제 1 스테이지(BST1)가 상기 스타트 펄스(SP)에 의해서 인에이블되듯이, 상기 제 2 스테이지(BST2)는 상기 제 1 스캔펄스(Vout1)에 의해서 인에이블된다. 이 상태에서, 상기 제 2 스테이지(BST2)의 제 13 NMOS 트랜지스터(Tr13)에 제 2 클럭펄스(CLK2)가 공급되면, 상기 제 13 NMOS 트랜지스터(Tr13)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 이때, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)와 중첩되므로, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스캔펄스(Vout1)와 중첩되도록 출력된다.
이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인 및 제 3 스테이지(BST3)에 공급된다. 즉, 상기 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)는 제 3 스테이지(BST3)의 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)에 공급된다. 이에 따라, 상기 제 3 스테이지(BST3)의 제 1 노드(Q)가 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 방전된다. 즉, 상기 제 3 스테이지(BST3)는 상기 제 2 스캔펄스(Vout2)에 의해서 인에이블된다. 다시말하면, 상기 제 1 스테이지(BST1)가 상기 스타트 펄스(SP)에 의해서 인에이블되듯이, 상기 제 3 스테이지(BST3)는 상기 제 2 스캔펄스(Vout2)에 의해서 인에이블된다.
이 상태에서, 상기 제 3 스테이지(BST3)의 제 13 NMOS 트랜지스터(Tr13)에 제 3 클럭펄스(CLK3)가 공급되면, 상기 제 13 NMOS 트랜지스터(Tr13)는 상기 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력한다. 이때, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)와 중첩되므로, 상기 제 3 스캔펄스(Vout3)는 상기 제 2 스캔펄스(Vout2)와 중첩되도록 출력된다.
이 제 3 스캔펄스(Vout3)는 제 3 게이트 라인 및 제 4 스테이지(BST4)에 공급된다. 즉, 상기 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)는 제 4 스테이지(BST4)의 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)에 공급된다. 이에 따라, 상기 제 4 스테이지(BST4)의 제 1 노드(Q)가 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 방전된다. 즉, 상기 제 4 스테이지(BST4)는 상기 제 3 스캔펄스(Vout3)에 의해서 인에이블된다. 다시말하면, 상기 제 1 스테이지(BST1)가 상기 스타트 펄스(SP)에 의해서 인에이블되듯이, 상기 제 4 스테이지(BST4)는 상기 제 3 스캔펄스(Vout3)에 의해서 인에이블된다.
이 상태에서, 상기 제 4 스테이지(BST4)의 제 13 NMOS 트랜지스터(Tr13)에 제 4 클럭펄스(CLK4)가 공급되면, 상기 제 13 NMOS 트랜지스터(Tr13)는 상기 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력한다. 이때, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)와 중첩되므로, 상기 제 4 스캔펄스(Vout4)는 상기 제 3 스캔펄스(Vout3)와 중첩되도록 출력된다.
한편, 상기 제 3 스테이지(BST3)로부터 출력된 제 3 스캔펄스(Vout3)는 제 1 스테이지(BST1)의 제 12 NMOS 트랜지스터(Tr12)에도 공급된다. 즉, 상기 제 3 스캔펄스(Vout3)는 상기 제 1 스테이지(BST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 공급된다. 이에 따라, 상기 제 1 스테이지(BST1)가 디스에이블된다.
구체적으로, 상기 제 3 스캔펄스(Vout3)는 상기 제 1 스테이지(BST1)에 구비된 제 12 NMOS 트랜지스터(Tr12)를 턴-온시킨다. 그러면, 제 2 전압원(VSS)이, 상기 턴-온된 제 12 NMOS 트랜지스터(Tr12)를 통해 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 이에 따라, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 방전된다. 따라서, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 접속된 제 8, 제 9, 및 제 13 NMOS 트랜지스터(Tr8, Tr9, Tr13)가 턴-오프된다. 또한, 이때 상기 스타트 펄스(SP)가 로우로 변화함에 따라 상기 로우 상태의 스타트 펄스(SP)를 공급받는 제 1 스테이지(BST1)의 제 1, 제 2, 및 제 3 NMOS 트랜지스터(Tr1, Tr2, Tr3)가 턴-오프된다.
여기서, 상기 제 1 스테이지(BST1)의 제 2 및 제 8 NMOS 트랜지스터(Tr2, Tr8)가 턴-오프상태이므로, 상기 제 1 스테이지(BST1)의 제 2 노드(QB1)는 제 4 NMOS 트랜지스터(Tr4)를 통해 공급되는 제 1 전압원(VDD)으로 충전된다. 따라서, 상기 제 1 스테이지(BST1)의 제 2 노드(QB1)에 게이트단자가 접속된 제 10 및 제 14 NMOS 트랜지스터(Tr10, Tr14)가 모두 턴-온된다. 이때, 상기 턴-온된 제 14 NMOS 트랜지스터(Tr14)를 통해 제 2 전압원(VSS)이 제 1 게이트 라인에 공급된다.
한편, 상기 턴-온된 제 10 NMOS 트랜지스터(Tr10)를 통해 제 2 전압원(VSS)이 제 1 노드(Q)에 공급된다. 결국, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)는 제 10 및 제 12 NMOS 트랜지스터(Tr10, Tr12)에 의해 방전된다.
이와 같이, 상기 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)에 의해 상기 제 1 스테이지(BST1)의 제 1 노드(Q) 및 제 3 노드(QB2)는 방전되고, 제 2 노드(QB1)가 충전된다. 즉, 상기 제 1 스테이지(BST1)는, 상기 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 디스에이블된다. 이 디스에이블된 제 1 스테이지(BST1)는, 자신에 구비된 제 14 NMOS 트랜지스터(Tr14)를 통해 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 제 1 게이트 라인에 공급한다.
이와 같은 방식으로, 각 스테이지(BST1 내지 BSTn+2)는 자신으로부터 이전단으로부터 출력된 스캔펄스에 의해 인에이블된다. 그리고, 각 스테이지(BST1 내지 BSTn+2)는 자신으로부터 다음 다음단에 위치한 스테이지로부터의 스캔펄스에 의해 디스에이블된다.
한편, 제 2 프레임에는 상기 제 3 전압원(VDD3)이 부극성으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성으로 유지된다. 이에 의해, 상기 각 스테이지(BST1 내지 BSTn+2)가 디스에이블될 때, 각 스테이지(BST1 내지 BSTn+2)의 제 2 노드(QB1)가 방전되고, 제 3 노드(QB2)가 충전된다. 따라서, 상기 각 스테이지(BST1 내지 BSTn+2)가 디스에이블될 때, 상기 제 3 노드(QB2)에 게이트단자가 접속된 제 15 NMOS 트랜지스터(Tr15)를 통해 제 2 전압원(VSS)이 출력된다. 이와 같이, 프레임별로 상기 제 2 및 제 3 노드(QB1, QB2)가 서로 교번적으로 충전/방전됨으로 인해, 출력부(700b)에 구비된 제 14 및 제 15 NMOS 트랜지스터(Tr14, Tr15)의 열화를 방 지할 수 있다.
제 2 쉬프트 레지스터(301b)에 구비된 각 스테이지(BST1 내지 BSTn+2)도, 상기 제 1 쉬프트 레지스터(301a)에 구비된 각 스테이지(BST1 내지 BSTn+2)와 동일하게 동작한다. 단, 제 1 쉬프트 레지스터(301a)에 구비된 각 스테이지(BST1 내지 BSTn)는 각 게이트 라인(GL1 내지 GLn)의 일측에 스캔펄스(Vout1 내지 Voutn)를 인가하며, 제 2 쉬프트 레지스터(301b)에 구비된 각 스테이지(BST1 내지 BSTn)는 상기 각 게이트 라인(GL1 내지 GLn)의 타측에 스캔펄스(Vout1 내지 Voutn)를 공급한다.
한편, 상기 제 1 및 제 2 쉬프트 레지스터(301a, 301b)의 각 스테이지(BST1 내지 BSTn+2)는 다음과 같은 회로 구성을 가질 수 있다.
도 9는 도 3의 제 1 쉬프트 레지스터에 구비된 제 3 스테이지에 대한 또 다른 회로 구성도이다.
제 3 스테이지(CST3)의 노드 제어부(900a)는, 제 1 내지 제 20 NMOS 트랜지스터(Tr1 내지 Tr20)로 구성된다.
제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 1 NMOS 트랜지스터(Tr1)는, 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는, 제 2 스테이지(BST2)에 접속되며, 소스단자는 상기 제 1 전압원(VDD)을 전송하는 전원라인에 접속된다.
제 2 NMOS 트랜지스터(Tr2)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 3 NMOS 트랜지스터(Tr3)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 4 NMOS 트랜지스터(Tr4)는, 프레임마다 다른 극성을 갖는 제 3 전압원(VDD3)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 전압원(VDD3)을 출력한다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속된다.
제 5 NMOS 트랜지스터(Tr5)는, 상기 제 4 NMOS 트랜지스터(Tr4)로부터 출력된 상기 제 3 전압원(VDD3)에 응답하여 제 2 노드(QB)를 제 3 전압원(VDD3)으로 충전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 4 NMOS 트랜지스터(Tr4)의 드레인단자에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB)에 접속 된다.
제 6 NMOS 트랜지스터(Tr6)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 7 NMOS 트랜지스터(Tr7)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 8 NMOS 트랜지스터(Tr8)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 9 NMOS 트랜지스터(Tr9)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 즉, 상기 제 9 NMOS 트랜지스터 (Tr9)는, 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 상기 제 2 스테이지(BST2)에 접속되며, 소스단자는 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 10 NMOS 트랜지스터(Tr10)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 즉, 상기 제 10 NMOS 트랜지스터(Tr10)는, 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 이를 위해, 상기 제 10 NMOS 트랜지스터(Tr10)의 게이트단자는 상기 제 2 스테이지(BST2)에 접속되며, 소스단자는 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 11 NMOS 트랜지스터(Tr11)는, 프레임마다 다른 극성을 갖는 제 4 전압원(VDD4)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 전압원(VDD4)을 출력한다. 이를 위해, 상기 제 11 NMOS 트랜지스터(Tr11)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속된다. 여기서, 상기 제 4 전압원(VDD4)은 매 프 레임마다 상기 제 3 전압원(VDD3)에 반전된 극성을 갖는다.
제 12 NMOS 트랜지스터(Tr12)는, 상기 제 11 NMOS 트랜지스터(Tr11)로부터 출력된 제 4 전압원(VDD4)에 응답하여, 제 3 노드(QB2)를 상기 제 4 전압원(VDD4)으로 충전시킨다. 이를 위해, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자는 상기 제 11 NMOS 트랜지스터(Tr11)의 드레인단자에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 드레인단자는 제 3 노드(QB2)에 접속된다.
제 13 NMOS 트랜지스터(Tr13)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 13 NMOS 트랜지스터(Tr13)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 14 NMOS 트랜지스터(Tr14)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 15 NMOS 트랜지스터(Tr15)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상 기 제 15 NMOS 트랜지스터(Tr15)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 16 NMOS 트랜지스터(Tr16)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 즉, 상기 제 16 NMOS 트랜지스터(Tr16)는, 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 16 NMOS 트랜지스터(Tr16)의 게이트단자는 상기 제 1 스테이지(BST1)에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 17 NMOS 트랜지스터(Tr17)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 즉, 상기 제 17 NMOS 트랜지스터(Tr17)는, 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 17 NMOS 트랜지스터(Tr17)의 게이트단자는 상기 제 2 스테이지(BST2)에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 18 NMOS 트랜지스터(Tr18)는, 이전단 스테이지로부터의 스캔펄스에 응답 하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 18 NMOS 트랜지스터(Tr18)는, 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 18 NMOS 트랜지스터(Tr18)의 게이트단자는 상기 제 2 스테이지(BST2)에 접속되며, 소스단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 19 NMOS 트랜지스터(Tr19)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 19 NMOS 트랜지스터(Tr19)는, 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 19 NMOS 트랜지스터(Tr19)의 게이트단자는 제 2 스테이지(BST2)에 접속되며, 소스단자는 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 20 NMOS 트랜지스터(Tr20)는, 다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 20 NMOS 트랜지스터(Tr20)의 게이트단자는 제 5 스테이지로부터의 제 5 스캔펄스(Vout5)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 20 NMOS 트랜지스터(Tr20)의 게이트단자는 상기 제 5 스테이지에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
그리고, 제 3 스테이지(BST3)의 출력부(900b)는, 제 21 내지 23 NMOS 트랜지스터(Tr21 내지 Tr23)로 구성된다.
제 21 NMOS 트랜지스터(Tr21)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 클럭펄스(CLK3)를 스캔펄스로서 게이트 라인에 출력한다. 그리고, 이 제 3 스캔펄스(Vout3)를 전전단 스테이지와 다음단 스테이지에 모두 공급한다. 이를 위해, 상기 제 21 NMOS 트랜지스터(Tr21)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 3 클럭펄스(CLK3)를 전송하는 클럭라인에 접속되며, 드레인단자는 제 3 게이트 라인, 제 1 스테이지(BST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 4 스테이지(BST4)에 구비된 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.
제 22 NMOS 트랜지스터(Tr22)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 14 NMOS 트랜지스터(Tr14)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 제 3 게이트 라인에 공급한다. 이를 위해, 상기 제 22 NMOS 트랜지스터(Tr22)의 게이트단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 제 3 게이트 라인, 제 1 스테이지(BST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 4 스테이지(BST4)에 구비된 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)의 게이트단자에 접속된 다.
제 23 NMOS 트랜지스터(Tr23)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 전압원(VSS)을 게이트 라인에 공급한다. 즉, 상기 제 23 NMOS 트랜지스터(Tr23)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 전압원(VSS)을 제 3 게이트 라인에 공급한다. 이를 위해, 상기 제 23 NMOS 트랜지스터(Tr23)의 게이트단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 제 3 게이트 라인, 제 1 스테이지(BST1)에 구비된 제 20 NMOS의 게이트단자, 및 제 4 스테이지(BST4)에 구비된 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.
제 1 및 제 2 스테이지(BST1, BST2), 제 4 내지 제 n 스테이지(BST4 내지 BSTn), 제 1 및 제 더미 스테이지(BSTn+1, BSTn+2)도 상술한 제 2 스테이지(BST2)와 동일한 구성을 갖는다.
단, 제 1 스테이지(BST1)의 이전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(BST1)에 구비된 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(BST1)의 제 1 NMOS 트랜지스터(Tr1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다.
또한, 상기 제 1 스테이지(BST1)의 제 9 NMOS 트랜지스터(Tr9)는, 상기 타이 밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 제 1 스테이지(BST1)의 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다.
또한, 상기 제 1 스테이지(BST1)의 제 10 NMOS 트랜지스터(Tr10)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스에 응답하여, 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 4 NMOS 트랜지스터(Tr4)를 턴-오프시킨다.
또한, 상기 제 1 스테이지(BST1)의 제 16 NMOS 트랜지스터(Tr16)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다.
또한, 상기 제 1 스테이지(BST1)의 제 17 NMOS 트랜지스터(Tr17)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다.
또한, 상기 제 1 스테이지(BST1)의 제 18 NMOS 트랜지스터(Tr18)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다.
또한, 상기 제 1 스테이지(BST1)의 제 19 NMOS 트랜지스터(Tr19)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다.
그리고, 상기 제 1 및 제 2 스테이지(BST1, BST2)의 전전단에는 스테이지가 존재하지 않는다. 따라서, 상기 제 1 스테이지(BST1)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 2 스테이지(BST2)에 공급한다. 이와 마찬가지로, 상기 제 2 스테이지(BST2)는 제 2 스캔펄스(Vout2)를 출력하고 이를 제 2 게이트 라인 및 제 3 스테이지(BST3)에 공급한다.
그리고, 제 2 더미 스테이지(BSTn+2)의 다음단에는 스테이지가 존재하지 않는다. 따라서, 상기 제 2 더미 스테이지(BSTn+2)의 제 21 NMOS 트랜지스터(Tr21)의 소스단자, 제 22 NMOS 트랜지스터(Tr22)의 드레인단자, 및 제 23 NMOS 트랜지스터(Tr23)의 드레인단자는 상기 제 n 스테이지(BSTn)의 제 20 NMOS 트랜지스터(Tr20)의 게이트단자에 접속된다.
제 2 쉬프트 레지스터(301b)에 구비된 각 스테이지(BST1 내지 BSTn+2)도, 상기 제 1 쉬프트 레지스터(301a)에 구비된 각 스테이지(BST1 내지 BSTn+2)와 동일한 회로 구성을 갖는다.
이와 같이 구성된 본 발명의 제 1 실시예에 따른 쉬프트 레지스터의 동작을 설명하면 다음과 같다.
도 10a 및 도 10b는 도 9의 회로구성을 갖는 제 1 쉬프트 레지스터의 제 1 내지 제 3 스테이지를 나타낸 도면이다.
여기서, 제 1 프레임동안 제 3 전압원(VDD3)이 정극성의 전압으로 유지되고, 제 4 전압원(VDD4)이 부극성의 전압으로 유지된다고 가정하고, 제 2 프레임동안 상기 제 3 전압원(VDD3)이 부극성의 전압으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성의 전압으로 유지된다고 가정한다. 즉, 홀수 번째 프레임동안 상기 제 3 전압원(VDD3)이 정극성으로 유지되고, 제 4 전압원(VDD4)이 부극성으로 유지된다고 가정하고, 짝수 번째 프레임동안 상기 제 3 전압원(VDD3)이 부극성으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성으로 유지된다고 가정한다.
먼저, 스타트 펄스(SP)가 제 1 NMOS 트랜지스터(Tr1)의 게이트단자, 제 9 NMOS 트랜지스터(Tr9)의 게이트단자, 제 10 NMOS 트랜지스터(Tr10)의 게이트단자, 제 16 NMOS 트랜지스터(Tr16)의 게이트단자, 상기 제 17 NMOS 트랜지스터(Tr17)의 게이트단자, 제 18 NMOS 트랜지스터(Tr18)의 게이트단자, 및 제 19 NMOS 트랜지스터(Tr19)의 게이트단자에 인가되어 상기 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)를 턴-온시킨다.
여기서, 상기 턴-온된 제 1 NMOS 트랜지스터(Tr1)를 통해 제 1 전압원(VDD)이 제 1 노드(Q)에 공급된다. 이때, 상기 제 1 노드(Q)가 제 1 전압원(VDD)으로 충전됨에 따라, 상기 제 1 노드(Q)에 게이트단자가 접속된 제 2, 제 3, 제 8, 제 15, 및 제 21 NMOS 트랜지스터(Tr2, Tr3, Tr8, Tr15, Tr21)가 턴-온된다.
그리고, 상기 턴-온된 제 2 및 제 8 NMOS 트랜지스터(Tr2, Tr8)를 통해, 제 2 전압원(VSS)이 제 2 노드(QB1)에 공급된다. 이에 따라, 상기 제 2 노드(QB1)가 방전되며, 상기 제 2 노드(QB1)에 게이트단자가 접속된 제 6, 제 7, 및 제 22 NMOS 트랜지스터(Tr6, Tr7, Tr22)가 턴-오프된다.
그리고, 상기 턴-온된 제 3 및 제 19 NMOS 트랜지스터(Tr3, Tr19)를 통해, 제 2 전압원(VSS)이 제 3 노드(QB2)에 공급된다. 이에 따라, 상기 제 3 노드(QB2)가 방전되며, 상기 제 3 노드(QB2)에 게이트단자가 접속된 제 13, 제 14, 및 제 23 NMOS 트랜지스터(Tr14, Tr23)가 턴-오프된다.
그리고, 상기 턴-온된 제 8, 제 9, 및 제 10 NMOS 트랜지스터(Tr8, Tr9, Tr10)를 통해, 제 2 전압원(VSS)이 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 공급된다. 또한, 정극성의 제 3 전압원(VDD3)에 의해서 한 프레임동안 항상 턴-온상태를 유지하는 제 4 NMOS 트랜지스터(Tr4)를 통해, 상기 제 3 전압원(VDD3)이 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 공급된다. 따라서, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에는 제 2 전압원(VSS)과 제 3 전압원(VDD3)이 공급된다. 이때, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급하는 트랜지스터의 수가 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 3 전압원(VDD3)을 공급하는 트랜지스터의 수보다 더 많으므로, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에는 제 2 전압원(VSS)이 유지된다. 따라서, 상기 제 5 NMOS 트랜지스터(Tr5)는 턴-오프된다.
그리고, 상기 턴-온된 제 15, 제 16, 및 제 17 NMOS 트랜지스터(Tr15, Tr16, Tr17)를 통해, 제 2 전압원(VSS)이 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 공급된다. 따라서, 상기 제 12 NMOS 트랜지스터(Tr12)는 턴-오프된다. 한편, 제 11 NMOS 트랜지스터(Tr11)는 부극성의 제 4 전압원(VDD4)에 의해서 한 프레임동안 항상 턴-오프상태를 유지한다.
이와 같이, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 제 1 전압원(VDD)으 로 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 제 2 전압원(VSS)으로 방전됨으로써 상기 제 1 스테이지(BST1)가 인에이블된다.
이 상태에서, 상기 제 1 스테이지(BST1)의 제 21 NMOS 트랜지스터(Tr21)에 제 1 클럭펄스(CLK1)가 공급되면, 상기 제 21 NMOS 트랜지스터(Tr21)는 상기 제 1 클럭펄스(CLK1)를 제 1 스캔펄스(Vout1)로서 출력한다. 이때, 상기 제 1 클럭펄스(CLK1)와 스타트 펄스(SP)는 중첩되어 출력되므로, 상기 제 1 스캔펄스(Vout1)는 상기 스타트 펄스(SP)에 중첩되어 출력된다.
이 제 1 스캔펄스(Vout1)는 제 1 게이트 라인 및 제 2 스테이지(BST2)에 공급된다. 즉, 상기 제 1 스테이지(BST1)로부터의 제 1 스캔펄스(Vout1)는 제 2 스테이지(BST2)의 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)에 공급된다. 이에 따라, 상기 제 2 스테이지(BST2)의 제 1 노드(Q)가 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 방전된다. 즉, 상기 제 2 스테이지(BST2)는 상기 제 1 스캔펄스(Vout1)에 의해서 인에이블된다. 다시말하면, 상기 제 1 스테이지(BST1)가 상기 스타트 펄스(SP)에 의해서 인에이블되듯이, 상기 제 2 스테이지(BST2)는 상기 제 1 스캔펄스(Vout1)에 의해서 인에이블된다. 이 상태에서, 상기 제 2 스테이지(BST2)의 제 21 NMOS 트랜지스터(Tr21)에 제 2 클럭펄스(CLK2)가 공급되면, 상기 제 21 NMOS 트랜지스터(Tr21)는 상기 제 2 클럭펄스(CLK2)를 제 2 스캔펄스(Vout2)로서 출력한다. 이때, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)와 중첩되므로, 상기 제 2 스캔펄스(Vout2)는 상기 제 1 스캔펄스(Vout1)와 중첩되도록 출력된다.
이 제 2 스캔펄스(Vout2)는 제 2 게이트 라인 및 제 3 스테이지(BST3)에 공급된다. 즉, 상기 제 2 스테이지(BST2)로부터의 제 2 스캔펄스(Vout2)는 제 3 스테이지(BST3)의 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)에 공급된다. 이에 따라, 상기 제 3 스테이지(BST3)의 제 1 노드(Q)가 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 방전된다. 즉, 상기 제 3 스테이지(BST3)는 상기 제 2 스캔펄스(Vout2)에 의해서 인에이블된다. 다시말하면, 상기 제 1 스테이지(BST1)가 상기 스타트 펄스(SP)에 의해서 인에이블되듯이, 상기 제 3 스테이지(BST3)는 상기 제 2 스캔펄스(Vout2)에 의해서 인에이블된다.
이 상태에서, 상기 제 3 스테이지(BST3)의 제 21 NMOS 트랜지스터(Tr21)에 제 3 클럭펄스(CLK3)가 공급되면, 상기 제 21 NMOS 트랜지스터(Tr21)는 상기 제 3 클럭펄스(CLK3)를 제 3 스캔펄스(Vout3)로서 출력한다. 이때, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)와 중첩되므로, 상기 제 3 스캔펄스(Vout3)는 상기 제 2 스캔펄스(Vout2)와 중첩되도록 출력된다.
이 제 3 스캔펄스(Vout3)는 제 3 게이트 라인 및 제 4 스테이지(BST4)에 공급된다. 즉, 상기 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)는 제 4 스테이지(BST4)의 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)에 공급된다. 이에 따라, 상기 제 4 스테이지(BST4)의 제 1 노드(Q)가 충전되고, 제 2 및 제 3 노드(QB1, QB2)가 방전된다. 즉, 상기 제 4 스테이지(BST4)는 상기 제 3 스캔펄스(Vout3)에 의해서 인에이 블된다. 다시말하면, 상기 제 1 스테이지(BST1)가 상기 스타트 펄스(SP)에 의해서 인에이블되듯이, 상기 제 4 스테이지(BST4)는 상기 제 3 스캔펄스(Vout3)에 의해서 인에이블된다.
이 상태에서, 상기 제 4 스테이지(BST4)의 제 21 NMOS 트랜지스터(Tr21)에 제 4 클럭펄스(CLK4)가 공급되면, 상기 제 21 NMOS 트랜지스터(Tr21)는 상기 제 4 클럭펄스(CLK4)를 제 4 스캔펄스(Vout4)로서 출력한다. 이때, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)와 중첩되므로, 상기 제 4 스캔펄스(Vout4)는 상기 제 3 스캔펄스(Vout3)와 중첩되도록 출력된다.
한편, 상기 제 3 스테이지(BST3)로부터 출력된 제 3 스캔펄스(Vout3)는 제 1 스테이지(BST1)의 제 20 NMOS 트랜지스터(Tr20)에도 공급된다. 즉, 상기 제 3 스캔펄스(Vout3)는 상기 제 1 스테이지(BST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자에 공급된다. 이에 따라, 상기 제 1 스테이지(BST1)가 디스에이블된다.
구체적으로, 상기 제 3 스캔펄스(Vout3)는 상기 제 1 스테이지(BST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)를 턴-온시킨다. 그러면, 제 2 전압원(VSS)이, 상기 턴-온된 제 20 NMOS 트랜지스터(Tr20)를 통해 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 이에 따라, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)가 방전된다. 따라서, 상기 제 1 스테이지(BST1)의 제 1 노드(Q)에 접속된 제 2, 제 3, 제 8, 제 15, 및 제 21 NMOS 트랜지스터(Tr2, Tr3, Tr8, Tr15, Tr21)가 턴-오프된다. 또한, 이때 상기 스타트 펄스(SP)가 로우로 변화함에 따라 상기 로우 상태의 스타트 펄스(SP)를 공급받는 제 1 스테이지(BST1)의 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)가 턴-오프된다.
여기서, 제 1 스테이지(BST1)의 제 9 및 제 10 NMOS 트랜지스터(Tr9, Tr10)는 턴-오프됨에 따라 상기 제 1 스테이지(BST1)의 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에는 더 이상 제 2 전압원(VSS)이 공급되지 못한다. 대신, 상기 제 1 스테이지(BST1)의 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에는 제 4 NMOS 트랜지스터(Tr4)를 통해 제 3 전압원(VDD3)이 공급된다. 결국, 상기 제 5 NMOS 트랜지스터(Tr5)는 상기 제 3 전압원(VDD3)에 의해 턴-온된다. 이 턴-온된 제 5 NMOS 트랜지스터(Tr5)를 통해 제 3 전압원(VDD3)이 제 1 스테이지(BST1)의 제 2 노드(QB1)에 공급된다. 이에 따라, 상기 제 1 스테이지(BST1)의 제 2 노드(QB1)가 충전되며, 상기 제 1 스테이지(BST1)의 제 2 노드(QB1)에 게이트단자가 접속된 제 6, 제 7, 및 제 22 NMOS 트랜지스터(Tr6, Tr7, Tr22)가 턴-온된다.
한편, 상기 턴-온된 제 6 NMOS 트랜지스터(Tr6)를 통해, 제 2 전압원(VSS)이 제 1 스테이지(BST1)의 제 1 노드(Q)에 공급된다. 이에 따라 상기 제 1 스테이지(BST1)의 제 1 노드(Q)의 방전 속도가 더욱 빨라진다. 그리고, 상기 턴-온된 제 7 NMOS 트랜지스터(Tr7)를 통해, 제 2 전압원(VSS)이 제 1 스테이지(BST1)의 제 3 노드(QB2)에 공급된다. 이에 따라, 상기 제 3 노드(QB2)가 방전되며, 상기 제 3 노드(QB2)에 게이트단자가 접속된 제 13, 제 14, 및 제 23 NMOS 트랜지스터(Tr13, Tr14, Tr23)가 턴-오프된다.
이와 같이, 상기 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)에 의해 상기 제 1 스테이지(BST1)의 제 1 노드(Q) 및 제 3 노드(QB2)는 방전되고, 제 2 노드(QB1)가 충전된다. 즉, 상기 제 1 스테이지(BST1)는, 상기 제 3 스테이지(BST3)로부터의 제 3 스캔펄스(Vout3)에 응답하여, 디스에이블된다. 이 디스에이블된 제 1 스테이지(BST1)는, 자신에 구비된 제 22 NMOS 트랜지스터(Tr22)를 통해 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 제 1 게이트 라인에 공급한다.
이와 같은 방식으로, 각 스테이지(BST1 내지 BSTn+2)는 자신으로부터 이전단으로부터 출력된 스캔펄스에 의해 인에이블된다. 그리고, 각 스테이지(BST1 내지 BSTn+2)는 자신으로부터 다음 다음단에 위치한 스테이지로부터의 스캔펄스에 의해 디스에이블된다.
한편, 제 2 프레임에는 상기 제 3 전압원(VDD3)이 부극성으로 유지되고, 상기 제 4 전압원(VDD4)이 정극성으로 유지된다. 이에 의해, 상기 각 스테이지(BST1 내지 BSTn+2)가 디스에이블될 때, 각 스테이지(BST1 내지 BSTn+2)의 제 2 노드(QB1)가 방전되고, 제 3 노드(QB2)가 충전된다. 따라서, 상기 각 스테이지(BST1 내지 BSTn+2)가 디스에이블될 때, 상기 제 3 노드(QB2)에 게이트단자가 접속된 제 23 NMOS 트랜지스터(Tr23)를 통해 제 2 전압원(VSS)이 출력된다. 이와 같이, 프레임별로 상기 제 2 및 제 3 노드(QB1, QB2)가 서로 교번적으로 충전/방전됨으로 인해, 출력부(900b)에 구비된 제 22 및 제 23 NMOS 트랜지스터(Tr22, Tr23)의 열화를 방지할 수 있다.
제 2 쉬프트 레지스터(301b)에 구비된 각 스테이지(BST1 내지 BSTn+2)도, 상 기 제 1 쉬프트 레지스터(301a)에 구비된 각 스테이지(BST1 내지 BSTn+2)와 동일하게 동작한다. 단, 제 1 쉬프트 레지스터(301a)에 구비된 각 스테이지(BST1 내지 BSTn+2)는 각 게이트 라인(GL1 내지 GLn)의 일측에 스캔펄스(Vout1 내지 Voutn)를 인가하며, 제 2 쉬프트 레지스터(301b)에 구비된 각 스테이지(BST1 내지 BSTn+2)는 상기 각 게이트 라인(GL1 내지 GLn)의 타측에 스캔펄스(Vout1 내지 Voutn)를 공급한다.
이하, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 상세히 설명하면 다음과 같다.
도 11은 본 발명의 제 2 실시예에 따른 쉬프트 레지스터를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터는, 도 11에 도시된 바와 같이, 제 1 쉬프트 레지스터(110a)와 제 2 쉬프트 레지스터(110b)로 구성된다.
여기서, 상기 제 1 쉬프트 레지스터(110a)는 서로 종속적으로 연결된 n개의 스테이지들(CST1 내지 CSTn), 그리고 제 1 및 제 2 더미 스테이지(CSTn+1, CSTn+2)로 구성된다. 여기서, 각 스테이지들(CST1 내지 CSTn+2)은 두개씩의 스캔펄스(Vout1 내지 Voutn+1)를 출력한다. 즉, 각 스테이지들(CST1 내지 CSTn+2)은 두 개의 스캔펄스를 한 쌍으로 동시에 출력하며, 또한 상기 각 스테이지(CST1 내지 CSTn+2)는 한 쌍의 스캔펄스를 차례로 출력한다. 이때, 상기 제 1 및 제 2 더미 스테이지(CSTn+1, CSTn+2)를 제외한 상기 스테이지들(CST1 내지 CSTn)로부터 출력된 스캔펄스들(Vout1 내지 Voutn)은 상기 액정패널(120)의 게이트 라인들(GL1 내지 GLn)에 순차적으로 공급되어, 상기 게이트 라인들(GL1 내지 GLn)을 순차적으로 스 캐닝하게 된다.
즉, 먼저, 제 1 스테이지(CST1)가 두 개의 제 1 스캔펄스(Vout1)를 동시에 출력하고, 이어서 제 2 스테이지(CST2)가 두 개의 제 2 스캔펄스(Vout2)를 동시에 출력하고, 다음으로, 제 3 스테이지(CST3)가 두 개의 제 3 스캔펄스(Vout3)를 동시에 출력하고, ...., 마지막으로 제 n 스테이지(CSTn)가 두 개의 제 n 스캔펄스(Voutn)를 동시에 출력한다. 한편, 상기 제 n 스테이지(CSTn)가 두 개의 제 n 스캔펄스(Voutn)를 동시에 출력한 후, 제 1 더미 스테이지(CSTn+1)가 제 n+1 스캔펄스(Voutn+1)를 출력하는데, 이때, 상기 제 1 더미 스테이지(CSTn+1)로부터 출력된 제 n+1 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 제 n-1 스테이지(CSTn-1)에만 공급된다. 그리고, 상기 제 1 더미 스테이지(CSTn+1)가 두 개의 제 n+1 스캔펄스(Voutn+1)를 동시에 출력한 후, 제 2 더미 스테이지(CSTn+2)가 제 n+2 스캔펄스(Voutn+2)를 출력하는데, 이때, 상기 제 2 더미 스테이지(CSTn+2)로부터 출력된 제 n+2 스캔펄스(Voutn+1)는 게이트 라인에는 공급되지 않고, 제 n 스테이지(CSTn)에만 공급된다. 또한, 상기 제 1 쉬프트 레지스터(110a)에 구비된 각 스테이지(CST1 내지 CSTn+2)로부터 출력되는 스캔펄스(Vout1 내지 Voutn+2)는 서로 소정구간 중첩되도록 출력된다.
여기서, 하나의 스테이지는 두 개의 출력단자(이하, 제 1 및 제 2 출력단자로 표기)를 가지며, 상기 제 1 및 제 2 출력단자를 통해 동시에 두 개의 스캔펄스를 출력한다. 다시말하면, 하나의 스테이지는 제 1 출력단자를 통해 스캔펄스를 출력함과 동시에, 제 2 출력단자를 통해 스캔펄스를 출력한다. 따라서, 각 스테이지 (CST1 내지 CSTn+2)로부터는 2개의 스캔펄스가 동시에 출력된다. 이때, 상기 각 스테이지(CST1 내지 CSTn+2)의 각 제 1 출력단자를 통해 출력되는 스캔펄스는 서로 소정폭 중첩된다. 물론, 상기 각 스테이지(CST1 내지 CSTn+2)의 각 제 2 출력단자를 통해 출력되는 스캔펄스도 서로 소정폭 중첩된다. 예를 들어, 상기 제 1 스테이지(CST1)로부터 출력된 2개의 제 1 스캔펄스(Vout1)는, 제 2 스테이지(CST2)로부터 출력된 2개의 제 2 스캔펄스(Vout2)와 서로 소정폭 중첩된다.
여기서, 상기 제 1 쉬프트 레지스터(110a)에 구비된 각 스테이지(CST1 내지 CSTn+2)는 두 개의 스캔펄스 중 하나를 자신에 해당하는 게이트 라인에 공급하며, 나머지 하나를 다음단 스테이지와 전전단 스테이지에 공급한다. 예를 들어, 제 3 스테이지(CST3)는 두 개의 제 3 스캔펄스(Vout3)를 출력하고, 하나의 제 3 스캔펄스(Vout3)를 제 3 게이트 라인에 공급하고, 나머지 하나의 제 3 스캔펄스(Vout3)를 제 4 스테이지(CST4)와 제 1 스테이지(CST1)에 공급한다. 한편, 상기 제 2 더미 스테이지(CSTn+2)는 두 개의 스캔펄스를 출력할 수도 있으며, 한 개의 스캔펄스를 출력할 수도 있다.
한편, 이와 같이 구성된 제 1 쉬프트 레지스터(110a)의 전체 스테이지(CST1 내지 CSTn+2)는 제 1 내지 제 4 전압원(VDD, VSS, VDD3, VDD4), 그리고 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 한 개의 클럭펄스를 인가받는다. 여기서, 상기 제 1 전압원(VDD)은 정극성의 직류전압원을 의미하며, 상기 제 2 전압원(VSS)은 부극성의 전압원을 의미한다. 그리고, 제 3 전압원(VDD3) 및 제 4 전압원(VDD4)은 프레임별로 반전된 극성을 갖는 교류전압원 이다. 이때, 상기 제 3 전압원(VDD3)은 제 4 전압원(VDD4)에 반전된 위상을 갖는다. 즉, 동일 프레임내에서 상기 제 3 전압원(VDD3)과 제 4 전압원(VDD4)이 서로 다른 극성을 나타낸다.
한편, 상술한 바와 같이, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 서로 한 펄스폭만큼씩 위상지연되어 출력된다. 즉, 상기 제 2 클럭펄스(CLK2)는 상기 제 1 클럭펄스(CLK1)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 3 클럭펄스(CLK3)는 상기 제 2 클럭펄스(CLK2)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 4 클럭펄스(CLK4)는 상기 제 3 클럭펄스(CLK3)보다 한 펄스폭만큼 위상지연되어 출력되고, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)보다 한 펄스폭만큼 위상지연되어 출력된다. 이때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 상기 스타트 펄스(SP)를 서로 동기시켜 출력할 수도 있다. 이때는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.
한편, 본 발명에 따른 제 1 쉬프트 레지스터(110a)는 2개 이상의 클럭펄스를 사용할 수 있다. 즉, 본 발명에 따른 쉬프트 레지스터는 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4) 중 제 1 및 제 2 클럭펄스(CLK1, CLK2)만을 사용할 수도 있 으며, 제 1 내지 제 3 클럭펄스(CLK1 내지 CLK3)만을 사용할 수도 있다. 또한, 본 발명에 따른 쉬프트 레지스터는, 순차적으로 출력되는 4개 이상의 클럭펄스들을 사용할 수도 있다.
상기 제 2 쉬프트 레지스터(110b)도, 상술한 제 1 쉬프트 레지스터(110a)와 동일한 구성을 가진다.
여기서, 본 발명의 제 2 실시예에 따른 쉬프트 레지스터에 구비된 스테이지의 구성을 좀 더 구체적으로 설명하면 다음과 같다.
도 12는 도 11의 제 1 쉬프트 레지스터에 구비된 제 3 스테이지를 나타낸 도면이다.
제 3 스테이지(BST3)는, 도 12에 도시된 바와 같이, 크게 제 1, 제 2 및 제 3 노드(Q, QB1, QB2)의 충전 및 방전을 제어하는 노드 제어부(120a)와, 상기 제 1, 제 2, 제 3 노드(Q, QB1, QB2)의 충전/방전 상태에 따라 턴-온되어 스캔펄스 또는 제 2 전압원(VSS)을 선택적으로 출력하는 출력부(120b)로 구성된다. 여기서, 상기 제 1, 제 2 및 제 3 노드(Q, QB1, QB2)는 선택적으로 충전 및 방전되는데, 구체적으로, 상기 제 1 노드(Q)가 충전 상태일 때는 상기 제 2 노드(QB1) 및 제 3 노드(QB2)가 모두 방전상태를 유지하고, 상기 제 1 노드(Q)가 방전 상태일 때는 상기 제 2 노드(QB1) 및 제 3 노드(QB2) 중 어느 하나가 충전상태를 유지한다. 즉, 홀수 번째 프레임에서는 상기 제 1 노드(Q)가 방전상태 일 때, 상기 제 2 노드(QB1)가 충전되고, 상기 제 3 노드(QB2)가 방전되며, 그리고 짝수 번째 프레임에서는 상기 제 1 노드(Q)가 방전상태 일 때, 상기 제 2 노드(QB1)가 방전되고, 상기 제 3 노드 (QB2)가 충전된다. 이와 같이, 상기 제 1 노드(Q)가 방전상태일 때, 상기 제 2 노드(QB1) 및 제 3 노드(QB2)에 프레임별로 다른 극성의 전압원(VDD3, VDD4)을 인가(충전 및 방전)하는 이유는, 상기 제 2 노드(QB1) 및 제 3 노드(QB2)에 게이트단자가 연결된 스위칭소자의 열화를 방지하기 위해서이다.
제 3 스테이지(CST3)의 노드 제어부(120a)는, 제 1 내지 제 20 NMOS 트랜지스터(Tr1 내지 Tr20)로 구성된다.
제 1 NMOS 트랜지스터(Tr1)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 즉, 상기 제 1 NMOS 트랜지스터(Tr1)는, 제 2 스테이지(CST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다. 이를 위해, 상기 제 1 NMOS 트랜지스터(Tr1)의 게이트단자는, 제 2 스테이지(CST2)에 접속되며, 소스단자는 상기 제 1 전압원(VDD)을 전송하는 전원라인에 접속된다.
제 2 NMOS 트랜지스터(Tr2)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 2 NMOS 트랜지스터(Tr2)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 3 NMOS 트랜지스터(Tr3)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 3 NMOS 트랜지스터(Tr3)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단 자는 상기 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 4 NMOS 트랜지스터(Tr4)는, 프레임마다 다른 극성을 갖는 제 3 전압원(VDD3)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 전압원(VDD3)을 출력한다. 이를 위해, 상기 제 4 NMOS 트랜지스터(Tr4)의 게이트단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속된다.
제 5 NMOS 트랜지스터(Tr5)는, 상기 제 4 NMOS 트랜지스터(Tr4)로부터 출력된 상기 제 3 전압원(VDD3)에 응답하여 제 2 노드(QB)를 제 3 전압원(VDD3)으로 충전시킨다. 이를 위해, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자는 상기 제 4 NMOS 트랜지스터(Tr4)의 드레인단자에 접속되며, 소스단자는 상기 제 3 전압원(VDD3)을 전송하는 전원라인에 접속되며, 드레인단자는 상기 제 2 노드(QB)에 접속된다.
제 6 NMOS 트랜지스터(Tr6)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 6 NMOS 트랜지스터(Tr6)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 7 NMOS 트랜지스터(Tr7)는, 제 2 노드(QB)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 7 NMOS 트랜지스터(Tr7)의 게이트단자는 상기 제 2 노드(QB)에 접속되며, 소스단자는 상기 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 8 NMOS 트랜지스터(Tr8)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 이를 위해, 상기 제 8 NMOS 트랜지스터(Tr8)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 9 NMOS 트랜지스터(Tr9)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 즉, 상기 제 9 NMOS 트랜지스터(Tr9)는, 제 2 스테이지(CST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 이를 위해, 상기 제 9 NMOS 트랜지스터(Tr9)의 게이트단자는 상기 제 2 스테이지(CST2)에 접속되며, 소스단자는 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 10 NMOS 트랜지스터(Tr10)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로 써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 즉, 상기 제 10 NMOS 트랜지스터(Tr10)는, 제 2 스테이지(CST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 5 NMOS 트랜지스터(Tr5)를 턴-오프시킨다. 이를 위해, 상기 제 10 NMOS 트랜지스터(Tr10)의 게이트단자는 상기 제 2 스테이지(CST2)에 접속되며, 소스단자는 상기 제 5 NMOS 트랜지스터(Tr5)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 11 NMOS 트랜지스터(Tr11)는, 프레임마다 다른 극성을 갖는 제 4 전압원(VDD4)에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 전압원(VDD4)을 출력한다. 이를 위해, 상기 제 11 NMOS 트랜지스터(Tr11)의 게이트단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속된다. 여기서, 상기 제 4 전압원(VDD4)은 매 프레임마다 상기 제 3 전압원(VDD3)에 반전된 극성을 갖는다.
제 12 NMOS 트랜지스터(Tr12)는, 상기 제 11 NMOS 트랜지스터(Tr11)로부터 출력된 제 4 전압원(VDD4)에 응답하여, 제 3 노드(QB2)를 상기 제 4 전압원(VDD4)으로 충전시킨다. 이를 위해, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자는 상기 제 11 NMOS 트랜지스터(Tr11)의 드레인단자에 접속되며, 소스단자는 상기 제 4 전압원(VDD4)을 전송하는 전원라인에 접속되며, 드레인단자는 제 3 노드(QB2)에 접속된다.
제 13 NMOS 트랜지스터(Tr13)는, 제 3 노드(QB2)에 충전된 제 4 전압원 (VDD4)에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 13 NMOS 트랜지스터(Tr13)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 14 NMOS 트랜지스터(Tr14)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 노드(QB)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해, 상기 제 14 NMOS 트랜지스터(Tr14)의 게이트단자는 상기 제 3 노드(QB2)에 접속되며, 소스단자는 상기 제 2 노드(QB)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 15 NMOS 트랜지스터(Tr15)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 15 NMOS 트랜지스터(Tr15)의 게이트단자는 상기 제 1 노드(Q)에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 16 NMOS 트랜지스터(Tr16)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 즉, 상기 제 16 NMOS 트랜지스터(Tr16)는, 제 2 스테이지(CST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 16 NMOS 트랜지스터(Tr16)의 게이트단자는 상기 제 1 스테이지(CST1)에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 17 NMOS 트랜지스터(Tr17)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 즉, 상기 제 17 NMOS 트랜지스터(Tr17)는, 제 2 스테이지(CST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다. 이를 위해, 상기 제 17 NMOS 트랜지스터(Tr17)의 게이트단자는 상기 제 2 스테이지(CST2)에 접속되며, 소스단자는 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 18 NMOS 트랜지스터(Tr18)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 18 NMOS 트랜지스터(Tr18)는, 제 2 스테이지(CST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 18 NMOS 트랜지스터(Tr18)의 게이트단자는 상기 제 2 스테이지(CST2)에 접속되며, 소스단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 19 NMOS 트랜지스터(Tr19)는, 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 19 NMOS 트랜지스터(Tr19)는, 제 2 스테이지(CST2)로부터의 제 2 스캔펄스(Vout2)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 19 NMOS 트랜지스터(Tr19)의 게이트단자는 제 2 스테이지(CST2)에 접속되며, 소스단자는 제 3 노드(QB2)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 20 NMOS 트랜지스터(Tr20)는, 다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 즉, 상기 제 20 NMOS 트랜지스터(Tr20)의 게이트단자는 제 5 스테이지로부터의 제 5 스캔펄스(Vout5)에 응답하여, 상기 제 1 노드(Q)를 제 2 전압원(VSS)으로 방전시킨다. 이를 위해서, 상기 제 20 NMOS 트랜지스터(Tr20)의 게이트단자는 상기 제 5 스테이지에 접속되며, 소스단자는 상기 제 1 노드(Q)에 접속되며, 드레인단자는 상기 제 2 전압원(VSS)을 전송하는 전원라인에 접속된다.
제 3 스테이지(CST3)의 제 1 출력부(120b)는, 제 21 내지 23 NMOS 트랜지스터(Tr21 내지 Tr23)로 구성된다.
제 21 NMOS 트랜지스터(Tr21)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 클럭펄스를 스캔펄스로서 출력한다. 그리고, 이 스캔펄스를 전전단 스테이지와 다음단 스테이지에 공급한다. 이를 위해, 상기 제 21 NMOS 트랜지스터(Tr21)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 3 클럭펄스(CLK3)를 전송하는 클럭라인에 접속되며, 드레인단자는 제 1 스테이지(CST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 4 스테이지(CST4)에 구비된 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.
제 22 NMOS 트랜지스터(Tr22)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 전전단 스테이지와 다음단 스테이지에 공급한다. 이를 위해, 상기 제 22 NMOS 트랜지스터(Tr22)의 게이트단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 제 1 스테이지(CST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 4 스테이지(CST4)에 구비된 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.
제 23 NMOS 트랜지스터(Tr23)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 전전단 스테이지와 다음단 스테이지에 공급한다. 이를 위해, 상기 제 23 NMOS 트랜지스터(Tr23)의 게이트단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 제 1 스테이지(CST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 4 스테이지(CST4)에 구비된 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.
제 3 스테이지(CST3)의 제 2 출력부(120c)는, 제 24 내지 26 NMOS 트랜지스터(Tr24 내지 Tr26)로 구성된다.
제 24 NMOS 트랜지스터(Tr24)는, 제 1 노드(Q)에 충전된 제 1 전압원(VDD)에 응답하여, 클럭펄스를 스캔펄스로서 출력한다. 그리고, 이 스캔펄스를 전전단 스테이지와 다음단 스테이지에 공급한다. 이를 위해, 상기 제 24 NMOS 트랜지스터(Tr24)의 게이트단자는 제 1 노드(Q)에 접속되며, 소스단자는 제 3 클럭펄스(CLK3)를 전송하는 클럭라인에 접속되며, 드레인단자는 제 1 스테이지(CST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 4 스테이지(CST4)에 구비된 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.
제 25 NMOS 트랜지스터(Tr22)는, 제 2 노드(QB1)에 충전된 제 3 전압원(VDD3)에 응답하여, 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 전전단 스테이지와 다음단 스테이지에 공급한다. 이를 위해, 상기 제 25 NMOS 트랜지스터(Tr25)의 게이트단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 제 1 스테이지(CST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 4 스테이지(CST4)에 구비된 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.
제 26 NMOS 트랜지스터(Tr26)는, 제 3 노드(QB2)에 충전된 제 4 전압원(VDD4)에 응답하여, 제 2 전압원(VSS)을 출력한다. 그리고, 이 제 2 전압원(VSS)을 전전단 스테이지와 다음단 스테이지에 공급한다. 이를 위해, 상기 제 26 NMOS 트랜지스터(Tr26)의 게이트단자는 제 2 노드(QB1)에 접속되며, 드레인단자는 제 2 전압 원(VSS)을 전송하는 전원라인에 접속되며, 소스단자는 제 1 스테이지(CST1)에 구비된 제 20 NMOS 트랜지스터(Tr20)의 게이트단자, 및 제 4 스테이지(CST4)에 구비된 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)의 게이트단자에 접속된다.
제 1 및 제 2 스테이지(CST1, CST2), 제 4 내지 제 n 스테이지(CST4 내지 CSTn), 제 1 및 제 2 더미 스테이지(CSTn+1, CSTn+2)도 상술한 제 2 스테이지(CST2)와 동일한 구성을 갖는다.
단, 제 1 스테이지(CST1)의 이전단에는 스테이지가 존재하지 않기 때문에, 상기 제 1 스테이지(CST1)에 구비된 제 1, 제 9, 제 10, 제 16, 제 17, 제 18, 및 제 19 NMOS 트랜지스터(Tr1, Tr9, Tr10, Tr16, Tr17, Tr18, Tr19)는 타이밍 콘트롤러로부터의 스타트 펄스(SP)를 공급받는다. 즉, 상기 제 1 스테이지(CST1)의 제 1 NMOS 트랜지스터(Tr1)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 1 노드(Q)를 제 1 전압원(VDD)으로 충전시킨다.
또한, 상기 제 1 스테이지(CST1)의 제 9 NMOS 트랜지스터(Tr9)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 상기 제 1 스테이지(CST1)의 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다.
또한, 상기 제 1 스테이지(CST1)의 제 10 NMOS 트랜지스터(Tr10)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스에 응답하여, 제 4 NMOS 트랜지스터(Tr4)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 4 NMOS 트랜지스터(Tr4)를 턴-오프시킨다.
또한, 상기 제 1 스테이지(CST1)의 제 16 NMOS 트랜지스터(Tr16)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다.
또한, 상기 제 1 스테이지(CST1)의 제 17 NMOS 트랜지스터(Tr17)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스에 응답하여, 상기 제 12 NMOS 트랜지스터(Tr12)의 게이트단자에 제 2 전압원(VSS)을 공급함으로써 상기 제 12 NMOS 트랜지스터(Tr12)를 턴-오프시킨다.
또한, 상기 제 1 스테이지(CST1)의 제 18 NMOS 트랜지스터(Tr18)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 2 노드(QB1)를 제 2 전압원(VSS)으로 방전시킨다.
또한, 상기 제 1 스테이지(CST1)의 제 19 NMOS 트랜지스터(Tr19)는, 상기 타이밍 콘트롤러로부터의 스타트 펄스(SP)에 응답하여, 제 3 노드(QB2)를 제 2 전압원(VSS)으로 방전시킨다.
그리고, 상기 제 1 및 제 2 스테이지(CST1, CST2)의 전전단에는 스테이지가 존재하지 않는다. 따라서, 상기 제 1 스테이지(CST1)는 제 1 스캔펄스(Vout1)를 출력하고, 이를 제 1 게이트 라인 및 제 2 스테이지(CST2)에 공급한다. 이와 마찬가지로, 상기 제 2 스테이지(CST2)는 제 2 스캔펄스(Vout2)를 출력하고 이를 제 2 게이트 라인 및 제 3 스테이지(CST3)에 공급한다.
그리고, 제 2 더미 스테이지(CSTn+2)의 다음단에는 스테이지가 존재하지 않 는다. 따라서, 상기 제 2 더미 스테이지(CSTn+2)의 제 21 NMOS 트랜지스터(Tr21)의 소스단자, 제 22 NMOS 트랜지스터(Tr22)의 드레인단자, 및 제 23 NMOS 트랜지스터(Tr23)의 드레인단자는 상기 제 n 스테이지(CSTn)의 제 20 NMOS 트랜지스터(Tr20)의 게이트단자에 접속된다.
제 2 쉬프트 레지스터(110b)에 구비된 각 스테이지(CST1 내지 CSTn+2)도, 상기 제 1 쉬프트 레지스터(110a)에 구비된 각 스테이지(CST1 내지 CSTn+2)와 동일한 구성을 갖는다.
도 13a 및 도 13b는 도 12의 회로 구성을 갖는 제 1 쉬프트 레지스터의 제 3 스테이지를 나타낸 도면이다.
본 발명의 제 2 실시예에 따른 쉬프트 레지스터의 동작은, 전술한 제 1 실시예 중의 도 9, 도 10a, 및 도 10b에 도시된 회로의 동작과 동일하다. 단지 제 2 실시예에 따른 쉬프트 레지스터의 각 스테이지(CST1 내지 CSTn+2)는 두 개씩의 스캔펄스를 출력한다. 그리고, 이 중 하나의 스캔펄스를 다음단의 스테이지 및 이전단의 스테이지에 공급하며, 나머지 하나를 해당 게이트 라인에 공급한다. 여기서, 제 1 및 제 2 더미 스테이지(CST1 내지 CSTn+2)는 하나씩의 스캔펄스를 출력할 수도 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.
본 발명에 따른 액정표시장치의 쉬프트 레지스터는 다수개의 스캔펄스를 순차적으로 출력하며, 이때, 인접한 시간에 출력되는 스캔펄스간의 펄스폭이 서로 소정 구간 중첩되도록 상기 스캔펄스의 펄스폭을 증가시켜 출력한다. 따라서, 상기 각 스캔펄스의 유효충전시간을 증가시킬 수 있다. 상기와 같이 각 스캔펄스의 유효충전시간이 증가하게 되면, 게이트 라인의 저항 및 커패시턴스 성분에 의해 상기 스캔펄스에 왜곡이 발생하여도 데이터 전압을 정상적으로 화소전극에 인가하기 위한 충분한 유효충전시간을 확보할 수 있다.

Claims (8)

  1. 타이밍 콘트롤러부터의 클럭펄스들에 응답하여, 다수개의 스캔펄스를 그들의 펄스폭의 소정 구간이 서로 중첩되도록 순차적으로 출력하고, 이들을 액정패널에 구비된 게이트 라인들의 일측에 순차적으로 공급하는 다수개의 제 1 스테이지들;
    상기 타이밍 콘트롤러부터의 클럭펄스들에 응답하여, 다수개의 스캔펄스를 그들의 펄스폭의 소정 구간이 서로 중첩되도록 순차적으로 출력하고, 이들을 상기 액정패널에 구비된 게이트 라인들의 타측에 순차적으로 공급하는 다수개의 제 2 스테이지들;
    상기 제 1 스테이지들 중 마지막 단의 스테이지로부터의 스캔펄스에 응답하여 스캔펄스를 출력하고, 이를 마지막 이전단의 스테이지에 입력으로 제공하는 제 1 더미 스테이지; 및,
    상기 제 1 더미 스테이지로부터의 스캔펄스에 응답하여 스캔펄스를 출력하고, 이를 상기 마지막 단의 스테이지에 입력으로 제공하는 제 2 더미 스테이지를 포함함을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 타이밍 콘트롤러로부터 출력되는 클럭펄스들간의 펄스폭이 서로 소정부분 중첩되는 것을 특징으로 하는 쉬프트 레지스터.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 클럭펄스들간의 중첩되는 펄스폭 구간과 상기 스캔펄스들간의 중첩되는 펄스폭 구간은 서로 동일한 폭을 갖는 것을 특징으로 하는 쉬프트 레지스터.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제 2 스테이지들 중 마지막 단의 스테이지로부터의 스캔펄스에 응답하여 스캔펄스를 출력하고, 이를 마지막 이전단의 스테이지에 입력으로 제공하는 제 3 더미 스테이지 및, 상기 제 3 더미 스테이지로부터의 스캔펄스에 응답하여 스캔펄스를 출력하고, 이를 상기 제 2 스테이지들 중 마지막 단의 스테이지에 입력으로 제공하는 제 4 더미 스테이지를 더 포함하여 구성되는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 1 항에 있어서,
    상기 각 제 1 및 제 2 스테이지는,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 1 전압원으로 충전시키는 제 1 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 2 전압원으로 방전시키는 제 2 스위칭소자;
    스타트 펄스 또는 이전단의 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 2 전압원으로 방전시키는 제 3 스위칭소자;
    프레임마다 서로 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드를 제 3 전압원으로 충전시키는 제 4 스위칭소자;
    제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드를 제 2 전압원으로 방전시키는 제 5 스위칭소자;
    제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 6 스위칭소자;
    제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 제 2 노드를 제 2 전압원으로 방전시키는 제 7 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여, 제 2 노드를 제 2 전압원으로 방전시키는 제 8 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여, 제 3 노드를 제 2 전압원으로 방전시키는 제 9 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 노드를 제 2 전압원으로 방전시키는 제 10 스위칭소자;
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 2 전압원으로 방전시키는 제 11 스위칭소자;
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 방전시키는 제 12 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여 스캔펄스를 출력하고, 이를 게이트 라인, 다음단 스테이지, 및 전전단 스테이지에 공급하는 제 13 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 2 전압원을 게이트 라인에 공급하는 제 14 스위칭소자; 및,
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 2 전압원을 게이트 라인에 공급하는 제 15 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  7. 제 1 항에 있어서,
    상기 각 제 1 및 제 2 스테이지는,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 1 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여, 제 2 노드를 제 2 전압원으로 방전시키는 제 2 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여, 제 3 노드를 제 2 전압원으로 방전시키는 제 3 스위칭소자;
    프레임마다 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 전압원을 출력하는 제 4 스위칭소자;
    상기 제 4 스위칭소자로부터 출력된 상기 제 3 전압원에 응답하여 제 2 노드를 제 3 전압원으로 충전시키는 제 5 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 노드를 제 2 전압원으로 방전시키는 제 6 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 3 노드를 제 2 전압원으로 방전시키는 제 7 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여, 제 5 스위칭소자의 게이트단자에 제 2 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 8 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 5 스위칭소자의 게이트단자에 제 2 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 9 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 5 스위칭소자의 게이트단자에 제 2 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 10 스위칭소자;
    프레임마다 다른 극성을 가지며 상기 제 3 전압원에 반전된 극성을 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 전압원을 출력하는 제 11 스위칭소자;
    상기 제 11 스위칭소자로부터 출력된 제 4 전압원에 응답하여, 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 12 스위칭소자;
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 2 전압원으로 방전시키는 제 13 스위칭소자;
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 2 노드를 제 2 전압원으로 방전시키는 제 14 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 2 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 15 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 2 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 16 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 2 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 17 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 2 전압원으로 방전시키는 제 18 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 2 전압원으로 방전시키는 제 19 스위칭소자;
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 방전시키는 제 20 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여 스캔펄스를 출력하고, 이를 게이트 라인, 다음단 스테이지, 및 전전단 스테이지에 공급하는 제 21 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 2 전압원을 게이트 라인에 공급하는 제 22 스위칭소자; 및,
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 2 전압원을 게이트 라인에 공급하는 제 23 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
  8. 제 1 항에 있어서,
    상기 각 제 1 및 제 2 스테이지는,
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 1 전압원으로 충전시키는 제 1 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여, 제 2 노드를 제 2 전압원으로 방전시키는 제 2 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여, 제 3 노드를 제 2 전압원으로 방전시키는 제 3 스위칭소자;
    프레임마다 다른 극성을 갖는 제 3 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 3 전압원을 출력하는 제 4 스위칭소자;
    상기 제 4 스위칭소자로부터 출력된 상기 제 3 전압원에 응답하여 제 2 노드를 제 3 전압원으로 충전시키는 제 5 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 1 노드를 제 2 전압원으로 방전시키는 제 6 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 3 노드를 제 2 전압원으로 방전시키는 제 7 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여, 제 5 스위칭소자의 게이트단자에 제 2 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 8 스위 칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 5 스위칭소자의 게이트단자에 제 2 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 9 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 5 스위칭소자의 게이트단자에 제 2 전압원을 공급함으로써 상기 제 5 스위칭소자를 턴-오프시키는 제 10 스위칭소자;
    프레임마다 다른 극성을 가지며 상기 제 3 전압원에 반전된 극성을 갖는 제 4 전압원에 응답하여 턴-온 또는 턴-오프되며, 턴-온시 상기 제 4 전압원을 출력하는 제 11 스위칭소자;
    상기 제 11 스위칭소자로부터 출력된 제 4 전압원에 응답하여, 제 3 노드를 상기 제 4 전압원으로 충전시키는 제 12 스위칭소자;
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 1 노드를 제 2 전압원으로 방전시키는 제 13 스위칭소자;
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 2 노드를 제 2 전압원으로 방전시키는 제 14 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 2 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 15 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 2 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 16 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 상기 제 12 스위칭소자의 게이트단자에 제 2 전압원을 공급함으로써 상기 제 12 스위칭소자를 턴-오프시키는 제 17 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 2 노드를 제 2 전압원으로 방전시키는 제 18 스위칭소자;
    스타트 펄스 또는 이전단 스테이지로부터의 스캔펄스에 응답하여, 제 3 노드를 제 2 전압원으로 방전시키는 제 19 스위칭소자;
    다음 다음단 스테이지로부터의 스캔펄스에 응답하여, 제 1 노드를 제 2 전압원으로 방전시키는 제 20 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여 스캔펄스를 출력하고, 이를 게이트 라인, 다음단 스테이지, 및 전전단 스테이지에 공급하는 제 21 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 2 전압원을 게이트 라인에 공급하는 제 22 스위칭소자;
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 2 전압원을 게이트 라인에 공급하는 제 23 스위칭소자;
    제 1 노드에 충전된 제 1 전압원에 응답하여 스캔펄스를 출력하고, 이를 게이트 라인, 다음단 스테이지, 및 전전단 스테이지에 공급하는 제 24 스위칭소자;
    제 2 노드에 충전된 제 3 전압원에 응답하여, 제 2 전압원을 게이트 라인에 공급하는 제 25 스위칭소자; 및,
    제 3 노드에 충전된 제 4 전압원에 응답하여, 제 2 전압원을 게이트 라인에 공급하는 제 26 스위칭소자를 포함하여 구성됨을 특징으로 하는 쉬프트 레지스터.
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