KR101159985B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 게이트 전극 상부에 형성된 실리콘층에 저장전극 콘택이 연결되는 셀 구조를 형성함으로써, 소자의 제조 공정을 단순화시키는 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자는 반도체 기판 내에 매립된 비트라인과, 비트라인이 매립된 상기 반도체 기판 상부에 구비된 복수의 게이트 전극과, 게이트 전극들 사이의 저부에 구비되며, 상기 비트라인과 접속하는 제 1 플러그과, 게이트 전극 상부 및 측벽에 구비된 실리콘층과, 게이트 전극 상부의 상기 실리콘층과 접속하는 제 2 플러그를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 내에 매립된 비트라인과, 비트라인이 매립된 상기 반도체 기판 상부에 구비된 복수의 게이트 전극과, 게이트 전극들 사이의 저부에 구비되며, 상기 비트라인과 접속하는 제 1 플러그과, 게이트 전극 상부 및 측벽에 구비된 실리콘층과, 게이트 전극 상부의 상기 실리콘층과 접속하는 제 2 플러그를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 4F2 구조를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 또한, 단위 셀 면적의 감소에 대응하여 트랜지스터, 비트라인(bit line), 워드라인(word line) 및 캐패시터(capacitor)를 한정된 면적에 형성하기 위한 다양한 방법이 연구되고 있다.
그 중 하나의 방법으로서, 소오스 영역 및 드레인 영역을 활성 영역 내에 상,하로 배치시켜서 수직 채널을 형성하도록 한 버티컬 트랜지스터(Vertical Transistor)를 갖는 반도체 소자가 제안되었다.
상기 버티컬 트랜지스터는 활성 영역을 구성하는 실리콘 필라의 측벽에 게이트를 형성하고, 상기 게이트를 중심으로 하여 실리콘 필라의 상측 부분에 소오스 영역을 형성하고, 상기 실리콘 필라 아래의 실리콘 기판 부분에 드레인 영역을 형성하는 것에 의해 구현된다.
이러한 버티컬 트랜지스터를 갖는 반도체 소자는 셀 구조(cell scheme)를 4F2로 감소시킴으로써 넷 다이(net die)를 증가시킬 수 있다. 그러나, 버티컬 트랜지스터를 갖는 반도체 소자는 제조 공정이 복잡하다는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 게이트 전극 상부에 형성된 실리콘층에 저장전극 콘택이 연결되는 셀 구조를 형성함으로써, 소자의 제조 공정을 단순화시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 내에 매립된 비트라인과, 비트라인이 매립된 상기 반도체 기판 상부에 구비된 복수의 게이트 전극과, 게이트 전극들 사이의 저부에 구비되며, 상기 비트라인과 접속하는 제 1 플러그과, 게이트 전극 상부 및 측벽에 구비된 실리콘층과, 게이트 전극 상부의 상기 실리콘층과 접속하는 제 2 플러그를 포함하는 것을 특징으로 한다.
나아가, 비트라인은 텅스텐을 포함하는 물질이며, 제 1 플러그 및 제 2 플러그는 도프드 폴리실리콘을 포함하는 물질이다. 그리고, 제 1 플러그 및 제 2 플러그는 각각 소스/드레인 영역이며, 상기 실리콘층은 실리콘화합물을 포함할 수 있으며, 실리콘층은 채널 영역이다. 또한, 제 2 플러그와 접속하는 저장전극 콘택을 더 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 내에 매립 비트라인을 형성하는 단계와, 매립 비트라인을 포함하는 상기 반도체 기판 상부에 복수의 게이트 전극을 형성하는 단계와, 게이트 전극들 사이의 저부에 상기 비트라인과 접속하는 제 1 플러그를 형성하는 단계와, 게이트 전극 상부 및 측벽에 상기 제 1 플러그와 접속하는 실리콘층을 형성하는 단계와, 게이트 전극 상부의 상기 실리콘층 상부에 제 2 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 매립 비트라인을 형성하는 단계는 반도체 기판을 식각하여 리세스를 형성하는 단계와, 리세스에 텅스텐을 매립한 후 상기 반도체 기판이 노출될때까지 평탄화시키는 단계를 더 포함한다.
그리고, 제 1 플러그를 형성하는 단계는 게이트 전극들 사이에 폴리실리콘층을 형성하는 단계와, 에치-백 공정으로 폴리실리콘층을 식각하여 게이트 전극들 사이의 저부에만 폴리실리콘층을 남기는 단계를 더 포함한다.
또한, 실리콘층을 형성하는 단계는 게이트 전극 및 제 1 플러그의 전체 표면에 실리콘층을 형성하는 단계와, 에치-백공정으로 제 1 플러그 표면에 형성된 실리콘층을 제거하는 단계를 더 포함하며, 실리콘층을 형성하는 단계는 ALD(Atomic Layer Deposition) 방법으로 진행한다.
또한, 제 2 플러그를 형성하는 단계는 게이트 전극을 포함하는 반도체 기판 상부에 게이트 전극 상측의 실리콘층을 오픈시키는 절연막 패턴을 형성하는 단계와, 절연막 패턴들 사이에 폴리실리콘층을 매립하는 단계를 포함한다.
여기서, 제 1 플러그 및 제 2 플러그는 각각 소스/드레인 영역으로 사용되며, 실리콘층은 채널 영역으로 사용된다.
한편, 본 발명의 다른 실시예에 따른 반도체 기판 내에 매립 비트라인을 형성하는 단계와, 반도체 기판 상부에 비트라인과 접속하는 제 1 플러그를 형성하는 단계와, 제 1 플러그를 포함하는 반도체 기판 상부에 제 1 실리콘층을 성장시키는 단계와, 상기 제 1 플러그의 중앙부 상부에 층간 절연막 패턴을 형성하는 단계와, 상기 제 1 플러그를 포함하는 상기 반도체 기판 상부의 상기 층간 절연막 패턴 양측에 제 1 실리콘층을 성장시키는 단계와, 게이트 예정 영역 내에 도전물질을 매립하여 게이트 전극을 형성하는 단계와, 게이트 전극 및 상기 제 1 실리콘층 상부에 제 2 실리콘층을 성장시키는 단계와, 제 2 실리콘층 상부에 제 2 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 제 1 실리콘층을 성장시키는 단계는 반도체 기판의 실리콘을 시드(Seed)로 하는 SEG(Selective Epitaxial Growth) 방법으로 진행하며, 도전물질은 텅스텐을 포함하는 물질으로 형성한다. 그리고, 제 2 실리콘층을 성장시키는 단계는 제 1 실리콘층의 실리콘을 시드(Seed)로하는 SEG(Selective Epitaxial Growth) 방법으로 진행한다. 그리고, 층간 절연막 상부의 제 2 실리콘층을 제거하는 단계를 더 포함한다. 이는, 게이트 전극 사이에 연결된 제 2 실리콘층을 분리하기 위해 진행한다.
또한, 제 2 플러그를 형성하는 단계는 제 1 실리콘층, 제 2 실리콘층 및 제 1 플러그를 포함하는 상기 반도체 기판 상부에 절연막을 형성하는 단계와, 절연막을 식각하여 상기 게이트 전극 상부의 제 2 실리콘층을 오픈시키는 절연막 패턴을 형성하는 단계와, 절연막 패턴들 사이에 폴리실리콘층을 매립하는 단계를 포함한다. 또한, 제 1 플러그 및 제 2 플러그는 각각 소스/드레인 영역이며, 제 1 실리콘층 및 제 2 실리콘층은 채널 영역으로 사용되는 것을 특징으로 한다.
본 발명의 반도체 소자 및 그 제조 방법의 효과는 다음과 같다.
첫째, 게이트 전극 상부에 형성된 실리콘층에 저장전극 콘택이 연결되는 셀 구조를 형성하는 효과를 제공한다.
둘째, 활성영역의 중심에 비트라인을 매립하여 형성함으로써, 비트라인의 기생 캐패시턴스(Parasitic Capacitance)를 감소시키며 센싱 마진(Sensing Margin)을 향상시키는 효과를 제공한다.
셋째, 저장전극 콘택과 연결되는 활성영역의 면적이 감소됨으로써, 셀 면적이 줄어들며 이로 인해 넷 다이(Net Die)가 증가되는 효과가 있다.
넷째, 게이트 전극 상부에 실리콘층이 형성된 구조를 구현함으로써 저장전극 콘택과 게이트 전극을 분리하여 줄 수 있기 때문에 4F2 구조에 적용이 가능한 효과가 있다.
도 1은 본 발명에 따른 반도체 소자를 도시한 단면도;
도 2a 내지 도 2o는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도;
그리고, 도 3a 내지 도 3l은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a 내지 도 2o는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도;
그리고, 도 3a 내지 도 3l은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자 및 그 제조 방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 내에 활성영역(103) 및 소자분리막(105)이 구비된다. 반도체 기판(100)의 활성영역(103) 내에 매립 비트라인(107)이 구비되고, 활성영역(103) 상부에 복수의 게이트 전극(120)이 구비된다. 이때, 매립 비트라인(107)은 활성영역(103)의 중앙부에 구비되도록 한다.
그리고, 게이트 전극(120)들 사이의 저부에 매립 비트라인(107)과 접속하는 제 1 플러그(130)가 구비되고, 게이트 전극(120) 상부에 제 2 플러그(140)가 구비된다. 또한, 제 1 플러그(130) 및 제 2 플러그(140)를 연결하는 실리콘층(135)이 구비된다. 이때, 실리콘층(135)은 게이트 전극(120) 상부 및 측벽을 따라 구비된다. 즉, 게이트 전극(120) 상부에 구비되는 제 2 플러그(140)는 게이트 전극(120) 상부에 구비된 실리콘층(135)과 접속하며, 제 1 플러그(130)는 게이트 전극(120) 측벽에 구비된 실리콘층(135)의 끝단과 접속한다. 여기서, 제 1 플러그(130) 및 제 2 플러그(140)는 각각 소스/드레인 영역으로 사용되며, 실리콘층(135)은 소스/드레인 영역을 연결하는 채널 영역으로 사용된다. 그리고, 도시되지는 않았으나 제 2 플러그(140) 상부에 저장전극 콘택(미도시)이 구비된다. 이와 같이, 저장전극 콘택(미도시)과 접속되는 실리콘층(135)이 게이트 전극(120) 상부에 구비된 폴디드(Foled) 구조를 포함함으로써, 단순한 구조의 4F2 소자를 구현할 수 있다.
도 2a 내지 도 2o는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
먼저 도 2a를 참조하면, 반도체 기판(100)을 식각하여 활성영역(103)을 정의하는 소자분리용 트렌치를 형성한다. 이때, 활성영역(103)은 6F2 구조에서와 같은 라인 형태로 형성한다. 이후, 소자분리용 트렌치에 산화막을 매립하여 소자분리막(105)을 형성한다. 여기서, 반도체 기판(100)은 P 타입의 실리콘을 기준으로 설명하도록 한다. 이때, 반도체 기판(100)이 글래스(Glass) 기판인 경우에는 활성영역으로 사용하는 패턴간의 전기적인 연결이 발생할 수 없기 때문에 소자분리막을 형성할 필요가 없다.
도 2b를 참조하면, 반도체 기판(100)의 활성영역(103)을 식각하여 비트라인용 트렌치를 형성한다. 비트라인용 트렌치를 포함하는 반도체 기판(100) 전체 상부에 비트라인 물질을 형성한 후 반도체 기판(100)이 노출될때까지 에치-백 공정을 진행하여 매립형 비트라인(107)을 형성한다. 에치-백 공정 시 소자분리막(105) 내의 산화막이 식각 정지막 역할을 한다. 여기서, 비트라인 물질은 텅스텐을 포함하는 물질로 형성하는 것이 바람직하다. 다음에, 소자분리막(105) 및 비트라인(107)을 포함하는 반도체 기판(100) 상부에 캡핑 질화막(미도시)을 형성한다. 캡핑 질화막(미도시)은 후속으로 형성되는 게이트 전극과 활성영역(103) 간의 패시베이션 역할을 하며, 비트라인(107)의 산화를 방지하기 위해 형성한다. 이때, 상술한 바와 같이 반도체 기판(100)이 글래스(Glass) 기판인 경우에는 게이트 전극으로 사용할 금속층과 글래스 기판이 전기적으로 분리되므로, 캡핑 질화막(미도시)을 형성하지 않아도 된다.
도 2c를 참조하면, 캡핑 질화막(미도시) 상부에 게이트 물질층(116)을 형성한다. 게이트 물질층(116)은 게이트 절연막(110) 및 게이트 금속층(115)를 적층하여 형성한다. 여기서, 게이트 절연막(110)은 질화막을 포함하는 물질로 형성하며, 게이트 금속층(115)은 텅스텐을 포함하는 물질로 형성하는 것이 바람직하다.
도 2d를 참조하면, 게이트 물질층(116)을 패터닝하여 게이트 전극(120)을 형성한다. 이때, 게이트 전극(120)은 활성영역(103) 상부에 형성되며, 하나의 활성영역(103)에 두 개의 게이트 전극(120)이 형성되도록 한다. 다음으로, 게이트 전극(120) 측벽에 스페이서(미도시)를 형성한다. 이때, 스페이서(미도시)는 비트라인(107)과의 전기 절연을 위해서 형성하며, 저유전(Low-k) 물질을 이용하여 형성하는 것이 바람직하다.
도 2e를 참조하면, 게이트 전극(120)을 포함하는 반도체 기판(100) 전체 상부에 제 1 층간 절연막(125)을 형성한 후 CMP 공정으로 평탄화 시킨다. 여기서, 제 1 층간 절연막(125)은 저유전 물질로 형성하며, 예컨대 BPSG 산화막으로 형성하는 것이 바람직하다. 이때, 제 1 층간 절연막(125)은 게이트 전극(120)의 높이보다 높게 형성하는 것이 바람직하다.
도 2f를 참조하면, 게이트 전극(120)들 사이의 제 1 층간 절연막(125)을 식각하여 비트라인(107)이 노출되는 트렌치(127)를 형성한다. 이때, 트렌치(127) 형성 공정은 비트라인 콘택플러그용 마스크를 사용하여 진행한다.
도 2g를 참조하면, 트렌치(127) 내에 도전물질을 매립하여 제 1 플러그(130)를 형성한다. 제 1 플러그(130)은 폴리실리콘, 텅스텐 중 하나 이상을 포함하는 물질로 형성한다. 이때, 폴리실리콘을 형성하는 경우에는 N 타입의 폴리실리콘으로 형성하는 것이 바람직하다.
도 2h를 참조하면, 제 1 플러그(130)을 리세스시켜, 제 1 플러그(130)이 게이트 전극(120)들 사이의 저부에 남겨지도록 한다. 이로인해, 게이트 전극(120) 상측의 측벽이 노출된다.
도 2i를 참조하면, 게이트 전극(120), 제 1 층간 절연막(125) 및 제 1 플러그(130)을 포함하는 반도체 기판(100) 상부에 제 2 층간 절연막(133)을 형성한다. 제 2 층간 절연막(133)은 저유전 물질로 형성하며, 예컨대 BPSG 산화막으로 형성하는 것이 바람직하다. 도 2j를 참조하면, 제 2 층간 절연막(133) 상부에 마스크 패턴(미도시)을 형성한다. 이때, 마스크 패턴(미도시)은 '도 2a'에서 활성영역(103)을 정의하는 소자분리용 트렌치 형성 시 사용된 마스크와 동일한 마스크를 사용하여 형성한다.
다음으로, 마스크 패턴(미도시)을 식각 마스크로 제 2 층간 절연막(133)을 식각하여 활성영역(103) 상측에 위치한 제 2 층간 절연막(133)을 제거한다. 즉, 게이트 전극(120) 상부와 게이트 전극(120) 일측면을 노출시키고, 제 1 플러그(130) 상부를 노출시킨다. 이때, 제 2 층간 절연막(133)의 식각 공정은 제 1 플러그(1320)가 노출되는 지점을 식각 타겟으로 한다.
도 2k를 참조하면, 제 2 층간 절연막(133), 게이트 전극(120) 및 제 1 플러그(130) 표면을 따라 실리콘층(135)을 형성한다.
도 2l을 참조하면, 실리콘층(135) 상부에 희생막을 형성한 후 패터닝하여 게이트 전극(120) 상측에만 희생막 패턴(136)이 남겨지도록 한다. 도 2m을 참조하면, 희생막 패턴(136)에 의해 노출된 실리콘층(135)을 제거하여 게이트 전극(120) 상부 및 일측면의 일부에만 실리콘층(135)이 남겨지도록 한다. 즉, 제 1 플러그(130) 상부가 노출된다. 그리고, 게이트 전극(120)을 기준으로 게이트 전극(120) 일측으로는 게이트 전극(120) 측벽을 따라 내려오도록 형성되며, 게이트 전극(120) 타측으로는 제 2 층간 절연막(133) 측벽을 따라 올라가도록 형성된다. 다음으로, 희생막 패턴(136)을 제거한다.
도 2n를 참조하면, 제 1 플러그(130), 제 2 층간 절연막(133) 및 실리콘층(135)을 포함하는 반도체 기판(100) 전체 상부에 제 3 층간 절연막(137)을 형성한다. 도 2o를 참조하면, 게이트 전극(120) 상측의 제 3 층간 절연막(137)을 제거하여 게이트 전극(120) 상부에 형성된 실리콘층(135)을 노출시킨다. 다음으로, 제 3 층간 절연막(137)이 제거된 부분에 도전물질을 매립하여 제 2 플러그(140)를 형성한다. 제 2 플러그(140)를 매립하는 도전물질은 도프드 폴리실리콘인 것이 바람직하다. 이때, 제 2 플러그(140)를 형성하는 과정에서 폴리실리콘 내의 도펀트가 실리콘층(135)으로 이동하여 게이트 전극(120) 상측에 형성된 실리콘층(135)의 도펀트 농도는 게이트 전극(120) 측벽에 형성된 실리콘층(135)의 도펀트 농도에 비해 고농도가 된다. 도시하지는 않았으나, 제 2 플러그(140)와 접속하는 저장전극 콘택(미도시)을 형성한다.
상술한 바와 같이, 게이트 전극(120) 측벽에 실리콘층(135)을 형성하여 이를 채널 영역으로 사용하고, 실리콘층(135) 상부 및 하부에 각각 제 1 플러그(130) 및 제 2 플러그(140)을 형성하여 이를 소스/드레인 영역으로 사용함으로써 단순한 공정의 4F2 구조를 구현할 수 있다.
도 3a 내지 도 3l은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
먼저 도 3a를 참조하면, 반도체 기판(200)을 식각하여 활성영역(203)을 정의하는 소자분리용 트렌치를 형성한다. 여기서, 반도체 기판(100)은 P 타입의 실리콘을 기준으로 설명하도록 한다. 이때, 활성영역(203)은 6F2 구조에서와 같은 라인 형태로 형성한다. 이후, 소자분리용 트렌치에 산화막을 매립하여 소자분리막(205)을 형성한다.
다음으로, 반도체 기판(200)의 활성영역(203)을 식각하여 비트라인용 트렌치를 형성한다. 비트라인용 트렌치를 포함하는 반도체 기판(200) 전체 상부에 비트라인 물질을 형성한 후 반도체 기판(200)이 노출될때까지 에치-백 공정을 진행하여 매립 비트라인(207)을 형성한다. 에치-백 공정 시 소자분리막(205) 내의 산화막이 식각 정지막 역할을 한다. 여기서, 비트라인 물질은 텅스텐을 포함하는 물질로 형성하는 것이 바람직하다.
도 3b를 참조하면, 비트라인(207)을 포함하는 반도체 기판(200) 상부에 폴리실리콘층(210)을 형성한다. 폴리실리콘층(210)은 N 타입의 도프드 폴리실리콘인 것이 바람직하다. 도 3c를 참조하면, 폴리실리콘층(210)을 패터닝하여 비트라인(207) 상부에만 폴리실리콘층(210)이 남겨지도록 한다. 이는 후속에서 소스 영역으로 사용되는 부분으로 이하 제 1 플러그(215)라고 한다.
도 3d를 참조하면, 제 1 플러그(215)를 포함하는 반도체 기판(200) 상부에 제 1 층간 절연막을 형성한다. 그 다음, 제 1 층간 절연막을 식각하여 게이트 예정 영역(217)의 반도체 기판(200)을 노출시키며, 제 1 플러그(210) 상부의 에지부 양측을 노출시키는 제 1 층간 절연막 패턴(220)을 형성한다.
도 3e를 참조하면, 제 1 층간 절연막 패턴(220)에 의해 노출된 반도체 기판(200)의 실리콘층을 시드로 SEG 공정을 진행하여 제 1 실리콘 에피층(225)을 성장시킨다. 다음으로, 제 1 층간 절연막 패턴(220)이 노출될때까지 평탄화 공정을 진행한다. 도 3f를 참조하면, 게이트 예정 영역(217)의 제 1 실리콘 에피층(225)을 제거하여 제 1 폴리실리콘층(210) 상부에만 제 1 실리콘 에피층(225)이 남겨지도록 한다. 이는 후속 공정에서 활성 영역의 역할을 한다.
도 3g를 참조하면, 게이트 예정영역(217) 표면에 게이트 절연막(미도시)을 형성한 후 게이트 예정영역(217) 내에 텅스텐을 포함하는 물질을 매립하여 게이트 전극(230)을 형성한다. 도 3h를 참조하면, 게이트 전극(230)을 포함하는 반도체 기판(200) 전체 상부에 저장전극용 식각 정지막을 형성한다. 식각 정지막은 질화막을 포함하는 물질로 형성하는 것이 바람직하다. 다음으로, 식각 정지막을 패터닝하여 게이트 전극(230) 양측에 형성된 제 1 층간 절연막 패턴(220) 상부에만 식각 정지막 패턴(235)을 형성한다. 즉, 식각 정지막 패턴(235)에 의해 활성영역(203) 상측이 오픈되도록 한다.
도 3i를 참조하면, 식각 정지막 패턴(235)을 포함하는 반도체 기판(200) 전체 상부에 제 2 실리콘 에피층(237)을 성장시킨다. 이때, 제 2 실리콘 에피층(237)은 제 1 실리콘 에피층(225)을 시드로 SEG(Silicon Epitaxial Growth) 방법으로 형성한다. 제 2 실리콘 에피층(237)은 게이트 전극(230) 및 식각 정지막 패턴(235) 상측으로도 성장된다. 도 3j를 참조하면, 제 2 실리콘 에피층(237)을 평탄화 식각하여 식각 정지막 패턴(235)을 노출시킨다. 이때, 식각 정지막 패턴(235)도 일부 식각될 수 있다.
도 3k를 참조하면, 식각 정지막(235) 및 제 2 실리콘 에피층(237) 상부에 제 2 층간 절연막(240)을 형성한다. 그 다음, 제 1 실리콘 에피층(225) 사이에 형성된 제 1 층간 절연막 패턴(220) 상측의 제 2 층간 절연막(240) 및 제 2 실리콘 에피층(237)을 식각하여 제 1 층간 절연막 패턴(220)을 노출시킨다.
도 3l을 참조하면, 제 2 층간 절연막(240) 및 제 2 실리콘 에피층(237)이 식각된 부분에 제 3 층간 절연막(245)을 매립하여 연결된 제 1 실리콘 에피층(225) 및 제 2 실리콘 에피층(237)을 분리시킨다. 다음으로, 제 2 층간 절연막(240) 및 제 3 층간 절연막(245)을 식각하여 게이트 전극(230) 상부 및 제 2 실리콘 에피층(237)을 노출시키는 트렌치(미도시)를 형성한다. 다음으로, 트렌치(미도시)에 도전물질을 매립하여 제 2 플러그(250)을 형성한다. 도전물질은 도프드 폴리실리콘을 포함하는 물질로 형성하는 것이 바람직하며, 제 2 플러그(250)는 후속에 드레인 영역으로 사용된다. 도시하지는 않았으나, 제 2 플러그(250)와 접속하는 저장전극 콘택(미도시)을 형성한다.
상술한 바와 같이, 게이트 전극(230) 측벽에 실리콘층을 형성하여 이를 채널 영역으로 사용하고, 실리콘층 상부 및 하부에 각각 제 1 플러그(215) 및 제 2 플러그(250)을 형성하여 이를 소스/드레인 영역으로 사용함으로써 단순한 공정의 4F2 구조를 구현할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100, 200 : 반도체 기판 103, 203 : 활성영역
105, 205 : 소자분리막 107, 207 : 비트라인
110 : 게이트 절연막 115 : 게이트 금속층
116 : 게이트 물질층 120 : 게이트 전극
125 : 제 1 층간 절연막 127 : 트렌치
130 : 제 1 플러그 133 : 제 2 층간 절연막
135 : 실리콘층 136 : 희생막 패턴
137 : 제 3 층간 절연막 140 : 제 2 플러그
210 : 폴리실리콘층 215 : 제 1 플러그
217 : 게이트 예정영역 220 : 제 1 층간 절연막 패턴
225 : 제 1 실리콘 에피층 230 : 게이트 전극
237 : 제 2 실리콘 에피층 240 : 제 2 층간 절연막
245 : 제 3 층간 절연막 250 : 제 2 플러그
105, 205 : 소자분리막 107, 207 : 비트라인
110 : 게이트 절연막 115 : 게이트 금속층
116 : 게이트 물질층 120 : 게이트 전극
125 : 제 1 층간 절연막 127 : 트렌치
130 : 제 1 플러그 133 : 제 2 층간 절연막
135 : 실리콘층 136 : 희생막 패턴
137 : 제 3 층간 절연막 140 : 제 2 플러그
210 : 폴리실리콘층 215 : 제 1 플러그
217 : 게이트 예정영역 220 : 제 1 층간 절연막 패턴
225 : 제 1 실리콘 에피층 230 : 게이트 전극
237 : 제 2 실리콘 에피층 240 : 제 2 층간 절연막
245 : 제 3 층간 절연막 250 : 제 2 플러그
Claims (20)
- 반도체 기판 내에 매립된 비트라인;
상기 비트라인이 매립된 상기 반도체 기판 상부에 구비된 복수의 게이트 전극;
상기 게이트 전극들 사이의 저부에 구비되며, 상기 게이트 전극 일측 저부 및 상기 비트라인과 접속하는 제 1 플러그;
상기 게이트 전극 상부 및 상기 제 1 플러그 상부의 상기 게이트 측벽을 따라 증착된 실리콘층;
상기 게이트 전극 상부의 상기 실리콘층과 접속하는 제 2 플러그; 및
상기 제 2 플러그와 접속하는 저장전극 콘택;
를 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 비트라인은 텅스텐을 포함하는 물질인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 플러그 및 제 2 플러그는 도프드 폴리실리콘을 포함하는 물질인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 플러그 및 제 2 플러그는 각각 소스/드레인 영역인 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 실리콘층은 실리콘화합물을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 실리콘층은 채널 영역인 것을 특징으로 하는 반도체 소자. - 반도체 기판 내에 매립 비트라인을 형성하는 단계;
상기 매립 비트라인을 포함하는 상기 반도체 기판 상부에 복수의 게이트 전극을 형성하는 단계;
상기 게이트 전극들 사이의 저부에 상기 게이트 전극 일측 저부 및 상기 비트라인과 접속하는 제 1 플러그를 형성하는 단계;
상기 게이트 전극 상부 및 상기 제 1 플러그 상부의 상기 게이트 전극 측벽에 상기 제 1 플러그와 접속하는 실리콘층을 형성하는 단계;
상기 게이트 전극 상부의 상기 실리콘층 상부에 제 2 플러그를 형성하는 단계; 및
상기 제 2 플러그 상부에 저장전극 콘택을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 7에 있어서,
상기 제 1 플러그를 형성하는 단계는
상기 게이트 전극들 사이에 폴리실리콘층을 형성하는 단계; 및
에치-백 공정으로 상기 폴리실리콘층을 식각하여 상기 게이트 전극들 사이의 저부에만 상기 폴리실리콘층을 남기는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 7에 있어서,
상기 실리콘층을 형성하는 단계는
상기 게이트 전극 및 상기 제 1 플러그의 전체 표면에 실리콘층을 형성하는 단계; 및
상기 제 1 플러그 표면에 형성된 실리콘층을 제거하는 단계
를 더 포함하는 반도체 소자의 제조 방법. - 청구항 7에 있어서,
상기 실리콘층을 형성하는 단계는 ALD(Atomic Layer Deposition) 방법으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 7에 있어서,
상기 제 2 플러그를 형성하는 단계는
상기 게이트 전극 상측의 상기 실리콘층을 오픈시키는 절연막 패턴을 형성하는 단계; 및
상기 절연막 패턴들 사이에 폴리실리콘층을 매립하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 7에 있어서,
상기 제 1 플러그 및 제 2 플러그는 각각 소스/드레인 영역으로 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 반도체 기판 내에 매립 비트라인을 형성하는 단계;
상기 반도체 기판 상부에 상기 비트라인과 접속하는 제 1 플러그를 형성하는 단계;
상기 제 1 플러그의 중앙부 상부에 층간 절연막 패턴을 형성하는 단계;
상기 제 1 플러그를 포함하는 상기 반도체 기판 상부의 상기 층간 절연막 패턴 양측에 제 1 실리콘층을 성장시키는 단계;
게이트 예정 영역의 상기 제 1 실리콘층을 제거하여 상기 제 1 플러그의 에지부 상부에만 상기 제 1 실리콘층을 남기는 단계;
상기 게이트 예정 영역 내에 도전물질을 매립하여 게이트 전극을 형성하는 단계;
상기 게이트 전극 및 상기 제 1 실리콘층 상부에 제 2 실리콘층을 성장시키는 단계;
상기 제 2 실리콘층 상부에 제 2 플러그를 형성하는 단계; 및
상기 제 2 플러그 상부에 저장전극 콘택을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 13에 있어서,
상기 제 1 플러그를 형성하는 단계는
상기 반도체 기판 상부에 도프드 폴리실리콘층을 형성하는 단계; 및
상기 도프드 폴리실리콘층을 패터닝하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 13에 있어서,
상기 제 1 실리콘층을 성장시키는 단계는 상기 반도체 기판의 실리콘을 시드(Seed)로 하는 SEG(Selective Epitaxial Growth) 방법으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 13에 있어서,
상기 도전물질은 텅스텐을 포함하는 물질으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 13에 있어서,
상기 제 2 실리콘층을 성장시키는 단계는 상기 제 1 실리콘층의 실리콘을 시드(Seed)로하는 SEG(Selective Epitaxial Growth) 방법으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 17에 있어서,
상기 층간 절연막 상부의 상기 제 2 실리콘층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 13에 있어서,
상기 제 2 플러그를 형성하는 단계는
상기 제 1 실리콘층, 제 2 실리콘층 및 제 1 플러그를 포함하는 상기 반도체 기판 상부에 절연막을 형성하는 단계;
상기 절연막을 식각하여 상기 게이트 전극 상부의 제 2 실리콘층을 오픈시키는 절연막 패턴을 형성하는 단계; 및
상기 절연막 패턴들 사이에 폴리실리콘층을 매립하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 13에 있어서,
상기 제 1 플러그 및 제 2 플러그는 각각 소스/드레인 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
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