KR101149938B1 - 프린지 필드 스위치 타입의 박막 트랜지스터 기판 제조방법 - Google Patents
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Abstract
본 발명은 공정을 단순화할 수 있는 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명에 따른 프린지 필드 스위칭 타입의 박막 트랜지스터 기판의 제조 방법은 기판상에 투명 도전층과 금속층을 단계적으로 적층하는 단계와; 제 1 마스크를 이용하여 상기 적층된 도전층을 패터닝함으로써 공통 전극판과, 게이트 라인, 상기 게이트 라인에 접속된 박막 트랜지스터의 게이트 전극, 상기 공통 전극판과 접속된 공통 라인을 포함하는 제 1 도전 패턴군을 형성하는 단계와; 상기 제 1 도전 패턴군이 형성된 기판상에 게이트 절연막을 형성하는 단계와; 제 2 마스크를 이용하여 상기 게이트 라인과 절연되게 교차하는 데이터 라인과 상기 데이터 라인과 접속된 상기 박막 트랜지스터의 소스전극과, 상기 소스전극과 마주보는 드레인전극을 포함하는 제 2 도전 패턴군과 상기 박막 트랜지스터의 채널부를 형성하는 반도체층을 형성하는 단계와; 상기 제 2 도전 패턴군 및 반도체층이 형성된 기판상에 보호막을 형성하는 단계와; 제 3 마스크를 이용하여 상기 드레인 전극을 노출시키는 접촉홀을 형성하는 단계와; 상기 접촉홀이 형성된 기판상에 투명 도전층을 형성하는 단계와; 제 4 마스크를 이용하여 상기 투명 도전층을 패터닝하여 화소 전극 슬릿을 형성하는 단계를 포함한다.
Description
도 1은 종래의 프린지 필드 스위치 타입의 박막 트랜지스터 기판을 보며주는 평면도.
도 2는 도 1에 도시된 박막 트랜지스터 기판을 Ｉ-Ｉ'선을 따라 절단하여 보여주는 단면도.
도 3a 내지 도 3e는 도 2에 도시된 박막 트랜지스터 기판의 제조 방법을 단계적으로 보여주는 단면도들.
도 4는 본 발명의 실시 예에 따른 프린지 필드 스위치 타입의 박막 트랜지스터 기판을 보여주는 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 보여주는 단면도.
도 6a 및 도 6b는 본 발명의 실시예에 따른 프린지 필드 스위치 타입 박막 트랜지스터의 제 1 마스크 공정 진행후 평면구조와 단면구조를 보여주는 도면.
도 7a 내지 도 7f는 본 발명의 실시예에 따른 프린지 필드 스위치 타입 박막 트랜지스터의 제 1 마스크 공정을 단계적으로 보여주는 도면.
도 8a 및 도 8b는 본 발명의 실시예에 따른 프린지 필드 스위치 타입 박막 트랜지스터의 제 2 마스크 공정 진행후 평면구조와 단면구조를 보여주는 도면.
도 9a 내지 도 9e는 본 발명의 실시예에 따른 프린지 필드 스위치 타입 박막 트랜지스터의 제 2 마스크 공정을 단계적으로 보여주는 도면.
도 10a 및 도 10b는 본 발명의 실시예에 따른 프린지 필드 스위치 타입 박막 트랜지스터의 제 3 마스크 공정 진행후 평면구조와 단면구조를 보여주는 도면.
도 11a 및 도 11b는 본 발명의 실시예에 따른 프린지 필드 스위치 타입 박막 트랜지스터의 제 3 마스크 공정을 단계적으로 보여주는 도면.
도 12a 및 도 12b는 본 발명의 실시예에 따른 프린지 필드 스위치 타입 박막 트랜지스터의 제 4 마스크 공정 진행후 평면구조와 단면구조를 보여주는 도면.
도 13a 및 도 13b는 본 발명의 실시예에 따른 프린지 필드 스위치 타입 박막 트랜지스터의 제 4 마스크 공정을 단계적으로 보여주는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
102 : 게이트 라인 4, 104 : 데이터 라인
TFT : 박막 트랜지스터 6, 106 : 게이트 전극
8, 108 : 소스 전극 10, 110 : 드레인 전극
12, 112 : 접촉홀 14, 114 : 공통 전극판
16, 116 : 공통 라인 18, 118 : 화소 전극
20, 120 : 기판 25, 125 : 반도체 패턴
22, 122 : 게이트 절연막 24, 124 : 활성층
26, 126 : 오믹접촉층 28, 128 : 보호막
101 : 투명 도전층 103 : 게이트 금속층
830 : 포토레지스트 패턴
본 발명은 프린지 필드 스위치 타입의 액정 표시 장치에 관한 것으로, 특히 공정을 단순화할 수 있는 프린지 필드 스위치 타입의 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 인가형과 수평 전계 인가형으로 대별된다.
수직 전계 인가형 액정 표시 장치는 상하부 기판에 대향하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동하게 된다. 이러한 수직 전계 인가형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.
수평 전계 인가형 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위치(In Plane Switch; 이하, IPS라 함) 모드의 액정을 구동하게 된다. 이러한 수평 전계 인가형 액정 표시 장치는 시야각이 160도 정도로 넓은 장점을 갖으나, 개구율 및 투과율이 낮은 단점을 가진다.
이러한 수평 전계 인가형 액정 표시 장치의 단점을 개선하기 위하여 프린지 필드(Fringe Field)에 의해 동작되는 프린지 필드 스위치(Fringe Field Switch; 이하, "FFS"라 함) 타입의 액정 표시 장치가 제안되었다. FFS 타입의 액정 표시 장치는 각 화소 영역에 절연막을 사이에 둔 공통 전극판과 화소 전극을 구비하고, 그 공통 전극판과 화소 전극의 간격을 상하부 기판의 간격보다 좁게 형성하여 프린지 필드가 형성되게 한다. 그리고, 프린지 필드에 의해 상하부 기판 사이에 채워진 액정 분자들이 모두 동작되게 함으로써 개구율 및 투과율을 향상시키게 된다.
도 1은 종래의 FFS 타입의 박막 트랜지스터 기판을 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 기판을 I-I'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(20) 위에 게이트 절연막(22)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역에 프린지 필드를 형성하도록 게이트 절연막(22) 및 보호막(28)을 사이에 두고 형성된 공통 전극판(14) 및 화소 전극 슬릿(18)과, 공통 전극판(14)과 접속된 공통 라인(16)을 구비한다.
공통 전극판(14)은 각 화소 영역에 형성되고, 그 공통 전극판(14) 위에 형성 되어 접속된 공통 라인(16)을 통해 액정 구동을 위한 기준 전압(이하, 공통 전압)을 공급받는다. 이러한 공통 전극판(14)은 투명 도전층으로 형성되고, 공통 라인(16)은 게이트 라인(2)과 함께 게이트 금속층으로 형성된다.
박막 트랜지스터(TFT)는 게이트 라인(2)의 게이트 신호에 응답하여 데이터 라인(4)의 화소 신호가 화소 전극 슬릿(18)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인과 접속된 게이트 전극(6), 데이터 라인(4)과 접속된 소스 전극(8), 화소 전극 슬릿(18)과 접속된 드레인 전극(10), 게이트 전극(6)과 게이트 절연막(22)을 사이에 두고 중첩되면서 소스 전극(8) 및 드레인 전극(10) 사이에 채널을 형성하는 활성층(24), 소스 전극(8) 및 드레인 전극(10)과 활성층(24)과의 오믹 접촉을 위한 오믹 접촉층(26)을 포함하는 반도체 패턴(25)을 구비한다.
화소 전극 슬릿(18)은 보호막(28)을 관통하는 접촉홀(12)을 통해 박막 트랜지스터(TFT)의 드레인 전극(10)과 접속되어 공통 전극판(14)과 중첩되게 형성된다.이러한 화소 전극 슬릿(18)은 공통 전극판(14)와 프린지 필드를 형성하여 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
그리고, 공통 전극판(14)과 화소 전극 슬릿(18)의 중첩부에는 화소 전극 슬릿(18)에 공급된 비디오 신호를 안정적으로 유지시키는 스토리지 캐패시터가 형성된다.
이러한 구성을 가지는 FFS 타입의 박막 트랜지스터 기판은 다음과 같이 5마스크 공정으로 형성된다.
도 3a를 참조하면, 제1 마스크 공정으로 기판(20)의 각 화소 영역에 공통 전극판(14)이 형성된다. 공통 전극판(14)은 기판(20) 상에 투명 도전층을 형성한 다음 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 각 화소 영역에 형성된다.
도 3b를 참조하면, 제2 마스크 공정으로 공통 전극판(14)이 형성된 기판(20) 상에 게이트 라인 및 게이트 전극(6)과 공통 라인(16)을 포함하는 게이트 금속 패턴이 형성된다. 이러한 게이트 금속 패턴은 공통 전극판(14)이 형성된 기판(20) 상에 게이트 금속층을 형성한 다음 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
도 3c를 참조하면, 게이트 금속 패턴이 형성된 기판(20) 상에 게이트 절연막(22)이 형성되고, 제3 마스크 공정으로 게이트 절연막(22) 위에 활성층(24) 및 오믹 컨택층(26)을 포함하는 반도체 패턴(25)과; 데이터 라인(4), 소스 전극(8), 드레인 전극(10)을 포함하는 소스/드레인 금속 패턴이 형성된다.
상세히 하면, 게이트 금속 패턴이 형성된 하부 기판(20) 상에 게이트 절연막(22), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다. 그 다음, 소스/드레인 금속층 위에 회절 노광 마스크인 제3 마스크를 이용한 포토리소그래피 공정으로 단차를 갖는 포토레지스트 패턴을 형성하게 된다. 단차를 갖는 포토레지스트 패턴은 박막 트랜지스터의 채널부에서 상대적으 로 낮은 높이를 갖는다. 이러한 포토레지스트 패턴을 이용한 식각 공정으로 소스/드레인 패턴과, 그 아래에 반도체 패턴이 형성된다. 이때, 소스/드레인 패턴에 포함되는 소스 전극(8)과 드레인 전극(10)은 일체화되어 형성된다. 이어서, 포토레지스트 패턴을 애싱하고 노출된 소스/드레인 패턴을 그 아래의 오믹 접촉층(26)과 함께 제거함으로써 소스 전극(8) 및 드레인 전극(10)을 분리시킨다.
도 3d를 참조하면, 소스/드레인 금속 패턴이 형성된 게이트 절연막(22) 상에 제4 마스크 공정으로 콘택홀(12)을 포함하는 보호막(28)이 형성된다. 소스/드레인 금속 패턴이 형성된 게이트 절연막(22) 상에 보호막(28)이 전면 형성되고 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 드레인 전극(10)을 노출시키는 접촉홀(12)이 형성된다.
도 3e를 참조하면, 제5 마스크 공정으로 보호막(28) 상에 화소 전극 슬릿(18)이 형성된다. 화소 전극 슬릿(18)은 보호막(28) 상에 투명 도전층을 형성한 다음, 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
이와 같이, 종래의 FFS 타입의 박막 트랜지스터 기판 및 그 제조 방법은 5마스크 공정을 통해 형성된다. 여기서, 각 마스크 공정은 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 공정을 포함하고 있다. 따라서, 종래의 FFS 타입의 박막 트랜지스터 기판 및 그 제조 방법은 복잡하다는 문제점이 있다.
따라서, 본 발명의 목적은 공정을 단순화할 수 있는 FFS 타입의 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 FFS 타입의 박막 트랜지스터 기판의 제조방법은 기판 상에 투명 도전층과 금속층을 단계적으로 적층하는 단계와; 제 1 마스크를 이용하여 상기 적층된 도전층을 패터닝함으로써 공통 전극판과, 게이트 라인, 상기 게이트 라인에 접속된 박막 트랜지스터의 게이트 전극, 상기 공통 전극판과 접속된 공통 라인을 포함하는 제 1 도전 패턴군을 형성하는 단계와; 상기 제 1 도전 패턴군이 형성된 기판상에 게이트 절연막을 형성하는 단계와; 제 2 마스크를 이용하여 상기 게이트 라인과 절연되게 교차하는 데이터 라인과 상기 데이터 라인과 접속된 상기 박막 트랜지스터의 소스전극과, 상기 소스전극과 마주보는 드레인전극을 포함하는 제 2 도전 패턴군과 상기 박막 트랜지스터의 채널부를 형성하는 반도체층을 형성하는 단계와; 상기 제 2 도전 패턴군 및 반도체층이 형성된 기판상에 보호막을 형성하는 단계와; 제 3 마스크를 이용하여 상기 드레인 전극을 노출시키는 접촉홀을 형성하는 단계와; 상기 접촉홀이 형성된 기판상에 투명 도전층을 형성하는 단계와; 제 4 마스크를 이용하여 상기 투명 도전층을 패터닝하여 화소 전극 슬릿을 형성하는 단계를 포함한다.
상기 제 1 마스크를 이용하여 상기 적층된 도전층을 패터닝하는 단계는 상기 적층된 도전층 위에 상기 제 1 마스크를 이용하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴이 패터닝 된 부분을 제외하고 식각하는 단계와; 상기 포토레지스트 패턴 부분을 애싱하는 단계와; 상기 애싱이 끝난 후 노출된 금속층을 식각하는 단계와; 상기 금속층을 식각하고 남은 포토레지스트막을 스트립하는 단계를 포함한다.
상기 제 1 마스크로 회절 노광 마스크 및 하프 톤 마스크를 사용한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들은 도 4 내지 도 13b를 참조하여 상세히 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 FFS 타입의 박막 트랜지스터 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 기판을 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 기판은 하부 기판(120) 위에 게이트 절연막(122)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(TFT)와, 그 교차 구조로 마련된 화소 영역에 프린지 필드를 형성하도록 게이트 절연막(122) 및 보호막(128)의 사이에 두고 형성된 공통 전극판(114) 및 화소 전극 슬릿(118)과, 공통 전극판(114)과 접속된 공통 라인(116)을 구비한다.
게이트 신호를 공급하는 게이트 라인(102)과 데이터 신호를 공급하는 데이터 라인(104)은 교차 구조로 형성되어 화소 영역을 정의한다. 여기서, 게이트 라인(102)은 게이트 전극(106)과 함께 투명 도전층(101)과 금속층(103)이 적층된 이중 구조를 갖는다.
공통 전극판(114)은 각 화소 영역에 형성되고, 그 공통 전극판(114)과 접속된 공통 라인(116)을 통해 액정 구동을 위한 기준 전압(이하, 공통 전압)을 공급받는다.
이러한 공통 전극판(114)은 게이트 라인(101)에 포함된 투명 도전층(101)과 동일층에 형성되고, 공통 라인(116)은 게이트 라인(102)을 구성하는 금속층(103)과 동일층에 형성된다.
박막 트랜지스터(TFT)는 게이트 라인(102)의 게이트 신호에 응답하여 데이터 라인(104)의 화소 신호가 화소 전극 슬릿(18)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(TFT)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 화소 전극 슬릿(118)과 접속된 드레인 전극(110), 게이트 전극(106)과 게이트 절연막(122)을 사이에 두고 중첩되면서 소스 전극(108) 및 드레인 전극(110) 사이에 채널을 형성하는 활성층(124), 소스전극(108) 및 드레인 전극(110)과 활성층(124)과의 오믹 접촉을 위한 오믹 접촉층(126)을 포함하는 반도체 패턴(125)을 구비한다.
그리고, 활성층(124) 및 오믹 접촉층(126)을 포함하는 반도체 패턴(125)은 데이터 라인(104)과도 중첩되게 형성된다.
화소 전극 슬릿(118)은 보호막(128)을 관통하는 접촉홀(112)을 통해 박막 트 랜지스터(TFT)의 드레인 전극(110)과 접속되어 공통 전극판(114)과 중첩되게 형성된다. 화소 전극 슬릿(114)은 투명 도전층으로 형성되며 공통 라인(116)을 기준으로 대칭적으로 형성된 다수의 제1 슬릿과, 다수의 제1 슬릿을 공통으로 연결하는 제2 슬릿을 구비한다. 이러한 화소 전극 슬릿(118)은 공통 전극판(114)와 프린지 필드를 형성하여 박막 트랜지스터 기판과 칼라 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
그리고, 공통 전극판(114)과 화소 전극 슬릿(118)의 중첩부에는 화소 전극 슬릿(18)에 공급된 비디오 신호를 안정적으로 유지시키는 스토리지 캐패시터가 형성된다.
이러한 구성을 가지는 FFS 타입의 박막 트랜지스터 기판은 다음과 같이 종래의 5마스크 공정에서 1개의 마스크 공정이 줄어든 4마스크 공정으로 형성된다.
도 6a 및 도 6b를 참조하면, 제 1 마스크 공정으로 기판(120)상에 이중 구조의 게이트 라인(102), 게이트 전극(106), 공통 라인(116)과 공통 전극판(114)이 형성된다. 이러한 제 1 마스크 공정을 도 7a 내지 도 7f를 참조하여 상세히 살펴보기로 한다.
도 7a를 참조하면, 기판(120) 상에 스퍼터링 등의 증착 방법을 통해 투명 도전층(101) 및 금속층(103)이 연속 증착된다. 여기서, 투명 도전층(101)으로는 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 틴 옥사이드(Tin Oxide : TO), 인듐 틴 징크 옥사이드(Indium Zinc Oxide : IZO)등과 같은 투명 도전 물질로 이루어진다. 금속층(103)은 알루미늄(Al)계 금속, 몰리브덴(Mo), 구리(Cu)등과 같은 금속으로 이루어진다. 특히 저저항 배선을 위하여 구리를 사용할 수 있는데, 이 경우에는 투명 도전층(101)과의 화학적이 손실이 없어 기존의 알루미늄계 금속을 사용하는 것보다 유리하다.
이어서 금속층(103) 위에 포토레지스트막이 전면 형성된 다음 도 7b에 도시된 바와 같이 기판(120) 상부에 제 1 마스크(810a 또는 820)가 정렬된다.
제 1 마스크(810a 또는 820)로는 회절 노광 마스크(810a)와 하프 톤 마스크(820) 중 어느 하나가 사용된다.
회절 노광 마스크(810a)는 투명한 재질인 마스크 기판(811)과 마스크 기판(811)의 차단영역(P2)에 형성된 차단부(812)를 구비한다. 여기서, 마스크 기판(811)이 노출된 영역은 노광 영역(P1)이 된다. 또한 상기 회절 노광 마스크(810a)는 마스크 기판(811)의 반투과영역(P3)에 슬릿 형태로 형성된 반투과부(813)를 더 구비한다.
하프 톤 마스크(820)는 투명한 재질인 마스크 기판(811)과 마스크 기판(811)의 차단영역(P2)에 형성된 차단부(822)를 구비한다. 여기서, 마스크 기판(811)이 노출된 영역은 노광 영역(P1)이 된다. 또한 차단부(822)와 비교해 어느 정도 투과율을 가지는 반투과부(823)가 마스크 기판(811)의 반투과영역(P3)에 차단부(822)보다는 낮은 두께로 형성된다.
이러한 제 1 마스크(810a 또는 820)를 이용하여 포토레지스트막을 노광 및 현상함으로써 제 1 마스크(810a 또는 820)의 차단부(812 또는 822) 및 반투과부(813 또는 823)에 대응하는 포토레지스트 패턴(830)이 형성된다. 제 1 마스크(810a 또는 820)의 차단부(812 또는 822)와 반투과부(813 또는 823)에 대응하는 포토레지스트 패턴(830)은 도 7b에 도시된 바와 같이 차단영역(P2)과 반투과영역(P3)에서 단차를 갖는다. 이를 상세히 하면 반투과영역(P3)에 형성된 포토레지스트 패턴(830)은 차단영역(P2)에 형성된 제 1 높이를 갖는 포토레지스트 패턴(830a) 보다 낮은 제 2 높이(830b)를 갖는다. 이러한 포토레지스트 패턴(830)을 이용한 식각 공정으로 도 7c에 도시된 바와 같이 투명 도전층(101)및 금속층(103)이 패터닝 된다. 이어서, 산소(O2) 플라즈마를 이용한 애싱(Ashing) 공정으로 도 7d에 도시된 바와 같이 반투과영역(P3)에 제 2 높이를 갖는 포토레지스트 패턴(830b)은 제거되고, 차단영역(P2)에 제 1 높이를 갖는 포토레지스트 패턴(830a)은 높이가 낮아진 상태가 된다. 이러한 포토레지스트 패턴(830)을 이용한 식각공정으로 노출된 금속층(103)이 제거되어 도 7e에 도시된 바와 같이 공통전극판(114)이 노출되고 공통라인(116)이 패터닝 된다. 그리고 도 7f에 도시된 바와 같이 남은 포토레지스트 패턴(830)이 스트립 공정으로 제거된다. 이로써 이중구조를 갖는 게이트 라인(102), 게이트 전극(106), 공통 라인(116), 공통 전극판(114)을 포함하는 제 1 도전 패턴군이 형성된다.
상기와 같이 반투과영역(P3)을 갖는 하나의 마스크 공정으로 이중구조를 갖는 게이트 라인(102), 게이트 전극(106), 공통 라인(116), 공통 전극판(114)이 형 성된다. 이는 하나의 마스크 공정을 통해 형성되므로 종래의 제 1 및 제 2 마스크 공정을 통해 형성되었던 것에 비해 공정을 단순화할 수 있고 제조비용을 절감할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 기판(120)상에 게이트 절연막(122)이 형성되고 제 2 마스크 공정으로 게이트 절연막(122) 위에 활성층(124) 및 오믹 접촉층(126)을 포함하는 반도체 패턴(125)과, 데이터 라인(104), 소스 전극(108), 드레인 전극(110)을 포함하는 소스/드레인 금속 패턴이 형성된다. 이러한 제 2 마스크 공정을 도 9a 내지 도 9e를 참조하여 상세히 살펴보기로 한다.
도 9a를 참조하면, 제 1 마스크 공정으로 제 1 도전 패턴군이 형성된 상기 기판(120) 상에 게이트 절연막(122), 비정질 실리콘층(210), 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(220), 소스/드레인 금속층(230)이 순차적으로 형성된다. 예를 들면, 게이트 절연막(122), 비정질 실리콘층(220), 불순물이 도핑된 비정질 실리콘층(210)은 PECVD 방법으로, 소스/드레인 금속층(230)은 스퍼터링 방법으로 형성된다. 게이트 절연막(122)의 재료로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용된다. 그리고 소스/드레인 금속층(230)의 재료로는 Cr, Mo, MoW, Al/Cr, Cu, Al(Nd), Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti 등이 이용된다.
이어서, 소스/드레인 금속층(230) 위에 포토레지스트를 도포한다. 그리고 제 2 마스크를 상기 기판(120) 상부에 정렬시킨다. 여기서 제 2 마스크로는 회절 노광 마스크 또는 하프 톤 마스크 중 어느 하나를 사용한다.
구체적인 예로 회절 노광 마스크(810b)를 제 2 마스크로 이용한 포토리소그래피 공정을 설명한다. 상기의 도포된 포토레지스트를 회절 노광 마스크(810b)를 이용하여 노광 및 현상함으로써 도 9a에 도시된 바와 같이 채널부가 상대적으로 얇은 포토레지스트 패턴이 형성된다.
이어서, 도 9b에 도시된 바와 같이 포토레지스트 패턴을 이용한 식각 공정으로 소스/드레인 금속층(230)에서 비정질 실리콘층(220)까지 패터닝됨으로써 데이터 라인(104), 소스 전극(108), 그 소스 전극(108)과 일체화 된 드레인 전극(110)을 포함하는 도전 패턴군과 그 아래의 반도체 패턴(125)이 형성된다.
그 다음, 산소(O2) 플라즈마를 이용한 애싱 공정으로 포토레지스트 패턴을 애싱함으로써 도 9c에 도시된 바와 같이 채널부의 포토레지스트 패턴이 제거된다. 그리고, 애싱된 포토레지스트 패턴을 이용한 식각 공정으로 도 9d에 도시된 바와 같이 노출된 소스/드레인 패턴과, 그 아래의 오믹 접촉층(126)이 제거됨으로써 소스 전극(108)과 드레인 전극(110)은 분리되고 활성층(124)이 노출된다.
그리고, 스트립 공정으로 도 9e에 도시된 바와 같이 소스/드레인 패턴 위에 잔존하던 포토레지스트 패턴이 제거된다.
도 10a 및 도 10b를 참조하면 소스/드레인 금속 패턴이 형성된 게이트 절연막(122) 상에 제 3 마스크 공정으로 접촉홀(112)을 포함하는 보호막(128)이 형성된다.
이를 상세히 설명하면, 소스/드레인 금속 패턴이 형성된 게이트 절연막(122) 상에 PECVD, 스핀 코팅(Spin Coating), 스핀리스 코팅(Spinless Coating) 등의 방법으로 보호막(128)이 형성된다. 보호막(128)으로는 게이트 절연막(122)과 같은 무기 절연 물질, 또는 유기 절연 물질이 이용된다. 이어서, 도 11a에 도시된 바와 같이 보호막(128)을 제 3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 도 11b에 도시된 바와 같이 드레인 전극(110)을 노출시키는 접촉홀(112)이 형성된다.
도 12a 및 도 12b를 참조하면, 제 4 마스크 공정으로 보호막(128) 상에 화소 전극 슬릿(118)이 형성된다.
이를 상세히 설명하면, 도 13a 및 도 13b에 도시된 바와 같이 화소 전극 슬릿(118)은 보호막(128) 상에 투명 도전층을 형성한 다음, 제 4 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 형성된다.
상술한 바와 같이, 본 발명에 따른 FFS 타입의 박막 트랜지스터 기판의 제조 방법은 제 1 및 제 2 마스크 공정에서 패터닝되어질 투명 도전층 및 금속층이 하나의 마스크 공정, 즉 회절 노광 마스크 또는 하프 톤 마스크를 사용하여 형성된다. 이에 따라, 본 발명에 따른 FFS 타입의 박막 트랜지스터 기판의 제조 공정수를 줄일 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발 명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (4)
- 기판상에 투명 도전층과 금속층을 단계적으로 적층하는 단계와;회절 노광 마스크 또는 하프 톤 마스크 중 하나인 제 1 마스크를 이용하여 상기 적층된 도전층을 패터닝함으로써 공통 전극판과, 게이트 라인, 상기 게이트 라인에 접속된 박막 트랜지스터의 게이트 전극, 상기 공통 전극판과 접속된 공통 라인을 포함하는 제 1 도전 패턴군을 형성하는 단계와;상기 제 1 도전 패턴군이 형성된 기판상에 게이트 절연막을 형성하는 단계와;제 2 마스크를 이용하여 상기 게이트 라인과 절연되게 교차하는 데이터 라인과 상기 데이터 라인과 접속된 상기 박막 트랜지스터의 소스전극과, 상기 소스전극과 마주보는 드레인전극을 포함하는 제 2 도전 패턴군과 상기 박막 트랜지스터의 채널부를 형성하는 반도체층을 형성하는 단계와;상기 제 2 도전 패턴군 및 반도체층이 형성된 기판상에 보호막을 형성하는 단계와;제 3 마스크를 이용하여 상기 드레인 전극을 노출시키는 접촉홀을 형성하는 단계와;상기 접촉홀이 형성된 기판상에 투명 도전층을 형성하는 단계와;제 4 마스크를 이용하여 상기 투명 도전층을 패터닝하여 화소 전극 슬릿을 형성하는 단계를 포함하는 것을 특징으로 하는 프린지 필드 스위치 타입의 박막 트랜지스터 기판의 제조 방법.
- 제 1 항에 있어서,상기 제 1 마스크를 이용하여 상기 적층된 도전층을 패터닝하는 단계는상기 적층된 도전층 위에 상기 제 1 마스크를 이용하여 제1 높이와 이보다 낮은 제2 높이를 갖는 포토레지스트 패턴을 형성하는 단계와;상기 포토레지스트 패턴을 이용해서 노출된 상기 적층된 도전층을 식각하는 단계와;상기 포토레지스트 패턴 중 제2 높이를 갖는 포토레지스트 패턴 부분을 애싱해서 제거하는 단계와;상기 애싱이 끝난 후 잔존하는 포토레지스트 패턴을 이용해서 노출된 금속층을 식각하는 단계와;상기 금속층을 식각하고 남은 포토레지스트 패턴을 스트립하는 단계를 포함하는 것을 특징으로 하는 프린지 필드 스위치 타입의 박막 트랜지스터 기판의 제조방법.
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| KR20060120359A (ko) | 2006-11-27 |
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