[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101120941B1 - 시스템 안정화 회로 - Google Patents

시스템 안정화 회로 Download PDF

Info

Publication number
KR101120941B1
KR101120941B1 KR1020100110706A KR20100110706A KR101120941B1 KR 101120941 B1 KR101120941 B1 KR 101120941B1 KR 1020100110706 A KR1020100110706 A KR 1020100110706A KR 20100110706 A KR20100110706 A KR 20100110706A KR 101120941 B1 KR101120941 B1 KR 101120941B1
Authority
KR
South Korea
Prior art keywords
power supply
supply voltage
voltage
gate
pmos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020100110706A
Other languages
English (en)
Other versions
KR20110073242A (ko
Inventor
한윤택
김지훈
송현민
손영준
나준호
Original Assignee
주식회사 실리콘웍스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 실리콘웍스 filed Critical 주식회사 실리콘웍스
Publication of KR20110073242A publication Critical patent/KR20110073242A/ko
Application granted granted Critical
Publication of KR101120941B1 publication Critical patent/KR101120941B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0036—Means reducing energy consumption

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 저전원전압용 전원 전압인 저전원전압의 파워 오프 시 고전압용 회로의 정상적인 동작 및 상기 저전원전압의 파워 오프 시 시스템 오동작을 유발하지 않는 시스템 안정화 회로에 관한 것이다.
본 발명에 의한 시스템 안정화 회로는 저전원전압(Vcc)에 응답하여 포지티브 제어신호와 네거티브 제어신호를 생성하는 전원 오프 펄스 생성부(210); 저전위 데이터 신호들을 고전위 데이터 신호들로 변환하는 레벨 쉬프터(220); 및 상기 포지티브 제어신호 및 상기 네거티브 제어신호에 응답하여 상기 고전위 데이터 신호들을 구동하여 출력 신호를 출력하거나, 구동하지 않고 그라운드 전압 레벨의 상기 출력 신호를 출력하는 출력 드라이버(230)를 포함하는 것을 특징으로 한다.

Description

시스템 안정화 회로{System Stabilization Circuit}
본 발명은 시스템 안정화 회로에 관한 것으로, 구체적으로는 저전원전압용 전원 전압인 저전원전압의 파워 오프 시 고전압용 회로의 정상적인 동작과 상기 저전원전압의 파워 오프 시 시스템 오동작을 유발하지 않는 시스템 안정화 회로에 관한 것이다.
도 1a는 종래의 전자종이표시장치의 출력 구동회로의 구성을 나타내는 블록도이다.
도 1a를 참고하면, 종래의 전자종이표시장치의 출력 구동회로(100)는 레벨쉬프터(110) 및 출력드라이버(120)를 구비한다.
이때 저전원전압(VCC)은 레벨 쉬프터(110)에 입력을 공급하는 저전원전압회로(미도시)의 전원 전압이며, 고전원전압인 포지티브 전원전압(VPOS) 및 네거티브 전원전압(VNEG)은 저전원전압 회로로부터 받은 신호 레벨을 고전원전압 레벨로 바꿔주는 레벨 쉬프터(110)와 레벨 쉬프터(110)의 출력으로 제어되어 포지티브 전원전압(VPOS), 네거티브 전원전압(VNEG) 및 그라운드 전압(GND)을 출력하는 출력 드라이버(120)의 전원전압이다.
도 1a에 도시된 바와 같이 전자 종이 표시장치의 구동 회로는 일반적으로 저전원전압을 사용하는 회로와 고전원전압을 사용하는 회로로 구성되어 있으며, 일반적인 논리회로는 저저원전압에서 동작하고, 전자 종이 표시장치로의 출력은 고전원전압 회로를 이용하여 구동된다.
도 1b는 도 1a의 전자종이표시장치의 출력 구동회로의 출력 드라이버에 대한 회로도이다.
도 1b에 도시된 바와 같이 종래 기술에 따른 출력 드라이버(120)는 레벨 쉬프터(미도시)로부터 전달된 고전위 데이터 신호(HV DATA_1 ~ HV DATA_3)에 의해 제어되며, 데이터 신호의 레벨에 따라 출력 노드로 포지티브 전원전압(VPOS), 네거티브 전원전압(VNEG) 및 그라운드 전압(GND)이 출력된다.
이와 같이 상이한 두 가지 이상의 전원전압을 사용하는 회로에서는 파워 오프 시퀀스에 따라 회로가 오동작 할 수 있는 가능성이 있으며, 이러한 오동작은 전자 종이 표시장치에 치명적인 영향을 줄 수 있다.
도 1c는 두 가지 이상의 전원전압을 사용하는 회로에서 저전원전압이 고전원전압보다 먼저 파워 오프되는 파워 오프 시퀀스를 나타낸다.
고전원전압인 상기 포지티브 전원전압(VPOS)과 상기 네거티브 전원전압 (VNEG)은 출력 드라이버(120)의 공급 전원이며, 상기 저전원전압(VCC)은 출력 드라이버(120)에 입력 신호를 전송하는 입력 회로 예를 들면, 레벨 쉬프터(110)에 공급되는 바이어스 전압(Vbias_LV)과 입력신호를 생성하는 회로의 전원이다.
도 1c와 같은 파워 오프 시퀀스에 의하면, 저전원전압(VCC)이 오프되면, 레벨 쉬프터(110)는 정상적인 입력을 받지 못하고, 레벨 쉬프터(110)의 출력도 비정상적인 신호가 출력된다. 이에 따라 출력 드라이버(120)는 비정상적인 신호를 받아 구동되므로, 출력신호의 전압은 포지티브 전압(VPOS), 네거티브 전압(VNEG) 또는 그라운드 전압(GND)이 아닌 불분명한 레벨이 될 수 있다.
즉, 도 1c와 같은 파워 오프 시퀀스에서, 상기 저전원전압(VCC)의 파워 오프된 이후 출력 레벨을 그라운드 전압(GND)으로 유지하지 못하는 경우가 발생하게 된다. 이는 레벨 쉬프터(110)에 입력을 공급하는 회로의 전원전압인 저전원전압(VCC)이 출력 드라이버(120)의 전원전압인 포지티브 전원전압(VPOS) 및 네거티브 전원전압(VNEG) 보다 먼저 파워 오프 됨으로써, 출력 드라이버(120)의 입력단이 플로팅(Floating) 상태로 되기 때문이며 이에 따라 출력 드라이버(120)의 출력단도 플로팅 상태로 되는 문제가 있기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 저전원전압이 고전원전압 보다 먼저 파워 오프 되는 경우 고전원전압을 사용하는 회로의 안정화를 유지하고, 상기 저전원전압의 파워 오프 시 시스템의 오동작을 유발하지 않는 시스템 안정화 회로를 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 의한 시스템 안정화 회로는 포지티브 전원전압(VPOS), 네거티브 전원전압(VNEG) 및 저전원전압(VCC)을 입력받아 포지티브 제어신호(PD_POS) 및 네거티브 제어신호(PD_NEG)를 생성하는 전원 오프 펄스 생성부(210); 저전위 데이터 신호(LV_DATA_1 ~ LV_DATA_3)를 고전위 데이터 신호(HV_DATA_1 ~ HV_DATA_3)로 변환하는 레벨 쉬프터(220); 및 상기 포지티브 제어신호, 네거티브 제어신호 및 고전위 데이터신호에 응답하여 상기 포지티브 전원전압(VPOS), 네거티브 전원전압(VNEG) 또는 그라운드 전압(GND)을 갖는 출력신호를 출력하는 출력 드라이버(230)를 구비하는 것을 특징으로 한다.
상기 출력 드라이버(230)는, 상기 포지티브 제어신호(PD_POS)에 응답하여 상기 포지티브 전원전압(VPOS)을 공급 또는 차단하는 제1스위칭부(231); 상기 네거티브 제어신호(PD_NEG)에 응답하여 상기 네거티브 전원전압(VNEG)을 공급 또는 차단하는 제2스위칭부(232); 및 상기 제1스위칭부 또는 제2스위칭부로부터 상기 포지티브 전원전압(VPOS) 또는 상기 네거티브 전원전압(VNEG)을 공급받음에 따라 상기 고전위 데이터 신호(HV_DATA_1 ~ HV_DATA_3)들을 구동하여 상기 출력신호를 출력하는 구동부(233)를 구비한다.
이때, 상기 제1스위칭부(231)는, 소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 드레인 단자가 상기 구동부에 연결되며, 게이트에 상기 포지티브 제어신호(PD_POS)가 인가되는 제1 피모스 트랜지스터(MP1)를 구비하고, 상기 제2 스위칭부(232)는, 소스단자가 상기 네거티브 전원전압(VNEG)에 연결되고, 드레인 단자가 상기 구동부에 연결되며, 게이트에 상기 네거티브 제어신호(PD_NEG)가 인가되는 제1 엔모스 트랜지스터(MN1)를 구비하는 것이 바람직하다.
상기 구동부(233)는, 소스단자가 상기 제1 피모스 트랜지스터(MP1)의 드레인 단자에 연결되고, 드레인 단자가 출력단자에 연결되며, 게이트에 제1 고전위 데이터 신호(HV_DATA_1)가 인가되는 제2 피모스 트랜지스터(MP2); 소스단자가 그라운드전압(GND)에 연결되고, 드레인 단자가 출력단자에 연결되며, 게이트에 제2 고전위 데이터 신호(HV_DATA_2)가 인가되는 제2 엔모스 트랜지스터(MN2); 및 소스단자가 상기 제1 엔모스 트랜지스터(MN1)의 드레인 단자에 연결되고, 드레인 단자가 출력단자에 연결되며, 게이트에 제3 고전위 데이터 신호(HV_DATA_3)가 인가되는 제3 엔모스 트랜지스터(MN3);를 구비한다.
상기 전원 오프 펄스 생성부(210)는, 상기 저전원전압(VCC)과 기준전압(Vref)을 비교하여 제1 비교 신호를 출력하는 제1 비교기(211); 상기 기준전압(Vref)과 상기 저전원전압(VCC)을 비교하여 제2 비교 신호를 출력하는 제2 비교기(212); 상기 제1 비교기의 출력과 상기 제2 비교기의 출력을 비교하여 제3 비교 신호를 출력하는 제3 비교기(213); 및 상기 제3 비교 신호를 반전시켜 상기 포지티브 제어신호(PD_POS)를 생성하고, 상기 포지티브 제어신호(PD_POS)를 다시 반전시켜 상기 네거티브 제어신호(PD_NEG)를 생성하는 출력부(214)를 구비한다.
여기서, 상기 제1 비교기(211)는 비반전단자에 상기 저전원전압(VCC)이 입력되고, 반전단자에 상기 기준전압(Vref)이 입력되며, 상기 제2 비교기(212)는 비반전단자에 상기 기준전압(Vref)이 입력되고, 반전단자에 상기 저전원전압(VCC)이 입력된다.
상기 제3 비교기(213)는, 소스단자에 상기 포지티브 전원전압(VPOS)이 연결되고, 게이트에 상기 제1 비교 신호가 인가되는 제3 피모스 트랜지스터(MP3): 소스단자에 상기 포지티브 전원전압(VPOS)이 연결되고, 게이트에 상기 제2 비교 신호가 인가되는 제4 피모스 트랜지스터(MP4); 소스단자에 상기 네거티브 전원전압(VNEG)이 연결되고, 드레인 단자가 상기 제3 피모스 트랜지스터(MP3)의 드레인 단자에 연결되며, 게이트는 자신의 드레인 단자와 연결되는 제4 엔모스 트랜지스터(MN4); 및 소스단자에 상기 네거티브 전원전압(VNEG)이 연결되고, 드레인 단자가 상기 제4 피모스 트랜지스터(MP4)의 드레인 단자에 연결되며, 게이트는 상기 제4 엔모스 트랜지스터(MN4)의 게이트 단자와 연결되는 제5 엔모스 트랜지스터(MN5)를 구비하는 것이 바람직하다.
한편, 상기 전원 오프 펄스 생성부(210)는, 각각에 입력되는 신호의 로직 레벨을 반전시켜 출력하는 제1 인버팅부(215) 내지 제5 인버팅부(219)가 순차적으로 직렬 연결되어 구성되며, 상기 제1 인버팅부(215) 는 상기 저전원전압(VCC)을 입력받고, 상기 제4 인버팅부(218) 및 제5 인버팅부(219)는 각각 상기 포지티브 제어신호(PD_POS) 및 상기 네거티브 제어신호(PD_NEG)를 출력하는 것을 특징으로 한다.
이때 상기 제1 인버팅부(215) 및 제2 인버팅부(216)는 상기 포지티브 전원전압(VPOS)과 그라운드 전압(GND)을 공급 전원으로 사용하며, 상기 제3 인버팅부(217) 내지 제5 인버팅부(219)는 상기 포지티브 전원전압(VPOS)과 상기 네거티브 전원전압(VNEG)을 공급 전원으로 사용하는 것이 바람직하다.
상기 제1 인버팅부(215)는, 소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고 게이트에 상기 저전원전압(VCC)이 인가되는 제5 피모스 트랜지스터(MP5); 소스단자가 상기 제5 피모스 트랜지스터(MP5)의 드레인 단자에 연결되고, 게이트에 상기 저전원전압(VCC)이 인가되는 제6 피모스 트랜지스터(MP6); 소스단자가 상기 제6 피모스 트랜지스터(MP6)의 드레인 단자에 연결되고, 게이트에 상기 저전원전압(VCC)이 인가되는 제7 피모스 트랜지스터(MP7); 및 소스단자가 상기 그라운드전압(GND)에 연결되고, 드레인 단자가 상기 제7 피모스 트랜지스터(MP7)의 드레인 단자에 연결되며, 게이트에 상기 저전원전압(VCC)이 인가되는 제6 엔모스 트랜지스터(MN6)를 구비한다.
이때 상기 제6 엔모스 트랜지스터(MP6)의 게이트-드레인 간의 전압차는, 상기 제5 피모스 트랜지스터(MP5) 내지 상기 제7 피모스 트랜지스터(MP7)의 게이트-드레인 간의 전압차에 비해 상대적으로 적은 값을 갖는 것이 바람직하다.
상기 제2 인버팅부(216)는, 소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 게이트에 상기 제1 인버팅부(215)의 출력노드(Node4)의 전압이 인가되는 제8 피모스 트랜지스터(MP8); 및 소스단자가 상기 그라운드전압(GND)에 연결되고, 드레인 단자가 상기 제8 피모스 트랜지스터(MP8)의 드레인 단자에 연결되며, 게이트에 상기 제1 인버팅부(215)의 출력노드(Node4)의 전압이 인가되는 제7 엔모스 트랜지스터(MN7)를 구비한다.
상기 제3 인버팅부(217)는, 소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 게이트에 상기 제2 인버팅부(216)의 출력노드(Node5)의 전압이 인가되는 제9 피모스 트랜지스터(MP9); 드레인 단자가 상기 제9 피모스 트랜지스터(MP9)의 드레인 단자에 연결되고, 게이트에 상기 제2 인버팅부(216)의 출력노드(Node5)의 전압이 인가되는 제8 엔모스 트랜지스터(MN8); 드레인 단자가 상기 제8 엔모스 트랜지스터(MN8)의 소스 단자에 연결되고, 게이트에 상기 제2 인버팅부(216)의 출력노드(Node5)의 전압이 인가되는 제9 엔모스 트랜지스터(MN9); 및 드레인 단자가 상기 제9 엔모스 트랜지스터(MN9)의 소스 단자에 연결되고, 소스단자가 상기 네거티브 전원전압(VNEG)에 연결되며, 게이트에 상기 제2 인버팅부(216)의 출력노드(Node5)의 전압이 인가되는 제10 엔모스 트랜지스터(MN10);를 구비한다.
상기 제4 인버팅부(218)는, 소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 게이트에 상기 제3 인버팅부(217)의 출력노드(Node6)의 전압이 인가되는 제10 피모스 트랜지스터(MP10); 및 소스단자가 상기 네거티브 전원전압(VNEG)에 연결되고, 드레인 단자가 상기 제10피모스 트랜지스터(MP10)의 드레인 단자에 연결되며, 게이트에 상기 제3 인버팅부(217)의 출력노드(Node6)의 전압이 인가되는 제11 엔모스 트랜지스터(MN11)를 구비하며, 상기 제10 피모스 트랜지스터(MP10)의 드레인 단자 및 상기 제11 엔모스 트랜지스터(MN11)의 드레인 단자의 공통 노드(Node7)를 통해 상기 네거티브 제어신호(PD_NEG)가 출력된다.
상기 제5 인버팅부(219)는, 소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 게이트에 상기 제4 인버팅부(218)의 출력노드(Node7)의 전압이 인가되는 제11 피모스 트랜지스터(MP11); 및 소스단자가 상기 네거티브 전원전압(VNEG)에 연결되고, 드레인 단자가 상기 제11피모스 트랜지스터(MP11)의 드레인 단자에 연결되며, 게이트에 상기 제4 인버팅부(218)의 출력노드(Node7)의 전압이 인가되는 제12 엔모스 트랜지스터(MN12)를 구비하며, 상기 제11 피모스 트랜지스터(MP11)의 드레인 단자 및 상기 제12 엔모스 트랜지스터(MN12)의 드레인 단자의 공통 노드(Node8)를 통해 상기 포지티브 제어신호(PD_POS)가 출력된다.
상기 포지티브 전원전압(VPOS)은 상기 저전원전압(VCC)보다 높으며, 상기 네거티브 전원전압(VNEG)은 음의 전압이고 그 절대값이 상기 저전원전압(VCC)보다 낮은 것이 바람직하다.
상기 기준전압(Vref)은 접지레벨전압(0V) 내지 상기 저전원전압(VCC) 의 범위에 있으며, 외부에서 인가되거나 내부의 바이어스 회로로부터 공급되는 것이 바람직하다.
본 발명에 의한 시스템 안정화 회로는 저전원전압이 고전원전압 보다 먼저 파워 오프 되는 경우 고전원전압을 사용하는 회로를 안정화시키고, 저전원전압의 파워 오프시 시스템의 오동작을 감소시키는 효과가 있다.
또한 본 발명에 의한 시스템 안정화 회로는 공정이나 공급 전원의 변화에 의한 출력 전압 레벨의 변화를 방지하고 소비 전력을 감소시킬 수 있는 장점이 있다.
도 1a는 종래의 전자종이표시장치의 출력 구동회로의 구성을 나타내는 블록도이다.
도 1b는 도 1a의 전자종이표시장치의 출력 구동회로의 출력 드라이버에 대한 회로도이다.
도 1c는 두 가지 이상의 전원전압을 사용하는 회로에서 저전원전압이 고전원전압보다 먼저 파워 오프되는 파워 오프 시퀀스를 나타내는 도면이다.
도 2는 본 발명에 따른 시스템 안정화 회로의 일 실시예이다.
도 3은 저전원전압 레벨에 따FMS 전원 오프 펄스 생성부의 출력 신호의 로직 레벨을 나타낸 표이다.
도 4는 도 2에 도시된 상기 출력 드라이버의 일 실시예를 도시한 것이다.
도 5는 도 2에 도시된 전원 오프 펄스 생성부의 일 실시예를 도시한 것이다.
도 6은 도 2에 도시된 상기 전원 오프 펄스 생성부의 다른 실시예를 도시한 것이다.
도 7은 도 6에 도시된 전원 오프 펄스 생성부의 각 회로의 노드에서의 전압을 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하도록 한다.
도 2는 본 발명에 따른 시스템 안정화 회로의 일 실시예이다.
도 2에 도시된 본 발명에 따른 시스템 안정화 회로(200)는 전원 오프 펄스 생성부(210), 레벨 쉬프터(220) 및 출력 드라이버(230)를 포함한다.
상기 전원 오프 펄스 생성부(210)는 포지티브 전원전압(VPOS)과 네거티브 전원전압(VNEG)을 공급받아 저전원전압(VCC)에 응답하여 포지티브 제어신호(PD_POS) 및 네거티브 제어신호(PD_NEG)를 생성한다.
여기서 저전원전압(VCC)이란 레벨 쉬프터(220)에 입력을 공급하는 회로(미도시)의 전원전압으로서, 저전압(low voltage, LV) 또는 중간전압(middle voltage, MV) 레벨의 전원이며, 고전원전압(High voltage)보다 작은 전원전압이다. 또한, 상기 포지티브 전원전압(VPOS)과 상기 네거티브 전원전압(VNEG)은 출력 드라이버(230)와 레벨 쉬프터(220)의 전원전압으로서, 절대치가 저저원전압(VCC)의 전압 레벨보다 큰 고전압(high voltage) 레벨의 고전원전압이며, 각각 양 전압과 음 전압의 특성을 갖는다.
상기 포지티브 전원전압(VPOS)은 바람직하게는 VCC ~ +xV(x는 VCC이상의 양수)의 전압 즉, 상기 저전원전압(VCC)보다 높은 레벨의 양의 전압이다. 상기 네거티브 전원전압(VNEG)은 바람직하게는 - xV ~ -VCC의 전압 즉, 상기 저전원전압(VCC)보다 낮은 레벨의 음의 전압이다. 또한, 상기 저전원전압(VCC)은 포지티브 전원전압(VPOS)과 네거티브 전원전압(VNEG) 내의 범위를 갖는 것이 바람직하다.
도 3에 도시된 바와 같이, 상기 전원 오프 펄스 생성부(210)는 상기 저전원전압(VCC)이 로직 하이(H)이면 네거티브 전원전압(VNEG) 레벨의 포지티브 제어신호(PD_POS)를 출력하고, 포지티브 전원전압(VPOS) 레벨의 네거티브 제어신호(PD_NEG)를 출력한다.
그리고, 상기 전원 오프 펄스 생성부(210)는 상기 저전원전압(VCC)이 로직 로우(L)이면 포지티브 전원전압(VPOS) 레벨의 포지티브 제어신호(PD_POS)를 출력하고, 네거티브 전원전압(VNEG) 레벨의 네거티브 제어신호(PD_NEG)를 출력한다.
상기 레벨 쉬프터(220)는 상기 저전원전압(VCC)을 공급전원으로 하는 바이어스 회로에 의해 생성되는 바이어스 전압(Vbias_LV)에 의해 제어되는 회로이며, 제1 내지 제3 저전위 데이터 신호들(LV DATA_1 ~ LV_DATA_3)을 제1 내지 제3 고전위 데이터 신호들(HV DATA_1 ~ HV_DATA_3)로 변환한다.
상기 출력 드라이버(230)는 상기 포지티브 제어신호(PD_POS) 및 상기 네거티브 제어신호(PD_NEG)가 인에이블됨에 따라 상기 제1 내지 제3 고전위 데이터 신호들(HV DATA_1~HV_DATA_3)을 구동하여 출력 신호(Output)를 출력하여 디스플레이 장치, 예를 들면, 전자 종이 표시 장치에 전송한다.
도 4는 도 2에 도시된 상기 출력 드라이버(230)의 일 실시예를 도시한 것이다.
상기 출력 드라이버(230)는 제1스위칭부(231), 제2스위칭부(232) 및 구동부(233)로 구성된다.
상기 제1스위칭부(231)는 제어단자에 인가되는 포지티브 제어신호(PD_POS)에 응답하여 포지티브 전원전압(VPOS)을 구동부(233)로 스위칭하는 제1 피모스 트랜지스터(MP1)로 구성될 수 있다.
이때 제1피모스트랜지스터(MP1)는 소스단자가 포지티브 전원전압(VPOS)에 연결되고, 드레인 단자가 상기 구동부(233)에 연결되며 게이트에 포지티브 제어신호(PD_POS)가 인가된다.
상기 제1스위칭부(231)는 인에이블된 포지티브 제어신호(PD_POS)에 응답하여 출력 노드(Output)와 포지티브 전원단자 사이를 차단시켜 포지티브 전원전압(VPOS)이 출력 노드(Output)로 출력 되는 것을 방지한다.
상기 제2스위칭부(232)는 제어단자에 인가되는 네거티브 제어신호(PD_NEG)에 응답하여 네거티브 전원전압(VNEG)을 구동부(233)로 스위칭하는 제1 엔모스 트랜지스터(MN1)로 구성될 수 있다.
이때 제1 엔모스 트랜지스터(MN1)는 소스단자가 네거티브 전원전압(VNEG)에 연결되고, 드레인 단자가 상기 구동부(233)에 연결되며 게이트에 네거티브 제어신호(PD_NEG)가 인가된다.
상기 제2스위칭부(232)는 인에이블된 네거티브 제어신호(PD_NEG)에 응답하여 출력 노드와 네거티브 전원단자 사이를 차단시켜 네거티브 전원 전압(VNEG)이 출력 노드(Output)로 출력 되는 것을 방지한다.
상기 구동부(233)는 제어단자에 인가되는 고전위 데이터 신호들(HV DATA_1~HV_DATA_3) 응답하여 포지티브 전원전압(VPOS), 네거티브 전원전압(VNEG) 또는 그라운드 전압(GND)을 출력노드로 스위칭하는 제2피모스트랜지스터(MP2), 제2엔모스트랜지스터(MN2) 및 제3엔모스트랜지스터(MN3)로 구성될 수 있다.
제2피모스트랜지스터(MP2)는 소스단자가 상기 제1피모스트랜지스터(MP1)의 드레인 단자에 연결되고, 드레인 단자가 출력노드(Output)에 연결되며 게이트에 제1 고전위 데이터 신호(HV DATA_1)가 인가된다.
제2엔모스트랜지스터(MN2)는 소스단자가 그라운드 전압(GND)에 연결되고, 드레인 단자가 출력노드(Output)에 연결되며 게이트에 제2 고전위 데이터 신호(HV DATA_2)가 인가된다.
제3엔모스트랜지스터(MN3)는 소스단자가 상기 제1엔모스트랜지스터(MN1)의 드레인 단자에 연결되고, 드레인 단자가 출력노드(Output)에 연결되며 게이트에 제3 고전위 데이터 신호(HV DATA_3)가 인가된다.
상기 구동부(233)는 상기 제1스위칭부(231) 또는 제2스위칭부(232)로부터 상기 포지티브 전원전압(VPOS) 또는 상기 네거티브 전원전압(VNEG)을 공급받아 상기 고전위 데이터 신호들(HV DATA_1~HV_DATA_3)에 따라 출력 신호를 출력한다.
도 5는 도 2에 도시된 전원 오프 펄스 생성부(210)의 일 실시예를 도시한 것이다.
도 5에 도시된 전원 오프 펄스 생성부(210)는 제1 비교기(211), 제2 비교기(212), 제3 비교기(213) 및 출력부(214)를 포함한다.
상기 제1 비교기(211)는 비 반전단자에 입력되는 상기 저전원전압(VCC) 및 반전단자에 입력되는 기준전압(Vref)을 비교하여 제1 비교 신호를 출력한다. 이때 상기 제1 비교기(211)는 상기 저전원전압(VCC)이 상기 기준전압(Vref)보다 높으면 로직 하이의 제1 비교 신호를 출력하고, 상기 저전원전압(VCC)이 상기 기준전압(Vref)보다 낮으면 로직 로우의 제1 비교 신호를 출력한다.
상기 기준전압(Vref)은 외부에서 인가하거나 내부의 바이어스 회로를 통해 얻는 전압이며, 접지 레벨(0V)로부터 저전원전압(VCC) 레벨의 범위를 갖는다. 바람직하게는, 상기 기준전압(Vref)은 VCC/2의 전압 레벨을 갖는다.
상기 제2 비교기(212)는 비 반전단자에 입력되는 상기 기준전압(Vref) 및 반전단자에 입력되는 상기 저전원전압(VCC)을 비교하여 제2 비교 신호를 출력한다. 이때 상기 제2 비교기(212)는 상기 기준전압(Vref)이 상기 저전원전압(VCC)보다 높으면 로직 하이의 제2 비교 신호를 출력하고 상기 기준전압(Vref)이 상기 저전원전압(VCC)보다 낮으면 로직 로우의 제2 비교 신호를 출력한다.
상기 제3 비교기(213)는 상기 제1 비교기(211)의 출력인 제1 비교 신호와 상기 제2 비교기(212)의 출력인 제2 비교 신호에 응답하여 제 3 비교 신호를 출력한다.
상기 제3 비교기(213)는 상기 제1 비교 신호와 상기 제2 비교 신호를 비교하여 상기 제1 비교 신호가 상기 제2 비교 신호에 비해 높으면 로직 하이의 제3 비교 신호를 출력하고, 상기 제1 비교 신호가 상기 제2 비교 신호에 비해 낮으면 로직 로우의 제3 비교 신호를 출력한다.
상기 제3 비교 신호의 전압 레벨은 로직 하이일 경우 상기 포지티브 전원전압(VPOS)이며, 로직 로우일 경우 상기 네거티브 전원전압(VNEG)이 된다.
상기 제3 비교기(213)는 제3 피모스 트랜지스터(MP3), 제4 피모스 트랜지스터(MP4), 제4 엔모스 트랜지스터(MN4) 및 제5 엔모스 트랜지스터(MN5)를 포함하여 구성된다.
상기 제3 피모스 트랜지스터(MP3)는 소스단자에 상기 포지티브 전원전압(VPOS)이 연결되고, 게이트에 상기 제1 비교 신호가 인가된다.
상기 제4 피모스 트랜지스터(MP4)는 소스단자에 상기 포지티브 전원전압(VPOS)이 연결되고, 게이트에 상기 제2 비교 신호가 인가된다.
상기 제4 엔모스 트랜지스터(MN4)는 소스단자에 상기 네거티브 전원전압(VNEG)이 연결되고, 드레인 단자가 상기 제3 피모스 트랜지스터(MP3)의 드레인 단자에 연결되며, 게이트는 자신의 드레인 단자와 연결되어 있다.
상기 제5 엔모스 트랜지스터(MN5)는 소스단자에 상기 네거티브 전원전압(VNEG)이 연결되고, 드레인 단자가 상기 제4 피모스 트랜지스터(MP4)의 드레인 단자에 연결되며, 게이트는 상기 제4 엔모스 트랜지스터(MN4)의 게이트 단자와 연결되어 있다.
상기 출력부(214)는 상기 제3 비교 신호를 반전시켜 상기 포지티브 제어신호(PD_POS)를 생성하고, 상기 포지티브 제어신호(PD_POS)를 다시 반전시켜 상기 네거티브 제어신호(PD_NEG)를 생성한다.
상기 출력부(214)는 제1 인버터(IV1) 및 제2 인버터(IV2)를 구비한다.
상기 제1 인버터(IV1)는 상기 제3 비교 신호를 입력받아 반전시켜 상기 포지티브 제어신호(PD_POS)를 출력한다. 한편 상기 제2 인버터(IV2)는 상기 제1 인버터(IV1)의 출력인 상기 포지티브 제어신호(PD_POS)를 입력받아 다시 반전시켜 네거티브 제어신호(PD_NEG)를 출력한다.
도 5에 도시된 전원 오프 펄스 생성부(210)는 차동 비교기들의 출력들을 상기 제3 비교기에 의해 비교하는 방식에 의하여 공급 전원의 변화나 공정의 변화에 따른 각 소자들의 특성 변동에 둔감하도록 설계한 것이다.
도 5에 도시된 전원 오프 펄스 생성부(210)는　상기 제3 비교기(213)의 트랜지스터들(MP3,MP4,MN4,MN5)에 의해 상기 포지티브 전원전압(VPOS) 또는 네거티브 전원전압(VNEG) 레벨의 출력신호를 얻을 수 있는 장점이 있다.
도 6은 도 2에 도시된 상기 전원 오프 펄스 생성부(210)의 제2 실시예를 도시한 것이다.
상기 전원 오프 펄스 생성부(210)는 각각에 입력되는 신호의 로직을 반전시키는 제1 인버팅부(215) 내지 제5 인버팅부(219)가 직렬 연결되어 구성된다. 상기 전원 오프 펄스 생성부(210)는 제1 인버팅부(215)에서 상기 저전원전압(VCC)을 입력받고, 제4 인버팅부(218) 및 제5 인버팅부(215)에서 각각 상기 포지티브 제어신호(PD_POS) 및 상기 네거티브 제어신호(PD_NEG)를 출력한다.
이때 제1 인버팅부(215) 및 제2 인버팅부(216)는 상기 포지티브 전원 전압(VPOS)과 그라운드 전압(GND)을 공급 전원으로 사용하며, 제3 인버팅부(217), 제4 인버팅부(218) 및 제5 인버팅부(219)는 상기 포지티브 전원전압(VPOS)과 상기 네거티브 전원전압(VNEG)을 공급 전원으로 사용한다.
상기 제1 인버팅부(215)는 제5 피모스 트랜지스터(MP5), 제6 피모스 트랜지스터(MP6), 제7 피모스 트랜지스터(MP7) 및 제6 엔모스 트랜지스터(MN6)를 포함한다.
상기 제5 피모스 트랜지스터(MP5)는 소스단자가 상기 포지티브 전원전압에 연결되고 게이트에 상기 저전원전압(VCC)이 인가된다.
상기 제6 피모스 트랜지스터(MP6)는 소스단자가 상기 제5 피모스 트랜지스터(MP5)의 드레인 단자에 연결되고, 게이트에 상기 저전원전압(VCC)이 인가된다.
상기 제7 피모스 트랜지스터(MP7)는 소스단자가 상기 제6 피모스 트랜지스터(MP6)의 드레인 단자에 연결되고, 게이트에 상기 저전원전압(VCC)이 인가된다.
상기 제6 엔모스 트랜지스터(MN6)는 소스단자가 상기 그라운드전압(GND)에 연결되고, 드레인 단자가 상기 제7 피모스 트랜지스터(MP7)의 드레인 단자에 연결되며, 게이트에 상기 저전원전압(VCC)이 인가된다.
상기 제2 인버팅부(216)는 제8 피모스 트랜지스터(MP8) 및 제7 엔모스 트랜지스터(MN7)를 포함한다.
상기 제8 피모스 트랜지스터(MP8)는 소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 게이트에 상기 제1 인버팅부(215)의 출력노드인 제4노드(Node4)의 전압이 인가된다.
상기 제7 엔모스 트랜지스터(MN7)는 소스단자가 상기 그라운드전압(GND)에 연결되고, 드레인 단자가 상기 제8 피모스 트랜지스터(MP8)의 드레인 단자에 연결되며, 게이트에 상기 제1 인버팅부(215)의 출력노드인 제4노드(Node4)의 전압이 인가된다.
상기 제3 인버팅부(217)는 제9 피모스 트랜지스터(MP9), 제8 엔모스 트랜지스터(MN8), 제9 엔모스 트랜지스터(MN9) 및 제10 엔모스 트랜지스터(MN10)를 포함한다.
상기 제9 피모스 트랜지스터(MP9)는 소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 게이트에 상기 제2 인버팅부(216)의 출력노드인 제5노드(Node5)의 전압이 인가된다.
상기 제8 엔모스 트랜지스터(MN8)는 드레인 단자가 상기 제9 피모스 트랜지스터(MP9)의 드레인 단자에 연결되고, 게이트에 상기 제2 인버팅부(216)의 출력노드인 제5노드(Node5)의 전압이 인가된다.
상기 제9 엔모스 트랜지스터(MN9)는 드레인 단자가 상기 제8 엔모스 트랜지스터(MN8)의 소스 단자에 연결되고, 게이트에 상기 제2 인버팅부(216)의 출력노드인 제5노드(Node5)의 전압이 인가된다.
상기 제10 엔모스 트랜지스터(MN10)는 드레인 단자가 상기 제9 엔모스 트랜지스터(MN9)의 소스 단자에 연결되고, 소스단자가 상기 네거티브 전원전압(VNEG)에 연결되며, 게이트에 상기 제2 인버팅부(216)의 출력노드인 제5노드(Node5)의 전압이 인가된다.
상기 제4 인버팅부(218)는 제10 피모스 트랜지스터(MP10) 및 제11 엔모스 트랜지스터(MN11)를 포함한다.
상기 제10 피모스 트랜지스터(MP10)는 소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 게이트에 상기 제3 인버팅부(217)의 출력노드인 제6노드(Node6)의 전압이 인가된다.
상기 제11 엔모스 트랜지스터(MN11)는 소스단자가 상기 네거티브 전원전압(VNEG)에 연결되고, 드레인 단자가 상기 제10피모스 트랜지스터(MP10)의 드레인 단자에 연결되며, 게이트에 상기 제3 인버팅부(217)의 출력노드인 제6노드(Node6)의 전압이 인가된다.
한편, 상기 제10 피모스 트랜지스터(MP10)의 드레인 단자 및 상기 제11 엔모스 트랜지스터(MN11)의 드레인 단자의 공통 노드인 제7노드(Node7)를 통해 상기 네거티브 제어신호(PD_NEG)가 출력된다.
상기 제5 인버팅부(219)는 제11 피모스 트랜지스터(MP11) 및 제12 엔모스 트랜지스터(MN12)를 포함한다.
상기 제11 피모스 트랜지스터(MP11)는 소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 게이트에 상기 제4인버팅부(218)의 출력노드인 제7노드(Node7)의 전압이 인가된다.
상기 제12 엔모스 트랜지스터(MN12)는 소스단자가 상기 네거티브 전원전압(VNEG)에 연결되고, 드레인 단자가 상기 제11피모스 트랜지스터(MP11)의 드레인 단자에 연결되며, 게이트에 상기 제4인버팅부(218)의 출력노드인 제7노드(Node7)의 전압이 인가된다.
상기 제11 피모스 트랜지스터(MP11)의 드레인 단자 및 상기 제12 엔모스 트랜지스터(MN12)의 드레인 단자의 공통 노드인 제8노드(Node8)를 통해 상기 포지티브 제어신호(PD_POS)가 출력된다.
바람직하게는 제1 인버팅부(215) 내지 제5 인버팅부(219)의 스위칭 문턱 전압은 (입력전압 최대값 + 입력전압 최소값)/2으로 설계하는 것이 좋다. 예를 들면, 제1인버팅부(215)의 스위칭 문턱전압은 (VCC + GND)/2인 것이 바람직하다. VPOS/2의 스위칭 문턱전압을 낮추어 스위칭 문턱전압이 저전압전원(VCC)과 그라운드 전압(GND)의 범위 내에 위치되도록 하기 위하여 제1인버팅부(215)는 직렬 연결된 제5 내지 제7 피모스 트랜지스터(MP5~MP7)를 포함한다.
제3인버팅부(217)의 스위칭 문턱전압은 (VPOS + GND)/2 인 것이 바람직하다. 스위칭 문턱전압을 높여 스위칭 문턱전압이 포지티브 전원전압(VPOS)과 그라운드 전압(GND)의 범위 내에 위치되도록 하기 위하여 제3인버팅부(217)는 직렬 연결된 제8내지 제10 엔모스 트랜지스터(MN8~MN10)를 포함한다.
한편, 도 6에 도시된 제1 인버팅부(215) 내지 제5 인버팅부(219)들은 스위칭 문턱 전압을 공정조건의 변화나 공급전원의 변화에 최대한 둔감하도록 설계할 필요가 있으며, 스위칭 문턱 전압을 VCC/2로 설계하는 것이 더욱 바람직하다.
그 방법으로서, 첫째, 공급 전원의 변화에 따른 전압 변동이 없는 그라운드 전압(GND)을 이용하여 스위칭 문턱전압을 공급 전원의 변화에 둔감하게 설계한다.
둘째, 상기 제6 엔모스 트랜지스터(MN6)는 게이트-드레인 간의 전압차가 작도록 설계한다. 따라서 상기 제6 엔모스 트랜지스터(MN6)를 미들 전압용의 소자를 사용하도록 설계하여 소자의 특성을 안정적으로 보장하여 정상 동작에 영향이 없도록 한다.
　이러한 방식에 의해 공정 조건의 변동이나 공급 전원의 변화에도 안정적인 특성을 갖는 전원 오프 펄스 생성부(210)를 만들 수 있다.
도 7은 도 6에 도시된 전원 오프 펄스 생성부의 각 회로의 노드에서의 전압을 도시한 것이다.
공정 조건과 공급 전원의 변화에 따라, 상기 저전원전압(VCC)이 로직 하이일 때는 상기 제6 엔모스 트랜지스터(MN6)가 턴 온 되며, 제4 노드(Node4)의 전압은 그라운드 전압(GND)과 동일하거나 그 보다 소정 레벨 만큼 높은 전압이 된다. 한편 저전원전압(VCC)이 로직 로우일 때는 제9 피모스 트랜지스터(MP9)가 턴 온 되며, 제6 노드(Node6)의 전압은 포지티브 전원전압(VPOS)과 동일하거나 그 보다 소정 레벨 만큼 낮은 전압이 된다.
즉, 공정 조건의 변동이나 공급 전원의 변화에 따라 제4 노드(Node4)의 전압 및 제6 노드(Node6)의 전압은 소정의 범위를 갖게 되며 그 범위 내에서는 전원 오프 펄스 생성부가 정상 동작을 하게 된다.
따라서, 도 6에 도시된 전원 오프 펄스 생성부(210)는 공정 조건과 공급 전원의 변동에도 불구하고 정확한 값의 상기 포지티브 제어신호(PD_POS) 및 상기 네거티브 제어신호(PD_NEG)를 출력할 수 있다.
도면을 참조하여 본 발명에 따른 시스템 안정화 회로의 동작을 설명하면 다음과 같다.
먼저, 도 1c에 도시된 바와 같이 상기 저전원전압(VCC)이 먼저 파워 오프되고, 포지티브 전원전압(VPOS)과 네거티브 전원전압(VNEG)이 나중에 파워 오프 되는 경우를 살펴본다.
상기 저전원전압(VCC)이 파워 오프될 때, 도 5에 도시된 상기 전원 오프 펄스 생성부(210)의 동작은 다음과 같다.
이 경우에는 저전원전압(VCC)보다 상기 기준전압(Vref)이 높으므로, 상기 제1 비교기(211)는 로직 로우의 제1 비교 신호를 출력하고, 상기 제2 비교기(212)는 로직 하이의 제2 비교 신호를 출력한다.
따라서, 상기 제4 피모스 트랜지스터(MP4)는 턴 오프 되고, 상기 제3 피모스 트랜지스터(MP3)는 턴 온 된다. 따라서, 상기 제3 비교기(213)의 출력 노드인 제2 노드(Node2)의 전압이 로직 로우가 되고, 상기 포지티브 제어신호(PD_POS)는 로직 하이의 전압 레벨의 신호를 출력하고, 상기 네거티브 제어신호(PD_NEG)는 로직 로우의 전압 레벨의 신호를 출력한다. 여기서, 로직 로우는 상기 네거티브 전원전압(VNEG) 레벨이고, 로직 하이는 상기 포지티브 전원전압(VPOS) 레벨이다.
따라서, 도 4에 도시된 상기 출력 드라이버(230)의 제1 피모스 트랜지스터(MP1)와 제1 엔모스 트랜지스터(MN1)는 턴 오프 되고, 상기 제1 고전위 데이터 신호(HV_DATA_1) 및 제3 고전위 데이터 신호(HV_DATA_3)의 전압 레벨에 상관없이 상기 제2 피모스 트랜지스터(MP2)와 상기 제3 엔모스 트랜지스터(MN3)는 구동하지 않고, 상기 레벨 쉬프터(220)는 상기 저전원전압(VCC)이 파워 오프 되어 로직 하이의 제2 고전위 데이터 신호(HV_DATA_2)를 출력하므로, 상기 제2 엔모스 트랜지스터(MN2)가 턴 온 되어 상기 출력 단의 전압(Output)은 그라운드전압(GND) 레벨이 된다.
그리고, 상기 저전원전압(VCC)이 공급되는 경우에는, 도 5에 도시된 상기 전원 오프 펄스 생성부(210)는 상기 저전원전압(VCC)이 상기 기준전압(Vref)보다 높으므로, 상기 제1 비교기(211)는 로직 하이의 제1 비교 신호를 출력하고, 상기 제2 비교기(212)는 로직 로우의 제2 비교 신호를 출력한다. 따라서, 상기 제3 피모스 트랜지스터(MP3)는 턴 오프 되고, 상기 제4 피모스 트랜지스터(MP4)는 턴 온 되어, 상기 제3 비교기(213)의 출력 노드인 제2 노드(Node2)의 전압은 로직 하이가 된다.
따라서, 상기 제1 인버터(IV1)는 로직 하이인 제2 노드(Node2)의 전압을 반전시켜 로직 로우의 포지티브 제어신호(PD_POS)를 출력하고, 상기 제2 인버터(IV2)는 로직 하이의 네거티브 제어신호(PD_NEG)를 출력한다.
따라서, 도 4에 도시된 출력 드라이버(230)는 상기 제1 피모스 트랜지스터(MP1)와 상기 제1 엔모스 트랜지스터(MN1)가 턴온되어, 상기 제1 고전위 데이터 신호(HV_DATA_1), 상기 제2 고전위 데이터 신호(HV_DATA_2) 및 상기 제3 고전위 데이터 신호(HV_DATA_3)의 값에 따라 정상적인 출력 신호를 출력한다.
도 6에 도시된 전원 오프 펄스 생성부(210)의 경우 상기 저전원전압 (VCC)이 오프된 상태에서는 상기 제5 피모스 트랜지스터(MP5) 내지 상기 제7 피모스 트랜지스터(MP7)는 턴 온 되어 제4 노드(Node4)의 전압은 상기 포지티브 전원전압(VPOS)이 된다. 또한, 상기 제8 피모스 트랜지스터(MP8)는 턴 오프 되고, 상기 제7 엔모스 트랜지스터(MN7)는 턴 온 되므로 제5 노드(Node5)의 전압은 그라운드전압(GND)으로 된다.
이때 상기 제9 피모스 트랜지스터(MP9)는 턴 온 되며 도 7에 도시된 바와 같이, 제6 노드(Node6)의 전압은 상기 포지티브 전원전압(VPOS)과 동일하거나, 그보다 소정 레벨 만큼 낮은 전압이 된다.
따라서, 제11 엔모스 트랜지스터(MN11)가 턴 온 되어 제7 노드(Node7)의 전압은 로직 로우가 된다. 따라서 제7 노드(Node7)의 전압인 상기 네거티브 제어신호(PD_NEG)는 로직 로우이며, 상기 제5 인버팅부(219)는 상기 네거티브 제어신호(PD_NEG)를 반전시켜 로직 하이의 포지티브 제어신호(PD_POS)를 출력한다.
이에 따라 도 4에 도시된 상기 출력 드라이버(230)의 제1 피모스 트랜지스터(MP1)와 제1 엔모스 트랜지스터(MN1)는 턴 오프 되고, 상기 제1 고전위 데이터 신호(HV_DATA_1) 및 제3 고전위 데이터 신호(HV_DATA_3)의 전압 레벨에 상관없이 상기 제2 피모스 트랜지스터(MP2)와 상기 제3 엔모스 트랜지스터(MN3)는 구동하지 않고, 상기 레벨 쉬프터(220)는 로직 하이의 제2 고전위 데이터 신호(HV_DATA_2)를 출력하므로, 상기 제2 엔모스 트랜지스터(MN2)가 턴 온 되어 상기 출력 단의 전압(Output)은 그라운드 전압(GND) 레벨이 된다.
이와 같이, 본 발명에 따른 전원 오프 펄스 생성부(210)에 의해 상기 저전원전압(VCC)이 파워 오프될 때 포지티브 전원전압(VPOS) 레벨의 포지티브 제어신호(PD_POS)를 출력하고, 네거티브 전원전압(VNEG) 레벨의 네거티브 제어신호(PD_NEG)를 출력하여, 본 발명에 따른 출력 드라이버(230)는 상기 포지티브 전원 전압(VPOS)과 상기 네거티브 전원전압(VNEG)이 상기 구동부(233)에 전송되는 것을 차단하여 상기 고전위 데이터 신호들(HV_DATA_1~HV_DATA_3)에 상관없이 출력 신호(Output)는 그라운드 전압(VGND) 레벨을 갖게 된다.
한편, 도 6에 도시된 전원 오프 펄스 생성부(210)는 상기 저전원전압 (VCC)이 공급되는 경우(즉, 'VCC=H'인 경우) 상기 제6 엔모스 트랜지스터(MN6)가 턴 온 되며 도 7에 도시된 바와 같이, 제4 노드(Node6)의 전압은 그라운드 전압(GND)과 동일하거나, 그보다 소정 레벨 만큼 높은 로직 로우 레벨의 전압이 된다.
이에 따라 도 6에 도시된 제8 피모스 트랜지스터(MP8)가 턴 온 되고, 제5노드(Node5)의 전압은 포지티브 전원전압(VPOS)이 된다. 이어서 제8 내지 제10 엔모스 트랜지스터(MN8, MN9, MN10)가 턴 온 되어 제6노드(Node6)의 전압은 네거티브 전원전압(VNEG)이 된다.
이에 따라 제10 피모스 트랜지스터(MP10)가 턴 온 되고, 제7노드(Node7)에서는 포지티브 전원전압(VPOS)의 레벨을 갖는 로직 하이의 네거티브 제어신호(PD_NEG)를 출력하고, 제8노드(Node8)에서는 네거티브 전원전압(VNEG)의 레벨을 갖는 로직 로우의 포지티브 제어신호(PD_POS)를 출력한다.
따라서, 도 4에 도시된 출력 드라이버(230)는 상기 제1 피모스 트랜지스터(MP1)와 상기 제1 엔모스 트랜지스터(MN1)가 턴온되어, 상기 제1 고전위 데이터 신호(HV_DATA_1), 상기 제2 고전위 데이터 신호(HV_DATA_2) 및 상기 제3 고전위 데이터 신호(HV_DATA_3)의 값에 따라 정상적인 출력 신호를 출력한다.
도 5에 도시된 상기 전원 오프 펄스 생성부(210)는 공정 조건의 변화와 공급 전원(포지티브 전원전압(VPOS)/네거티브 전원전압(VNEG))의 변동에 둔감한 동작 특성을 보여 안정되고 성능이 우수한 장점이 있으며, 도 6에 도시된 전원 오프 펄스 생성부(210)는 도 5에 도시된 전원 오프 펄스 생성부(210)에 비해 기준전압(Vref)과 같은 외부 전압의 인가가 필요없고, 회로의 구성이 간단하며 전력 소모가 작은 장점이 있다.
본 발명에서는 편의상 전자 종이 표시 장치의 출력 구동 회로에 대해 설명하였으나 본 발명의 기술적 사상은 전자 종이 표시 장치의 출력 구동 회로 뿐 만 아니라 3-상(stage) 출력을 요하는 모든 장치에 적용될 수 있다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (17)

  1. 포지티브 전원전압(VPOS), 네거티브 전원전압(VNEG) 및 저전원전압(VCC)을 입력받아 포지티브 제어신호(PD_POS) 및 네거티브 제어신호(PD_NEG)를 생성하는 전원 오프 펄스 생성부(210);
    저전위 데이터 신호(LV_DATA_1 ~ LV_DATA_3)를 고전위 데이터 신호(HV_DATA_1 ~ HV_DATA_3)로 변환하는 레벨 쉬프터(220); 및
    상기 포지티브 제어신호, 네거티브 제어신호 및 고전위 데이터신호에 응답하여 상기 포지티브 전원전압(VPOS), 네거티브 전원전압(VNEG) 또는 그라운드 전압(GND)을 갖는 출력신호를 출력하는 출력 드라이버(230)를 구비하는 것을 특징으로 하는 시스템 안정화 회로.
  2. 제 1 항에 있어서,
    상기 출력 드라이버(230)는,
    상기 포지티브 제어신호(PD_POS)에 응답하여 상기 포지티브 전원전압(VPOS)을 공급 또는 차단하는 제1스위칭부(231);
    상기 네거티브 제어신호(PD_NEG)에 응답하여 상기 네거티브 전원전압(VNEG)을 공급 또는 차단하는 제2스위칭부(232); 및
    상기 제1스위칭부 또는 제2스위칭부로부터 상기 포지티브 전원전압(VPOS) 또는 상기 네거티브 전원전압(VNEG)을 공급받음에 따라 상기 고전위 데이터 신호(HV_DATA_1 ~ HV_DATA_3)들을 구동하여 상기 출력신호를 출력하는 구동부(233)를 구비하는 것을 특징으로 하는 시스템 안정화 회로.
  3. 제 2 항에 있어서,
    상기 제1스위칭부(231)는,
    소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 드레인 단자가 상기 구동부에 연결되며, 게이트에 상기 포지티브 제어신호(PD_POS)가 인가되는 제1 피모스 트랜지스터(MP1)를 구비하고,
    상기 제2 스위칭부(232)는,
    소스단자가 상기 네거티브 전원전압(VNEG)에 연결되고, 드레인 단자가 상기 구동부에 연결되며, 게이트에 상기 네거티브 제어신호(PD_NEG)가 인가되는 제1 엔모스 트랜지스터(MN1)를 구비하는 것을 특징으로 하는 시스템 안정화 회로.
  4. 제 3 항에 있어서,
    상기 구동부(233)는,
    소스단자가 상기 제1 피모스 트랜지스터(MP1)의 드레인 단자에 연결되고, 드레인 단자가 출력단자에 연결되며, 게이트에 제1 고전위 데이터 신호(HV_DATA_1)가 인가되는 제2 피모스 트랜지스터(MP2);
    소스단자가 그라운드전압(GND)에 연결되고, 드레인 단자가 출력단자에 연결되며, 게이트에 제2 고전위 데이터 신호(HV_DATA_2)가 인가되는 제2 엔모스 트랜지스터(MN2); 및
    소스단자가 상기 제1 엔모스 트랜지스터(MN1)의 드레인 단자에 연결되고, 드레인 단자가 출력단자에 연결되며, 게이트에 제3 고전위 데이터 신호(HV_DATA_3)가 인가되는 제3 엔모스 트랜지스터(MN3);를 구비하는 것을 특징으로 하는 시스템 안정화 회로.
  5. 제 1 항에 있어서,
    상기 전원 오프 펄스 생성부(210)는,
    상기 저전원전압(VCC)과 기준전압(Vref)을 비교하여 제1 비교 신호를 출력하는 제1 비교기(211);
    상기 기준전압(Vref)과 상기 저전원전압(VCC)을 비교하여 제2 비교 신호를 출력하는 제2 비교기(212);
    상기 제1 비교기의 출력과 상기 제2 비교기의 출력을 비교하여 제3 비교 신호를 출력하는 제3 비교기(213); 및
    상기 제3 비교 신호를 반전시켜 상기 포지티브 제어신호(PD_POS)를 생성하고, 상기 포지티브 제어신호(PD_POS)를 다시 반전시켜 상기 네거티브 제어신호(PD_NEG)를 생성하는 출력부(214)를 구비하는 것을 특징으로 하는 시스템 안정화 회로.
  6. 제 5항에 있어서,
    상기 제1 비교기는 비반전단자에 상기 저전원전압(VCC)이 입력되고, 반전단자에 상기 기준전압(Vref)이 입력되며,
    상기 제2 비교기는 비반전단자에 상기 기준전압(Vref)이 입력되고, 반전단자에 상기 저전원전압(VCC)이 입력되는 것을 특징으로 하는 시스템 안정화 회로.
  7. 제 6 항에 있어서,
    상기 제3 비교기(213)는,
    소스단자에 상기 포지티브 전원전압(VPOS)이 연결되고, 게이트에 상기 제1 비교 신호가 인가되는 제3 피모스 트랜지스터(MP3):
    소스단자에 상기 포지티브 전원전압(VPOS)이 연결되고, 게이트에 상기 제2 비교 신호가 인가되는 제4 피모스 트랜지스터(MP4);
    소스단자에 상기 네거티브 전원전압(VNEG)이 연결되고, 드레인 단자가 상기 제3 피모스 트랜지스터(MP3)의 드레인 단자에 연결되며, 게이트는 자신의 드레인 단자와 연결되는 제4 엔모스 트랜지스터(MN4); 및
    소스단자에 상기 네거티브 전원전압(VNEG)이 연결되고, 드레인 단자가 상기 제4 피모스 트랜지스터(MP4)의 드레인 단자에 연결되며, 게이트는 상기 제4 엔모스 트랜지스터(MN4)의 게이트 단자와 연결되는 제5 엔모스 트랜지스터(MN5)를 구비하는 것을 특징으로 하는 시스템 안정화 회로.
  8. 제 1 항에 있어서,
    상기 전원 오프 펄스 생성부(210)는,
    각각에 입력되는 신호의 로직 레벨을 반전시켜 출력하는 제1 인버팅부(215) 내지 제5 인버팅부(219)가 순차적으로 직렬 연결되어 구성되며,
    상기 제1 인버팅부(215) 는 상기 저전원전압(VCC)을 입력받고,
    상기 제4 인버팅부(218) 및 제5 인버팅부(219)는 각각 상기 포지티브 제어신호(PD_POS) 및 상기 네거티브 제어신호(PD_NEG)를 출력하는 것을 특징으로 하는 시스템 안정화 회로.
  9. 제 8 항에 있어서,
    상기 제1 인버팅부(215) 및 제2 인버팅부(216)는 상기 포지티브 전원 전압(VPOS)과 그라운드전압(GND)을 공급 전원으로 사용하며,
    상기 제3 인버팅부(217) 내지 제5 인버팅부(219)는 상기 포지티브 전원전압(VPOS)과 상기 네거티브 전원전압(VNEG)을 공급 전원으로 사용하는 것을 특징으로 하는 시스템 안정화 회로.
  10. 제 9 항에 있어서,
    상기 제1 인버팅부(215)는,
    소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고 게이트에 상기 저전원전압(VCC)이 인가되는 제5 피모스 트랜지스터(MP5);
    소스단자가 상기 제5 피모스 트랜지스터(MP5)의 드레인 단자에 연결되고, 게이트에 상기 저전원전압(VCC)이 인가되는 제6 피모스 트랜지스터(MP6);
    소스단자가 상기 제6 피모스 트랜지스터(MP6)의 드레인 단자에 연결되고, 게이트에 상기 저전원전압(VCC)이 인가되는 제7 피모스 트랜지스터(MP7); 및
    소스단자가 상기 그라운드전압(GND)에 연결되고, 드레인 단자가 상기 제7 피모스 트랜지스터(MP7)의 드레인 단자에 연결되며, 게이트에 상기 저전원전압(VCC)이 인가되는 제6 엔모스 트랜지스터(MN6)를 구비하는 것을 특징으로 하는 시스템 안정화 회로.
  11. 제 10 항에 있어서,
    상기 제6 엔모스 트랜지스터(MP6)의 게이트-드레인 전압차는,
    상기 제5 피모스 트랜지스터(MP5) 내지 상기 제7 피모스 트랜지스터(MP7)의 게이트-드레인 전압차에 비해 상대적으로 적은 값을 갖는 것을 특징으로 하는 시스템 안정화 회로.
  12. 제 11 항에 있어서,
    상기 제2 인버팅부(216)는,
    소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 게이트에 상기 제1 인버팅부(215)의 출력노드(Node4)의 전압이 인가되는 제8 피모스 트랜지스터(MP8); 및
    소스단자가 상기 그라운드전압(GND)에 연결되고, 드레인 단자가 상기 제8 피모스 트랜지스터(MP8)의 드레인 단자에 연결되며, 게이트에 상기 제1 인버팅부(215)의 출력노드(Node4)의 전압이 인가되는 제7 엔모스 트랜지스터(MN7)를 구비하는 것을 특징으로 하는 시스템 안정화 회로.
  13. 제 12 항에 있어서,
    상기 제3 인버팅부(217)는,
    소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 게이트에 상기 제2 인버팅부(216)의 출력노드(Node5)의 전압이 인가되는 제9 피모스 트랜지스터(MP9);
    드레인 단자가 상기 제9 피모스 트랜지스터(MP9)의 드레인 단자에 연결되고, 게이트에 상기 제2 인버팅부(216)의 출력노드(Node5)의 전압이 인가되는 제8 엔모스 트랜지스터(MN8);
    드레인 단자가 상기 제8 엔모스 트랜지스터(MN8)의 소스 단자에 연결되고, 게이트에 상기 제2 인버팅부(216)의 출력노드(Node5)의 전압이 인가되는 제9 엔모스 트랜지스터(MN9); 및
    드레인 단자가 상기 제9 엔모스 트랜지스터(MN9)의 소스 단자에 연결되고, 소스단자가 상기 네거티브 전원전압(VNEG)에 연결되며, 게이트에 상기 제2 인버팅부(216)의 출력노드(Node5)의 전압이 인가되는 제10 엔모스 트랜지스터(MN10);를 구비하는 것을 특징으로 하는 시스템 안정화 회로.
  14. 제 13 항에 있어서,
    상기 제4 인버팅부(218)는,
    소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 게이트에 상기 제3 인버팅부(217)의 출력노드(Node6)의 전압이 인가되는 제10 피모스 트랜지스터(MP10); 및
    소스단자가 상기 네거티브 전원전압(VNEG)에 연결되고, 드레인 단자가 상기 제10피모스 트랜지스터(MP10)의 드레인 단자에 연결되며, 게이트에 상기 제3 인버팅부(217)의 출력노드(Node6)의 전압이 인가되는 제11 엔모스 트랜지스터(MN11)를 구비하며,
    상기 제10 피모스 트랜지스터(MP10)의 드레인 단자 및 상기 제11 엔모스 트랜지스터(MN11)의 드레인 단자의 공통 노드(Node7)를 통해 상기 네거티브 제어신호(PD_NEG)가 출력되는 것을 특징으로 하는 시스템 안정화 회로.
  15. 제 14 항에 있어서,
    상기 제5 인버팅부(219)는,
    소스단자가 상기 포지티브 전원전압(VPOS)에 연결되고, 게이트에 상기 제4 인버팅부(218)의 출력노드(Node7)의 전압이 인가되는 제11 피모스 트랜지스터(MP11); 및
    소스단자가 상기 네거티브 전원전압(VNEG)에 연결되고, 드레인 단자가 상기 제11피모스 트랜지스터(MP11)의 드레인 단자에 연결되며, 게이트에 상기 제4 인버팅부(218)의 출력노드(Node7)의 전압이 인가되는 제12 엔모스 트랜지스터(MN12)를 구비하며,
    상기 제11 피모스 트랜지스터(MP11)의 드레인 단자 및 상기 제12 엔모스 트랜지스터(MN12)의 드레인 단자의 공통 노드(Node8)를 통해 상기 포지티브 제어신호(PD_POS)가 출력되는 것을 특징으로 하는 시스템 안정화 회로.
  16. 제 1항 내지 제 15항 중 어느 한 항에 있어서,
    상기 포지티브 전원전압(VPOS)은 상기 저전원전압(VCC)보다 높으며,
    상기 네거티브 전원전압(VNEG)은 음의 전압이고 그 절대값이 상기 저전원전압(VCC)보다 낮은 것을 특징으로 하는 시스템 안정화 회로.
  17. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 기준전압(Vref)은 접지레벨전압(0V) 내지 상기 저전원전압(VCC) 의 범위에 있으며, 외부에서 인가되거나 내부의 바이어스 회로로부터 공급되는 것을 특징으로 하는 시스템 안정화 회로.
KR1020100110706A 2009-12-22 2010-11-09 시스템 안정화 회로 Active KR101120941B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020090129028 2009-12-22
KR20090129028 2009-12-22

Publications (2)

Publication Number Publication Date
KR20110073242A KR20110073242A (ko) 2011-06-29
KR101120941B1 true KR101120941B1 (ko) 2012-03-05

Family

ID=44404050

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100110706A Active KR101120941B1 (ko) 2009-12-22 2010-11-09 시스템 안정화 회로

Country Status (1)

Country Link
KR (1) KR101120941B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100188629B1 (ko) 1994-07-28 1999-06-01 포만 제프리 엘 논리 펄스를 정적 논리 레벨로 변환시키는 시스템 및 방법
JP2010119104A (ja) 2008-11-11 2010-05-27 Taiwan Semiconductor Manufacturing Co Ltd 位相歪みのない電圧レベル変換器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100188629B1 (ko) 1994-07-28 1999-06-01 포만 제프리 엘 논리 펄스를 정적 논리 레벨로 변환시키는 시스템 및 방법
JP2010119104A (ja) 2008-11-11 2010-05-27 Taiwan Semiconductor Manufacturing Co Ltd 位相歪みのない電圧レベル変換器

Also Published As

Publication number Publication date
KR20110073242A (ko) 2011-06-29

Similar Documents

Publication Publication Date Title
US7501876B2 (en) Level shifter circuit
JP5881432B2 (ja) レベル変換回路
KR101265218B1 (ko) 시스템 초기 전압 공급시 또는 슬립모드시 고정된 값을갖는 입/출력 장치
US9660651B2 (en) Level shift circuit
KR101120941B1 (ko) 시스템 안정화 회로
JP2009282908A (ja) レギュレータ
JP4249597B2 (ja) レベルシフト回路
JP4465283B2 (ja) 差動増幅回路
US9722579B1 (en) Semiconductor device
TWI446716B (zh) 電壓偏移裝置
JP7136622B2 (ja) レベル変換回路
KR100889310B1 (ko) 전압공급회로
CN110297517B (zh) 基准电压产生电路
JP4340606B2 (ja) 自己バイアス回路
KR101105154B1 (ko) 출력 드라이버의 출력 전압 안정화 회로
JP4583202B2 (ja) レベルシフト回路
KR100799099B1 (ko) 파워-업 신호 발생 장치
TWI632775B (zh) 緩衝電路
KR100277866B1 (ko) 반도체 소자의 출력 드라이버
KR100406544B1 (ko) 반도체 장치
CN108696275B (zh) 缓冲电路
JP5067463B2 (ja) ドライブ回路
KR101185984B1 (ko) 내부 전원전압 레벨 안정화회로
JP4631524B2 (ja) ドライブ回路
KR20010058379A (ko) 전압 스위치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20101109

PA0201 Request for examination
PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20111121

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20120221

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20120221

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20141210

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20141210

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20151209

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20151209

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20161206

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20161206

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20171204

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20171204

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20181204

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20181204

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20191210

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20191210

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20201209

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20211206

Start annual number: 11

End annual number: 11