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KR101116726B1 - Method for forming recess gate in semiconductor device - Google Patents

Method for forming recess gate in semiconductor device Download PDF

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KR101116726B1
KR101116726B1 KR1020080060075A KR20080060075A KR101116726B1 KR 101116726 B1 KR101116726 B1 KR 101116726B1 KR 1020080060075 A KR1020080060075 A KR 1020080060075A KR 20080060075 A KR20080060075 A KR 20080060075A KR 101116726 B1 KR101116726 B1 KR 101116726B1
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hard mask
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forming
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김수호
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주식회사 하이닉스반도체
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Abstract

본 발명은, 소자분리막에 의해 정의된 반도체기판의 활성영역 중 리세스 게이트용 트랜치가 형성될 영역을 노출시키고, 나머지 활성영역을 덮는 하드마스크막 패턴을 형성하는 단계와, 하드마스크막 패턴에 의한 반도체기판의 노출부분을 식각하여 리세스 게이트용 트랜치를 형성하는 단계와, 리세스 게이트용 트랜치 내벽에 게이트 유전막을 형성하는 단계와, 게이트 유전막이 형성된 리세스 게이트용 트랜치를 채우고 하드마스크막 패턴을 덮도록 전면에 게이트 도전막을 형성하는 단계와, 게이트 도전막 위에 게이트 금속막 및 게이트 하드마스크막을 형성하는 단계와, 리세스 게이트용 트랜치 상단의 양측에 하드마스크막 패턴이 남도록 하드마스크막 패턴, 게이트 도전막, 게이트 금속막 및 게이트 하드마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 리세스 게이트 형성방법을 제시한다.The present invention provides a method of forming a hard mask layer pattern covering an active region of a recess gate in an active region of a semiconductor substrate defined by an isolation layer, and forming a hard mask layer pattern covering the remaining active region. Etching the exposed portion of the semiconductor substrate to form a recess gate trench, forming a gate dielectric layer on an inner wall of the recess gate trench, filling the recess gate trench in which the gate dielectric layer is formed, and filling a hard mask pattern Forming a gate conductive film on the entire surface of the gate conductive film; forming a gate metal film and a gate hard mask film on the gate conductive film; and forming a hard mask film pattern and a gate on both sides of the top of the recess gate trench. Patterning the conductive film, the gate metal film, and the gate hardmask film A recessed gate forming method of a conductor device is provided.

리세스 게이트, 하드마스크막 패턴 Recessed gate, hardmask pattern

Description

반도체 소자의 리세스 게이트 형성방법{Method for forming recess gate in semiconductor device}Method for forming recess gate in semiconductor device

본 발명은 반도체소자의 게이트 형성방법에 관한 것으로, 특히 리세스(recess) 게이트를 형성하는 방법에 관한 것이다.The present invention relates to a method of forming a gate of a semiconductor device, and more particularly to a method of forming a recess gate.

반도체 소자의 고집적화, 미세화로 인하여 전자들이 이동하는 게이트 채널의 길이가 짧아짐에 따라 반도체 소자의 특성이 저하될 수 있는 단채널 효과(short channel effect)가 나타나고, 이에 따라 문턱전압(threshold voltage; Vt) 조절이 취약해 질 수 있다. 이러한 문제점을 해결하기 위하여 리세스 게이트(recess gate) 가 제시되고 있다. 리세스 게이트는 게이트를 반도체 기판 아래로 형성할 수 있기 때문에 게이트 채널길이를 보다 길게 확보할 수 있어 단채널 효과를 개선시킬 수 있다. 그런데, 리세스 게이트의 형성과정 중 리소그래피 공정에서 미스얼라인(misalign)이 발생할 경우, 리세스 게이트 간의 임계선폭(critical demension; CD)이 변동될 수 있다. 임계선폭(CD)의 변동으로 인하여 전자들이 이동하는 채널의 길이가 리세스 게이트들마다 달라져, 셀 전체의 문턱전압 산포가 넓어질 수 있고 반도체 소자의 수율이 낮아질 수 있다.Due to the shortening of the gate channel through which electrons move due to the high integration and miniaturization of the semiconductor device, a short channel effect may occur, which may degrade the characteristics of the semiconductor device. Thus, a threshold voltage (Vt) Regulation can be vulnerable. In order to solve this problem, a recess gate has been proposed. Since the recess gate can form the gate under the semiconductor substrate, the gate channel length can be secured longer, thereby improving the short channel effect. However, when misalignment occurs in the lithography process during the formation of the recess gate, a critical demension (CD) between the recess gates may vary. Due to the variation in the threshold line width CD, the length of the channel through which electrons move varies from recess to gate, thereby widening the threshold voltage distribution of the entire cell and lowering the yield of the semiconductor device.

도 1은 종래 기술의 리세스 게이트 형성방법에서 발생할 수 있는 문제점을 설명하기 위해서 나타낸 도면이다. 도 1을 참조하면, 반도체기판(100)에 활성영역(105)을 정의하는 STI(shallow trench isolation) 구조의 소자분리막(110)을 형성한다. 소자분리막(110)에 의해 정의된 활성영역(105)을 선택적으로 식각하여 리세스 게이트용 트랜치(120)를 형성한다. 리세스 게이트용 트랜치(120) 내벽 및 활성영역(105) 표면에 게이트 유전막(미도시)을 형성한다. 게이트 유전막(130) 위에 리세스 게이트용 트랜치(120)를 채우고 활성영역(105)을 덮는 게이트 도전막을 형성한다. 게이트 도전막을 패터닝하여 리세스 게이트(140)를 형성한다. 이 경우, 리세스 게이트(140)를 패터닝하는 리소그래피 공정에서 미스얼라인(missalign)이 발생할 수 있다. 미스얼라인의 발생으로 각각의 리세스 게이트(140)의 임계선폭(CD)이 달라질 수 있다. 이에 따라 전자들이 이동하는 게이트 채널의 거리도 달라져 문턱 전압에 영향을 줄 수 있다. 예를 들면, 각 리세스 게이트(140) 간의 문턱전압이 b에 비해 a가 상대적으로 높아지거나 또는 b에 비해 c가 상대적으로 낮아져 문턱전압의 산포가 넓어질 수 있다. 문턱전압의 산포가 넓어짐에 따라 리세스 게이트(140)의 채널이 원치않게 턴온(turn on) 또는 턴오프(turn off)되어 반도체 소자의 수율 손실을 가져올 수 있다. 1 is a view illustrating a problem that may occur in the recess gate forming method of the prior art. Referring to FIG. 1, an isolation layer 110 having a shallow trench isolation (STI) structure defining an active region 105 is formed in a semiconductor substrate 100. The active region 105 defined by the device isolation layer 110 is selectively etched to form the recess gate trench 120. A gate dielectric layer (not shown) is formed on the inner wall of the recess gate trench 120 and the surface of the active region 105. A gate conductive layer covering the recess gate trench 120 and covering the active region 105 is formed on the gate dielectric layer 130. The gate conductive layer is patterned to form the recess gate 140. In this case, misalignment may occur in the lithography process of patterning the recess gate 140. Due to the misalignment, the threshold line width CD of each recess gate 140 may vary. Accordingly, the distance of the gate channel through which the electrons move may also change, which may affect the threshold voltage. For example, a threshold voltage between each recess gate 140 may be relatively higher than b, or c may be relatively lower than b, thereby widening the distribution of the threshold voltage. As the spread of the threshold voltage widens, the channel of the recess gate 140 may be turned on or off undesirably, resulting in a yield loss of the semiconductor device.

본 발명은 소자분리막에 의해 정의된 반도체기판의 활성영역 중 리세스 게이트용 트랜치가 형성될 영역을 노출시키고, 나머지 활성영역을 덮는 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴에 의한 상기 반도체기판의 노출부분을 식각하여 리세스 게이트용 트랜치를 형성하는 단계; 상기 리세스 게이트용 트랜치 내벽에 게이트 유전막을 형성하는 단계; 상기 게이트 유전막이 형성된 리세스 게이트용 트랜치를 채우고 상기 하드마스크막 패턴을 덮도록 전면에 게이트 도전막을 형성하는 단계; 상기 게이트 도전막 위에 게이트 금속막 및 게이트 하드마스크막을 형성하는 단계; 및 상기 리세스 게이트용 트랜치 상단의 양측에 상기 하드마스크막 패턴이 남도록 상기 하드마스크막 패턴, 상기 게이트 도전막, 상기 게이트 금속막 및 상기 게이트 하드마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 리세스 게이트 형성방법이다.The present invention provides a method of manufacturing a semiconductor device, comprising: exposing a region where a trench for a recess gate is to be formed in an active region of a semiconductor substrate defined by an isolation layer, and forming a hard mask layer pattern covering the remaining active region; Etching the exposed portion of the semiconductor substrate by the hard mask layer pattern to form a trench for a recess gate; Forming a gate dielectric layer on an inner wall of the recess gate trench; Forming a gate conductive layer on an entire surface of the trench to fill the recess gate trench in which the gate dielectric layer is formed and to cover the hard mask pattern; Forming a gate metal layer and a gate hard mask layer on the gate conductive layer; And patterning the hard mask layer pattern, the gate conductive layer, the gate metal layer, and the gate hard mask layer such that the hard mask layer pattern remains on both sides of an upper portion of the recess gate trench. Gate forming method.

상기 하드마스크막 패턴은 알루미늄산화막(Al2O3) 패턴 또는 질화막 패턴으로 형성할 수 있다.The hard mask layer pattern may be formed of an aluminum oxide layer (Al 2 O 3 ) pattern or a nitride layer pattern.

상기 알루미늄산화막(Al2O3) 패턴을 이용한 하드마스크막 패턴을 형성하는 단계는, 상기 소자분리막에 의해 정의된 반도체기판의 활성영역에 알루미늄산화막을 형성하는 단계; 상기 알루미늄산화막에 열처리하는 단계; 및 상기 알루미늄산화막을 선택적으로 식각하여 알루미늄산화막 패턴을 형성하는 단계를 포함할 수 있다.The forming of the hard mask layer pattern using the aluminum oxide layer (Al 2 O 3 ) pattern may include forming an aluminum oxide layer in an active region of the semiconductor substrate defined by the device isolation layer; Heat-treating the aluminum oxide film; And selectively etching the aluminum oxide layer to form an aluminum oxide layer pattern.

상기 알루미늄산화막은 상기 원자층증착(ALD) 방법을 이용하여 100℃ 내지 400℃의 온도에서 10 torr 내지 100 torr의 압력으로 유지하여 형성할 수 있다.The aluminum oxide film may be formed by maintaining a pressure of 10 torr to 100 torr at a temperature of 100 ° C. to 400 ° C. using the atomic layer deposition (ALD) method.

상기 알루미늄산화막의 열처리는 질소와 산소가 혼합된 분위기에서, 800℃ 내지 1200℃의 온도로 10분 내지 120분 동안 수행할 수 있다.Heat treatment of the aluminum oxide film may be performed for 10 minutes to 120 minutes at a temperature of 800 ℃ to 1200 ℃ in an atmosphere of nitrogen and oxygen mixed.

상기 리세스 게이트용 트랜치를 형성하는 단계 후에, 상기 리세스 게이트용 트랜치를 식각과정에서 손상받은 상기 하드마스크막 패턴의 표면을 제거하는 단계를 더 포함할 수 있다.After forming the recess gate trench, the method may further include removing a surface of the hard mask layer pattern that is damaged during the etching of the recess gate trench.

상기 하드마스크막 패턴의 손상부분을 제거하는 단계는, 상기 하드마스크막 패턴이 형성된 상기 반도체기판상에 포토레지스트막을 전면 도포하는 단계; 상기 하드마스크막 패턴의 손상된 표면이 제거되도록 상기 포토레지스트막 및 하드마스크막 패턴의 상부면에 대해 화학적기계적연마(CMP)를 수행하는 단계; 및 상기 화학적기계적연마(CMP)가 수행되고 남은 포토레지스트막을 제거하는 단계를 포함할 수 있다.The removing of the damaged portion of the hard mask layer pattern may include: applying a photoresist layer on the entire surface of the semiconductor substrate on which the hard mask layer pattern is formed; Performing chemical mechanical polishing (CMP) on the upper surface of the photoresist film and the hard mask film pattern so that the damaged surface of the hard mask film pattern is removed; And removing the remaining photoresist film after the chemical mechanical polishing (CMP) is performed.

상기 손상받은 하드마스크막 패턴의 표면을 제거하는 방법은, 상기 하드마스크막 패턴의 손상된 표면에 대한 터치(touch) 화학적기계적연마(CMP) 방법을 사용하여 수행할 수도 있다.The method of removing the damaged surface of the hard mask film pattern may be performed by using a touch chemical mechanical polishing (CMP) method on the damaged surface of the hard mask film pattern.

본 발명은, 소자분리영역 및 활성영역을 포함하고 상기 활성영역에 형성된 리세스 게이트용 트랜치를 갖는 반도체기판; 상기 리세스 게이트용 트랜치 내벽에 형성된 게이트 유전막; 상기 리세스 게이트용 트랜치를 채우면서 리세스 게이트용 트랜치 상부로 돌출되되, 상기 돌출된 부분의 하부는 상기 리세스 게이트용 트랜치 에 정렬되고 상기 돌출된 부분의 상부는 상기 리세스 게이트용 트랜치 폭보다 큰 폭을 갖는 게이트 도전막; 상기 리세스 게이트용 트랜치 상부로 돌출된 게이트 도전막 중 상기 하부의 측면에 배치되는 절연막; 및 상기 게이트 도전막 위에 배치되는 게이트 금속막 및 게이트 하드마스크막을 구비하는 반도체 소자의 리세스 게이트이다.The present invention provides a semiconductor substrate including a device isolation region and an active region and having a recess gate trench formed in the active region; A gate dielectric layer formed on an inner wall of the recess gate trench; Filling the recess gate trench and protrude above the recess gate trench, the lower portion of the protruding portion is aligned with the recess gate trench and the upper portion of the protruding portion is larger than the trench gate trench width. A gate conductive film having a large width; An insulating layer disposed on a side surface of the lower portion of the gate conductive layer protruding from the trench for the recess gate; And a recess gate of the semiconductor device including a gate metal film and a gate hard mask film disposed on the gate conductive film.

도 2a 내지 도 6b는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 형성방법을 설명하기 위한 도면들이다. 도 2a 내지 6a는 평면도이고, 도 2b 내지 도 6b는 각각 도 2a 내지 도 6a의 선 A-A'를 따라 나타내 보인 단면도이다. 도 2a 및 도 2b를 참조하면, 반도체기판(200) 상에 활성영역(220)을 정의하기 위한 소자분리막(210)을 형성한다. 구체적으로, 반도체기판(200) 상에 일정 두께의 패드 산화막(미도시)과 패드 질화막(미도시)을 적층한다. 패드 산화막 및 패드 질화막에 선택적인 식각공정을 수행하여 반도체기판(200) 표면을 노출시킨다. 노출된 반도체기판(200)에 식각공정을 수행하여 소정 깊이의 트랜치(205)를 형성한다. 트랜치(205) 내에 소자분리막(210)을 매립한 후에, 평탄화 공정을 수행하여 반도체 기판(200)의 표면을 노출시킨다. 이어서, 남아있는 패드 산화막 및 패드 질화막을 제거한다. 소자분리막(210)을 형성하는 물질은 예를 들면, HDP(High Density Plasma)막, SOD(Spin On Dielectric)막 또는 HDP막과 SOD막으로 조합된 것을 사용할 수 있다. 2A through 6B are diagrams for describing a method of forming a semiconductor device having a recess gate according to an exemplary embodiment of the present invention. 2A through 6A are plan views, and FIGS. 2B through 6B are cross-sectional views taken along the line A-A 'of FIGS. 2A through 6A, respectively. 2A and 2B, an isolation layer 210 is formed on the semiconductor substrate 200 to define the active region 220. Specifically, a pad oxide film (not shown) and a pad nitride film (not shown) having a predetermined thickness are stacked on the semiconductor substrate 200. Selective etching is performed on the pad oxide layer and the pad nitride layer to expose the surface of the semiconductor substrate 200. An etching process is performed on the exposed semiconductor substrate 200 to form a trench 205 having a predetermined depth. After the device isolation layer 210 is buried in the trench 205, a planarization process is performed to expose the surface of the semiconductor substrate 200. Then, the remaining pad oxide film and pad nitride film are removed. The material forming the device isolation layer 210 may be, for example, a high density plasma (HDP) film, a spin on dielectric (SOD) film, or a combination of an HDP film and an SOD film.

도 3a 및 도 3b를 참조하면, 활성영역(220)상에 하드마스크막(230)을 형성한 다. 이어서, 하드마스크막(230)상에 포토레지스막 패턴(235)을 형성한다. 하드마스크막(230)은 반도체기판(200)과 후속공정에서 형성되는 게이트 도전막과의 식각 선택비가 좋은 물질을 사용한다. 그리고, 하드마스크막(230)은 후속 열처리시의 열부담(thermal budget)에 의하여 하드마스크막(230)의 하부면에서 반도체기판(200)으로 전이되는 스트레스가 최소화될 수 있는 물질을 사용한다. 또한 하드마스크막(230)으로서의 기능을 수행할 수 있는 동시에 후속의 게이트 패터닝을 위한 식각이 쉽게 제거될 수 있는 물질을 사용한다. 예를 들면, 하드마스크막(230)으로 알루미늄산화막(Al2O3) 또는 질화막을 사용할 수 있다. 알루미늄산화막의 경우, 원자층증착(atomic layer deposition; ALD) 방법을 이용하여 150Å 내지 1000Å의 두께로 형성한다. 공정 압력은 10 torr 내지 100 torr로 유지하고, 공정 온도는 100℃ 내지 400℃를 유지한다. 알루미늄산화막은 초당 10Å 내지 18Å의 식각율이 있어 화학증착(chemical layer depoistion; CVD) 방법으로 형성한 실리콘 산화막, TEOS(tetraethoxy silane) 산화막 또는 BPSG(boro-phospho silicate glass) 산화막에 비해 식각 내성이 좋기 때문에 하드마스크막(230)으로 적합하다. 질화막의 경우, 물성이 1.8 내지 2.3의 굴절율을 갖는 것을 사용한다. 질화막은 150Å 내지 1000Å 정도의 두께로 형성한다. 하드마스크막(230)으로 알루미늄산화막을 사용하는 경우, 식각내성을 강화하기 위하여 열처리를 수행할 수도 있다. 알루미늄산화막의 열처리는 질소, 또는 질소와 산소가 혼합된 분위기에서 10분 내지 120분 동안 800℃ 내지 1200℃의 온도로 수행한다. 3A and 3B, the hard mask layer 230 is formed on the active region 220. Subsequently, a photoresist film pattern 235 is formed on the hard mask film 230. The hard mask layer 230 may be formed of a material having a good etching selectivity between the semiconductor substrate 200 and the gate conductive layer formed in a subsequent process. In addition, the hard mask film 230 may be formed of a material capable of minimizing the stress transferred from the lower surface of the hard mask film 230 to the semiconductor substrate 200 due to a thermal budget during subsequent heat treatment. In addition, a material capable of performing the function as the hard mask film 230 and at the same time the etching for subsequent gate patterning can be easily removed. For example, an aluminum oxide film (Al 2 O 3 ) or a nitride film may be used as the hard mask film 230. In the case of the aluminum oxide film, it is formed to a thickness of 150 kV to 1000 kV using atomic layer deposition (ALD). The process pressure is maintained at 10 torr to 100 torr and the process temperature is maintained at 100 ° C to 400 ° C. Aluminum oxide has an etching rate of 10Å to 18Å per second, which is more etch resistant than silicon oxide, TEOS (tetraethoxy silane), or boro-phospho silicate glass (BPSG) formed by chemical layer depoistion (CVD). Therefore, it is suitable as the hard mask film 230. In the case of a nitride film, those having a refractive index of 1.8 to 2.3 are used. The nitride film is formed to a thickness of about 150 GPa to 1000 GPa. When the aluminum oxide film is used as the hard mask film 230, heat treatment may be performed to enhance etching resistance. Heat treatment of the aluminum oxide film is carried out at a temperature of 800 ℃ to 1200 ℃ for 10 minutes to 120 minutes in an atmosphere of nitrogen, or a mixture of nitrogen and oxygen.

도 4a 및 도 4b를 참조하면, 포토레지스트막 패턴(도 3a 및 도 3b의 235)을 식각마스크로 하여 하드마스크막 패턴(231)을 형성한다. 남아있는 포토레지스트막 패턴(도 3a 및 도 3b의 235)을 제거한다. 이어서, 하드마스크막 패턴(231)을 식각마스크로 하여 노출된 반도체기판(200)을 식각하여 리세스 게이트용 트랜치(240)를 형성한다. 리세스 게이트용 트랜치(240)를 형성하는 과정에서 하드마스크막 패턴(231) 표면이 손상될 수 있는데, 이 경우, 손상되는 하드마스크막 패턴(231)의 두께는 50Å 내지 200Å 정도 일 수 있다. 4A and 4B, the hard mask layer pattern 231 is formed using the photoresist layer pattern 235 of FIGS. 3A and 3B as an etching mask. The remaining photoresist film pattern (235 of FIGS. 3A and 3B) is removed. Subsequently, the exposed semiconductor substrate 200 is etched using the hard mask layer pattern 231 as an etch mask to form a recess gate trench 240. In the process of forming the recess gate trench 240, the surface of the hard mask layer pattern 231 may be damaged. In this case, the thickness of the damaged hard mask layer pattern 231 may be about 50 μm to about 200 μm.

도 5a 및 도 5b를 참조하면, 위 식각과정에서 하드마스크막 패턴(231) 표면이 손상된 경우, 하드마스크막 패턴(231)의 손상된 부분을 제거하기 위해 하드마스크막 패턴(231)의 표면 및 소자분리막(210) 위에 포토레지스트막(250)을 도포한다. 이어서, 손상된 하드마스크막 패턴(231)의 표면이 제거되도록 화학기계적연마(Chemical Mechanical Polishing; CMP) 또는 에치백을 수행한다. 비록 도면에 나타내지는 않았지만, 포토레지스트막(250)을 사용하지 않고도 하드마스크막 패턴(231)의 손상된 부분을 제거하는 다른 방법을 사용할 수도 있다. 예컨대 식각공정에 의해 손상된 하드마스크막 패턴(231) 표면에 터치(touch) 화학기계적연마(CMP) 공정을 수행함으로써, 터치 화학기계적연마(CMP)로 하드마스크막 패턴(231)의 손상된 부분, 예컨대 하드마스크막 패턴(231) 상부의 손상된 두께만큼 제거할 수 있다. 5A and 5B, when the surface of the hard mask layer pattern 231 is damaged during the etching process, the surface and the device of the hard mask layer pattern 231 may be removed to remove the damaged portion of the hard mask layer pattern 231. The photoresist film 250 is coated on the separator 210. Subsequently, chemical mechanical polishing (CMP) or etch back is performed to remove the surface of the damaged hard mask layer pattern 231. Although not shown, other methods of removing the damaged portions of the hard mask film pattern 231 may be used without using the photoresist film 250. For example, by performing a touch chemical mechanical polishing (CMP) process on the surface of the hard mask film pattern 231 damaged by the etching process, for example, a damaged portion of the hard mask film pattern 231 by touch chemical mechanical polishing (CMP). The thickness of the upper portion of the hard mask layer pattern 231 may be removed.

도 6a 및 도 6b를 참조하면, 리세스 게이트용 트랜치(240) 위에 게이트 유전막(미도시)을 형성한다. 게이트 유전막이 형성된 리세스 게이트용 트랜치(240)를 채우면서 반도체기판(200)상에 형성된 하드마스크막 패턴(도 5a 및 5b의 231)을 덮을 수 있도록 게이트 도전막을 형성한다. 게이트 도전막 상에 게이트 금속막 및 게이트 하드마스크막을 순차적으로 적층한다. 이어서, 리세스 게이트 패터닝 공정을 수행하여 게이트 하드마스크막 패턴(290)을 형성한다. 이어서, 게이트 하드마스크 패턴(290)을 식각마스크로 하여 게이트 금속막 패턴(280) 및 게이트 도전막 패턴(270)을 형성한다. 이 경우, 게이트 패턴 형성이 이루어지는 동안 활성영역(220) 표면에는 하드마스크 패턴(231)이 존재함에 따라 미스얼라인이 발생하더라도 활성영역(220) 표면에 게이트 도전막이 형성되지 않으며, 그 결과 활성영역(220) 표면에서의 원하지 않는 채널 형성도 방지되면서 모든 셀의 리세스 게이트의 임계선폭(D,E)은 변하지 않음으로 셀 전체적으로 문턱전압이 일정하게 유지될 수 있다.6A and 6B, a gate dielectric layer (not shown) is formed on the recess gate trench 240. A gate conductive layer is formed to cover the hard mask layer pattern 231 of FIGS. 5A and 5B formed on the semiconductor substrate 200 while filling the recess gate trench 240 in which the gate dielectric layer is formed. A gate metal film and a gate hard mask film are sequentially stacked on the gate conductive film. Next, a gate hard mask layer pattern 290 is formed by performing a recess gate patterning process. Subsequently, the gate metal layer pattern 280 and the gate conductive layer pattern 270 are formed using the gate hard mask pattern 290 as an etching mask. In this case, since a hard mask pattern 231 is present on the surface of the active region 220 during the gate pattern formation, even if a misalignment occurs, the gate conductive layer is not formed on the surface of the active region 220. The threshold line widths D and E of the recess gates of all the cells do not change while preventing unwanted channel formation on the surface of the cell 220. Thus, the threshold voltage may be kept constant throughout the cell.

도 7a 및 도 7b를 참조하면, 게이트 하드마스크 패턴(290)을 식각마스크로 활성영역(220) 상에 형성된 하드마스크 패턴(도 5a 및 도 5b의 231)을 식각하여 누설전류 방지용 하드마스크 패턴(232)를 형성한다. 이와 같이, 활성영역(220) 상에 형성된 리세스 게이트와 비트라인 컨택 사이 또는 리세스 게이트와 스토리지노드 컨택 사이에 누설전류 방지용 하드마스크막 패턴(232)이 배치됨에 따라, 리세스 게이트와 비트라인 컨택 사이 또는 리세스 게이트와 스토리지노드 컨택 사이의 누설전류를 보다 더 억제시킬 수 있다.7A and 7B, a hard mask pattern 231 of FIGS. 5A and 5B formed on the active region 220 is etched using the gate hard mask pattern 290 as an etch mask to prevent leakage current. 232). As such, the hard mask layer pattern 232 for preventing leakage current is disposed between the recess gate and the bit line contact formed on the active region 220 or between the recess gate and the storage node contact. The leakage current between the contacts or between the recess gate and the storage node contacts can be further suppressed.

도 1은 서로 다른 게이트 임계선폭을 갖는 리세스 게이트를 설명하기 위해서 나타낸 도면이다.1 is a view illustrating a recess gate having a different gate threshold line width.

도 2a 내지 7a는 평면도이고, 도 2b 내지 도 7b는 각각 도 2a 내지 도 7a의 선 A-A'를 따라 나타내 보인 단면도이다.2A to 7A are plan views, and FIGS. 2B to 7B are cross-sectional views taken along the line A-A 'of FIGS. 2A to 7A, respectively.

Claims (9)

소자분리막에 의해 정의된 반도체기판의 활성영역 중 리세스 게이트용 트랜치가 형성될 영역을 노출시키고, 나머지 활성영역을 덮는 하드마스크막 패턴을 형성하는 단계;Exposing a region in which the trench for trenches to be formed is formed among the active regions of the semiconductor substrate defined by the device isolation layer, and forming a hard mask layer pattern covering the remaining active regions; 상기 하드마스크막 패턴에 의한 상기 반도체기판의 노출부분을 식각하여 리세스 게이트용 트랜치를 형성하는 단계; Etching the exposed portion of the semiconductor substrate by the hard mask layer pattern to form a trench for a recess gate; 상기 리세스 게이트용 트랜치 내벽에 게이트 유전막을 형성하는 단계;Forming a gate dielectric layer on an inner wall of the recess gate trench; 상기 게이트 유전막이 형성된 리세스 게이트용 트랜치를 채우고 상기 하드마스크막 패턴을 덮도록 전면에 게이트 도전막을 형성하는 단계; Forming a gate conductive layer on an entire surface of the trench to fill the recess gate trench in which the gate dielectric layer is formed and to cover the hard mask pattern; 상기 게이트 도전막 위에 게이트 금속막 및 게이트 하드마스크막을 형성하는 단계; 및Forming a gate metal layer and a gate hard mask layer on the gate conductive layer; And 상기 리세스 게이트용 트랜치 상단의 양측에 상기 하드마스크막 패턴이 남도록 상기 하드마스크막 패턴, 게이트 도전막, 게이트 금속막 및 게이트 하드마스크막을 패터닝하는 단계를 포함하는 반도체 소자의 리세스 게이트 형성방법.And patterning the hard mask layer pattern, the gate conductive layer, the gate metal layer, and the gate hard mask layer such that the hard mask layer pattern remains on both sides of an upper portion of the recess gate trench. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 하드마스크막 패턴은 알루미늄산화막(Al2O3) 패턴 또는 질화막 패턴으로 형성하는 반도체 소자의 리세스 게이트 형성방법.The hard mask layer pattern may include an aluminum oxide layer (Al 2 O 3 ) pattern or a nitride layer pattern. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제2항에 있어서, 상기 알루미늄산화막(Al2O3) 패턴을 이용한 하드마스크막 패턴을 형성하는 단계는,The method of claim 2, wherein the forming of the hard mask layer pattern using the aluminum oxide layer (Al 2 O 3 ) pattern, 상기 소자분리막에 의해 정의된 반도체기판의 활성영역에 알루미늄산화막을 형성하는 단계; Forming an aluminum oxide film in an active region of the semiconductor substrate defined by the device isolation film; 상기 알루미늄산화막에 열처리하는 단계; 및Heat-treating the aluminum oxide film; And 상기 알루미늄산화막을 선택적으로 식각하여 알루미늄산화막 패턴을 형성하는 단계를 포함하는 반도체 소자의 리세스 게이트 형성방법.And selectively etching the aluminum oxide layer to form an aluminum oxide layer pattern. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제3항에 있어서,The method of claim 3, 상기 알루미늄산화막은 원자층증착(ALD) 방법을 이용하여 100℃ ~ 400℃의 온도에서 10 torr ~ 100 torr의 압력으로 유지하여 형성하는 반도체 소자의 리세스 게이트 형성방법.The aluminum oxide film is a method of forming a recess gate of a semiconductor device by using the atomic layer deposition (ALD) method is maintained at a temperature of 10 to 100 torr at a temperature of 100 ℃ ~ 400 ℃. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제3항에 있어서,The method of claim 3, 상기 알루미늄산화막의 열처리는 질소와 산소가 혼합된 분위기에서, 800℃ ~ 1200℃의 온도로 10분 ~ 120분 동안 수행하는 반도체 소자의 리세스 게이트 형성방법.The heat treatment of the aluminum oxide film is a recess gate forming method of a semiconductor device performed for 10 minutes to 120 minutes at a temperature of 800 ℃ to 1200 ℃ in a mixed atmosphere of nitrogen and oxygen. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 상기 리세스 게이트용 트랜치를 형성하는 단계 후에, 상기 리세스 게이트용 트랜치 형성을 위한 식각과정에서 손상받은 하드마스크막 패턴의 표면을 제거하는 단계를 더 포함하는 반도체 소자의 리세스 게이트 형성방법.And removing the surface of the hard mask layer pattern that is damaged during the etching process for forming the recess gate trench after the forming of the recess gate trench. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제6항에 있어서, 상기 하드마스크막 패턴의 손상부분을 제거하는 단계는, The method of claim 6, wherein the removing of the damaged portion of the hard mask layer pattern comprises: 상기 하드마스크막 패턴이 형성된 상기 반도체기판상에 포토레지스트막을 전면 도포하는 단계;Applying a photoresist film on the entire surface of the semiconductor substrate on which the hard mask film pattern is formed; 상기 하드마스크막 패턴의 손상된 표면이 제거되도록 상기 포토레지스트막 및 하드마스크막 패턴의 상부면에 대해 화학적기계적연마(CMP)를 수행하는 단계; 및Performing chemical mechanical polishing (CMP) on the upper surface of the photoresist film and the hard mask film pattern so that the damaged surface of the hard mask film pattern is removed; And 상기 화학적기계적연마(CMP)가 수행되고 남은 포토레지스트막을 제거하는 단계를 포함하는 반도체 소자의 리세스 게이트 형성방법.And removing the remaining photoresist film after the chemical mechanical polishing (CMP) is performed. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제6항에 있어서,The method of claim 6, 상기 손상받은 하드마스크막 패턴의 표면을 제거하는 방법은, 상기 하드마스크막 패턴의 손상된 표면에 대한 터치(touch) 화학적기계적연마(CMP) 방법을 사용하여 수행하는 반도체 소자의 리세스 게이트 형성방법. The method of removing a surface of the damaged hard mask film pattern may be performed by using a touch chemical mechanical polishing (CMP) method on the damaged surface of the hard mask film pattern. 삭제delete
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