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KR101116353B1 - 수직셀을 구비한 반도체장치 및 그 제조 방법 - Google Patents

수직셀을 구비한 반도체장치 및 그 제조 방법 Download PDF

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KR101116353B1
KR101116353B1 KR1020090134732A KR20090134732A KR101116353B1 KR 101116353 B1 KR101116353 B1 KR 101116353B1 KR 1020090134732 A KR1020090134732 A KR 1020090134732A KR 20090134732 A KR20090134732 A KR 20090134732A KR 101116353 B1 KR101116353 B1 KR 101116353B1
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Abstract

본 발명은 셀밀도(Cell density)를 높일 수 있고 셀콘택을 제거하여 더 작은 디자인룰의 장치를 형성할 수 있는 반도체장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계; 상기 활성영역을 제1활성영역과 제2활성영역으로 분할하는 제1트렌치를 형성하는 단계; 상기 제1트렌치를 일부 매립하는 매립비트라인을 형성하는 단계; 상기 매립비트라인 상부를 갭필하는 갭필막을 형성하는 단계; 상기 매립비트라인과 교차하는 방향으로 상기 갭필막과 소자분리막을 식각하여 제2트렌치를 형성하는 단계; 및 상기 제2트렌치에 매립되어 상기 제1활성영역과 제2활성영역 각각의 측벽을 에워싸는 제1매립워드라인과 제2매립워드라인을 형성하는 단계를 포함하고, 본 발명은 매립비트라인과 매립워드라인을 매쉬(Mash)로 번갈아 형성하여 수직셀을 형성할 수 있고, 소자분리막을 형성한 후에 제1활성영역과 제2활성영역을 분할하므로써 제1활성영역과 제2활성영역을 안정적으로 형성할 수 있는 효과가 있다. 또한, 본 발명은 매립비트라인과 매립워드라인을 형성하므로 셀콘택을 없애 더 작은 디자인룰(Design Rule)의 메모리장치를 구현할 수 있다.
매립비트라인, 매립워드라인, 수직셀, 트렌치, 셀콘택

Description

수직셀을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH VERTICAL CELL AND MEHTOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 수직셀을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 셀 구성시 반드시 일정 길이 이상의 활성영역의 길이와 폭을 확보해야 숏채널효과(Short Channel Effect) 및 낮은 셀전류(Low Cell Current) 등의 문제를 방지 할 수 있다.
일반적인 평면 셀(Planar Cell)은 활성영역에 해당되는 부분의 길이 및 폭을 평면상에서 반드시 확보를 해야 되기 때문에 그 만큼의 면적 손실이 발생한다.
이와 같은 문제를 개선하기 위해 최근에 수직셀(Vertical cell)이 제안되었다. 수직셀은 수직게이트(Vertical gate)를 구비한다.
도 1a는 종래기술에 따른 반도체장치의 사시도이고, 도 1b는 종래기술에 따른 수직게이트, 매립형비트라인 및 워드라인을 도시한 평면도이다.
도 1a 및 도 1b를 참조하면, 기판(11) 상에 활성필라(12)가 구축되고, 활성필라(12)의 측벽을 에워싸는 수직게이트(15)가 형성된다. 기판(11) 내에는 이온주입에 의한 매립형비트라인(16A, 16B)이 형성된다. 수직게이트(15)와 활성필라(12)의 사이에는 게이트절연막(17)이 구비되고, 활성필라(12) 상부에는 보호막(13)이 구비된다. 활성필라(12)와 보호막(13)의 측벽에는 캡핑막(14)이 형성된다. 보호막(13)은 질화막을 포함한다. 이웃하는 수직게이트(15)들은 워드라인(18)에 의해 서로 연결된다.
그러나, 상술한 종래기술의 수직셀의 경우에는 공정이 매우 복잡하고 활성영역에 해당하는 활성필라의 크기가 매우 작아 패터닝 공정에 어려움이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 셀밀도(Cell density)를 높일 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 본발명의 다른 목적은 셀콘택을 제거하여 더 작은 디자인룰의 장치를 형성할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계; 상기 활성영역을 제1활성영역과 제2활성영역으로 분할하는 제1트렌치를 형성하는 단계; 상기 제1트렌치를 일부 매립하는 매립비트라인을 형성하는 단계; 상기 매립비트라인 상부를 갭필하는 갭필막을 형성하는 단계; 상기 매립비트라인과 교차하는 방향으로 상기 갭필막과 소자분리막을 식각하여 제2트렌치를 형성하는 단계; 및 상기 제2트렌치에 매립되어 상기 제1활성영역과 제2활성영역 각각의 측벽을 에워싸는 제1매립워드라인과 제2매립워드라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치는 트렌치에 의해 분리된 제1활성영역과 제2활성영역; 상기 트렌치를 일부 매립하는 매립비트라인; 상기 제1활성영역의 측벽을 에워싸는 제1매립워드라인; 및 상기 제2활성영역의 측벽을 에워싸는 제2매립워드라 인을 포함하는 것을 특징으로 한다.
상술한 실시예에 따르면, 활성영역을 기울어진 섬 형태로 형성하므로써 셀밀도를 높일 수 있는 효과가 있다.
또한, 본 발명은 매립비트라인과 매립워드라인을 매쉬(Mash)로 번갈아 형성하여 수직셀을 형성할 수 있는 효과가 있다.
또한, 소자분리막을 형성한 후에 제1활성영역과 제2활성영역을 분할하므로써 제1활성영역과 제2활성영역을 안정적으로 형성할 수 있는 효과가 있다.
또한, 본 발명은 매립비트라인과 매립워드라인을 형성하므로 셀콘택을 없애 더 작은 디자인룰(Design Rule)의 메모리장치를 구현할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 평면도이고, 도 2b는 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 사시도이다. 도 2c는 도 2a의 A-A' 및 B-B'선에 따른 단면도이다. 도 2b 및 도 2c에서는 스토리지노드(36)까지 도시한다.
도 2a 내지 도 2c를 참조하면, 기판(21) 상에 제1활성영역(25A)과 제2활성영역(25B)을 분할하는 비트라인트렌치(26A)가 형성된다. 제1활성영역(25A)과 제2활성영역(25B)은 필라 형태이다. 비트라인트렌치(26A)를 일부 매립하는 매립비트라인(28)이 형성된다. 제1활성영역(25A)의 측벽을 에워싸는 제1매립워드라인(33A)이 형성된다. 제2활성영역(25B)의 측벽을 에워싸는 제2매립워드라인(33B)이 형성된다. 제1활성영역(33A)과 제2활성영역(33B)의 상부에는 실린더형태의 스토리지노드(36)가 연결된다. 스토리지노드(36)는 식각정지막(35)을 관통한다.
제1매립워드라인(33A) 및 제2매립워드라인(33B)과 기판(21) 사이에는 소자분리막(24B)이 형성된다. 매립비트라인(28) 상부에 비트라인갭필막(29A)이 형성된다. 제1매립워드라인(33A)과 제2매립워드라인(33B) 상부에는 워드라인갭필막(34)이 형성된다. 제1활성영역(25A) 및 제2활성영역(25B)과 매립비트라인(28) 사이에는 스페이서(27A)가 형성된다. 스페이서(27A)는 제1활성영역(25A) 및 제2활성영역(25B)과 매립비트라인(28)이 콘택되도록 비트라인트렌치(26A)의 바닥 측벽 일부를 노출시키는 형태이다. 매립비트라인(28)은 제1 및 제2매립워드라인(33A, 33B)과 수직방향으로 교차한다. 제1매립워드라인(33A)과 제2매립워드라인(33B) 사이를 절연시키는 비트라인갭필막(29A) 및 소자분리막(24B)을 포함한다. 비트라인갭필막(29A)은 매립비트라인(28) 상부를 갭필하는 형태이다. 매립비트라인(28), 제1매립워드라인(33A) 및 제2매립워드라인(33B)은 금속막을 포함한다. 제1 및 제2활성영역의 측벽에는 게이트절연막(32)이 형성되어 있다.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시 한 평면도이다. 도 4a 내지 도 4j는 도 3a 내지 도 3j의 A-A' 및 B-B'선에 따른 단면도이다. 이하, 도 3a 내지 도 3j에서 설명의 편의상 하드마스크막패턴(22)은 도시하지 않기로 한다.
도 3a 및 도 4a에 도시된 바와 같이, 기판(21) 상에 하드마스크막패턴(22)을 형성한다. 하드마스크막패턴(22)은 질화막을 포함한다.
소자분리 공정을 진행하여 소자분리막(24)을 형성한다. 소자분리 공정은 잘 알려진 STI(Shallow Trench Isolation) 공정을 포함한다. 먼저, 하드마스크막패턴(22)을 식각장벽으로 하여 기판(21)을 일정 깊이 식각한다. 이에 따라, 트렌치(23)가 형성된다. 트렌치(23)를 갭필하도록 절연막을 형성한 후 평탄화 공정을 진행한다. 평탄화 공정은 화학적기계적연마(CMP) 공정을 포함한다. 화학적기계적연마 공정은 하드마스크막패턴(22)의 표면이 드러날때까지 진행한다. 절연막은 스핀온절연막(SOD) 등의 산화막을 포함한다. 절연막을 평탄화하므로써 트렌치(23)를 갭필하는 소자분리막(24)이 형성되며, 기판(21)에는 활성영역(25)이 정의된다. 활성영역은 섬 형태(Island type)를 포함하며, 일정 각도를 갖고 기울어져 있을 수 있다. 평면도로 볼 때, 활성영역(25)은 일정 각도(α)를 갖고 기울어진 형태를 가질 수 있다. 예를 들어, 제1방향(x)과 제2방향(y)에 의해 평면이 제공된다고 할 때, 활성영역(25)은 제2방향(y)으로부터 45°의 각도로 기울어진 섬(Island) 형태일 수 있다. 이와 같이 일정 각도를 갖고 기울어지게 활성영역(25)을 정의하므로써 셀밀도(Cell density)를 높일 수 있다.
상술한 활성영역(25) 및 소자분리막(24)은 일반적인 평면셀과 동일한 구조이 다.
도 3b 및 도 4b에 도시된 바와 같이, 활성영역(25)을 가로지르는 방향으로 활성영역(25)과 소자분리막(24)을 식각하여 비트라인트렌치(26)를 형성한다. 비트라인트렌치(26)와 활성영역은 45°의 각도를 갖고 교차할 수 있다. 비트라인트렌치(26)는 라인패턴이다.
비트라인트렌치(26) 형성후에 활성영역(25)은 2개의 활성영역, 즉 제1활성영역(25A)과 제2활성영역(25B)으로 분할된다. 제1활성영역(25A)과 제2활성영역(25B)은 필라(Pillar) 형태가 된다. 필라 형태를 가지므로 제1활성영역(25A)과 제2활성영역(25B)은 수직셀의 수직채널(Vertical channel)을 제공한다. 소자분리막은 도면부호 '24A'가 되고, 하드마스크막패턴은 도면부호 '22A'가 된다. 결국, 비트라인트렌치(26)에 의해 제1활성영역(25A)과 제2활성영역(25B)이 분리된다.
소자분리막(24)을 형성한 후에 제1활성영역(25A)과 제2활성영역(25B)을 분할하는 비트라인트렌치(26)를 형성하기 때문에 제1활성영역(25A)과 제2활성영역(25B)을 안정적으로 형성한다. 한편, 종래기술과 같이 필라 형태를 갖는 활성영역을 먼저 형성한 후 소자분리공정을 진행하게 되면, 소자분리공정시 도입되는 여러 공정들에 의해 활성영역이 쓰러진다.
도 3c 및 도 4c에 도시된 바와 같이, 비트라인트렌치(26)의 양측벽에 접하는 스페이서(27)를 형성한다. 스페이서(27)는 산화막을 포함한다. 스페이서(27)를 형성하기 위해 산화막을 증착한 후 에치백 공정을 진행할 수 있다. 스페이서(27) 형성을 위한 에치백공정시 과도식각을 진행하여 비트라인트렌치(26)의 바닥 깊이를 더 깊게 할 수 있다. 이에 따라, 바닥 깊이가 깊어진 비트라인트렌치(26A)가 형성되며, 스페이서에 의해 비트라인트렌치(26A)의 바닥면 및 바닥면에 인접하는 측벽 일부(도면부호 '26B' 참조)가 노출된다. 이와 같이 노출된 비트라인트렌치(26A)의 바닥면 및 측벽일부(26B)는 비트라인과 접촉하는 영역이다.
도 3d 및 도 4d에 도시된 바와 같이, 비트라인트렌치(26A)를 일부 매립하는 매립비트라인(28)을 형성한다. 매립비트라인(28)을 형성하기 위해 도전막을 증착한 후 에치백 공정을 진행한다. 도전막은 배리어막과 금속막을 포함한다. 배리어막은 티타늄막, 티타늄질화막 또는 티타늄막과 티타늄질화막의 적층막을 포함하고, 금속막은 텅스텐막을 포함한다.
이와 같이, 매립비트라인(28)은 별도의 콘택(Contact)없이 제1활성영역(25A) 및 제2활성영역(25B)과 콘택된다.
도 3e 및 도 4e에 도시된 바와 같이, 매립비트라인(28)의 상부를 갭필하는 갭필막(29)을 형성한다. 갭필막(29)은 산화막을 포함한다. 갭필막(29)은 매립비트라인(28)의 상부만을 갭필하도록 평탄화 공정이 진행될 수 있다.
도 3f 및 도 4f에 도시된 바와 같이, 워드라인트렌치마스크(30)를 형성한다. 워드라인트렌치마스크(30)는 매립비트라인(28)과 수직방향으로 교차하도록 형성된 라인패턴을 포함한다. 워드라인트렌치마스크(30)는 감광막패턴을 포함한다.
워드라인트렌치마스크(30)를 식각장벽으로 하여 갭필막(29)과 하드마스크막패턴(22A) 및 소자분리막(24A)을 일정 깊이 식각한다. 이에 따라, 워드라인트렌치(31)가 형성된다. 워드라인트렌치(31)에 의해 워드라인트렌치마스크(30)에 의해 덮혀 있지 않은 제1활성영역(25A)과 제2활성영역(25B)의 측벽이 노출된다. 제1활성영역(25A)과 제2활성영역(25B) 사이에는 갭필막패턴(29A)이 남아 두 활성영역 사이를 절연시킨다. 워드라인트렌치(31) 형성후에 소자분리막은 도면부호 '24B'와 같이 높이가 낮아진다.
도 3g 및 도 4g에 도시된 바와 같이, 워드라인트렌치마스크(30)를 제거한다.
제1활성영역(25A)과 제2활성영역(25B)의 측벽 상에 게이트절연막(32)을 형성한다. 게이트절연막(32)은 게이트산화 공정을 이용하여 형성할 수 있다.
게이트절연막(32) 상에 워드라인트렌치(31)를 갭필하는 워드라인도전막(33)을 형성한다. 워드라인도전막(33)은 금속막을 포함한다. 워드라인도전막(33)은 텅스텐막을 포함한다.
도 3h 및 도 4h에 도시된 바와 같이, 에치백공정을 통해 워드라인도전막(33)을 식각한다. 이에 따라, 매립워드라인(33A, 33B)이 형성된다. 매립워드라인(33A, 33B)은 워드라인트렌치를 일부 갭필하는 형태이다. 그리고, 매립워드라인(33A, 33B)은 제1매립워드라인(33A)과 제2매립워드라인(33B)을 포함한다. 제1매립워드라인(33A)은 제1활성영역(25A)의 측벽을 에워싸는 라인 형태이다. 제2매립워드라인(33B)은 제2활성영역(25B)의 측벽을 에워싸는 라인형태이다. 이와 같이, 제1 및 제2매립워드라인(33A, 33B)이 각각 제1활성영역(25A) 및 제2활성영역(25B)을 에워싸는 형태이므로, 수직채널이 형성된다.
도 3i 및 도 4i에 도시된 바와 같이, 제1 및 제2매립워드라인(33A, 33B)의 상부를 갭필하는 워드라인갭필막(34)을 형성한다. 워드라인갭필막(34)은 산화막을 포함한다. 워드라인갭필막(34)은 하드마스크막패턴(22A)의 표면이 드러날때까지 평탄화 공정이 추가될 수 있다.
도 3j 및 도 4j에 도시된 바와 같이, 하드마스크막패턴(22A)을 제거한다. 하드마스크막패턴(22A)은 스트립공정을 이용하여 제거할 수 있다.
후속하여 잘 알려진 캐패시터 공정을 진행한다. 캐패시터 공정은 공지된 방법을 적용할 수 있다. 캐패시터 공정은 스토리지노드콘택플러그 공정, 스토리지노드 공정, 유전막 공정 및 상부전극 공정을 포함한다.
식각정지막(35)을 형성한 후 제1 및 제2활성영역(25A, 25B)의 상부를 노출시킨다. 이후, 제1활성영역(25A)과 제2활성영역(25B)의 상부에 연결되는 스토리지노드(36)를 형성한다. 도시하지 않았지만, 후속하여 유전막 및 상부전극을 형성하여 캐패시터를 형성한다. 스토리지노드(36)는 실린더 형태를 포함한다.
도 5는 본 발명의 실시예에 따른 반도체장치의 셀어레이를 도시한 평면도이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a는 종래기술에 따른 반도체장치의 사시도.
도 1b는 종래기술에 따른 수직게이트, 매립형비트라인 및 워드라인을 도시한 평면도.
도 2a는 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 평면도.
도 2b는 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 사시도.
도 2c는 도 2a의 A-A' 및 B-B'선에 따른 단면도.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 평면도.
도 4a 내지 도 4j는 도 3a 내지 도 3j의 A-A' 및 B-B'선에 따른 공정단면도.
도 5는 본 발명의 실시예에 따른 반도체장치의 셀어레이를 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 기판 24, 24A, 24B : 소자분리막
25A : 제1활성영역 25B : 제2활성영역
26, 26A : 비트라인트렌치 27, 27A : 스페이서
28 : 매립비트라인 29, 29A : 비트라인갭필막
31 : 워드라인트렌치 32 : 게이트절연막
33A : 제1매립워드라인 33B : 제2매립워드라인
36 : 스토리지노드

Claims (20)

  1. 기판에 소자분리막을 형성하여 활성영역을 정의하는 단계;
    상기 활성영역을 제1활성영역과 제2활성영역으로 분할하는 제1트렌치를 형성하는 단계;
    상기 제1트렌치를 일부 매립하는 매립비트라인을 형성하는 단계;
    상기 매립비트라인 상부를 갭필하는 갭필막을 형성하는 단계;
    상기 매립비트라인과 교차하는 방향으로 상기 갭필막과 소자분리막을 식각하여 제2트렌치를 형성하는 단계; 및
    상기 제2트렌치에 매립되어 상기 제1활성영역과 제2활성영역 각각의 측벽을 에워싸는 제1매립워드라인과 제2매립워드라인을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1트렌치를 형성하는 단계는,
    상기 기판 상에 상기 활성영역과 교차하는 방향으로 패터닝된 비트라인트렌치마스크를 형성하는 단계; 및
    상기 비트라인트렌치마스크를 식각장벽으로 하여 상기 활성영역과 소자분리막을 동시에 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 제2트렌치를 형성하는 단계는,
    상기 갭필막 상에 상기 매립비트라인과 교차하는 방향으로 패터닝된 워드라인트렌치마스크를 형성하는 단계; 및
    상기 워드라인트렌치마스크를 식각장벽으로 하여 상기 갭필막과 소자분리막을 일정 깊이 식각하는 단계
    를 포함하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 매립비트라인을 형성하는 단계는,
    상기 제1트렌치의 양측벽에 접하는 스페이서를 형성하는 단계;
    상기 제1트렌치를 매립하는 비트라인도전막을 형성하는 단계; 및
    상기 비트라인도전막을 에치백하는 단계
    를 포함하는 반도체장치 제조 방법.
  5. 제4항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 제1트렌치를 포함한 전면에 산화막을 형성하는 단계;
    상기 산화막을 에치백하는 단계; 및
    과도식각을 진행하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. 제4항에 있어서,
    상기 비트라인도전막을 형성하는 단계는,
    배리어막과 금속막의 순서로 적층하는 반도체장치 제조 방법.
  7. 제6항에 있어서,
    상기 금속막은 텅스텐막을 포함하는 반도체장치 제조 방법.
  8. 제6항에 있어서,
    상기 배리어막은 티타늄막, 티타늄질화막 또는 티타늄막과 티타늄질화막의 적층막 중 어느 하나를 포함하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 제1 및 제2매립워드라인을 형성하는 단계는,
    상기 제2트렌치에 의해 노출된 상기 제1 및 제2활성영역의 측벽 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 제2트렌치를 매립하는 워드라인도전막을 형성하는 단계; 및
    상기 워드라인도전막을 에치백하는 단계
    를 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 워드라인도전막은 금속막을 포함하는 반도체장치 제조 방법.
  11. 제1항에 있어서,
    상기 제1 및 제2매립워드라인을 형성하는 단계 이후에,
    상기 제1 및 제2활성영역의 상부영역에 연결되는 스토리지노드를 포함하는 캐패시터를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
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