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KR101105273B1 - Method and apparatus for modeling drain-source current of amorphous oxide semiconductor thin-film transistor - Google Patents

Method and apparatus for modeling drain-source current of amorphous oxide semiconductor thin-film transistor Download PDF

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Publication number
KR101105273B1
KR101105273B1 KR1020110070958A KR20110070958A KR101105273B1 KR 101105273 B1 KR101105273 B1 KR 101105273B1 KR 1020110070958 A KR1020110070958 A KR 1020110070958A KR 20110070958 A KR20110070958 A KR 20110070958A KR 101105273 B1 KR101105273 B1 KR 101105273B1
Authority
KR
South Korea
Prior art keywords
threshold voltage
current model
density
current
channel
Prior art date
Application number
KR1020110070958A
Other languages
Korean (ko)
Inventor
배민경
김용식
김동명
김대환
Original Assignee
국민대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

PURPOSE: A current modeling method and apparatus of an amorphous oxide semiconductor thin film transistor are provided to improve a current calculation speed by supplying an analytical current model. CONSTITUTION: Charge density which is restricted in state density within a band gap is calculated(S310). The charge density is approximated to a major carrier component in case voltage between gate-sources is less than threshold voltage and is over than the threshold voltage(S320). Total electric charge per unit area is calculated(S330). The mobility of a channel which depends on gate voltage is calculated(S340). A first current model and a second current model are created(S350). A total current model is created using the first current model and the second current model(S360).

Description

비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법 및 그 장치{METHOD AND APPARATUS FOR MODELING DRAIN-SOURCE CURRENT OF AMORPHOUS OXIDE SEMICONDUCTOR THIN-FILM TRANSISTOR}TECHNICAL AND MODEL MODELING METHOD OF Amorphous Oxide Semiconductor Thin Film Transistor TECHNICAL FIELD

본 발명은 비정질 산화물 반도체 박막 트랜지스터(TFT)의 전류 모델링에 관한 것으로, 보다 상세하게는 비정질 산화물 반도체 TFT에 있어서 밴드갭 내 상태밀도(subgap density-of-states: subgap DOS) 기반의 해석적인 전류 모델을 제공할 수 있는 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법 및 그 장치에 관한 것이다.The present invention relates to current modeling of an amorphous oxide semiconductor thin film transistor (TFT), and more particularly, an analytic current model based on subgap density-of-states (subgap DOS) in an amorphous oxide semiconductor TFT. The present invention relates to an amorphous oxide semiconductor thin film transistor that can provide a current modeling method and apparatus therefor.

비정질 산화물 반도체 박막 트랜지스터(TFT)는 높은 캐리어 이동도와 대면적에서의 박막의 균일성(uniformity) 그리고 신뢰성 관점에서의 안정성과 같은 장점들을 가지고 있다. 비정질 산화물 반도체 TFT는 이런 장점들 때문에 고해상도 AM(Active Matrix)-LCD 및 AM-OLED(Organic Light-Emitting Diode) 등 디스플레이 백플레인(display backplane)에 상용화되어 있는 비정질 Si TFT의 대체 소자로써 활발한 연구가 진행되고 있다. 실제로 최근 3-4년간 비정질 산화물 반도체 TFT인 a-IGZO(InGa-ZnO) TFT가 다양한 디스플레이 픽셀(pixel) 회로나 3-D 적층 회로 등에 적용됨으로써 이의 적용 가능성이 입증되었다.Amorphous oxide semiconductor thin film transistors (TFTs) have advantages such as high carrier mobility, uniformity of the thin film at large areas, and stability in terms of reliability. Because of these advantages, amorphous oxide semiconductor TFTs are being actively researched as alternatives to amorphous Si TFTs that are commercially available in display backplanes such as high-resolution active matrix (LCD) and organic light-emitting diode (AM-OLED). It is becoming. In fact, in recent 3-4 years, a-IGZO (InGa-ZnO) TFT, which is an amorphous oxide semiconductor TFT, has been applied to various display pixel circuits or 3-D stacked circuits.

이런 비정질 산화물 반도체 TFT는 밴드갭 내에 존재하는 상태밀도(subgap DOS)의 전기적인 영향이 크기 때문에 전류 모델에 subgap DOS에 대한 영향을 반영해주어야 한다. 또한 TFT로 이루어진 회로가 저전압 동작을 할 때에는 문턱전압 이하에서의 전류가 회로의 RC 지연에 영향을 많이 미치기 때문에 문턱전압 이하와 이상에서의 전류 모델이 모두 필요하다. Since the amorphous oxide semiconductor TFT has a large electrical effect of the subgap DOS present in the bandgap, the current model should reflect the influence of the subgap DOS. In addition, when a circuit composed of TFTs performs low voltage operation, a current model below the threshold voltage and above is required because the current below the threshold voltage greatly affects the RC delay of the circuit.

하지만, 이러한 점을 모두 반영하기 위해서는 수식이 복잡해지며, 비정질 산화물 반도체 TFT의 전류에 영향을 미치는 캐리어 성분들을 모두 고려하여 전류 모델을 세우기 위해서는 수치 반복(numerical iteration)과 같은 방법을 써야 한다. 즉, 종래 수치 반복과 같은 방법을 사용함으로써, 전류 계산을 하는 데 오랜 시간이 걸리기 되며, 따라서 회로의 성능을 예측하기 위한 시뮬레이션, 예컨대 스파이스 시뮬레이션(SPICE simulation) 등의 모델로 적용되기는 어려운 문제점이 있었다.
However, the formula is complicated to reflect all of these points, and a method such as numerical iteration should be used to establish a current model in consideration of all the carrier components affecting the current of the amorphous oxide semiconductor TFT. In other words, by using the same method as the conventional numerical iteration, it takes a long time to calculate the current, and therefore, it is difficult to be applied to a model for predicting the performance of the circuit, for example, a spice simulation. .

따라서, 전류 계산 시간을 줄여 회로 시뮬레이션에 사용 가능한 시뮬레이션 모델로 적용할 수 있는 해석적인(analytical) 전류 모델링 기법의 필요성이 대두된다.Therefore, there is a need for an analytical current modeling technique that can be applied to a simulation model that can be used for circuit simulation by reducing the current calculation time.

한국등록특허공보 제0938675호 (등록일 2010.01.18)Korean Registered Patent Publication No. 0938675 (Registration date 2010.01.18)

본 발명은 상기와 같은 종래 기술의 문제점을 해결하고자 도출된 것으로서, 비정질 산화물 반도체 TFT 기반의 해석적인 전류 모델을 제공할 수 있는 전류 모델링 방법 및 그 장치를 제공하는 것을 목적으로 한다.The present invention has been made to solve the above problems of the prior art, and an object thereof is to provide a current modeling method and apparatus capable of providing an analytical current model based on an amorphous oxide semiconductor TFT.

또한, 본 발명은 해석적인 전류 모델을 제공함으로써, 전류 계산 속도를 향상시켜 회로 시뮬레이션 모델로 적용할 수 있는 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법 및 그 장치를 제공하는 것을 목적으로 한다.In addition, an object of the present invention is to provide a current modeling method and apparatus for an amorphous oxide semiconductor thin film transistor which can be applied to a circuit simulation model by improving the current calculation speed by providing an analytical current model.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법은 밴드갭 내 상태밀도(subgap DOS)에 속박되어 있는 전하밀도를 계산하는 단계; 게이트-소스 간 전압이 문턱전압 미만인 경우와 이상인 경우 각각에 대하여 채널 내에 존재하는 전하밀도를 주요(dominant) 캐리어 성분으로 근사화하는 단계; 상기 밴드갭 내 상태밀도, 상기 근사화된 상기 전하밀도 및 기 입력된 복수의 파라미터들에 대한 정보에 기초하여 상기 문턱전압 미만인 경우의 제1 전류 모델과 상기 문턱전압 이상인 경우의 제2 전류 모델을 생성하는 단계; 및 상기 제1 전류 모델과 상기 제2 전류 모델을 이용하여 총 전류 모델을 생성하는 단계를 포함한다.In order to achieve the above object, the current modeling method of the amorphous oxide semiconductor thin film transistor according to an embodiment of the present invention includes the steps of calculating the charge density bound to the subgap DOS (bandgap DOS); Approximating the charge density present in the channel to the dominant carrier component for each of the gate-source voltages below and above the threshold voltage; Generate a first current model when the threshold voltage is lower than the threshold voltage and a second current model when the threshold voltage is higher than the threshold voltage based on information on the state density in the band gap, the approximated charge density, and information about a plurality of input parameters. Making; And generating a total current model using the first current model and the second current model.

여기서, 상기 밴드갭 내 상태밀도는 제1 상태와 제2 상태를 포함하고, 상기 채널 내에 존재하는 전하밀도는 상기 제1 상태에 속박되어 있는 제1 전자농도, 상기 제2 상태에 속박되어 있는 제2 전자농도 및 전도대(conduction band)에 존재하는 자유전자농도를 포함할 수 있다.Here, the state density in the bandgap includes a first state and a second state, and the charge density existing in the channel includes a first electron concentration bound to the first state and a second state bound to the second state. 2 may include electron concentration and free electron concentration present in the conduction band.

나아가, 상기 근사화된 상기 전하밀도를 이용하여 채널의 이동도를 계산하는 단계를 더 포함하고, 상기 제1 전류 모델과 상기 제2 전류 모델을 생성하는 단계는 상기 계산된 상기 채널의 이동도를 더 고려하여 상기 제1 전류 모델과 상기 제2 전류 모델을 생성할 수 있다.Furthermore, the method may further include calculating mobility of the channel by using the approximated charge density, and generating the first current model and the second current model further include the calculated mobility of the channel. In consideration of this, the first current model and the second current model may be generated.

상기 근사화하는 단계는 상기 문턱전압 미만인 경우의 전하밀도를 상기 제2 전자농도로 근사화하고, 상기 문턱전압 이상인 경우의 전하밀도를 상기 자유전자농도로 근사화할 수 있다.The approximating may include approximating the charge density when the threshold voltage is lower than the second electron concentration and approximating the charge density when the threshold voltage is higher than the free electron concentration.

상기 복수의 파라미터들은 채널의 폭, 채널의 길이, 게이트 절연층의 두께, 게이트 절연층의 커패시턴스, 전도대(conduction band) 이동도, 전도대에 위치한 유효상태밀도, 평탄밴드 전압, 열평형 상태에서의 벌크-페르미 전압, 상기 문턱전압 미만에서 전도대 최저 에너지에서의 유효상태밀도, 상기 문턱전압 미만에서의 유효특성에너지, 상기 문턱전압 이상에서 전도대 최저 에너지에서의 유효상태밀도, 상기 문턱전압 이상에서의 유효특성에너지를 포함할 수 있다.The plurality of parameters may include the width of the channel, the length of the channel, the thickness of the gate insulating layer, the capacitance of the gate insulating layer, the conduction band mobility, the effective state density located in the conduction band, the flat band voltage, and the bulk at thermal equilibrium. -Fermi voltage, effective state density at the conduction band minimum energy below the threshold voltage, effective characteristic energy below the threshold voltage, effective state density at the conduction band minimum energy above the threshold voltage, and effective characteristic above the threshold voltage. May include energy.

본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 장치는 복수의 파라미터들에 대한 정보를 입력받는 입력부; 밴드갭 내 상태밀도(subgap DOS)에 속박되어 있는 전하밀도를 계산하는 계산부; 게이트-소스 간 전압이 문턱전압 미만인 경우와 이상인 경우 각각에 대하여 채널 내에 존재하는 전하밀도를 주요(dominant) 캐리어 성분으로 근사화하는 근사화부; 및 상기 밴드갭 내 상태밀도, 상기 근사화된 상기 전하밀도 및 상기 입력받은 상기 복수의 파라미터들에 대한 정보에 기초하여 상기 문턱전압 미만인 경우의 제1 전류 모델과 상기 문턱전압 이상인 경우의 제2 전류 모델을 생성하고, 상기 생성된 상기 제1 전류 모델과 상기 제2 전류 모델을 이용하여 총 전류 모델을 생성하는 전류 모델 생성부를 포함한다.An apparatus for modeling a current of an amorphous oxide semiconductor thin film transistor according to an embodiment of the present invention includes an input unit for receiving information on a plurality of parameters; A calculation unit for calculating the charge density bound to the subgap DOS; An approximation unit for approximating the charge density existing in the channel as a dominant carrier component for each of the cases where the gate-source voltage is less than or equal to the threshold voltage; And a first current model when the threshold voltage is lower than the threshold voltage and a second current model when the threshold voltage is higher than the threshold voltage based on information on the state density in the band gap, the approximated charge density, and the received information about the plurality of parameters. And a current model generator for generating a total current model using the generated first current model and the second current model.

상기 계산부는 상기 근사화부에 의하여 근사화된 상기 전하밀도를 이용하여 채널의 이동도를 계산하고, 상기 전류 모델 생성부는 상기 계산부에 의하여 계산된 상기 채널의 이동도를 더 고려하여 상기 제1 전류 모델과 상기 제2 전류 모델을 생성할 수 있다.The calculator calculates a mobility of a channel by using the charge density approximated by the approximator, and the current model generator further considers the mobility of the channel calculated by the calculator to calculate the first current model. And the second current model.

상기 근사화부는 상기 문턱전압 미만인 경우의 전하밀도를 상기 제2 전자농도로 근사화하고, 상기 문턱전압 이상인 경우의 전하밀도를 상기 자유전자농도로 근사화할 수 있다.The approximation unit may approximate the charge density when the threshold voltage is lower than the second electron concentration, and the charge density when the threshold voltage is higher than the threshold voltage to the free electron concentration.

본 발명에 따르면, 게이트-소스 간 전압이 문턱전압 미만인 경우와 이상인 경우 각각에 대하여 주요(dominant) 캐리어 성분으로 근사화하고 이를 이용하여 드레인-소스 전류 모델을 해석적인(analytical) 수식으로 나타냄으로써, 전류 계산 속도를 향상시켜 계산 시간을 줄이고, 빠른 시뮬레이션을 가능하게 한다.According to the present invention, for the case where the gate-to-source voltage is less than or equal to the threshold voltage, each of them is approximated as a dominant carrier component, and the drain-source current model is represented by an analytical equation using the current. Speed up calculations to reduce computation time and enable faster simulation.

본 발명의 전류 모델은 밴드갭 내 상태밀도(subgap DOS)와 전도대(conduction band)에 존재하는 자유전자, 이동도, TFT와 관련된 파라미터들로 이루어져 있으며, 비정질 산화물 반도체 TFT의 전기적인 특성이 반영되어 있다. 또한, 문턱전압 이전과 이후에 대해 계산된 전류를 하나의 통합적인 수식으로 나타냄으로써 전류 계산이 편리하며, 해석적인 전류 수식으로 나타낼 수 있기 때문에 TCAD (Technology Computer Aided Design)나 SPICE(Simulation Program with Integrated Circuit Emphasis) 시뮬레이션 등의 시뮬레이션 전류 모델로 적용될 수 있다. 따라서, 비정질 산화물 반도체 TFT 기반의 회로 및 시스템 설계 및 양산에 있어 박막의 원소 조성으로 인한 밴드갭 내 상태밀도, 게이트 절연막의 종류 및 두께, TFT 소자 구조 등 다양한 공정 및 레이아웃(layout) 조건에 따른 전류 모델 수식이 빠르게 계산 될 수 있다. The current model of the present invention consists of parameters related to free electrons, mobility, and TFTs in the subgap DOS and conduction bands in the bandgap, and reflects the electrical characteristics of the amorphous oxide semiconductor TFT. have. In addition, current is calculated before and after the threshold voltage as a single integrated formula, which makes it easy to calculate the current and can be represented by an analytical current formula, so it can be represented by Technology Computer Aided Design (TCAD) or Simulation Program with Integrated. Circuit Emphasis) can be applied as a simulation current model. Therefore, in designing and producing circuits and systems based on amorphous oxide semiconductor TFTs, currents vary according to various process and layout conditions such as the density of states in the bandgap due to the element composition of the thin film, the type and thickness of the gate insulating film, and the TFT device structure. Model equations can be calculated quickly.

또한 본 발명의 전류 모델로부터 TCAD나 SPICE 모델에 적용이 가능할 경우 소자 및 회로 시뮬레이션이 가능하기 때문에 공정조건이나 소자 구조에 따른 회로의 성능을 예측하여 최적화된 공정, 소자 및 회로의 종합적 설계가 가능해진다.In addition, when it is applicable to TCAD or SPICE model from the current model of the present invention, it is possible to simulate the device and the circuit, so that the overall design of the optimized process, the device and the circuit is possible by predicting the performance of the circuit according to the process conditions or the device structure. .

나아가, 본 발명은, 산화물 반도체 TFT로 이루어진 회로 성능의 예측과 최적화된 설계가 가능하기 때문에 차세대 원천기술의 양산성 제고에 기여할 수 있다.Furthermore, the present invention can contribute to the improvement of mass production of the next-generation original technology because the circuit performance consisting of the oxide semiconductor TFT can be predicted and optimized.

또한, 전류를 빠르게 계산하는 해석적인 전류 모델은 기존 회로 설계 모델 및 환경에 매크로 모델(macro-model) 형태 등으로 추가하는 것이 가능하기 때문에 회로 설계를 위한 모델로서 매우 유용하게 이용될 수 있다. In addition, the analytical current model that quickly calculates the current can be very useful as a model for circuit design because it can be added to the existing circuit design model and environment in the form of a macro-model.

도 1은 비정질 산화물 반도체 TFT에 대한 일 실시예의 단면도와 사시도를 나타낸 것이다.
도 2는 도 1의 게이트에서 TFT의 채널 영역으로 사용된 a-IGZO 박막까지 깊이 방향으로의 에너지 밴드 다이어그램을 나타낸 것이다.
도 3은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 전류 모델링 방법에 대한 동작 흐름도를 나타낸 것이다.
도 4는 본 발명에 따른 방법으로 게이트 전압이 문턱전압 미만에서 계산한 드레인 전류와 측정값을 비교하기 위한 로그 스케일의 IDS-VGS 그래프를 나타낸 것이다.
도 5는 본 발명에 따른 방법으로 게이트 전압이 문턱전압 이상에서 계산한 드레인 전류와 측정값을 비교하기 위한 선형 스케일의 IDS-VGS 그래프를 나타낸 것이다.
도 6은 본 발명에 따른 방법으로 전압 조건이 선형 영역과 포화 영역일 때 계산된 전류와 측정값을 비교하기 위한 선형 스케일의 IDS-VDS 그래프를 나타낸 것이다.
도 7은 비정질 산화물 반도체 TFT에서 게이트 전압 조건에 따른 주요 캐리어 농도를 보여주는 그래프를 나타낸 것이다.
도 8은 도 4 내지 도 6의 드레인 전류를 계산하는 모델 파라미터들을 나타낸 것이다.
도 9는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 전류 모델링 장치에 대한 구성을 나타낸 것이다.
1 shows a cross-sectional view and a perspective view of an embodiment of an amorphous oxide semiconductor TFT.
FIG. 2 shows an energy band diagram in the depth direction from the gate of FIG. 1 to the a-IGZO thin film used as the channel region of the TFT.
3 is a flowchart illustrating an operation of a current modeling method of an amorphous oxide semiconductor TFT according to an exemplary embodiment of the present invention.
Figure 4 shows an I DS -V GS graph of a logarithmic scale for comparing the measured value with the drain current calculated at a gate voltage below the threshold by the method according to the invention.
5 shows an I DS -V GS graph of a linear scale for comparing the measured value with the drain current calculated by the gate voltage above the threshold voltage according to the method of the present invention.
Figure 6 shows an I DS -V DS graph on a linear scale for comparing the calculated current and measured values when the voltage conditions are in the linear and saturation regions with the method according to the invention.
FIG. 7 is a graph showing main carrier concentrations according to gate voltage conditions in an amorphous oxide semiconductor TFT.
8 illustrates model parameters for calculating the drain current of FIGS. 4 to 6.
9 illustrates a configuration of a current modeling apparatus of an amorphous oxide semiconductor TFT according to an embodiment of the present invention.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부 도면을 참조한 실시 예에 대한 설명을 통하여 명백히 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will be apparent from the description of the embodiments with reference to the accompanying drawings.

본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In describing the present invention, when it is determined that the detailed description of the related well-known configuration or function may obscure the gist of the present invention, the detailed description thereof will be omitted.

그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
However, the present invention is not limited or limited by the embodiments. Like reference numerals in the drawings denote like elements.

이하에서는, 본 발명의 일 실시 예에 따른 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법 및 그 장치를 첨부된 도 1 내지 도 9를 참조하여 상세히 설명한다.
Hereinafter, a current modeling method and an apparatus of an amorphous oxide semiconductor thin film transistor according to an embodiment of the present invention will be described in detail with reference to FIGS. 1 to 9.

비정질 산화물 반도체 TFT는 AMLCD, AMOLED 등의 디스플레이 백플레인에 스위치나 구동 소자 등으로 상용화 되어 있는 a-Si TFT 대신에 높은 캐리어 이동도와 대면적에서의 박막의 균일성, 신뢰성 관점에서 안정성으로 인해 대체 소자로 각광받고 있다.Amorphous oxide semiconductor TFT is an alternative device due to stability in terms of high carrier mobility and uniformity and reliability of thin film in large area instead of a-Si TFT, which is commercially used as a switch or driving element in display backplanes such as AMLCD and AMOLED. Be in the spotlight.

이런 비정질 산화물 반도체 TFT는 밴드갭 내에 존재하는 상태밀도(subgap DOS)와 전도대에 존재하는 자유전자에 의해 드레인 전류가 결정되게 된다.In such an amorphous oxide semiconductor TFT, the drain current is determined by the subgap DOS present in the band gap and the free electrons present in the conduction band.

여기서, 밴드갭 내에 존재하는 상태밀도는 특정 전압 및 전류 구동 조건에서 박막 내부의 캐리어 밀도(carrier density), 전계효과 이동도(field-effect mobility), 문턱전압(threshold voltage), 서브 문턱 스윙(sub-threshold swing), 턴온 전압(turn-on voltage), ION, ION/IOFF, 정전용량(capacitance) 등 모든 전기적 파라미터(electrical parameter)들을 결정하게 된다. 또한 밴드갭 내에 존재하는 상태밀도는 TFT 양산에 매우 중요한 전류/전압 스트레스(stress) 하에서의 스트레스 시간(stress time) 의존성, 백라이트(backlight)에 의한 감광성(photo-sensitivity), 온도 의존성 등을 결정짓는 매우 중요한 파라미터이다. 따라서, TFT 기반 회로 및 시스템 설계 및 양산에 있어 박막의 원소 조성과 증착 조건 및 두께, 게이트 절연막의 종류 및 두께, TFT 소자 구조 등 다양한 공정 및 레이아웃(layout) 조건에 따라 비정질 산화물 반도체 박막의 상태밀도를 쉽고 빠르게 측정하는 것은 매우 중요하다.
Here, the state density present in the band gap may include carrier density, field-effect mobility, threshold voltage, and sub-threshold swing in the thin film under specific voltage and current driving conditions. All electrical parameters, such as threshold swing, turn-on voltage, I ON , I ON / I OFF , and capacitance, are determined. In addition, the density of states within the bandgap determines the stress time dependence, photo-sensitivity due to backlight, and temperature dependence under current / voltage stress, which are critical for TFT production. It is an important parameter. Therefore, in designing and mass-producing TFT-based circuits and systems, the density of states of amorphous oxide semiconductor thin films according to various process and layout conditions such as elemental composition and deposition conditions and thickness of thin films, type and thickness of gate insulating films, TFT device structure, etc. It is very important to measure quickly and easily.

본 발명은 상술한 밴드갭 내 상태밀도와 전도대에 존재하는 자유전자 및 TFT와 관련된 파라미터들을 고려하여 TCAD, SPICE 시뮬레이션에 적용할 수 있는 해석적인 전류 모델을 생성하는 것을 그 요지로 한다.
Summary of the Invention The present invention aims to generate an analytical current model that can be applied to TCAD and SPICE simulation in consideration of the above-described state density in bandgap and parameters related to TFT and free electrons present in the conduction band.

도 1은 비정질 산화물 반도체 TFT에 대한 일 실시예의 단면도와 사시도를 나타낸 것으로, 이하 본 발명에서는 비정질 산화물 반도체 TFT로 amorphous InGaZnO (a-IGZO) TFT의 사례를 예시하여 기술한다.1 is a cross-sectional view and a perspective view of an embodiment of an amorphous oxide semiconductor TFT. In the present invention, an example of an amorphous InGaZnO (a-IGZO) TFT as an amorphous oxide semiconductor TFT will be described below.

여기서, W는 채널 폭을 의미하고, L은 소스와 드레인간의 채널 길이를 의미하고, TIGZO는 비정질 산화물 반도체 박막(AOS: amorphous oxide semiconductor) 예를 들어, a-IGZO 박막의 두께를 의미하고, TOX는 게이트 절연막(gate insulator)의 두께를 의미하고, LOV는 게이트 전극과 소소/드레인 전극 간의 오버랩(overlap) 길이를 의미한다.Here, W denotes a channel width, L denotes a channel length between a source and a drain, T IGZO denotes an amorphous oxide semiconductor (AOS), for example, a thickness of an a-IGZO thin film, T OX refers to the thickness of the gate insulator, and L OV refers to the overlap length between the gate electrode and the source / drain electrodes.

도 2는 도 1의 게이트에서 TFT의 채널 영역으로 사용된 a-IGZO 박막까지 깊이 방향으로의 에너지 밴드 다이어그램을 나타낸 것이다.FIG. 2 shows an energy band diagram in the depth direction from the gate of FIG. 1 to the a-IGZO thin film used as the channel region of the TFT.

여기서, φS는 표면 전압(Surface potential)을 의미하고, φ(x)는 깊이 방향(x)으로의 전압을 의미하고, φF0는 열평형 상태에서의 벌크-페르미(bulk-Fermi) 전압을 의미하고, VCH는 특정 게이트 전압 및 드레인/소스 전압 하에서 채널 길이 방향(y)에 따라 달라지는 채널 전압을 의미하고, EC는 전도대 최저 에너지(conduction band minimum energy)를 의미하고, EV는 가전자대 최고 에너지(valence band maximum energy)를 의미하고, EFm은 게이트 전극의 페르미 레벨(Fermi level)을 의미한다. Here, φ S means surface potential, φ (x) means voltage in the depth direction (x), and φ F0 denotes the bulk-Fermi voltage at thermal equilibrium. Where V CH is the channel voltage that depends on the channel length direction y under a specific gate voltage and drain / source voltage, E C is the conduction band minimum energy, and E V is the appliance It means the valence band maximum energy, and E Fm means the Fermi level of the gate electrode.

채널 전압(VCH)은 인가되는 드레인 전압으로 인하여 페르미 레벨(EF)이 쿼지 페르미 레벨(quasi Fermi level) EFn으로 낮아짐을 반영하며, 게이트 전극, 드레인 전극, 소스 전극으로는 몰리브덴(Mo) 등을 사용할 수 있다.The channel voltage V CH reflects that the Fermi level E F is lowered to the quasi Fermi level E Fn due to the applied drain voltage. Molybdenum (Mo) is used as the gate electrode, the drain electrode, and the source electrode. Etc. can be used.

도 3은 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 전류 모델링 방법에 대한 동작 흐름도를 나타낸 것이다.3 is a flowchart illustrating an operation of a current modeling method of an amorphous oxide semiconductor TFT according to an exemplary embodiment of the present invention.

도 3을 참조하면, 전류 모델링 방법은 비정질 산화물 반도체 TFT에서 밴드갭 내에 존재하는 상태밀도(subgap DOS)의 전기적인 영향이 크기 때문에 밴드갭 내 상태밀도에 속박되어 있는 전하밀도를 계산한다(S310).Referring to FIG. 3, the current modeling method calculates the charge density bound to the state density within the bandgap because the electrical influence of the subgap DOS existing in the bandgap is large in the amorphous oxide semiconductor TFT (S310). .

비정질 산화물 반도체 TFT 박막의 acceptor-like DOS[gA(E)]는 acceptor-like deep states[gDA(E)]와 acceptor-like tail states[gTA(E)]로 이루어지며, <수학식 1>과 같이 나타낼 수 있다.
The acceptor-like DOS [g A (E)] of the amorphous oxide semiconductor TFT thin film is composed of acceptor-like deep states [g DA (E)] and acceptor-like tail states [g TA (E)]. 1>.

[수학식 1][Equation 1]

Figure 112011055065029-pat00001
Figure 112011055065029-pat00001

여기서, NDA는 제1 상태(deep state)에 위치한 상태밀도(density of state)를 의미하고, k는 기 설정된 값으로 볼츠만(Boltzmann) 상수를 의미하고, NTA는 제2 상태(tail state)에 위치한 상태밀도를 의미하고, kTDA는 제1 상태(deep state)의 특성에너지를 의미하고, kTTA는 제2 상태(tail state)의 특성에너지를 의미한다.Here, N DA denotes a density of state located in a deep state, k denotes a Boltzmann constant with a preset value, and N TA denotes a tail state. KT DA denotes a characteristic energy of a first state, and kT TA denotes a characteristic energy of a second state (tail state).

단위 부피당 전하밀도는 TFT의 채널 영역에 대하여 게이트 절연막(gate insulator) 경계부터 깊이 방향(x)으로 포아송(Poisson) 방정식을 적용함으로써 계산된다.The charge density per unit volume is calculated by applying a Poisson equation in the depth direction (x) from the gate insulator boundary to the channel region of the TFT.

여기서, 단위 부피당 전하밀도는 gDA(E)에 속박되어 있는 전자농도[ndeep(x)]와 gTA(E)에 속박되어 있는 전자농도[ntail(x)] 그리고 전도대에 존재하는 자유전자농도[nfree(x)]로 이루어지며, <수학식 2>와 같이 나타낼 수 있다.
Here, the charge density per unit volume is the electron concentration [n deep (x)] bound to g DA (E), the electron concentration [n tail (x)] bound to g TA (E), and the freedom present in the conduction band. Consisting of the electron concentration [n free (x)], it can be expressed as shown in Equation 2.

[수학식 2][Equation 2]

Figure 112011055065029-pat00002
Figure 112011055065029-pat00002

여기서, εIGZO는 비정질 산화물 반도체 박막 예를 들어, a-IGZO의 유전율을 의미하고, nloc(x)는 ndeep(x)과 ntail(x)의 합으로 gA(E)에 속박되어 있는 전자농도를 의미한다.Here, ε IGZO denotes the dielectric constant of an amorphous oxide semiconductor thin film, for example, a-IGZO, and n loc (x) is bound to g A (E) as the sum of n deep (x) and n tail (x). Mean electron concentration.

제1 전자농도 ndeep(x)과 제2 전자농도 ntail(x)은 각각의 상태[gDA(E), gTA(E)]와 Fermi-Dirac 분포함수[f(E)]를 이용하여 <수학식 3>과 <수학식 4>와 같이 나타낼 수 있다.
The first electron concentration n deep (x) and the second electron concentration n tail (x) use respective states [g DA (E), g TA (E)] and Fermi-Dirac distribution function [f (E)]. Equation 3 and Equation 4 can be represented.

[수학식 3]&Quot; (3) &quot;

Figure 112011055065029-pat00003
Figure 112011055065029-pat00003

Figure 112011055065029-pat00004
Figure 112011055065029-pat00004

Figure 112011055065029-pat00005
Figure 112011055065029-pat00005

Figure 112011055065029-pat00006

Figure 112011055065029-pat00006

[수학식 4]&Quot; (4) &quot;

Figure 112011055065029-pat00007
Figure 112011055065029-pat00007

즉, ndeep(x)과 ntail(x)은 각각 gDA(E)와 gTA(E)에 전자가 채워질 확률인 Fermi-Dirac 분포함수[f(E)]를 곱하여 EV부터 EC까지 적분함으로써, 계산될 수 있다.That is, n deep (x) and n tail (x), respectively g DA (E) and g TA (E) E is filled probability of Fermi-Dirac distribution function [f (E)] for multiplying E V from E C in By integrating up, it can be calculated.

nfree(x)는 <수학식 5>와 같이 나타낼 수 있다.
n free (x) may be represented as in Equation 5.

[수학식 5][Equation 5]

Figure 112011055065029-pat00008
Figure 112011055065029-pat00008

여기서, NC는 전도대에 위치한 유효상태밀도를 의미한다.
Here, N C means the effective state density located in the conduction band.

이후, 상기 <수학식 2>를 수치 반복(numerical iteration)없이 풀기 위하여, 게이트 전압이 문턱전압(VT) 이전인 경우와 이후인 경우 각각에 대하여 전하밀도를 가장 많은 농도를 차지하는 주요(dominant) 캐리어 성분으로 근사화한다(S320).Subsequently, in order to solve Equation 2 without numerical iteration, the dominant occupies the highest concentration of charge density for each of the gate voltage before and after the threshold voltage V T. Approximation to a carrier component (S320).

비정질 silicon(a-Si) TFT의 경우 밴드갭 내에 많은 gA(E) 갖고 있기 때문에 밴드갭 내에 채워져야 할 DOS가 많아 nfree(x)는 nloc(x)보다 훨씬 작다. 따라서 게이트 전압이 문턱전압 이하의 전압 범위에서는 단위 부피당 전하밀도가 nloc(x) 성분 중 ndeep(x)으로 근사되고, 게이트 전압이 문턱전압 이후의 전압 범위에서는 nloc(x) 성분 중 ntail(x)로 근사될 수 있다.Amorphous silicon (a-Si) because it has many g A (E) in the band gap of the TFT when the DOS to be filled in the band gap increases free n (x) is much smaller than n loc (x). Therefore, in the voltage range below the threshold voltage, the charge density per unit volume is approximated to n deep (x) among the n loc (x) components, and in the voltage range after the threshold voltage, n among the n loc (x) components can be approximated by tail (x).

하지만, 비정질 산화물 반도체 TFT의 경우에는 a-Si TFT보단 낮은 gA(E)를 갖고 있어 밴드갭 내에 채워져야 할 DOS가 상대적으로 적어 nfree(x)는 nloc(x)에 비해 무시될 수 없다. 이는 도 7에 도시된 게이트 전압 조건에 따른 주요 캐리어 농도를 보여주는 그래프를 통해, 문턱전압 미만인 경우에는 gTA(E)에 포획되어 있는 전자농도[ntail(x)]가 우세하고, 문턱전압 이상인 경우에는 전도대에 존재하는 자유전자농도[nfree(x)]가 우세한 것을 알 수 있다. 따라서, 게이트 전압이 문턱전압보다 작은 범위에서는 <수학식 6>과 같이 단위 부피당 전하밀도[ρ(x)]가 nloc(x) 중 ntail(x)로 근사될 수 있고, 게이트 전압이 문턱전압 근처인 경우에는 <수학식 7>과 같이 단위 부피당 전하밀도가 ntail(x)와nfree(x)의 합으로 근사될 수 있다. 또한, 게이트 전압이 문턱전압 큰 범위에서는 <수학식 8>과 같이 단위 부피당 전하밀도가 ρ(x) 중 nfree(x)로 근사될 수 있다.
However, in the case of the amorphous oxide semiconductor TFT, it has a lower g A (E) than the a-Si TFT, so that DOS to be filled in the band gap is relatively small, so n free (x) can be ignored compared to n loc (x). none. This is a graph showing the main carrier concentration according to the gate voltage condition shown in FIG. 7, in the case where the threshold voltage is lower than the threshold voltage, the electron concentration [n tail (x)] trapped in g TA (E) prevails, and the threshold voltage is higher than the threshold voltage. In this case, it can be seen that the free electron concentration [n free (x)] in the conduction band is dominant. Therefore, in the range where the gate voltage is smaller than the threshold voltage, the charge density per unit volume [ρ (x)] can be approximated to n tail (x) of n loc (x) as shown in Equation 6, and the gate voltage is thresholded. In the case of near voltage, the charge density per unit volume can be approximated by the sum of n tail (x) and n free (x), as shown in Equation (7). In addition, in the range where the gate voltage is a large threshold voltage, the charge density per unit volume may be approximated to n free (x) of ρ (x) as shown in Equation (8).

[수학식 6]&Quot; (6) &quot;

Figure 112011055065029-pat00009
Figure 112011055065029-pat00009

여기서, VFB는 평탄밴드 전압을 의미한다.
Here, V FB means a flat band voltage.

[수학식 7][Equation 7]

Figure 112011055065029-pat00010

Figure 112011055065029-pat00010

[수학식 8][Equation 8]

Figure 112011055065029-pat00011
Figure 112011055065029-pat00011

여기서, neff(x)는 유효캐리어밀도(effective carrier density)로서, 각 게이트 전압 범위마다 근사한 캐리어 농도에 대한 오차를 감소시키기 위해 도입되었으며, <수학식 9>와 같이 나타낼 수 있다. 여기서 Neff는 전도대 최저에너지에서의 유효캐리어밀도를 나타낸다. 따라서, neff1(x)과 neff2(x)는 <수학식 10>과 <수학식 11>과 같이 나타낼 수 있다.
In this case, n eff (x) is an effective carrier density, and was introduced to reduce an error of a carrier concentration approximate for each gate voltage range, which can be expressed by Equation (9). Where N eff represents the effective carrier density at the lowest energy of the conduction band. Therefore, n eff1 (x) and n eff2 (x) may be expressed as in Equation 10 and Equation 11.

[수학식 9][Equation 9]

Figure 112011055065029-pat00012

Figure 112011055065029-pat00012

[수학식 10][Equation 10]

Figure 112011055065029-pat00013
Figure 112011055065029-pat00013

여기서, neff1(x)는 문턱전압 미만의 게이트 전압 범위에서 근사된 유효캐리어밀도 neff(x)를 의미하고, kTeff1은 외부인가 전압에 따른 깊이 방향 전위 φ(x)에 따른 neff1의 의존성을 지배하는 유효특성에너지를 의미한다.
Here, n eff1 (x) means the effective carrier density n eff (x) approximated in the gate voltage range below the threshold voltage, and kT eff1 is the value of n eff1 according to the depth direction potential φ (x) according to the externally applied voltage. Mean effective characteristic energy that governs dependency.

[수학식 11][Equation 11]

Figure 112011055065029-pat00014
Figure 112011055065029-pat00014

여기서, neff2(x)는 문턱전압 근처와 그 이상의 게이트 전압 범위에서 근사된 유효캐리어밀도 neff(x)를 의미하고, kTeff2는 외부인가 전압에 따른 깊이 방향 전위φ(x)에 따른 neff2의 의존성을 지배하는 유효특성에너지를 의미한다.
Here, n eff2 (x) means the effective carrier density n eff (x) approximated in the gate voltage range near and above the threshold voltage, and kT eff2 is n according to the depth direction potential φ (x) according to the externally applied voltage. The effective characteristic energy that governs the dependence of eff2 .

문턱전압 미만과 이상의 경우에 대한 전하밀도가 주요 캐리어 성분으로 근사화되면, 근사화된 주요 캐리어 성분을 이용하여 유효캐리어밀도를 정하고, 이를 이용하여 단위 면적당 총 전하를 계산한다(S330).When the charge density for the case of less than or equal to the threshold voltage is approximated to the main carrier component, the effective carrier density is determined using the approximated main carrier component, and the total charge per unit area is calculated using this (S330).

비정질 산화물 반도체 TFT에서 채널 깊이 방향으로의 전기장(E-field)은 상기 <수학식 2>와 <수학식 9>를 이용하여 <수학식 12>와 같이 나타낼 수 있다.
In the amorphous oxide semiconductor TFT, an electric field (E-field) in the channel depth direction may be represented by Equation 12 using Equations 2 and 9 above.

[수학식 12][Equation 12]

Figure 112011055065029-pat00015

Figure 112011055065029-pat00015

또한 단위 면적당 자유전자 전하[QFREE(φ(x))]는 상기 <수학식 5>를 깊이 방향으로 적분한 후, 표면 전압[φ(x=0)=φS]에 비해 백(back) 전압[φ(x=TIGZO)=φB]이 무시가능 하면 <수학식 13>과 같이 나타낼 수 있다.
In addition, the free electron charge per unit area (Q FREE (φ (x))) is integrated with Equation (5) in the depth direction, and then compared with the surface voltage [φ (x = 0) = φ S ]. If the voltage [φ (x = T IGZO ) = φ B ] is negligible, it can be expressed as Equation 13.

[수학식 13][Equation 13]

Figure 112011055065029-pat00016
Figure 112011055065029-pat00016

Figure 112011055065029-pat00017
Figure 112011055065029-pat00017

여기서, φB는 백 전압을 의미한다.Here, φ B means a back voltage.

단위 면적당 총 전하[QTOT(φ(x))]는 채널 깊이 방향으로의 전기장에 채널 영역의 유전율 예를 들어, a-IGZO박막의 유전율을 곱하여 계산될 수 있으며, <수학식 14>와 같이 나타낼 수 있다.
The total charge per unit area [Q TOT (φ (x))] can be calculated by multiplying the electric field in the channel depth direction by the dielectric constant of the channel region, for example, the dielectric constant of the a-IGZO thin film. Can be represented.

[수학식 14][Equation 14]

Figure 112011055065029-pat00018

Figure 112011055065029-pat00018

단위 면적당 총 전하가 계산되면, 게이트 전압에 의존하는 채널의 이동도 [μCH(φ(x))]를 계산한다(S340).When the total charge per unit area is calculated, the mobility [μ CH (φ (x))] of the channel depending on the gate voltage is calculated (S340).

여기서, 채널 이동도는 단위 면적당 자유전자 전하[QFREE(φ(x))]와 단위 면적당 총 전하[QTOT(φ(x))]를 이용하여 계산될 수 있으며, <수학식 15>와 같이 나타낼 수 있다.
Here, the channel mobility can be calculated using the free electron charge per unit area [Q FREE (φ (x))] and the total charge per unit area [Q TOT (φ (x))]. Can be represented as:

[수학식 15][Equation 15]

Figure 112011055065029-pat00019
Figure 112011055065029-pat00019

여기서, μCH는 채널의 유효이동도를 의미하며, 본 발명의 비정질 산화물 반도체 TFT의 경우 게이트 전압이 높으면 자유전자 농도가 gA(E)에 포획된 전자농도보다 많기 때문에, 높은 게이트 전압 조건에서의 μCH는 전도대 이동도 (μBAND)와 거의 같게 된다.Here, μ CH means the effective mobility of the channel. In the amorphous oxide semiconductor TFT of the present invention, when the gate voltage is high, the free electron concentration is higher than the electron concentration trapped in g A (E). Μ CH is approximately equal to conduction band mobility ( μBAND ).

채널 유효이동도가 계산되면, 상기 단계들에 의해 계산된 값들과 기 입력된 파라미터들에 대한 정보 즉, 파라미터들 각각의 값들을 이용하여 게이트-소스간 전압이 문턱전압 미만인 경우의 전류 모델(제1 전류 모델)과 문턱전압 이상인 경우의 전류 모델(제2 전류 모델)을 생성한다(S350).When the channel mobility is calculated, the current model when the gate-to-source voltage is less than the threshold voltage using the values calculated by the above steps and information about the previously input parameters, that is, the values of each of the parameters, A first current model) and a current model (second current model) when the threshold voltage is greater than or equal to one are generated (S350).

여기서, 입력되는 파라미터들은 채널의 폭(W), 채널의 길이(L), 게이트 절연층의 두께(TOX), 게이트 절연층의 커패시턴스(Cox), 전도대 이동도(μBAND), 전도대에 위치한 유효상태밀도(NC), 평탄밴드 전압(VFB), 열평형 상태에서의 벌크-페르미 전압(φF0), 문턱전압 미만에서 전도대 최저에너지에서의 유효상태밀도(Neff1), 문턱전압 미만에서의 유효캐리어밀도 neff1(x)의 유효특성에너지(kTeff1), 문턱전압 이상에서 전도대 최저에너지에서의 유효상태밀도(Neff2), 문턱전압 이상에서의 유효캐리어밀도 neff2(x)의 유효특성에너지(kTeff2)를 포함할 수 있다.Here, the input parameters include the width of the channel (W), the length of the channel (L), the thickness of the gate insulating layer (T OX ), the capacitance of the gate insulating layer (C ox ), the conduction band mobility (μ BAND ), and the conduction band. Located effective state density (N C ), flat band voltage (V FB ), bulk-Fermi voltage (φ F0 ) at thermal equilibrium, effective state density (N eff1 ) at lowest conduction band below threshold voltage, threshold voltage Effective Characteristic Energy (kT eff1 ) of Effective Carrier Density n eff1 (x) Below , Effective State Density (N eff2 ) at Minimum Conduction Band Above Threshold Voltage, Effective Carrier Density n eff2 (x) Above Threshold Voltage It may include the effective characteristic energy (kT eff2 ) of.

단계 S340에 의해 계산된 채널 유효이동도가 반영된 드레인 전류는 <수학식 16>과 같으며, 채널 깊이 방향(x)축에 대한 적분 변수를 깊이 방향 전압으로 바꾸면 <수학식 17>과 같이 나타낼 수 있다.
The drain current reflecting the channel effective mobility calculated by step S340 is represented by Equation 16, and when the integral variable for the channel depth direction (x) axis is changed to the depth direction voltage, it is represented by Equation 17. have.

[수학식 16][Equation 16]

Figure 112011055065029-pat00020

Figure 112011055065029-pat00020

[수학식 17][Equation 17]

Figure 112011055065029-pat00021

Figure 112011055065029-pat00021

<수학식 5>에 있는 자유전자농도[nfree(φ(x))], <수학식 12>에 있는 전기장[EIGZO(φ(x))]과 <수학식 15>에 있는 채널 이동도 [μCH(φ(x))]를 <수학식 17>에 반영하여 계산하고, φB가 φS에 비해 무시 가능할 때 <수학식 18>과 같이 나타낼 수 있으며, <수학식 18>을 채널길이 방향(y)에 대해 소스(y=0)에서 드레인(y=L)까지 적분하면 <수학식 19>과 같이 나타낼 수 있다.
N free (φ (x)) in Equation 5, electric field E IGZO (φ (x)) in Equation 12 and channel mobility in Equation 15 [μ CH (φ (x))] is calculated by reflecting in Equation 17, and when φ B is negligible compared to φ S , it can be expressed as Equation 18, and Equation 18 is a channel. Integrating from the source (y = 0) to the drain (y = L) in the longitudinal direction y can be expressed as Equation (19).

[수학식 18]Equation 18

Figure 112011055065029-pat00022

Figure 112011055065029-pat00022

[수학식 19][Equation 19]

Figure 112011055065029-pat00023
Figure 112011055065029-pat00023

Figure 112011055065029-pat00024

Figure 112011055065029-pat00024

<수학식 19>를 계산하기 위해서는 비정질 산화물 반도체 박막과 게이트 절연막 경계에서 가우스 법칙을 적용하여야 하며, 가우스 법칙은 <수학식 20>과 같다.
In order to calculate Equation 19, the Gaussian law should be applied at the boundary between the amorphous oxide semiconductor thin film and the gate insulating film, and the Gaussian law is shown in Equation 20.

[수학식 20][Equation 20]

Figure 112011055065029-pat00025
Figure 112011055065029-pat00025

여기서, COX는 비정질 산화물 반도체 TFT의 게이트 절연막 커패시턴스를 의미하며, COX는 측정을 통해 커패시턴스의 최대값(Cmax=COX+COV[F])과 최소값(Cmin=COV[F])의 차이로부터 계산될 수 있고, COV는 게이트 전극과 소스/드레인 전극 간 오버랩 커패시턴스를 의미한다.Here, C OX means the gate insulating film capacitance of the amorphous oxide semiconductor TFT, and C OX is the maximum value (C max = C OX + C OV [F]) and minimum value (C min = C OV [F] of the capacitance through the measurement. ]), And C OV means the overlap capacitance between the gate electrode and the source / drain electrodes.

상기 <수학식 12>에 나타낸 EIGZO(φ(x=0)=φS)를 <수학식 20>에 적용하면 <수학식 21>과 같이 나타낼 수 있으며, <수학식 21>으로부터 게이트 전압과 표면 전압 관계를 나타내는 <수학식 22> 뿐만 아니라 채널 전압과 표면 전압 관계를 나타내는 <수학식 23>을 얻을 수 있다.
When E IGZO (φ (x = 0) = φ S ) shown in Equation 12 is applied to Equation 20, it can be expressed as Equation 21. In addition to <Equation 22> indicating the surface voltage relationship, <Equation 23> indicating the relationship between the channel voltage and the surface voltage can be obtained.

[수학식 21][Equation 21]

Figure 112011055065029-pat00026

Figure 112011055065029-pat00026

[수학식 22][Equation 22]

Figure 112011055065029-pat00027

Figure 112011055065029-pat00027

[수학식 23]&Quot; (23) &quot;

Figure 112011055065029-pat00028

Figure 112011055065029-pat00028

<수학식 22>와 <수학식 23>을 이용하여 <수학식 19>를 해석적인 수식으로 나타낼 수 있다. 따라서, <수학식 19>에 <수학식 22>와 <수학식 23>을 반영함으로써, <수학식 24>를 얻을 수 있으며, 채널 내부 표면 전위 φS(y)를 소스에서 드레인 방향으로 적분함으로써, 드레인 전류에 대한 해석적인 수식을 나타내는 <수학식 25>를 얻을 수 있다.
Using Equation 22 and Equation 23, Equation 19 may be expressed as an analytical equation. Therefore, by reflecting <Equation 22> and <Equation 23> in <Equation 19>, <Equation 24> can be obtained, and by integrating the channel internal surface potential φ S (y) from the source to the drain direction. Equation 25 showing the analytical equation for the drain current can be obtained.

[수학식 24]&Quot; (24) &quot;

Figure 112011055065029-pat00029

Figure 112011055065029-pat00029

[수학식 25][Equation 25]

Figure 112011055065029-pat00030
Figure 112011055065029-pat00030

Figure 112011055065029-pat00031
Figure 112011055065029-pat00031

Figure 112011055065029-pat00032
Figure 112011055065029-pat00032

여기서, φSS는 소스 위치의 채널 내부의 표면전위를, φSD는 드레인 위치의 채널 내부의 표면전위를 의미한다.Here, φ SS means the surface potential inside the channel at the source position, and φ SD means the surface potential inside the channel at the drain position.

이와 같은 과정을 통하여 생성된 <수학식 25>의 전류 모델은 게이트-소스간 전압이 문턱전압 미만인 경우의 제1 전류 모델과 문턱전압 이상인 제2 전류 모델을 모두 포함한다.The current model of Equation 25 generated through the above process includes both the first current model when the gate-source voltage is less than the threshold voltage and the second current model that is greater than or equal to the threshold voltage.

<수학식 25>를 이용하여 제1 전류 모델과 제2 전류 모델이 생성되면, 제1 전류 모델과 제2 전류 모델을 이용하여 드레인 총 전류 모델(IDS _ TOT)을 생성한다(S360).When the first current model and the second current model are generated using Equation 25, the drain total current model I DS _ TOT is generated using the first current model and the second current model (S360).

여기서, 드레인 총 전류 모델은 <수학식 26>과 같이 나타낼 수 있다.
Here, the drain total current model may be expressed as Equation 26.

[수학식 26][Equation 26]

Figure 112011055065029-pat00033
Figure 112011055065029-pat00033

여기서, IDS(Neff1, kTeff1)는 문턱전압 미만에서 계산되는 제1 전류 모델을 의미하고, IDS(Neff2, kTeff2)는 문턱전압 이상에서 계산되는 제2 전류 모델을 의미한다.
Here, I DS (N eff1 , kT eff1 ) means the first current model calculated below the threshold voltage, and I DS (N eff2 , kT eff2 ) means the second current model calculated above the threshold voltage.

이와 같이, 본 발명은 비정질 산화물 반도체 TFT의 전류 모델을 수치 반복 방법이 아닌 해석적인 수식으로 나타내고 문턱전압 이전과 이후에 대해 계산된 전류를 하나의 통합적인 수식으로 나타냄으로써, 전류 계산이 편리하며, 해석적인 전류 수식으로 나타낼 수 있어 시뮬레이션 전류 모델로 적용될 수 있다.
As described above, the present invention represents the current model of the amorphous oxide semiconductor TFT by an analytical formula rather than a numerical repetition method, and the current calculated for the before and after threshold voltages is represented by one unified formula, so that the current calculation is convenient. It can be expressed as an analytical current formula and can be applied as a simulation current model.

도 4 내지 도 6은 본 발명에 따른 방법으로 계산된 드레인 전류와 측정값을 비교한 결과를 나타낸 것으로, 드레인 전류를 계산하는 모델 파라미터는 도 8과 같다.4 to 6 show a result of comparing the drain current and the measured value calculated by the method according to the present invention, the model parameters for calculating the drain current is the same as FIG.

도 8에 도시된 모델 파라미터들 중 W, L, TOX, TIGZO는 TFT의 구조적인 파라미터들이고 μBAND, NC, φF0는 비정질 산화물 반도체 박막 물질에서 물리 및 재료공학적 방법으로 추출된 파라미터를 참고 문헌을 통해 결정한 것이다. COX는 비정질 산화물 반도체 TFT의 측정된 커패시턴스이고, VFB는 평탄밴드 전압이며, Neff1, kTeff1, Neff2, kTeff2는 계산된 드레인 전류와 측정값을 맞추기 위해 바꾸어가는 파라미터들로, 앞서 설명한 유효상태밀도와 유효캐리어농도의 유효특성에너지에 해당한다.Among the model parameters shown in FIG. 8, W, L, T OX and T IGZO are the structural parameters of the TFT, and μ BAND , N C , φ F0 are the parameters extracted by the physical and material engineering methods from the amorphous oxide semiconductor thin film material. The decision was made by reference. C OX is the measured capacitance of the amorphous oxide semiconductor TFT, V FB is the flat band voltage, and N eff1 , kT eff1 , N eff2 , kT eff2 are the parameters that are changed to match the calculated drain current and measured value. It corresponds to the effective characteristic energy of the effective state density and effective carrier concentration described.

도 4는 본 발명에 따른 방법으로 게이트 전압이 문턱전압 미만에서 계산한 드레인 전류와 측정값을 비교하기 위한 로그 스케일의 IDS-VGS 그래프를 나타낸 것이다.Figure 4 shows an I DS -V GS graph of a logarithmic scale for comparing the measured value with the drain current calculated at a gate voltage below the threshold by the method according to the invention.

도 5는 본 발명에 따른 방법으로 게이트 전압이 문턱전압 이상에서 계산한 드레인 전류와 측정값을 비교하기 위한 선형 스케일의 IDS-VGS 그래프를 나타낸 것이다.5 shows an I DS -V GS graph of a linear scale for comparing the measured value with the drain current calculated by the gate voltage above the threshold voltage according to the method of the present invention.

도 6은 본 발명에 따른 방법으로 전압 조건이 선형 영역과 포화 영역일 때 계산된 전류와 측정값을 비교하기 위한 선형 스케일의 IDS-VDS 그래프를 나타낸 것이다.Figure 6 shows an I DS -V DS graph on a linear scale for comparing the calculated current and measured values when the voltage conditions are in the linear and saturation regions with the method according to the invention.

여기서, 측정값은 측정 수단 예를 들어, Agilent 4156C semiconductor parameter analyzer를 이용하여 측정할 수 있으며, 이 뿐만 아니라 이에 상응하는 다양한 측정 수단이 활용될 수 있음은 물론이다.Here, the measured value may be measured using a measuring means, for example, an Agilent 4156C semiconductor parameter analyzer, as well as various measuring means corresponding thereto may be utilized.

도 4 내지 도 6을 통해 알 수 있듯이, 게이트-소스간 전압이 문턱전압 미만인 경우의 측정값과 본 발명의 모델링 방법에 의해 계산된 전류가 일정한 기울기(410)를 가지면서 잘 맞아 떨어지는 것을 알 수 있으며, 게이트-소스간 전압이 문턱전압 이상(510)인 경우의 측정값과 본 발명의 모델링 방법에 의해 계산된 전류 또한 그 값이 잘 맞아 떨어지는 것을 알 수 있다.4 to 6, it can be seen that the measured value when the gate-source voltage is less than the threshold voltage and the current calculated by the modeling method of the present invention match well with a constant slope 410. In addition, it can be seen that the measured value when the gate-source voltage is greater than or equal to the threshold voltage 510 and the current calculated by the modeling method of the present invention also coincide with the value.

이와 같이, 본 발명의 모델링 방법은 문턱전압 미만인 경우의 제1 전류 모델과 문턱전압 이상인 경우의 제2 전류 모델을 통합한 통합 전류 모델을 사용하기 때문에 통합된 전류 모델을 통하여 문턱전압 미만의 경우 뿐만 아니라 이상인 경우에도 계산된 전류와 측정값이 잘 맞아 떨어지는 것을 알 수 있다.As described above, since the modeling method of the present invention uses an integrated current model integrating the first current model when the threshold voltage is lower than the threshold voltage and the second current model when the threshold voltage is higher than the threshold voltage, However, even in the case of abnormality, it can be seen that the calculated current matches the measured value well.

또한, 도 6에 도시된 바와 같이 본 발명의 모델링 방법에 의해 드레인 전압에 따라 계산된 전류와 측정값이 선형 영역과 포화 영역 모두에서 잘 맞아 떨어지는 것을 알 수 있다.
Also, as shown in FIG. 6, it can be seen that the current and the measured value calculated according to the drain voltage match well in both the linear region and the saturation region by the modeling method of the present invention.

도 9는 본 발명의 일 실시예에 따른 비정질 산화물 반도체 TFT의 전류 모델링 장치에 대한 구성을 나타낸 것이다.9 illustrates a configuration of a current modeling apparatus of an amorphous oxide semiconductor TFT according to an embodiment of the present invention.

도 9를 참조하면, 본 발명의 모델링 장치(900)는 입력부(910), 계산부(920), 근사화부(930) 및 전류 모델 생성부(940)를 포함한다.9, the modeling apparatus 900 of the present invention includes an input unit 910, a calculator 920, an approximator 930, and a current model generator 940.

입력부(910)는 복수의 파라미터들에 대한 정보를 입력받는다.The input unit 910 receives information about a plurality of parameters.

여기서, 입력받는 복수의 파라미터들은 채널의 폭(W), 채널의 길이(L), 게이트 절연층의 두께(TOX), 게이트 절연층의 커패시턴스(Cox), 전도대(conduction band) 이동도(μBAND), 전도대에 위치한 유효상태밀도(NC), 평탄밴드 전압(VFB), 열평형 상태에서의 벌크-페르미 전압(φF0), 문턱전압 미만에서의 전도대 최저에너지에서의 유효상태밀도(Neff1), 문턱전압 미만에서의 유효캐리어밀도의 유효특성에너지(kTeff1), 문턱전압 이상에서 전도대 최저에너지에서의 유효상태밀도(Neff2), 문턱전압 이상에서의 유효캐리어밀도의 유효특성에너지(kTeff2)를 포함할 수 있다.Here, the plurality of input parameters include a channel width (W), a channel length (L), a thickness of the gate insulation layer (T OX ), a capacitance of the gate insulation layer (C ox ), and a conduction band mobility ( μ BAND ), effective state density at conduction band (N C ), flat band voltage (V FB ), bulk-Fermi voltage (φ F0 ) at thermal equilibrium, effective state density at conduction band minimum energy below threshold voltage (N eff1 ), the effective characteristic energy of the effective carrier density below the threshold voltage (kT eff1 ), the effective state density (N eff2 ) of the minimum conduction band energy above the threshold voltage, and the effective carrier density above the threshold voltage Energy (kT eff2 ).

계산부(920)는 밴드갭 내 상태밀도(subgap DOS)에 속박되어 있는 전하밀도를 계산하고, 근사화부에 의해 근사화된 값을 이용하여 단위 면적당 총 전하와 채널 이동도를 계산할 수도 있다.The calculation unit 920 may calculate the charge density bound to the subgap DOS in the band gap, and calculate the total charge and channel mobility per unit area by using the value approximated by the approximation unit.

여기서, 밴드갭 내 상태밀도는 제1 상태에 대응하는 deep state와 제2 상태에 대응하는 tail state를 포함할 수 있으며, 계산부(920)는 상술한 수학식들을 이용하여 밴드갭 내 상태밀도(subgap DOS), 단위부피당 전하밀도, 단위 면적당 총 전하와 채널 이동도를 계산할 수 있다.Here, the state density in the bandgap may include a deep state corresponding to the first state and a tail state corresponding to the second state, and the calculator 920 may calculate the state density in the bandgap using the above-described equations. subgap DOS), charge density per unit volume, total charge per channel area, and channel mobility.

근사화부(930)는 게이트-소스 간 전압이 문턱전압 미만인 경우와 이상인 경우 각각에 대하여 채널 내에 존재하는 전하밀도를 주요(dominant) 캐리어 성분으로 근사화한다.The approximation unit 930 approximates the charge density present in the channel as a dominant carrier component for each of the gate-source voltages below and above the threshold voltage.

이때, 채널 내에 존재하는 전하밀도는 subgap DOS의 제1 상태에 속박되어 있는 제1 전자농도, subgap DOS의 제2 상태에 속박되어 있는 제2 전자농도 및 전도대(conduction band)에 존재하는 자유전자농도를 포함할 수 있다.At this time, the charge density present in the channel is the first electron concentration bound in the first state of the subgap DOS, the second electron concentration bound in the second state of the subgap DOS, and the free electron concentration present in the conduction band. It may include.

근사화부(930)는 게이트 전압이 문턱전압보다 작은 범위에서는 단위 부피당 전하밀도를 제2 전자농도로 근사할 수 있고, 게이트 전압이 문턱전압 근처인 경우에는 단위 부피당 전하밀도를 제2 전자농도와 자유전자농도의 합으로 근사할 수 있으며, 게이트 전압이 문턱전압 큰 범위에서는 단위 부피당 전하밀도를 자유전자농도로 근사할 수 있다. The approximation unit 930 may approximate the charge density per unit volume to the second electron concentration when the gate voltage is less than the threshold voltage. If the gate voltage is near the threshold voltage, the approximation unit 930 may free the charge density per unit volume to the second electron concentration. The sum of the electron concentrations can be approximated, and the charge density per unit volume can be approximated to the free electron concentration in a range where the gate voltage is large.

전류 모델 생성부(940)는 밴드갭 내 상태밀도 또는 밴드갭 내 상태밀도에 속박되어 있는 전하밀도, 근사화된 전하밀도 및 입력받은 복수의 파라미터들에 대한 정보에 기초하여 문턱전압 미만인 경우의 제1 전류 모델과 문턱전압 이상인 경우의 제2 전류 모델을 생성하고, 생성된 제1 전류 모델과 제2 전류 모델을 이용하여 총 전류 모델을 생성한다.The current model generator 940 is a first case in a case where the threshold voltage is less than the threshold voltage based on the charge density, the approximated charge density, and the information on the plurality of input parameters. A second current model is generated when the current model and the threshold voltage are higher than each other, and a total current model is generated using the generated first current model and the second current model.

이때, 전류 모델 생성부(940)는 계산부(920)에 의하여 계산된 채널의 이동도를 더 고려하여 제1 전류 모델과 제2 전류 모델을 생성할 수 있다.
In this case, the current model generator 940 may generate the first current model and the second current model by further considering the mobility of the channel calculated by the calculator 920.

이와 같이, 본 발명의 모델링 장치는 밴드갭 내 상태 밀도(subgap DOS), 전도대(conduction band)에 존재하는 자유전자, 이동도, TFT와 관련된 파라미터들을 고려하여 해석적인 전류를 모델링하고, 문턱전압 이전과 이후에 대해 계산된 전류를 하나의 통합적인 수식으로 나타냄으로써 전류 계산이 편리하며, 전류 계산 속도를 향상시켜 계산 시간을 줄이고, 빠른 시뮬레이션을 가능하게 한다.
As such, the modeling device of the present invention models an analytical current in consideration of parameters related to subgap DOS, free electrons, mobility, and TFT present in the conduction band and transfers the threshold voltage. The current calculations for and after are presented in one integrated formula, making current calculations convenient, speeding up current calculations, reducing computation time, and enabling fast simulation.

본 발명의 일 실시예에 따른 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
The current modeling method of the amorphous oxide semiconductor thin film transistor according to an embodiment of the present invention may be implemented in the form of program instructions that may be executed by various computer means and may be recorded in a computer readable medium. The computer readable medium may include program instructions, data files, data structures, etc. alone or in combination. Program instructions recorded on the media may be those specially designed and constructed for the purposes of the present invention, or they may be of the kind well-known and available to those having skill in the computer software arts. Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks. Magneto-optical media, and hardware devices specifically configured to store and execute program instructions, such as ROM, RAM, flash memory, and the like. Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the present invention, and vice versa.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. As described above, the present invention has been described by specific embodiments such as specific components and the like. For those skilled in the art to which the present invention pertains, various modifications and variations are possible.

따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .

Claims (11)

밴드갭 내 상태밀도(subgap DOS)에 속박되어 있는 전하밀도를 계산하는 단계;
게이트-소스 간 전압이 문턱전압 미만인 경우와 이상인 경우 각각에 대하여 채널 내에 존재하는 전하밀도를 주요(dominant) 캐리어 성분으로 근사화하는 단계;
상기 밴드갭 내 상태밀도, 상기 근사화된 상기 전하밀도 및 기 입력된 복수의 파라미터들에 대한 정보에 기초하여 상기 문턱전압 미만인 경우의 제1 전류 모델과 상기 문턱전압 이상인 경우의 제2 전류 모델을 생성하는 단계; 및
상기 제1 전류 모델과 상기 제2 전류 모델을 이용하여 총 전류 모델을 생성하는 단계
를 포함하는 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법.
Calculating a charge density bound to a subgap DOS in a bandgap;
Approximating the charge density present in the channel to the dominant carrier component for each of the gate-source voltages below and above the threshold voltage;
Generate a first current model when the threshold voltage is lower than the threshold voltage and a second current model when the threshold voltage is higher than the threshold voltage based on information on the state density in the band gap, the approximated charge density, and information about a plurality of input parameters. Making; And
Generating a total current model using the first current model and the second current model
Current modeling method of the amorphous oxide semiconductor thin film transistor comprising a.
제1항에 있어서,
상기 밴드갭 내 상태밀도는
제1 상태와 제2 상태를 포함하고,
상기 채널 내에 존재하는 전하밀도는
상기 제1 상태에 속박되어 있는 제1 전자농도, 상기 제2 상태에 속박되어 있는 제2 전자농도 및 전도대(conduction band)에 존재하는 자유전자농도를 포함하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법.
The method of claim 1,
The density of states in the band gap
Including a first state and a second state,
The charge density present in the channel
A first electron concentration bound in the first state, a second electron concentration bound in the second state, and a free electron concentration present in a conduction band. Current modeling method.
제1항에 있어서,
상기 근사화된 상기 전하밀도를 이용하여 채널의 이동도를 계산하는 단계
를 더 포함하고,
상기 제1 전류 모델과 상기 제2 전류 모델을 생성하는 단계는
상기 계산된 상기 채널의 이동도를 고려하여 상기 제1 전류 모델과 상기 제2 전류 모델을 생성하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법.
The method of claim 1,
Calculating mobility of a channel using the approximated charge density
Further comprising:
Generating the first current model and the second current model
And generating the first current model and the second current model in consideration of the calculated mobility of the channel.
제2항에 있어서,
상기 근사화하는 단계는
상기 문턱전압 미만인 경우의 전하밀도를 상기 제2 전자농도로 근사화하고, 상기 문턱전압 이상인 경우의 전하밀도를 상기 자유전자농도로 근사화하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법.
The method of claim 2,
The approximation is
And approximating the charge density when the threshold voltage is lower than the second electron concentration, and approximating the charge density when the threshold voltage is higher than the threshold voltage to the free electron concentration.
제1항에 있어서,
상기 복수의 파라미터들은
채널의 폭, 채널의 길이, 게이트 절연층의 두께, 게이트 절연층의 커패시턴스, 전도대 이동도, 전도대에 위치한 유효상태밀도, 평탄밴드 전압, 열평형 상태에서의 벌크-페르미 전압, 상기 문턱전압 미만에서 전도대 최저에너지에서의 유효상태밀도, 상기 문턱전압 미만에서 유효캐리어밀도의 유효특성 에너지, 상기 문턱전압 이상에서 전도대 최저에너지에서의 유효상태밀도, 상기 문턱전압 이상에서의 유효캐리어밀도의 유효특성에너지를 포함하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 방법.
The method of claim 1,
The plurality of parameters
At the width of the channel, the length of the channel, the thickness of the gate insulation layer, the capacitance of the gate insulation layer, the conduction band mobility, the effective state density at the conduction band, the flat band voltage, the bulk-fermi voltage at thermal equilibrium, and below the threshold voltage. The effective state density at the lowest conduction band energy, the effective characteristic energy of the effective carrier density below the threshold voltage, the effective state density at the lowest conduction band energy above the threshold voltage, and the effective characteristic energy of the effective carrier density above the threshold voltage. A current modeling method for an amorphous oxide semiconductor thin film transistor comprising a.
제1항 내지 제5항 중 어느 한 항의 방법을 실행하기 위한 프로그램이 기록되어 있는 것을 특징으로 하는 컴퓨터에서 판독 가능한 기록 매체.
A computer-readable recording medium in which a program for executing the method of any one of claims 1 to 5 is recorded.
복수의 파라미터들에 대한 정보를 입력받는 입력부;
밴드갭 내 상태밀도(subgap DOS)에 속박되어 있는 전하밀도를 계산하는 계산부;
게이트-소스 간 전압이 문턱전압 미만인 경우와 이상인 경우 각각에 대하여 채널 내에 존재하는 전하밀도를 주요(dominant) 캐리어 성분으로 근사화하는 근사화부; 및
상기 밴드갭 내 상태밀도, 상기 근사화된 상기 전하밀도 및 상기 입력받은 상기 복수의 파라미터들에 대한 정보에 기초하여 상기 문턱전압 미만인 경우의 제1 전류 모델과 상기 문턱전압 이상인 경우의 제2 전류 모델을 생성하고, 상기 생성된 상기 제1 전류 모델과 상기 제2 전류 모델을 이용하여 총 전류 모델을 생성하는 전류 모델 생성부
를 포함하는 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 장치.
An input unit to receive information about a plurality of parameters;
A calculation unit for calculating the charge density bound to the subgap DOS;
An approximation unit for approximating the charge density existing in the channel as a dominant carrier component for each of the cases where the gate-source voltage is less than or equal to the threshold voltage; And
The first current model when the threshold voltage is lower than the threshold voltage and the second current model when the threshold voltage is higher than the threshold voltage are based on information on the state density in the band gap, the approximated charge density, and the received information about the plurality of parameters. A current model generator which generates a total current model by using the generated first current model and the second current model
Current modeling device for an amorphous oxide semiconductor thin film transistor comprising a.
제7항에 있어서,
상기 밴드갭 내 상태밀도는
제1 상태와 제2 상태를 포함하고,
상기 채널 내에 존재하는 전하밀도는
상기 제1 상태에 속박되어 있는 제1 전자농도, 상기 제2 상태에 속박되어 있는 제2 전자농도 및 전도대(conduction band)에 존재하는 자유전자농도를 포함하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 장치.
The method of claim 7, wherein
The density of states in the band gap
Including a first state and a second state,
The charge density present in the channel
A first electron concentration bound in the first state, a second electron concentration bound in the second state, and a free electron concentration present in a conduction band. Current modeling device.
제7항에 있어서,
상기 계산부는
상기 근사화부에 의하여 근사화된 상기 전하밀도를 이용하여 채널의 이동도를 계산하고,
상기 전류 모델 생성부는
상기 계산부에 의하여 계산된 상기 채널의 이동도를 고려하여 상기 제1 전류 모델과 상기 제2 전류 모델을 생성하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 장치.
The method of claim 7, wherein
The calculation unit
The mobility of the channel is calculated using the charge density approximated by the approximation unit,
The current model generation unit
And the first current model and the second current model are generated in consideration of the mobility of the channel calculated by the calculation unit.
제8항에 있어서,
상기 근사화부는
상기 문턱전압 미만인 경우의 전하밀도를 상기 제2 전자농도로 근사화하고, 상기 문턱전압 이상인 경우의 전하밀도를 상기 자유전자농도로 근사화하는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 장치.
The method of claim 8,
The approximation unit
And approximating the charge density when the threshold voltage is less than the second electron concentration, and approximating the charge density when the threshold voltage is higher than the free electron concentration to the free electron concentration.
제7항에 있어서,
상기 입력부는
채널의 폭, 채널의 길이, 게이트 절연층의 두께, 게이트 절연층의 커패시턴스, 전도대 이동도, 전도대에 위치한 유효상태밀도, 평탄밴드 전압, 열평형 상태에서의 벌크-페르미 전압, 상기 문턱전압 미만에서 전도대 최저에너지에서의 유효상태밀도, 상기 문턱전압 미만에서 유효캐리어밀도의 유효특성 에너지, 상기 문턱전압 이상에서 전도대 최저에너지에서의 유효상태밀도, 상기 문턱전압 이상에서의 유효캐리어밀도의 유효특성에너지를 포함하는 상기 복수의 파라미터들에 대한 정보를 입력받는 것을 특징으로 하는 비정질 산화물 반도체 박막 트랜지스터의 전류 모델링 장치.
The method of claim 7, wherein
The input unit
At the width of the channel, the length of the channel, the thickness of the gate insulation layer, the capacitance of the gate insulation layer, the conduction band mobility, the effective state density at the conduction band, the flat band voltage, the bulk-fermi voltage at thermal equilibrium, and below the threshold voltage. The effective state density at the lowest conduction band energy, the effective characteristic energy of the effective carrier density below the threshold voltage, the effective state density at the lowest conduction band energy above the threshold voltage, and the effective characteristic energy of the effective carrier density above the threshold voltage. An apparatus for modeling a current of an amorphous oxide semiconductor thin film transistor, characterized in that receiving information on the plurality of parameters, including.
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