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KR101089862B1 - 지연 락 루프 초기화 회로 - Google Patents

지연 락 루프 초기화 회로 Download PDF

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KR101089862B1
KR101089862B1 KR1020107002324A KR20107002324A KR101089862B1 KR 101089862 B1 KR101089862 B1 KR 101089862B1 KR 1020107002324 A KR1020107002324 A KR 1020107002324A KR 20107002324 A KR20107002324 A KR 20107002324A KR 101089862 B1 KR101089862 B1 KR 101089862B1
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KR
South Korea
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delay
logic
clk
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reset
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KR1020107002324A
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Inventor
토니 마이
Original Assignee
모사이드 테크놀로지스, 인코포레이티드
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Publication date
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Abstract

지연 락 루프의 초기화 회로는 전원이 온되거나 위상 검출기에 의해 다른 리셋 클럭 에지들이 수신될 때 적절한 동작을 위하여 적절한 순서를 보장하며, 상기 초기화 회로는 지연 락 루프가 리셋된 후에 지연 라인에 지연을 증가(또는 감소)시키기 위하여 위상 검출기를 인에이블 하기에 앞서 기준 클럭의 적어도 하나의 에지 수신을 보장하며, 상기 초기화 회로는 피드백 클럭의 적어도 하나의 에지의 수신후에 지연 라인의 지연을 감소(또는 증가)시키기 위하여 위상 검출기를 인에이블시킨다.

Description

지연 락 루프 초기화 회로{INITIALIZATION CIRCUIT FOR DELAY LOCKED LOOP}
본 발명은 리셋 후에 위상 검출기에 적절한 순서의 클럭 신호를 보장하는 지연 락 루프에 있어 초기화 회로에 관한 것이다.
조정할 수 있는 지연 라인을 가지고 있는 지연 락 루프(DLL: Delay Locked Loop)는 첫번째 클럭 신호를 지연시켜 첫번째 클럭 신호를 두번째 클럭 신호에 동기화하는데 사용된다. DLL은 첫번째 클럭신호와 두번째 클럭 신호의 위상차를 검출할 수 있는 위상 검출기를 포함한다. DLL은 검출된 위상차에 기반하여 두번째 클럭 신호가 첫번째 클럭 신호와 동상이 될 때까지 첫번째 클럭 신호에 적정한 지연을 더하여 첫번째 클럭 신호를 외부 클럭 신호에 동기화시킨다.
도 1은 종래 기술에 따른 지연 락 루프(DLL)(100)의 블록도이다. 외부에서 공급되는 클럭(CLK)은 기준 클럭(CLK_REF)을 공급하기 위해 전압 제어 지연 라인(102)과 위상 검출기(104)에 연결된 클럭 버퍼(101)에 의해 버퍼된다. 전압 제어 지연 라인(102)은 CLK_REF의 지연 버젼이고 복사 지연 회로(103)와 장치내의 여러 회로에 공급되는 출력 클럭(CLK_OUT)을 제공한다. 복사 지연 회로(103)는 버퍼(101)를 통한 지연과 동일한 지연을 제공하며 전선 경로 지연을 제공한다. 복사 지연은 당해 분야에서 잘 알려져 있다. Foss 등의 공동소유의 미국특허 5,796,673에는 복사 지연에 대하여 더 상세한 설명이 있다. 복사 지연 회로(103)에서 출력되는 피드백 클럭 신호(CLK_FB)는 위상 검출기(104)에 제공된다. 다른 종래 기술의 DLL은 디지털 지연 라인 또는 테이퍼된 지연 라인에 사용된다. 공동 소유의 미국 특허 5,796,673과 6,087,868에 그와 같은 DLL에 대하여 개시되어 있다.
위상 검출기(104)는 CLK_REF와 CLK_FB의 위상차에 따른 위상 제어 신호((UP, DOWN)을 생성한다. 상기 DOWN 신호는 각각의 CLK_REF 상승 에지에 로직 '1'로 세팅되며, UP 신호는 각가긔 CLK_FB 상승 에지에 로직 '1'로 세팅된다. UP과 DOWN 신호의 둘다 두신호의 두번째 상승 에지를 수신하면 로직 '0'으로 리셋된다. 따라서, CLK_REF 상승 에지가 CLK_FB의 상승 에지보다 먼저 검출되면, DOWN신호는 CLK_FB의 다음 상승 에지가 검출될 때까지 전압 제어 지연 라인(VCDL)(102)의 지연을 감소시키기 위하여 로직'0'으로 변화된다. 반대로, 만약 CLK_FB의 상승 에지가 CLK_REF의 상승 에지보다 먼저 검출되면, UP 신호는 CLK_REF의 다음 상승 에지가 검출될 때까지 지연을 증가시키기 위하여 로직 '1'을 유지한다.
위상 검출기(104)의 위상 제어 신호(UP/DOWN)는 VCDL(102)에 가변 바이어스 전압(VCTRL)을 제공하기 위하여 충전 펌프(105)와 루프 필터(106)에 의해 합산된다. 바이어스 전압 VCTRL은 CLK-REF를 CLK_FB에 동기화하기 위하여 VCDL(102)에 의해 CLK_REF에 더해지는 지연을 선택한다.
위상 검출기(100)는 레벨 센시티브(level sensitive) 또는 에지 트리거(edge triggered)이다. 일반적으로, 레벨 센시티브 위상 검출기가 잘못된 락을 하기가 쉽기 때문에 에지 트리거 위상 검출기가 사용된다.
도 2는 종래 기술에 따른 에지 트리거 위상 검출기(104)의 개략도이다. 위상 검출기(104)는 CLK_REF와 CLK_FB의 위상 차이를 검출하고, UP과 DOWN 신호를 지연을 증가시키거나 감소시키기 위하여 위상차에 따라 로직 '1'로 세팅한다. 위상 검출기(104)는 두개의 상승 에지 트리거형 D-타입 플립플롭(DFF)(201, 203)과 리셋 회로(210)를 포함한다. 각각의 DFF(201, 203)의 입력은 Vdd에 연결되어 있으며, 각각의 DFF(201, 203)의 개개의 비동기식 리셋 입력은 리셋 회로(210)의 출력(RSTb)에 연결되어 있다. 리셋 회로(210)는 RESETb 신호가 로직 '0'에 있거나 UP 및 DOWN 신호가 로직 '1'에 있을 때 DFF(201, 203)를 리셋시키기 위하여 RSTb 신호에 로직 '0'을 발생시킨다.
각각의 DFF의 클럭 입력은 DFF(201)의 클럭 입력이 CLK_REF에 연결되고 DFF(203)의 클럭 입력이 CLK_FB에 연결되어 있듯이 입력 신호(CLK_REF, CLK_FB)중 어느 하나에 연결되어 있다. 각각의 DFF(201, 203)의 출력은 상기 클럭들의 위상차에 근거하여 VCDL(102)의 지연을 증가시키거나 감소시키기 위하여 충전 펌프(105)(도 1)의 UP/DOWN 입력에 각각 연결되어 있다.
만약 CLK_REF의 상승 에지(로직 '0'으로부터 로직 '1'로 변환됨)가 CLK_FB의 상승 에지 전에 검출되면 지연은 감소된다. 예를 들면, CLK_REF의 상승 에지가 CLK_FB의 상승 에지 전에 일어나면, 지연을 감소시키기 위하여 DOWN 신호가 유지된다(일예로 DFF의 출력은 로직'1'로 변환된다). DOWN 신호가 로직 '1'일때, 충전 펌프와 루프 필터는 VCDL(102)의 지연을 감소시킨다. DOWN 신호는 이후의 CLK_FB의 상승 에지가 DFF(203)의 클럭이 될 때까지 로직 '1'을 유지하며, DFF(203)의 출력인 UP신호는 로직 '0'에서 로직 '1'로 변환된다. UP 및 DOWN 신호가 로직 '1'에 있을 때, 리셋 회로(210)는 RSTb 신호에 로직 '1'의 펄스를 발생시킨다. RSTb의 로직'0' 펄스 신호는 DFF(201, 203)의 비동기식 리셋 입력에 연결되며 DFF(201, 203)의 리셋과 UP 및 DOWN 신호를 로직 '0'으로 리셋시킨다.
CLK_FB의 상승 에지가 CLK_REF의 상승 에지 전에 검출되면, 지연은 증가되며, UP신호는 로직 '0'에서 로직 '1'로 변환된다. UP 신호가 로직 '1'일 때, 충전펌프 및 루프 필터는 지연 라인을 통하여 지연을 증가시킨다. DFF(203)의 클럭이 CLK_REF의 상승 에지이면 UP 신호가 로직 '1'을 유지하고 DOWN신호는 로직 '1'로 변환된다. UP 신호 및 DOWN신호가 유지되면(로직 '1'), 리셋 회로(210)는 로직 '1'의 RSTb 신호를 발생시키며, DFF(201, 203)를 리셋시킨다. DFF(201, 203)가 리셋된 후에는, DFF의 출력 UP 및 DOWN 신호는 로직 '0'으로 리셋된다.
전원이 온되거나, 시스템이 리셋되면, 전압 제어 지연 라인은 일반적으로 최소 지연으로 세팅된다. 리셋 또는 전원이 온된 후, CLK_REF 신호의 상승 에지가 CLK_FB 신호의 상승 에지 전에 발생되면, 위상 검출기(104)는 지연을 감소시키기 위하여 로 DOWN 신호를 로직 '1'로 세팅한다. 그러나, 지연은 이미 최소로 허용된다. 따라서, 모든 계속되는 검출 사이클은 DLL 지연을 계속해서 감소시키며, DLL은 결코 락에 도달하지 않는다.
도 3은 리셋 후의 클럭 에지의 순서 문제를 보여주는 타이밍도이다. 락에 도달하는 문제는 CLK_REF의 상승 에지가 CLK_FB의 상승 에지 전에 발생할 때 생기게 된다. 일예에서 보여주듯이, CLK_REF의 상승 에지는 CLK_FB의 하강 에지와 같은 시간에 발생된다. 그러나, 위상차는 가변적이며 두개의 상승 에지 또한 심지어 같은 시간에 발생되기도 한다. 도 3은 도 2에서 도시된 회로와 관련하여 개시되어 있다. 리셋 동안에, RESETb 신호는 로직 '0'으로 유지되며, 전압 제어 지연 라인의 지연은 최소 지연으로 세팅된다(one unit delay cell). 또한, UP 및 DOWN 신호는 둘다 DFF(201, 203)가 RESETb 신호에 로직 '0'에 의해 리셋을 유지하기 때문에 로직 '0'으로 유지된다.
시간 200에서, RESETb 신호는 로직 '0'에서 로직 '1'로 변환된다. 도시된 바와 같이, 리셋 후에, CLK_REF의 상승 에지가 CLK_FB의 상승 에지 이후에 발생된다.
시간 202에서, CLK_REF 신호의 첫번째 상승 에지(로직 '0'으로부터 로직 '1'로)는 DFF(201)를 세팅시키며, DOWN 신호(DFF(201)의 출력)는 로직 '1'로 세팅된다. DOWN 신호가 로직 '1'일 때, 지연 라인의 지연은 감소된다. 그러나 DLL 지연은 이미 RESETb가 로직 '0'으로 유지될 때 최소값으로 세팅된다. 따라서, DOWN 신호가 로직 '1'일 때 VCDL의 지연에 영향이 없다.
시간 204에서, CLK_FB 신호의 검출된 상승 에지는 UP 신호(DFF(203)의 출력)를 로직 '1'로 세팅하도록 DFF(203)을 세팅시킨다. UP 신호와 DOWN 신호가 둘다 로직'1'에 있을 때, 리셋 회로(210)는 DFF(201, 203)와 UP 및 DOWN 신호를 시간 206에서 로직 '0'으로 리셋하기 위하여 RSTb에 로직 '0'을 발생시킨다.
이러한 시퀀스는 시간 208에서 CLK_REF의 다음 상승 에지가 시작될 때 반복되며, 그 이후의 CLK_REF 및 CLK_FB의 각각의 상승 에지에 대하여 계속된다. 지연 유지는 최소 지연에 고정되어 있기 때문에, 따라서 DLL 락에 도달하지 않는다.
본 발명은 리셋 후에 위상 검출기에 적절한 순서의 클럭 신호를 보장하는 지연 락 루프에 있어 초기화 회로를 제공하는 것을 목적으로 한다.
상기와 같은 본 발명의 과제를 해결하기 위한 지연 락 루프는 피드백 클럭을 발생하기 위해 기준 클럭에 지연을 제공하는 지연 회로를 포함한다. 상기 지연회로는 지연 범위를 가지고 있다. 지연 락 루프에 있어 위상 검출기는 지연 회로의 지연을 변화시키기 위하여 기준 클럭과 피드백 클럭의 위상을 비교한다. 리셋 후에, 초기화 회로는 위상 검출기가 기준 클럭과 피드백 클럭중 한 클럭을 수신한 후 지연 범위의 첫번째 끝단에서 멀어지는 방향으로 초기에 지연을 변화시키고, 기준 클럭과 피드백 클럭중 또 다른 클럭의 수신이 뒤따르는 기준 클럭과 피드백 클럭중 어느 한 클럭을 수신한 후에만 반대로 첫번째 끝단을 향하는 방향으로 지연을 변화시키는 것이 가능하게 하는 것을 보장한다.
지연 범위의 첫번째 끝단은 최소 지연이고, 첫번째 끝단으로부터 멀어지는 방향은 지연을 증가시키며, 반대로 첫번째 끝단을 향하는 방향은 지연을 감소시킨다. 초기화 회로는 기준 클럭을 수신한 후에 지연을 증가시키고, 피드백 클럭이 뒤따르는 기준 클럭을 수신한 후에만 지연의 감소를 가능하도록 한다. 초기화 회로는 제1 래치와 제1 래치의 출력에 입력이 연결된 제2 래치를 포함한다. 제1 래치는 기준 클럭에 응답하며, 첫번째 끝단으로부터 멀어지는 방향으로 지연을 변화시키는 것이 가능하도록 기준 클럭의 첫번째 에지를 검출한다. 제2 래치는 피드백 클럭에 응답하며, 반대방향으로 지연을 변화시키는 것이 가능하도록 제1 래치에 의해 기준클럭의 첫번째 에지가 검출된 후에 피드백 클럭의 에지를 검출한다.
다른 실시예에서, 상기 클럭들을 안정화하도록 하기 위하여 초기화 회로에 두개의 래치를 더하는 것에 의해 더 많은 지연이 더해진다. 제3 래치의 입력은 제1 래치의 출력에 연결되어 있으며, 제4 래치의 입력은 제3 래치의 출력에 연결되어 있다. 제3 래치는 적어도 하나의 기준 클럭 주기동안에 첫번째 방향으로 위상 검출 회로의 인에이블을 지연시키기 위하여 기준 클럭의 다음 에지를 검출한다. 제4 래치는 적어도 하나의 피드백 클럭 주기동안에 반대방향으로 위상 검출기의 조정의 인에이블을 지연시키기 위하여 피드백 클럭의 다음 에지를 검출한다.
기준 클럭의 첫번째 에지가 상승 에지일때 피드백 클럭의 에지는 상승 에지이다.
다른 실시예에서, 초기화 회로는 제1 래치와 제2 래치를 포함한다. 제1 래치는 피드백 클럭에 응답하며, 첫번째 끝단으로부터 멀어지는 방향으로 지연을 변화시키는 것이 가능하도록 피드백 클럭의 첫번째 에지를 검출한다. 제2 래치는 기준 클럭에 응답하며, 반대방향으로 지연을 변화시키는 것이 가능하도록 제1 래치에 의해 피드백 클럭의 첫번째 에지가 검출된 후에 기준 클럭의 에지를 검출한다. 제2 래치의 입력은 제1 래치의 출력에 연결되어 있다.
위상 검출기는 첫번째 위상 제어 신호를 생성하기 위하여 기준 클럭에 응답하는 하나의 래치와 두번째 위상 제어 신호를 생성하기 위하여 피드백 클럭에 응답하는 다른 래치를 포함한다.
상기와 같이 구성된 본 발명은 리셋 후에 위상 검출기에 적절한 순서의 클럭 신호를 보장하는 지연 락 루프에 있어 초기화 회로를 제공할 수 있다.
도면을 참조하여 동일한 부분에 대하여 도면의 참조부호처럼 다른 관점으로 언급하면서 설명된 바와 같이 본 발명에 따른 전술한 또는 다른 목적과, 특징 그리고 이점은 이후의 본 발명의 바람직한 일실시예에 따른 더욱더 상세한 설명에 의해 명확하게 된다. 도면은 본 발명을 설명하는 것외에 스케일이나 강조는 불필요하다.
도 1은 일반적인 종래 기술에 따른 지연 락 루프(DLL)의 블럭도.
도 2는 일반적인 종래 기술에 따른 위상 검출기의 개략도.
도 3은 리셋 후의 클럭 에지 순서 문제를 보여주는 타이밍도.
도 4는 본 발명에 따른 위상 검출기 초기화 회로를 포함하는 에지 트리거 위상 검출 회로의 개략도.
도 5는 도 4에 도시된 리셋 회로의 일실시예에 따른 회로도.
도 6은 도 4와 5에 도시된 회로의 동작을 보여주는 타이밍도.
도 7은 리셋 후에 피드백 클럭의 상승 에지가 기준 클럭의 상승 에지보다 앞서는 경우의 도 4에 도시된 회로의 동작을 보여주는 타이밍도.
도 8은 리셋될 때 지연을 최대값으로 리셋하는 DLL에 사용되는 도 4에 도시된 위상 검출 회로의 다른 실시예에 따른 개략도.
도 9는 위상 검출기의 초기화 회로의 다른 실시예에 따른 개략도.
도 10은 위상 검출기 초기화 회로의 다른 실시예를 보여주는 도면.
도 11은 기준 클럭의 상승 에지가 피드백 클럭의 상승 에지보다 앞서는 경우에 도 9에 도시된 회로의 동작을 보여주는 타이밍도.
이하에서는, 본 발명에 따른 바람직한 실시예를 설명한다.
도 4는 본 발명에 따른 위상 검출기 초기화 회로(410)를 포함한 에지 트리거 위상 검출 회로(400)의 개략도이다. 위상 검출 회로(400)는 새로운 DLL을 제공하기 위하여 도 1의 위상 검출기(104)를 대체한다. 위상 검출 회로(400)는 기준 클럭(CLK_REF) 신호와 피드백 클럭(CLK_FB) 신호간 위상차를 검출하는 위상 검출기(412)를 포함한다. 위상 검출기(412)의 출력(UP, DOWN)은 상기 클럭들간 검출된 위상차에 기반하여 기준 클럭의 지연을 증가 또는 감소시키기 위하여 도 1에 도시된 위상 검출기(104)와 관련하여 개시되어 있는 충전 펌프의 각각의 UP/DOWN 입력에 연결된다.
지연은 최소값에서 최대값까지 걸쳐 있을 수 있다. 전압 제어 지연 라인의 제어 전압은 허용된 값의 범위를 가진다. 그리고 그러한 범위의 한 끝단은 VCDL에 대한 최소 지연값과 일치되고 다른 끝단은 VCDL에 대한 최대 지연값과 일치된다. VCDL의 동작은 당해 분야에서 잘 알려져 있으며 여기에서는 더이상의 상세한 설명은 하지 않는다. 디지털 지연 라인을 이용하는 다른 DLL은 디지털 지연 라인의 한 유니트의 지연과 통상 동일한 최소 지연값 및 디지털 지연 라인의 다수 유니트의 지연과 통상 동일한 최대 지연값을 가진다. 기술한 실시예에서, DLL의 지연은 리셋에서 최소값으로 리셋된다. 위상 검출 초기화 회로(410)는 리셋 후에 클럭 에지의 검출의 정확한 순서를 보장하기 위하여 노드 A 및 노드 B를 통하여 위상 검출기(412)에 연결되어 있다.
정확한 순서를 보장하기 위해서, 위상 검출기 초기화 회로(410)는 리셋 후에 CLK_REF의 첫번째 상승 에지가 검출된 후까지 위상 검출기(412)의 동작을 디스에이블(disable)시킨다. 위상 검출기 초기화 회로(410)가 CLK_REF의 첫번째 상승 에지를 검출한 후에는, 위상 검출기(412)의 상태는 DLL 지연의 증가를 허용하도록 세팅된다. 위상 검출기 초기화 회로(410)는 초기에 상기 클럭들 사이에 위상차가 없다하더라도 시스템 또는 전원이 온된 후에 항상 지연의 증가를 보장하기 위하여 CLK_FB의 다음 상승 에지까지 위상 검출기(412)에 의한 지연 감소의 인에이블을 더 지연시킨다. 지연의 초기 증가 후에, 위상 검출기(412)는 도 2 및 도 3과 관련하여 설명한 종래 기술에 따른 위상 검출기와 관련하여 설명한 바와 같이 동작한다. 리셋 후에 CLK_REF의 첫번째 상승 에지를 검출하고, 인에이블 위상 검출 전의 CLK_FB의 첫번째 상승 에지의 검출을 지연함으로써, 리셋 후에 지연은 항상 증가한다. 리셋 후에 항상 자동적으로 지연이 증가되도록 하면, 도 2 및 도 3과 관련하여 설명된 종래 기술에 따른 NO-LOCK 상태는 결코 직면하지 않는다.
위상 검출 초기화 회로(410)는 두개의 DFF(404, 403)를 포함한다. DFF(404)는 리셋 후 CLK_REF의 첫번째 상승 에지를 검출하며, 노드 A를 로직 '1'로 세팅하여 지연의 증가를 인에이블시킨다. DFF(403)는 CLK_FB의 다음 상승 에지 후까지 노드 B를 로직 '0'으로 유지하여 지연의 감소 인에이블을 지연시킨다.
위상 검출 회로(402)는 두개의 DFF(401, 402)와 리셋 회로(416)를 포함한다. DFF(404, 노드 A)의 출력은 DFF(402)의 D 입력에 연결되며, DFF(403, 노드 B)의 출력은 DFF(401)은 D 입력에 연결된다. 각각의 DFF(401, 402)의 개개의 비동기식 리셋 입력은 리셋 회로(416)의 출력(RSTb)에 연결된다. RSTb 신호는 RESETb 신호가 로직 '0'으로 유지되거나 또는 UP 및 DOWN 신호가 로직 '1'에 있을 때 리셋 동안에 DFF(401, 402)를 리셋시키기 위하여 로직 '0'으로 세팅된다.
각각의 DFF(401, 402)의 클럭 입력은 입력 클럭 신호(CLK_REF, CLK_FB)중 하나에 각각 연결되어 있으며, DFF(401)의 클럭 입력은 CLK_REF에 연결되어 있고 DFF(402)의 클럭 입력은 CLK_FB에 연결되어 있다. 각각의 DFF(401, 402)의 출력은 클럭들간 검출된 위상차에 기반하여 지연을 감소시키거나 증가시키기 위하여 충전 펌프의 각각의 UP/DOWN 입력에 연결되어 있다.
도 5는 도 4에 도시된 리셋 회로(416)의 실시예에 따른 회로도이다. 리셋 회로(416)는 복수의 인버터(212, 213, 215, 217), 낸드 게이트(216; NAND gate) 및 앤드-오알-인버터(211; AND-OR-INVERTER)를 포함한다. 아래의 (테이블 1)은 리셋 회로의 동작을 보여주는 진리표이다.
입력 출력
UP DOWN RESETb RSTb
X X 0 0
0 1 X 1
1 0 X 1
1 1 X 0
리셋동안에 RESETb 신호는 로직 '0'으로 세팅되며, 인버터(217)의 입력에 있는 RSTb 신호는 로직 '0'으로 세팅된다. 앤드-오알-인버터(211)의 한쪽의 입력에 연결된 인버터(217)의 출력의 로직 '1'은 RSTb 신호의 로직 '0'을 산출한다.
위상 검출 회로(412)의 UP 및 DOWN 출력 둘다가 로직 '1'로 변환되면, RSTb 신호는 인버터(212, 213, 214)를 통한 전파 지연과 동일한 시간동안에 로직 '0'으로 세팅된다. 인버터(212)의 출력은 낸드 게이트(216)의 입력에 있는 UP 및 DOWN 신호 둘다 로직 '1'로 변환되기 이전에는 로직 '1'이다. 낸드 게이트(216)의 입력이 둘다 로직 '1'로 있을 때 낸드 게이트(216)의 출력은 로직 '0'으로 변환된다. 인버터(215)의 입력의 로직 '0'은 앤드-오알-인버터(211)에 연결된 인버터(215)의 출력이 로직 '1'이 되도록 한다.앤드-오알-인버터(211)의 입력이 둘다 로직 '1'일 때, RSTb 신호는 로직 '0'으로 변환된다. RSTb 신호는 인버터(214)의 입력의 로직 '1'이 인버터들(212, 213)을 통하여 전송되어 인버터(212)의 출력에 연결된 앤드-오알-인버터(211)의 입력에 로직 '0'을 야기한 후에 로직 '1'로 역변환된다. 이것은 RSTb에 로직 '0'의 펄스를 야기시킨다.
도 4 및 도 5에 도시된 회로의 동작은 도 6 및 도 7에 도시된 타이밍도와 관련하여 설명된다. 도 6은 기준 클럭의 상승 에지가 리셋 후에 피드백 클럭의 상승 에지로 진행하는 과정을 보여주며, 도 7은 피드백 클럭의 상승 에지가 리셋 후에 기준 클럭의 상승 에지로 진행하는 과정을 보여준다.
도 6은 도 4 및 5에 도시된 회로의 동작을 보여주는 타이밍도이다.
DFF(403, 404)의 출력은 노드 B 및 A를 통하여 DFF(401, 402)의 각각의 D-입력에 연결되어 있다. 도 6의 시간 500 전에, 그리고 리셋 동안에 RESETb 신호는 로직 '0'을 유지하며, 전압 제어 지연 라인의 지연은 최소 지연으로 세팅된다. 넓은 주파수 범위의 DLL에 있어서 지연 라인의 최소 지연은 CLK_REF의 주기보다 크다. RESETb 신호 및 RSTb 신호가 로직 '0'에 있고 DFF(401, 402, 403)의 각각의 D-입력에서 로직 '0'일 때 CLK-FB 신호 또는 CLK_REF 신호의 상승 에지는 출력 신호(UP, DOWN)에 영향이 없다.
RSTb는 DFF(401, 402)의 개개의 비동기식 리셋 입력에 연결되어 있으며, RESETb는 DFF(403, 404)의 개개의 비동기식 리셋 입력에 연결되어 있다. 노드 A 및 B는 RESETb 신호에 의해 DFF(403, 404)가 리셋을 유지하기 때문에 로직 '0' 신호를 유지한다. 또한, DFF(401, 402)의 출력인 UP 및 DOWN 신호는 도 5와 관련하여 설명된 바와 같이 RESETb가 로직 '0'을 유지하는 동안에 리셋 회로(410)에 의한 RSTb 신호 출력이 로직 '0'으로 유지되기 때문에 둘다 로직 '0'으로 유지된다.
리셋 사이클의 끝에서, 시간 500에서는, RESETb 신호가 로직 '1'로 변화되면 DFF(404, 403)의 상태의 변화를 허용한다. 리셋 후에, CLK_REF의 첫번째 상승 에지(로직 '0'으로부터 로직 '1'로 변환됨)는 CLK_FB 신호의 첫번째 상승 에지 전에 발생한다.
시간 502에서, CLK_REF 신호의 첫번째 상승 에지는 DFF(404)를 리셋시키고, 노드 A(DFF(404)의 출력)의 신호는 로직 '0'에서 로직 '1'로 변환된다. 노드 A의 로직 '1'은 CLK_FB의 다음 상승 에지가 검출된 후에 지연을 증가시키기 위하여 DFF(402)가 UP 신호를 세팅시키도록 한다.
시간 504에서, CLK_FB의 첫번째 상승 에지는 DFF(402)를 세팅시키고, UP 신호(DFF(402)의 출력)는 로직 '0'에서 로직 '1'로 변환된다. CLK_FB의 첫번째 상승 에지는 또한 DFF(403)를 세팅시키고, 노드 B(DFF(403)의 출력)의 신호는 CLK_REF의 다음 상승 에지에 지연을 감소시키는 것을 허용하도록 하기 위하여 로직 '0'에서 로직 '1'로 변환된다. UP 신호가 로직 '1'에 있을 때, 지연은 증가된다.
위상 검출기 초기화 회로(410)의 DFF(403)는 신호들(CLK_REF 및 CLK_FB)간 초기 위상차가 검출되지 않는다 하더라도 리셋 후에 항상 지연의 증가를 보장한다. DOWN 신호가 DFF(401)에 의해 로직 '1'로 세팅되기 전에 UP 신호가 로직 '1'을 유지하는 시간은 CLK_FB와 CLK_REF간 초기 위상차에 의존한다.
시간 505에서, DFF(401)의 D-입력이 로직 '1'이면 CLK_REF의 상승 에지는 DFF(401)의 출력을 로직 '1'로 래치시킨다. DFF(401, 402)의 출력 둘다 로직 '1'이면, DFF(401, 402)를 리셋시키기 위해 리셋 회로(416)에 의해 RSTb 신호에 로직 '0'의 펄스를 발생시킨다. 시간 506에서, DFF(401, 402) 둘다 리셋되며 출력(UP, DOWN) 둘다 로직 '0'으로 리셋된다. DFF(403, 404)는 리셋되지 않는다. 대신에, 다음 리셋이 검출될 때까지 노드 A, B의 각각의 출력은 로직 '1' 상태로 세팅되어 유지된다.
따라서, 지연의 초기 증가 후에, 위상 검출기(412)는 락이 될 때까지 지연을 더 증가시키거나 감소시키기 위하여 위상 제어 신호(UP/DOWN)의 발생을 제어한다. 위상 검출기(412)는 시간 512에서 DLL이 락상태에 있을 때까지 시간 508과 510에서 보여주듯이 UP 신호 변환을 야기하여 지연을 계속하여 증가시킨다. 위상 검출기(412)는 계속하여 CLK_REF 신호와 CLK_FB 신호간 위상차를 모니터링하고 락을 달성하도록 적절하게 UP/DOWN 신호를 세팅하여 지연을 조정한다.
도 7은 리셋 후에 기준 클럭의 첫번째 상승 에지 전에 피드백 클럭의 첫번째 상승 에지가 발생할 때의 도 4에 도시된 회로의 동작을 도시한 타이밍도이다.
시간 700에서, RESETb 신호는 로직 '0'에서 로직 '1'로 변환된다. 시간 701에서, CLK_FB의 상승 에지는 DFF(404)에 의해 CLK_REF의 첫번째 상승 에지가 아직 검출되지 않기 때문에 DFF(403, 402)에 의해 무시된다.
시간 702에서, CLK_REF의 첫번째 상승 에지는 DFF(404)를 세팅시키고, 노드 A는 로직 '0'에서 로직 '1'로 변환된다.
시간 703에서, CLK_FB 신호의 다음 상승 에지는 DFF(402)를 세팅시키고, UP 신호(DFF(402)의 출력)는 로직 '0'에서 로직 '1'로 변환된다. CLK_FB 신호의 그 상승 에지는 또한 DFF(403)를 세팅시키며, 노드 B는 로직 '0'에서 로직 '1로 변환된다.
시간 704에서, 노드 B(DFF(401)의 D-입력)가 로직 '1'일 때, CLK_REF의 상승 에지는 DFF(401)의 출력을 로직 '1'로 래치시킨다. DFF(401, 402)의 출력(DOWN, UP)이 둘다 로직 '1'에 있을 때, DFF(401, 402)를 리셋하기 위하여 리셋 회로(416)에 의해 RSTb 신호에 로직 '0' 펄스를 발생시키며, 출력(DOWN, UP) 둘다 로직 '0'으로 세팅된다.
초기에 지연을 증가시키기 위하여 UP 신호가 로직 1로 첫번째 변환된 후에, 위상 검출기(412)는 락이 될 때까지 지연을 더 증가시키기나 감소시키기기 위하여 출력 신호(UP/DOWN)의 발생을 제어한다. 위상 검출 회로는 시간 705에서 보여주듯이 UP신호를 로직 '1'로 세팅하는 것에 의해 지연을 계속하여 증가시킨다.
도 8은 리셋동안에 지연이 최대값으로 리셋되는 DLL에 사용되기 위한 도 4에 도시된 위상 검출 회로(800)의 다른 실시예에 따른 개략도이다. 위상 검출기 초기화 회로(806)는 위상 검출기(412)의 노드 A 및 노드 B에 연결되어 있으며, 리셋 후에 클럭 에지의 검출의 정확한 순서를 보장한다.
정확한 순서를 보장하기 위해, 리셋 후에 CLK_FB의 첫번째 상승 에지가 검출된 후까지 위상 검출기(412)의 동작을 디스에이블시킨다. 위상 검출 초기화 회로(806)가 CLK_FB의 첫번째 상승 에지를 검출한 후에, 위상 검출기(412)의 상태는 DLL 지연의 감소를 허용하도록 세팅된다. 위상 검출기 초기화 회로(806)는 클럭들간 초기 위상차가 없을 때조차 시스템이 리셋되거나 전원이 온된 후에 항상 지연의 감소를 보장하기 위하여 CLK_REF의 다음 상승 에지까지 위상 검출기(412)에 의한 지연 증가의 인에이블을 더 지연시킨다. 지연의 초기 감소 후에, 위상 검출기(412)는 도 2 및 도 3고 관련하여 설명된 종래 위상 검출기와 관련되어 설명된 바와 같이 동작한다. 리셋 후 우선 CLK_FB의 상승 에지를 검출하고, 위상 검출의 인에이블 전에 CLK_REF의 첫번째 상승 에지의 검출을 지연시킴으로써, 리셋 후에 지연은 항상 감소된다. 리셋 후에 항상 자동적으로 지연을 감소시킴으로써, 도 2 및 도 3과 관련되어 설명된 종래 기술에 따른 위상 검출기의 NO-LOCK 상태가 결코 발생하지 않는다.
위상 검출기 초기화 회로(806)는 두개의 DFF(802, 804)를 포함한다. DFF(802)는 리셋 후에 CLK_FB의 첫번째 상승 에지를 검출하며, 노드 A를 로직 '1'로 세팅하여 지연을 감소시키도록 인에이블시킨다. DFF(804)는 CLK_REF의 다음 상승 에지 후까지 노드 B를 로직 '0'으로 유지하여 지연 증가의 인에이블을 지연시킨다.
위상 검출 회로(402)는 두개의 DFF(401, 402) 및 리셋 회로(416)를 포함한다. DFF(802(노드 A))의 출력은 DFF(401)의 D 입력에 연결되어 있으며, DFF(804(노드 B))의 출력은 DFF(402)의 D 입력에 연결되어 있다. 각각의 DFF(401, 402)의 개개의 비동기식 리셋 입력은 리셋 회로(416)의 출력(RSTb)에 연결되어 있다. RSTb 신호는 RESETb 신호가 로직 '0'으로 유지되거나 UP 및 DOWN 신호가 로직 '1'에 있을 때 리셋 동안에 DFF(401, 402)를 리셋하기 위해 로직 '0'으로 세팅된다.
각각의 DFF(401, 402)의 클럭 입력은 입력 클럭 신호들(CLK_REF, CLK_FB)중 하나에 각각 연결되어 있으며, DFF(401)의 클럭 입력은 CLK_REF에 연결되어 있고 DFF(402)의 클럭 입력은 CLK_FB에 연결되어 있다. 각각의 DFF(401, 402)의 출력은 클럭들간 검출된 위상차에 기반하여 지연을 증가시키거나 감소시키기 위하여 충전 펌프의 각각의 UP/DOWN 입력에 연결되어 있다.
도 9는 위상 검출기 초기화 회로의 다른 실시예에 따른 개략도이다. 이 실시예에서 신호들은 도 4의 실시예에서 보여주는 바와 달리 리셋 후에 CLK_REF의 첫번째 상승 에지를 검출하는 DFF(604)의 데이터 입력과 비동기식 리셋 입력에 연결되어 있다. DFF(604)의 데이터 입력은 Vdd 대신에 RESETb에 연결되어 있으며, 비동기식 리셋 입력은 RESETb 대신에 Vdd에 연결되어 있다. DFF(604)는 RESETb가 로직 '0'에 있을 때 CLK_REF의 첫번째 상승 에지 후에 리셋된다. DFF(604)는 RESETb가 로직 '0'에서 로직 '1'로 변환되고 CLK_REF의 첫번째 상승 에지 이후에 노드 A에 로직 '1'로 세팅된다. DFF(604)가 CLK_REF의 첫번째 상승 에지를 검출한 후에, 회로의 동작은 도 4의 실시예와 관련하여 설명한 바와 같다.
도 10은 위상 검출기 초기화 회로의 다른 실시예를 보여준다. 클럭이 리셋 또는 전원이 온된 후에 안정화되도록 하기 위해, 도 4와 관련하여 설명된 위상 검출기 초기화 회로에 추가적인 DFF가 추가되어 위상 검출 회로의 인에이블에 앞서 CLK_REF에서 하나 이상의 상승 에지가 검출된다. 추가의 DFF(706)는 DFF(704)에 연결되어 있다. CLK_REF는 또한 DFF(706)의 클럭 입력에 연결되어 있다. 따라서, 노드 A의 로직 '0'에서 로직 '1'로의 변환은 DFF(704)에 의한 CLK_REF의 두번째 상승 에지의 검출 이후에 발생된다. 추가의 지연(하나의 CLK_REF 주기)은 회로가 리셋된 후에 클럭들(CLK_REF와 CLK_FB)의 안정화를 허용한다. 당업자라면 위상 검출 회로의 인에이블 전에 검출되는 CLK_REF의 수를 더 증가시키기 위해서는 어느 정도의 원하는 수의 스테이지(stage)가 부가된다는 것을 알 수 있을 것이다.
추가의 DFF(705)는 또한 DFF(705)와 DFF(701)의 사이에 연결되어 있다. DFF(705)의 클럭 입력은 CLK_FB 신호에 연결되어 있으며, 비동기식 리셋 입력은 RESETb 신호에 연결되어 있다. DFF(705)의 출력은 DFF(703)의 입력에 연결되어 있다. 추가의 DFF(705)는 DOWN 신호가 로직 '0'으로부터 로직 '1'로의 변환을 지연시키며, 따라서 지연을 증가시키기 위하여 UP 신호가 초기에 로직 '1'로 세팅되는 시간을 증가시킨다. 당업자라면 UP 신호가 로직 '1'로 유지되는 시간을 더 증가시키기 위해서는 어느 정도의 원하는 수의 스테이지가 부가된다는 것을 알 수 있을 것이다.
도 11은 도 10의 회로의 동작을 보여주는 타이밍도이다. DFF(703, 704)의 출력은 노드 A 및 B를 통하여 DFF(401, 402)의 각각의 입력에 연결되어 있다. 시간 900 전에, 그리고 리셋 동안에 RESETb 신호는 로직 '0'을 유지하며 지연은 최소지연으로 세팅된다. RESETb 신호 및 RSTb 신호가 DFF(401, 402, 403, 704, 705, 706)의 각각의 D 입력에서 로직 '0'일 때 CLK_FB 신호 또는 CLK_REF 신호의 상승 에지는 출력 신호(UP, DOWN)에 영향이 없다.
시간 900에서, RESETb 신호는 DFF의 상태의 변화를 허용하기 위해 로직 '1'로 변환된다.
시간 901에서, CLK_REF의 첫번째 상승 에지는 DFF(706)를 세팅시키고, DFF(706)의 출력은 로직 '0'에서 로직 '1'로 변환된다.
시간 902에서, CLK_REF의 두번째 상승 에지는 DFF(704)를 세팅시키고, 노드 A(DFF(404)의 출력)는 로직 '0'에서 로직 '1'로 변환된다. 노드 A의 로직 '1'은 위상 검출 회로(412)의 DFF(402)를 통한 지연 증가를 인에이블시킨다.
시간 903에서, CLK_FB 신호의 이후의 상승 에지는 DFF(402)를 세팅시키고, UP 신호(DFF(402)의 출력)는 로직 '0'에서 로직 '1'로 변환된다. CLK_FB 신호의 이후의 상승 에지는 또한 DFF(705)를 세팅시킨다.
시간 904에서, CLK_FB의 다음 상승 에지는 DFF(703)를 세팅시키고, 노드 B(DFF(403)의 출력)은 로직 '0'에서 로직 '1'로 변환된다. UP 신호가 로직 '1'에 있을 때 지연은 증가된다.
시간 905에서, DFF(401)의 입력이 로직 '1'이면, CLK_REF의 다음 상승 에지는 DFF(401)의 출력을 로직 '1'로 래치시킨다. DFF(401, 402)의 출력(DOWN, UP) 둘다 로직 '1'이면, DFF(401, 402)를 리셋시키기 위해 리셋 회로(416)에 의해 RSTb 신호에 로직 '0' 펄스를 발생시키고, 출력(DOWN, UP) 둘다 로직 '0'으로 세팅된다.
다른 실시예에서 지연 라인은 리셋에서 최대 지연(전압 제어 지연 라인의 모든 유니트 셀의 총지연)으로 세팅될 수 있으며, 위상 검출기는 자동적으로 지연을 증가시키도록 구현할 수 있다. 추가적으로 본 발명에서는 상승 에지 트리거 플립-플롭을 사용하는 것을 설명하였지만, 하강 에지 트리거 DFF 또한 사용가능하다. 더욱이, 본 발명은 전압 제어 지연 라인을 사용하여 설명하였지만, 디지털 또는 테이퍼 지연 라인을 사용할 수도 있다.
한편, 본 발명은 바람직한 실시예들과 관련하여 특별히 설명되었지만, 첨부된 청구항에 의하여 포함되는 본 발명의 범위를 벗어나지 않고 방식과 세부적인 사항에 대한 많은 변경이 가능함은 당업자에게 자명하다.
210 : 리셋 회로,
211 : 앤드-오알-인버터,
212,213,215,217 : 인버터,
216 : 낸드 게이트,
410 : 위상 검출기 초기화 회로,
412 : 위상 검출기,
201,203,401.402,403,404,604,703~706,802,804 : 지연 락 루프(DLL),
806 : 초기화 회로.

Claims (11)

  1. 각각 위상 제어 신호를 생성하여 출력하도록 구성된 제1 및 제2 래치; 및
    리셋 신호에 응답하여 상기 제1 및 제2 래치를 인에이블시키도록 구성된 회로를 포함하고,
    상기 회로는,
    각 스테이지(stage)가 제1 클럭 신호에 의해 클럭된 저장 요소를 갖는 다수 스테이지의 제1 장치; 및
    각 스테이지가 제2 클럭 신호에 의해 클럭된 저장 요소를 갖는 다수 스테이지의 제2 장치를 포함하며,
    상기 제1 장치의 출력은 상기 제1 래치에 전기적으로 연결되고, 상기 제2 장치는 상기 제1 장치의 상기 출력을 수용하며, 상기 제2 장치의 출력은 상기 제2 래치에 전기적으로 연결되는 것을 특징으로 하는 장치.
  2. 제1항에 있어서,
    상기 제1 장치는, 상기 리셋 신호에 응답하여, 상기 제1 장치의 스테이지의 수에 상응하는 지연 후 상기 제1 래치를 인에이블시키는 것을 특징으로 하는 장치.
  3. 제2항에 있어서,
    상기 지연은 적어도 상기 제1 장치의 스테이지의 수 이하의 수에 상응하는 상기 제1 클럭 신호의 다수의 클럭 주기의 기간인 것을 특징으로 하는 장치.
  4. 제1항에 있어서,
    제2 스테이지는, 상기 리셋 신호에 응답하여, 상기 제1 장치 및 제2 장치의 스테이지의 수에 상응하는 지연 후 상기 제2 래치를 인에이블시키는 것을 특징으로 하는 장치.
  5. 제4항에 있어서,
    상기 지연은 적어도
    1) 상기 제1 장치의 스테이지의 수 이하의 수에 상응하는 상기 제1 클럭 신호의 다수의 클럭 주기; 및
    2) 상기 제2 장치의 스테이지의 수 이하의 수에 상응하는 상기 제2 클럭 신호의 다수의 클럭 주기의 기간인 것을 특징으로 하는 장치.
  6. 제1항에 있어서,
    상기 제1 및 제2 클럭 신호의 주파수는 동일한 것을 특징으로 하는 장치.
  7. 제1항에 있어서,
    상기 저장 요소 각각은 래치를 포함하는 것을 특징으로 하는 장치.
  8. 제7항에 있어서,
    연속하는 스테이지의 래치들은 각 출력과 각 입력을 통해 전기적으로 연결되는 것을 특징으로 하는 장치.
  9. 제1항에 있어서,
    상기 제1 래치는 상기 제2 클럭 신호에 의해 클럭되고, 상기 제2 래치는 상기 제1 클럭 신호에 의해 클럭되는 것을 특징으로 하는 장치.
  10. 제1항에 있어서,
    상기 제1 래치는 상기 제2 클럭 신호에 응답하여 제어 신호를 생성시키고, 상기 제2 래치는 상기 제1 클럭 신호에 응답하여 제어 신호를 생성시키는 것을 특징으로 하는 장치.
  11. 각각 위상 제어 신호를 생성하여 출력하도록 구성된 제1 및 제2 래치; 및
    리셋 신호에 응답하여 상기 제1 및 제2 래치를 인에이블시키도록 구성된 회로를 포함하고,
    상기 회로는,
    각 스테이지가 기준 클럭 신호에 의해 클럭된 래치를 갖는 다수 스테이지의 제1 장치; 및
    각 스테이지가 피드백 클럭 신호에 의해 클럭된 래치를 갖는 다수 스테이지의 제2 장치를 포함하며,
    상기 제1 장치의 출력은 상기 제1 래치에 전기적으로 연결되고, 상기 제2 장치는 상기 제1 장치의 상기 출력을 수용하며, 상기 제2 장치의 출력은 상기 제2 래치에 전기적으로 연결되는 것을 특징으로 하는 장치.
KR1020107002324A 2003-06-25 2004-06-23 지연 락 루프 초기화 회로 KR101089862B1 (ko)

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WO (1) WO2004114524A1 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7477716B2 (en) 2003-06-25 2009-01-13 Mosaid Technologies, Inc. Start up circuit for delay locked loop
US7190201B2 (en) 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
JP5134779B2 (ja) * 2006-03-13 2013-01-30 ルネサスエレクトロニクス株式会社 遅延同期回路
US7724049B2 (en) * 2007-02-28 2010-05-25 Micron Technology, Inc. Multiphase generator with duty-cycle correction using dual-edge phase detection and method for generating a multiphase signal
US8315349B2 (en) * 2007-10-31 2012-11-20 Diablo Technologies Inc. Bang-bang phase detector with sub-rate clock
KR100884590B1 (ko) * 2007-11-02 2009-02-19 주식회사 하이닉스반도체 지연고정회로, 반도체 장치, 반도체 메모리 장치 및 그의 동작방법
JP5433432B2 (ja) * 2010-01-18 2014-03-05 株式会社日立製作所 位相周波数比較器およびシリアル伝送装置
KR101202682B1 (ko) 2010-06-21 2012-11-19 에스케이하이닉스 주식회사 위상고정루프
US8354866B2 (en) * 2010-11-25 2013-01-15 Freescale Semiconductor, Inc. PLL start-up circuit
KR101891165B1 (ko) 2012-06-20 2018-08-24 에스케이하이닉스 주식회사 리셋 신호 생성장치
US9413295B1 (en) 2013-03-15 2016-08-09 Gsi Technology, Inc. Systems and methods of phase frequency detection with clock edge overriding reset, extending detection range, improvement of cycle slipping and/or other features
GB2532491A (en) * 2014-11-21 2016-05-25 Nordic Semiconductor Asa AM demodulation
CN105321552B (zh) * 2015-11-17 2018-08-10 西安紫光国芯半导体有限公司 一种延迟锁相环及其复位控制方法
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10725777B2 (en) 2016-12-06 2020-07-28 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10998040B2 (en) 2016-12-06 2021-05-04 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
CN106911330B (zh) * 2017-03-03 2020-12-15 重庆湃芯创智微电子有限公司 一种占空比稳定电路
CN107528584A (zh) * 2017-07-19 2017-12-29 成都华微电子科技有限公司 复用延迟线的高精度数字延时锁相环
US10263627B1 (en) 2017-12-12 2019-04-16 Nxp Usa, Inc. Delay-locked loop having initialization circuit
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US11063597B1 (en) * 2020-03-24 2021-07-13 SiFive, Inc. Wide frequency range step size programmability for delay-locked loops using variable bias voltage generation
US11601130B2 (en) 2021-06-23 2023-03-07 Nxp B.V. Initialization circuit of delay locked loop

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993013592A1 (en) 1991-12-20 1993-07-08 Vlsi Technology, Inc. Phase detector circuit
US6590427B2 (en) 2001-01-03 2003-07-08 Seagate Technology Llc Phase frequency detector circuit having reduced dead band

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5544203A (en) * 1993-02-17 1996-08-06 Texas Instruments Incorporated Fine resolution digital delay line with coarse and fine adjustment stages
AU1841895A (en) * 1994-02-15 1995-08-29 Rambus Inc. Delay-locked loop
US5440515A (en) * 1994-03-08 1995-08-08 Motorola Inc. Delay locked loop for detecting the phase difference of two signals having different frequencies
US5740213A (en) * 1994-06-03 1998-04-14 Dreyer; Stephen F. Differential charge pump based phase locked loop or delay locked loop
KR960006292A (ko) * 1994-07-28 1996-02-23 사또 겐이찌로 주파수위상비교기
JP3461036B2 (ja) * 1994-07-28 2003-10-27 ローム株式会社 周波数位相比較器
JP2771464B2 (ja) * 1994-09-29 1998-07-02 日本電気アイシーマイコンシステム株式会社 ディジタルｐｌｌ回路
US5796673A (en) * 1994-10-06 1998-08-18 Mosaid Technologies Incorporated Delay locked loop implementation in a synchronous dynamic random access memory
US5473283A (en) * 1994-11-07 1995-12-05 National Semiconductor Corporation Cascode switched charge pump circuit
US5857005A (en) * 1995-07-10 1999-01-05 Vlsi Technology, Inc. Method and apparatus for synchronizing transfer of data between memory cells
KR970008906A (ko) 1995-07-18 1997-02-24 가네꼬 히사시 Pll 회로
CA2204089C (en) * 1997-04-30 2001-08-07 Mosaid Technologies Incorporated Digital delay locked loop
DE19720446A1 (de) * 1997-05-15 1998-11-19 Siemens Ag Einrasterkennungsschaltung für einen Phasenregelkreis
US6100736A (en) * 1997-06-05 2000-08-08 Cirrus Logic, Inc Frequency doubler using digital delay lock loop
US5892380A (en) * 1997-08-04 1999-04-06 Motorola, Inc. Method for shaping a pulse width and circuit therefor
US5933037A (en) * 1997-08-29 1999-08-03 Adaptec, Inc. High speed phase lock loop having constant bandwidth
US6124755A (en) * 1997-09-29 2000-09-26 Intel Corporation Method and apparatus for biasing a charge pump
KR100269316B1 (ko) * 1997-12-02 2000-10-16 윤종용 동기지연회로가결합된지연동기루프(dll)및위상동기루프(pll)
JPH11205102A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 遅延同期回路
US6088255A (en) * 1998-03-20 2000-07-11 Fujitsu Limited Semiconductor device with prompt timing stabilization
US6330296B1 (en) * 1998-06-12 2001-12-11 International Business Machines Corporation Delay-locked loop which includes a monitor to allow for proper alignment of signals
US6043694A (en) * 1998-06-24 2000-03-28 Siemens Aktiengesellschaft Lock arrangement for a calibrated DLL in DDR SDRAM applications
KR100555471B1 (ko) * 1998-07-29 2006-03-03 삼성전자주식회사 적응적으로 전류 옵셋을 제어하는 전하 펌프
KR20010030896A (ko) * 1998-08-04 2001-04-16 롤페스 요하네스 게라투스 알베르투스 고조파 동기 검출을 갖는 지연 동기 루프
KR100301043B1 (ko) * 1998-08-08 2001-09-06 윤종용 지연동기루프의위상비교기및지연동기방법
US6369624B1 (en) * 1998-11-03 2002-04-09 Altera Corporation Programmable phase shift circuitry
US6448820B1 (en) * 1998-11-04 2002-09-10 Altera Corporation Fast locking phase frequency detector
JP2000163961A (ja) * 1998-11-26 2000-06-16 Mitsubishi Electric Corp 同期型半導体集積回路装置
DE19859515C1 (de) * 1998-12-22 2000-04-20 Siemens Ag Digitaler Phasen-Frequenz-Detektor
US20020041196A1 (en) * 1999-02-12 2002-04-11 Paul Demone Delay locked loop
US6252443B1 (en) * 1999-04-20 2001-06-26 Infineon Technologies North America, Corp. Delay element using a delay locked loop
US6160432A (en) * 1999-04-30 2000-12-12 Conexant Systems, Inc. Source-switched or gate-switched charge pump having cascoded output
US6239634B1 (en) 1999-05-19 2001-05-29 Parthus Technologies Apparatus and method for ensuring the correct start-up and locking of a delay locked loop
US6316987B1 (en) * 1999-10-22 2001-11-13 Velio Communications, Inc. Low-power low-jitter variable delay timing circuit
US6731667B1 (en) * 1999-11-18 2004-05-04 Anapass Inc. Zero-delay buffer circuit for a spread spectrum clock system and method therefor
US6469550B1 (en) * 1999-12-30 2002-10-22 Intel Corporation Parallel phase locked loops skew measure and dynamic skew and jitter error compensation method and apparatus
US6278332B1 (en) * 2000-02-15 2001-08-21 Agere Systems Guardian Corp. Charge pump for low-voltage, low-jitter phase locked loops
US6346839B1 (en) * 2000-04-03 2002-02-12 Mosel Vitelic Inc. Low power consumption integrated circuit delay locked loop and method for controlling the same
US6356158B1 (en) * 2000-05-02 2002-03-12 Xilinx, Inc. Phase-locked loop employing programmable tapped-delay-line oscillator
US6633184B2 (en) * 2000-05-19 2003-10-14 Yazaki Corporation Phase comparator and synchronizing signal extracting device
KR100374631B1 (ko) * 2000-06-09 2003-03-04 삼성전자주식회사 전하펌프 회로
KR100362199B1 (ko) * 2000-06-30 2002-11-23 주식회사 하이닉스반도체 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프
JP2002026728A (ja) * 2000-07-11 2002-01-25 Fujitsu Ltd Ｐｌｌ回路のモード制御回路及び半導体装置
US6636093B1 (en) * 2000-07-14 2003-10-21 Micron Technology, Inc. Compensation for a delay locked loop
TW509423U (en) * 2000-07-20 2002-11-01 High Tech Comp Corp Charging connector
JP4449193B2 (ja) * 2000-08-01 2010-04-14 ソニー株式会社 遅延回路、電圧制御遅延回路、電圧制御発振回路、遅延調整回路、ｄｌｌ回路及びｐｌｌ回路
US6452431B1 (en) 2000-08-28 2002-09-17 Micron Technology, Inc. Scheme for delay locked loop reset protection
FR2813720B1 (fr) * 2000-09-05 2002-12-13 Electricite De France Procede et dispositif de commande d'alimentation
JP4407031B2 (ja) * 2000-09-21 2010-02-03 ソニー株式会社 位相同期ループ回路および遅延同期ループ回路
JP4497708B2 (ja) * 2000-12-08 2010-07-07 三菱電機株式会社 半導体装置
US6633201B1 (en) * 2001-01-12 2003-10-14 Applied Micro Circuits Corporation System and method for determining frequency tolerance without a reference
WO2002061946A1 (en) * 2001-01-26 2002-08-08 True Circuits, Inc. Phase-locked with composite feedback signal formed from phased-shifted variants of output signal
US6617936B2 (en) * 2001-02-20 2003-09-09 Velio Communications, Inc. Phase controlled oscillator
US7003065B2 (en) * 2001-03-09 2006-02-21 Ericsson Inc. PLL cycle slip detection
US6512404B2 (en) * 2001-05-25 2003-01-28 Infineon Technologies Ag Low voltage charge pump for use in a phase locked loop
US6504408B1 (en) * 2001-07-09 2003-01-07 Broadcom Corporation Method and apparatus to ensure DLL locking at minimum delay
US6628154B2 (en) * 2001-07-31 2003-09-30 Cypress Semiconductor Corp. Digitally controlled analog delay locked loop (DLL)
US6556643B2 (en) * 2001-08-27 2003-04-29 Micron Technology, Inc. Majority filter counter circuit
JP4608153B2 (ja) 2001-09-10 2011-01-05 ルネサスエレクトロニクス株式会社 チャージポンプ電流補正回路
US6696854B2 (en) * 2001-09-17 2004-02-24 Broadcom Corporation Methods and circuitry for implementing first-in first-out structure
KR100437611B1 (ko) * 2001-09-20 2004-06-30 주식회사 하이닉스반도체 혼합형 지연 록 루프 회로
NL1021440C2 (nl) * 2001-09-28 2004-07-15 Samsung Electronics Co Ltd Vertragingsvergrendelde lus met meervoudige fasen.
KR100446291B1 (ko) * 2001-11-07 2004-09-01 삼성전자주식회사 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로
US6683478B2 (en) * 2001-11-13 2004-01-27 Samsung Electronics Co., Ltd. Apparatus for ensuring correct start-up and phase locking of delay locked loop
US6636098B1 (en) * 2001-12-05 2003-10-21 Rambus Inc. Differential integrator and related circuitry
US7471756B2 (en) * 2002-02-21 2008-12-30 Intersil Americas Inc. Phase detector and method for a shortening phase-error-correction pulse
US6741110B2 (en) * 2002-05-28 2004-05-25 Lsi Logic Corporation Method and/or circuit for generating precision programmable multiple phase angle clocks
FR2841406A1 (fr) 2002-06-25 2003-12-26 St Microelectronics Sa Circuit dephaseur variable,interpolateur de phase l'incorporant, et synthetiseur de frequence numerique incorpoant un tel interpolateur
US6664829B1 (en) * 2002-09-04 2003-12-16 National Semiconductor Corporation Charge pump using dynamic charge balance compensation circuit and method of operation
US6670834B1 (en) * 2002-09-12 2003-12-30 Lsi Logic Corporation Digital lock detect for dithering phase lock loops
US6744292B2 (en) * 2002-10-25 2004-06-01 Exar Corporation Loop filter capacitor multiplication in a charge pump circuit
KR100484252B1 (ko) * 2002-11-27 2005-04-22 주식회사 하이닉스반도체 지연 고정 루프 회로
US6839301B2 (en) * 2003-04-28 2005-01-04 Micron Technology, Inc. Method and apparatus for improving stability and lock time for synchronous circuits
US7477716B2 (en) * 2003-06-25 2009-01-13 Mosaid Technologies, Inc. Start up circuit for delay locked loop
US7092689B1 (en) * 2003-09-11 2006-08-15 Xilinx Inc. Charge pump having sampling point adjustment
US6867627B1 (en) * 2003-09-16 2005-03-15 Integrated Device Technology, Inc. Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics
US7098714B2 (en) * 2003-12-08 2006-08-29 Micron Technology, Inc. Centralizing the lock point of a synchronous circuit
KR100605588B1 (ko) * 2004-03-05 2006-07-28 주식회사 하이닉스반도체 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993013592A1 (en) 1991-12-20 1993-07-08 Vlsi Technology, Inc. Phase detector circuit
US6590427B2 (en) 2001-01-03 2003-07-08 Seagate Technology Llc Phase frequency detector circuit having reduced dead band

Also Published As

Publication number Publication date
CN102497204A (zh) 2012-06-13
WO2004114524A8 (en) 2005-03-31
ATE362224T1 (de) 2007-06-15
US20040264621A1 (en) 2004-12-30
JP4741705B2 (ja) 2011-08-10
DE602004006418T2 (de) 2008-01-10
CN102497204B (zh) 2014-12-31
US7656988B2 (en) 2010-02-02
US8218707B2 (en) 2012-07-10
US7477716B2 (en) 2009-01-13
KR100978194B1 (ko) 2010-08-25
US20090086876A1 (en) 2009-04-02
WO2004114524A1 (en) 2004-12-29
EP1639709B1 (en) 2007-05-09
US20120306548A1 (en) 2012-12-06
KR20100022125A (ko) 2010-02-26
CN1823473B (zh) 2012-02-08
US20100109722A1 (en) 2010-05-06
KR20060025566A (ko) 2006-03-21
JP2010193493A (ja) 2010-09-02
JP5269312B2 (ja) 2013-08-21
CN1823473A (zh) 2006-08-23
US8503598B2 (en) 2013-08-06
JP2007505514A (ja) 2007-03-08
EP1639709A2 (en) 2006-03-29
DE602004006418D1 (de) 2007-06-21

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