KR101078720B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 56
- 238000002955 isolation Methods 0.000 title claims abstract description 37
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 150000004767 nitrides Chemical class 0.000 claims abstract description 51
- 238000000151 deposition Methods 0.000 claims abstract description 25
- 230000002093 peripheral effect Effects 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H10D30/01—Manufacture or treatment
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명에 따른 반도체 소자의 소자분리막 형성방법은, 셀 영역 및 주변 영역으로 구획되고 상기 영역들 각각에 소자분리용 트렌치가 구비된 반도체 기판 상에 선형질화막을 형성하는 단계; 상기 선형질화막 상에 트렌치를 매립하도록 산화막을 증착하는 단계; 및 상기 산화막을 CMP하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법에 있어서, 상기 산화막을 증착하는 단계는, HDP-CVD 공정으로 진행하되, 셀 영역 및 주변 영역에서의 선형질화막 손실이 억제되도록 상기 선형질화막 상에 선형산화막을 우선 증착한 후에, HDP-CVD 공정을 수행하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 자세하게는, HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 방식을 이용한 절연막의 매립시 셀 영역 및 주변 영역에서의 선형질화막의 손실을 방지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반하여 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다. 이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다.
여기서, 기존의 소자분리막 형성방법으로는 로코스(LOCOS) 공정을 이용해 왔는데, 상기 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(Bird's-beak)이 발생하기 때문에 액티브 영역의 크기를 감소시키는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었다.
이에, 현재 대부분의 반도체 소자는 버즈-빅의 발생 없이 액티브 영역의 크 기를 확보함으로써, 고집적 소자의 구현을 가능하게 해주는 STI(Shallow Trench Isolation) 공정을 이용해서 상기 소자분리막을 형성하고 있다.
상기 STI 공정은 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치 내에 절연막을 매립하는 방법으로 수행한다. 상기 절연막을 증착하기 위한 종래 기술로는 절연막의 증착과 식각을 반복 수행함으로써 트렌치를 매립하는 HDP-CVD 방식을 사용하고 있다.
이하에서는, 상기 STI 공정을 이용한 반도체 소자의 소자분리막 형성방법을 간략하게 설명하도록 한다.
먼저, 반도체 기판 상에 패드산화막과 패드질화막을 차례로 형성한 후, 상기 패드질화막을 패터닝한다. 그런 다음, 상기 패터닝된 패드질화막을 하드마스크로 이용해서 그 아래의 패드산화막과 반도체 기판 부분을 식각하여 트렌치를 형성한다.
계속해서, 상기 트렌치의 표면 상에 측벽산화막을 형성한 후, 상기 측벽산화막을 포함한 반도체 기판 상에 선형질화막과 선형산화막을 차례로 형성한다. 그리고 나서, 상기 선형산화막 상에 상기 트렌치를 매립하도록 절연막을 증착한다. 상기 절연막은 통상 SOD(Spin-On Dielectric)막과 HDP(High Density Plasma)막의 적층막, 또는, HDP막의 단일막으로 증착한다.
다음으로, 상기 패드질화막이 노출될 때까지 상기 절연막을 CMP(Chemical Mechanical Polishing)한 다음, 상기 패드질화막 및 패드산화막을 차례로 제거하여 트렌치형 소자분리막을 형성한다.
그러나, 전술한 종래 기술의 경우에는, 상기 절연막을 증착하기 위한 HDP-CVD 공정시 플라즈마에 의한 데미지(Damage)로 인해 주변 영역에서의 활성 영역과 인접한 상기 소자분리막의 양측 상부 모서리 부분에서 상기 선형질화막의 손실이 발생된다.
이로 인해, 상기 소자분리막을 포함한 반도체 기판의 게이트 영역에 형성되는 게이트의 게이트 절연막의 특성이 불량해지는 GOI 페일(Gate Oxide Integrity Fail)이 유발되며, 그 결과, 반도체 소자의 신뢰성이 열화된다.
본 발명은 셀 영역 및 주변 영역에서의 선형질화막의 손실을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 셀 영역 및 주변 영역으로 구획되고 상기 영역들 각각에 소자분리용 트렌치가 구비된 반도체 기판 상에 선형질화막을 형성하는 단계; 상기 선형질화막 상에 트렌치를 매립하도록 산화막을 증착하는 단계; 및 상기 산화막을 CMP하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법에 있어서, 상기 산화막을 증착하는 단계는, HDP-CVD 공정으로 진행하되, 셀 영역 및 주변 영역에서의 선형질화막 손실이 억제되도록 상기 선형질화막 상에 H2가스를 첨가하여 선형산화막을 우선 증착한 후에, HDP-CVD 공정을 수행하는 것을 특징으로 한다.
여기서, 상기 H2가스는 150∼300sccm의 유량으로 첨가시킨다.
상기 선형산화막은 상기 트렌치의 측벽 상부에서 100∼400Å의 두께로 형성한다.
또한, 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 셀 영역 및 주변 영역으로 구획되고 상기 영역들 각각에 트렌치가 구비된 반도체 기판 상에 선형질화막을 형성하는 단계; 상기 선형질화막 상에 트렌치를 매립하도록 산화막을 증착하는 단계; 및 상기 산화막을 CMP하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법에 있어서, 상기 산화막을 증착하는 단계는, SOD 방식에 따라 제1산화막을 증착하는 단계; 상기 제1산화막을 리세스시키는 단계; 및 상기 리세스된 제1산화막 상에 HDP-CVD 공정에 따라 제2산화막을 증착하는 단계;를 포함하고, 상기 HDP-CVD 공정에 따라 제2산화막을 증착하는 단계는 셀 영역 및 주변 영역에서의 선형질화막 손실이 억제되도록 상기 선형질화막 상에 H2가스를 첨가하여 선형산화막을 우선 증착한 후에, HDP-CVD 공정을 수행하는 것을 특징으로 한다.
여기서, 상기 H2가스는 150∼300sccm의 유량으로 첨가시킨다.
상기 선형산화막은 상기 트렌치의 측벽 상부에서 100∼400Å의 두께로 형성한다.
본 발명은, 셀 영역 및 주변 영역으로 구획된 반도체 기판의 소자분리 영역을 식각하여 트렌치를 형성한 후, 상기 트렌치 상에 선형질화막을 증착한 다음, 상기 선형질화막 상에 H2가스를 첨가하여 선형산화막을 형성한다. 그리고 나서, 상기 H2가스가 함유된 선형산화막 상에 트렌치 매립을 위한 절연막을 형성한 후, 상기 절연막을 CMP하여 소자분리막을 형성한다.
이렇게 하면, 상기 H2가스가 함유된 선형산화막이 상기 선형질화막의 보호막 역할을 함으로써, 상기 절연막을 형성하기 위한 HDP-CVD 공정시 발생되는 선형질화막의 손실을 방지할 수 있다.
또한, 상기와 같이, 상기 H2가스가 함유된 선형산화막으로 인해 상기 트렌치의 측벽 상부가 다른 부분보다 상대적으로 두꺼운 두께를 갖는 선형산화막이 선형질화막의 손실을 방지함으로써, 그에 따른 GOI 페일을 방지할 수 있다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 셀 영역(C)과 주변회로 영역(P)으로 구획되며, 활성 영역과 소자분리 영역을 갖는 반도체 기판(100) 상에 패드산화막(102)과 패드질화막(104)의 적층막으로 이루어진 하드마스크(106)를 형성한다. 그런 다음, 상기 하드마스크(106) 상에 상기 반도체 기판(100)의 소자분리 영역을 노출시키는 감광막 패턴(미도시)을 형성한다.
계속해서, 상기 감광막 패턴에 의해 노출된 하드마스크막(106) 부분을 식각한 후, 상기 감광막패턴을 제거한다. 계속해서, 상기 식각된 하드마스크(106)를 식각마스크로 이용해서 상기 노출된 반도체 기판(100)의 소자분리 영역을 식각하여 트렌치(T)를 형성한다.
도 1b를 참조하면, 상기 트렌치(T) 표면 상에 측벽산화막(108)을 형성한 후, 상기 측벽산화막(108)을 포함한 반도체 기판(100) 표면 상에 선형질화막(110)을 형성한다. 상기 선형질화막(110)은 상기 측벽산화막(108)이 추가 산화되는 것을 방지하기 위해 형성해주는 것이다.
도 1c를 참조하면, 상기 선형질화막(110) 상에 상기 트렌치(T)의 측벽 상부가 다른 부분보다 상대적으로 두꺼운 두께를 갖도록 H2가스를 첨가하여 선형산화막(112)을 형성한다. 상기 선형산화막(112)은, 예를 들어, 상기 트렌치(T)의 측벽 상부가 100∼400Å의 두께를 갖도록 상기 H2가스를 150∼300sccm의 유량으로 첨가시켜 형성한다.
예를 들어, 상기 선형산화막(112)은, 일반적으로 수행되는 선형산화막을 형성하기 위한 공정 조건에 추가적으로 상기 H2가스를 150∼300sccm의 유량으로 첨가시켜 형성할 수 있습니다.
이때, 상기 선형산화막(112)은 상기 선형질화막(110)을 보호하고, 후속으로 증착될 소자분리용 절연막의 버퍼(Buffer) 역할을 한다.
도 1d를 참조하면, 상기 선형산화막(112) 상에 상기 트렌치(T)를 매립하도록 SOD 방식에 따라 제1산화막(114)을 형성한다. 상기 제1산화막(114)은 SOD막으로 형성한다.
예를 들어, 상기 선형산화막(112)은, 일반적으로 수행되는 선형산화막을 형성하기 위한 공정 조건에 추가적으로 상기 H2가스를 150∼300sccm의 유량으로 첨가시켜 형성할 수 있습니다.
이때, 상기 선형산화막(112)은 상기 선형질화막(110)을 보호하고, 후속으로 증착될 소자분리용 절연막의 버퍼(Buffer) 역할을 한다.
도 1d를 참조하면, 상기 선형산화막(112) 상에 상기 트렌치(T)를 매립하도록 SOD 방식에 따라 제1산화막(114)을 형성한다. 상기 제1산화막(114)은 SOD막으로 형성한다.
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도 1e를 참조하면, 상기 SOD 방식에 따라 형성된 제1산화막(114)을 상기 트렌치(T)보다 낮은 높이로 즉, 상기 트렌치(T) 하단부에 잔류되도록 리세스한다.
도 1f를 참조하면, 상기 리세스된 제1산화막(114) 및 선형산화막(112) 상에 상기 트렌치(T)를 매립하도록 HDP-CVD 공정에 따라 제2산화막(116)을 형성한다. 상기 제2산화막은 HDP막으로 형성한다.
이때, 상기 H2가스가 함유된 선형산화막(112)이 상기 선형질화막(110)의 보호막 역할을 함으로써, 상기 제2산화막(116)을 증착하기 위한 HDP-CVD 공정시 플라즈마에 의한 데미지로 인해 상기 셀 영역(C) 및 주변 영역(P)에서의 활성 영역과 인접한 소자분리막의 양측 트렌치(T) 상부의 모서리 부분에서 상기 선형질화막(110)의 손실이 발생되는 것을 방지할 수 있다.
한편, 상기 리세스된 제1산화막(114) 형성 후, 상기 HDP-CVD 공정에 따라 제2산화막(116) 형성 전에 인시튜(Insitu) 방식을 사용하여 H2가스를 첨가한 선형산화막(112)을 형성하는 것도 가능하다.
도 1g를 참조하면, 하드마스크가 노출될 때까지 상기 제2산화막(116)과 선형산화막(112) 및 선형질화막(110)의 표면 부분을 CMP한 후, 상기 노출된 하드마스크를 제거하여, 이로써, 상기 SOD막과 HDP막의 적층막으로 이루어진 소자분리막(118)을 형성한다.
여기서, 본 발명은, 선형질화막 상에 트렌치의 측벽 상부가 다른 부분보다 상대적으로 두꺼운 두께를 갖도록 H2가스를 첨가하여 H2가스가 함유된 선형산화막을 형성함으로써, 상기 선형질화막의 보호막 역할을 하여 상기 선형질화막의 손실을 방지할 수 있다.
또한, 상기 선형질화막의 손실을 방지함으로써, 그에 따른 GOI 페일을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
C : 셀 영역 P : 주변 영역
100 : 반도체 기판 102 : 패드산화막
104 : 패드질화막 106 : 하드마스크
108 : 측벽산화막 110 : 선형질화막
112 : H2가 함유된 선형산화막 114 : 제1산화막
116 : 제2산화막 118 : 소자분리막
Claims (7)
- 셀 영역 및 주변 영역으로 구획되고 상기 영역들 각각에 소자분리용 트렌치가 구비된 반도체 기판 상에 선형질화막을 형성하는 단계; 상기 선형질화막 상에 트렌치를 매립하도록 산화막을 증착하는 단계; 및 상기 산화막을 CMP하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법에 있어서,상기 산화막을 증착하는 단계는, HDP-CVD 공정으로 진행하되, 셀 영역 및 주변 영역에서의 선형질화막 손실이 억제되도록 상기 선형질화막 상에 H2가스를 첨가하여 선형산화막을 우선 증착한 후에, HDP-CVD 공정을 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 H2가스는 150∼300sccm의 유량으로 첨가시키는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 선형산화막은 상기 트렌치의 측벽 상부에서 100∼400Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 셀 영역 및 주변 영역으로 구획되고 상기 영역들 각각에 트렌치가 구비된 반도체 기판 상에 선형질화막을 형성하는 단계; 상기 선형질화막 상에 트렌치를 매립하도록 산화막을 증착하는 단계; 및 상기 산화막을 CMP하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법에 있어서,상기 산화막을 증착하는 단계는,SOD 방식에 따라 제1산화막을 증착하는 단계;상기 제1산화막을 리세스시키는 단계; 및상기 리세스된 제1산화막 상에 HDP-CVD 공정에 따라 제2산화막을 증착하는 단계;를 포함하고,상기 HDP-CVD 공정에 따라 제2산화막을 증착하는 단계는, 셀 영역 및 주변 영역에서의 선형질화막 손실이 억제되도록 상기 선형질화막 상에 H2가스를 첨가하여 선형산화막을 우선 증착한 후에, HDP-CVD 공정을 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,상기 H2가스는 150∼300sccm의 유량으로 첨가시키는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,상기 선형산화막은 상기 트렌치의 측벽 상부에서 100∼400Å의 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 셀 영역 및 주변 영역으로 구획되고 상기 영역들 각각에 트렌치가 구비된 반도체 기판 상에 선형질화막을 형성하는 단계; 상기 선형질화막 상에 트렌치를 매립하도록 산화막을 증착하는 단계; 및 상기 산화막을 CMP하는 단계;를 포함하는 반도체 소자의 소자분리막 형성방법에 있어서,상기 산화막을 증착하는 단계는,SOD 방식에 따라 제1산화막을 증착하는 단계;상기 제1산화막을 리세스시키는 단계; 및상기 리세스된 제1산화막 상에 HDP-CVD 공정에 따라 제2산화막을 증착하는 단계;를 포함하고,상기 HDP-CVD 공정에 따라 제2산화막을 증착하는 단계는, 셀 영역 및 주변 영역에서의 선형질화막 손실이 억제되도록 상기 HDP-CVD 공정 중에 인시튜(Insitu) 방식으로 H2가스를 첨가하여 선형산화막을 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070075993A KR101078720B1 (ko) | 2007-07-27 | 2007-07-27 | 반도체 소자의 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070075993A KR101078720B1 (ko) | 2007-07-27 | 2007-07-27 | 반도체 소자의 소자분리막 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090011930A KR20090011930A (ko) | 2009-02-02 |
| KR101078720B1 true KR101078720B1 (ko) | 2011-11-02 |
Family
ID=40682992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070075993A Expired - Fee Related KR101078720B1 (ko) | 2007-07-27 | 2007-07-27 | 반도체 소자의 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101078720B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101821413B1 (ko) | 2011-09-26 | 2018-01-24 | 매그나칩 반도체 유한회사 | 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법 |
-
2007
- 2007-07-27 KR KR1020070075993A patent/KR101078720B1/ko not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR20090011930A (ko) | 2009-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20070727 |
|
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20081229 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20070727 Comment text: Patent Application |
|
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20100930 Patent event code: PE09021S01D |
|
| E90F | Notification of reason for final refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Final Notice of Reason for Refusal Patent event date: 20110628 Patent event code: PE09021S02D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20110831 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20111026 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20111027 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20150909 |