KR101068495B1 - 불휘발성 메모리 소자의 데이터 독출 방법 - Google Patents

Abstract

본 발명은 불휘발성 메모리 소자의 데이터 독출에 관한 것으로, 제 1워드라인의 이븐 및 오드 페이지에 저장된 데이터를 차례로 독출하여 페이지 버퍼의 제 1 래치 및 제 2 래치에 각각 저장하는 단계; 제 2 워드라인의 이븐 또는 오드 페이지에 저장된 데이터를 독출하여 상기 페이지 버퍼의 제 3 래치에 저장하는 단계;상기 제 1 래치의 데이터를 출력하고, 상기 제 2 래치에 저장된 데이터를 상기 제 1 래치로 전달하는 단계; 상기 제 1 래치에 전달된 상기 제 2 래치의 데이터를 출력하고, 상기 제 3 래치에 저장된 데이터를 상기 제 1 래치로 전달하는 단계; 및 상기 제 1 래치로 전달된 상기 제 3 래치의 데이터를 출력하는 단계를 포함한다.

데이터 독출, 페이지 버퍼, 래치, 펌프

Description

불휘발성 메모리 소자의 데이터 독출 방법{Method of data reading a non volatile memory device}

본 발명은 불휘발성 메모리 소자의 동작 방법에 관한 것으로, 특히 페이지 버퍼의 래치를 활용하여 데이터 독출 시간을 단축시킬 수 있는 불휘발성 메모리소자의 데이터 독출 방법에 관한 것이다.

반도체 메모리 장치는 데이터를 저장해 두고, 필요할 때 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 전원이 끊어지면 저장된 데이터가 소멸되는 휘발성 메모리(volatile memory)가 있고, 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는 불휘발성 메모리(non volatile memory)가 있다. 불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.

불휘발성 메모리 소자는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.

상기한 불휘발성 메모리 소자는 초기에는 데이터의 저장과 독출을 통해 단순히 데이터를 저장하는 메모리로 사용하였으나, 그 성능 향상을 위해 캐시 프로그램(Cache Program), 카피백(Copyback) 그리고 멀티 플레인 동작(Multi Plane operation)과 같은 다양한 동작을 수행하기 위한 기술이 개발되고 있다.

또한 불휘발성 메모리 소자의 메모리 셀은 하나의 비트 데이터만을 저장하던 싱글 레벨 셀(Single Level Cell; SLC)에서, 여러 비트 데이터를 저장할 수 있는 멀티 레벨 셀(Multi Level Cell; MLC)이 개발됨에 따라서 페이지 버퍼의 래치 수가 늘어나고 있다.

일반적으로 두 비트의 데이터를 저장할 수 있는 불휘발성 메모리 소자는 3개의 래치를 포함하는 페이지 버퍼 회로들을 포함한다. 상기 페이지 버퍼 회로의 래치들은 데이터 입력 및 캐시 프로그램 동작을 위한 캐시 래치와, 데이터 프로그램 또는 독출 동작 수행을 위한 메인 래치, 그리고 임시로 사용할 수 있는 임시 래치를 포함한다.

상기 페이지 버퍼 회로는 데이터 프로그램을 할 때, 캐시 래치로 프로그램할 데이터를 래치한 후, 캐시 래치에 래치된 데이터를 메인 래치로 전달한다. 그리고 메인 래치에 래치된 데이터를 메모리 셀에 프로그램한다.

또한 상기 페이지 버퍼 회로는 메모리 셀에 프로그램된 데이터를 독출 할 때는 독출 되는 데이터를 메인 래치에 저장된다. 그리고 메인 래치에 저장된 데이터는 캐시 래치로 전달되어 출력된다. 이러한 동작 방법은 페이지 버퍼 회로에 있는 래치들을 충분히 활용하지 못하는 방식이라 할 수 있다.

특히 멀티 레벨 셀을 위해 설계된 메모리 소자가 싱글 레벨 셀로 동작하는 경우에는 여러개의 래치 중에서 하나의 래치로만 데이터 입출력이 되기 때문에 사용하지 않는 래치들이 많다.

따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 데이터를 독출할 때, 페이지 버퍼 회로에 있는 래치들을 충분히 활용하여 데이터 독출 시간을 줄일 수 있는 불휘발성 메모리 소자의 데이터 독출 방법을 제공하는데 있다.

본 발명의 특징에 따른 불휘발성 메모리 소자의 데이터 독출 방법은,
제 1 워드라인의 이븐 및 오드 페이지에 저장된 데이터를 차례로 독출하여 페이지 버퍼의 제 1 래치 및 제 2 래치에 각각 저장하는 단계;

제 2 워드라인의 이븐 또는 오드 페이지에 저장된 데이터를 독출하여 상기 페이지 버퍼의 제 3 래치에 저장하는 단계;상기 제 1 래치의 데이터를 출력하고, 상기 제 2 래치에 저장된 데이터를 상기 제 1 래치로 전달하는 단계; 상기 제 1 래치에 전달된 상기 제 2 래치의 데이터를 출력하고, 상기 제 3 래치에 저장된 데이터를 상기 제 1 래치로 전달하는 단계; 및 상기 제 1 래치로 전달된 상기 제 3 래치의 데이터를 출력하는 단계를 포함한다.

상기 제 1 워드라인의 이븐 및 오드 페이지에 저장된 데이터를 차례로 독출하여 페이지 버퍼의 제 1 래치 및 제 2 래치에 각각 저장하는 단계는, 동작 전압을 생성하기 위한 펌프 회로를 인에이블 하여 프리차지를 시작하는 단계; 상기 제 1 워드라인의 이븐 페이지의 독출을 위해 상기 제 1 워드라인 및 비트라인에 동작 전압을 프리차지하는 단계; 상기 제 1 워드라인의 이븐 페이지의 데이터를 독출하여 상기 제 1 래치에 저장하고, 상기 프리차지된 비트라인과 상기 제 1 워드라인의 전압을 디스차지 하는 단계; 상기 제 1 워드라인의 오드 페이지의 독출을 위해 상기 제 2 워드라인 및 비트라인에 동작 전압을 프리차지하는 단계; 및 상기 제 1 워드라인의 오드 페이지의 데이터를 독출하여 상기 제 2 래치에 저장하고, 상기 프리차지된 비트라인과 상기 제 2 워드라인의 전압을 디스차지 하는 단계를 포함하고, 상기 제 2 워드라인의 이븐 또는 오드 페이지에 저장된 데이터를 독출하여 상기 페이지 버퍼의 제 3 래치에 저장하는 단계는, 상기 제 2 워드라인의 이븐 또는 오드 페이지의 독출을 위해 상기 제 3 워드라인 및 비트라인에 동작 전압을 프리차지하는 단계; 상기 제 2 워드라인의 이븐 또는 오드 페이지의 데이터를 독출하여 상기 제 3 래치에 저장하고, 상기 프리차지된 비트라인과 상기 제 3 워드라인의 전압을 디스차지 하는 단계; 및 상기 펌프 회로를 디스차지 하는 단계를 포함하는 것을 특징으로 한다.

상기 제 2 래치의 데이터를 상기 제 1 래치로 전달하기 전에 상기 제 1 래치를 리셋 하는 것을 특징으로 한다.

상기 제 3 래치의 데이터를 상기 제 1 래치로 전달하기 전에 상기 제 1 래치를 리셋 하는 것을 특징으로 한다.

본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 데이터 독출 방법은,

데이터 독출 명령이 입력되는 단계; 페이지 버퍼의 제 1 내지 제 N(N은 3이상의 자연수) 래치에 제 1 내지 N 페이지의 데이터를 각각 독출하여 저장하는 단계; 및 상기 제 1 내지 제 N 개의 래치에 저장된 데이터를 제 1 래치를 통해서 차례로 출력하는 단계를 포함한다.

상기 제 1 내지 제 N 페이지의 데이터를 독출할때, 상기 데이터 독출명령에 따라 동작 전압제공을 위한 펌프 회로를 인에이블 시키는 단계; 상기 제 1 페이지의 데이터 독출을 위해 워드라인과 비트라인을 프리차지하는 단계; 상기 제 1 페이지의 데이터를 독출하여 상기 제 1 래치에 저장하는 단계; 및 상기 프리차지된 워드라인과 비트라인을 디스차지 하는 단계를 포함하고, 상기 워드라인과 비트라인 프리차지 단계와 데이터 독출 저장 단계 및 상기 워드라인과 비트라인을 디스차지 하는 단계를 제 2 내지 제 N 페이지에 대하여 반복하여 수행하고 각각 독출되는 데이터는 제 2 내지 제 N 래치에 각각 저장되는 것을 특징으로 한다.

상기 제 N 페이지까지의 데이터 독출이 완료되면, 상기 인에이블된 펌프 회로를 디스에이블 시키는 단계를 포함하는 것을 특징으로 한다.

상기 제 1 내지 제 N 개의 래치에 저장된 데이터를 제 1 래치를 통해서 차례로 출력하는 것은, 상기 제 1 래치의 데이터를 출력하는 단계; 및 상기 제 2 내지 제 N 래치의 데이터를 순차적으로 상기 제 1 래치로 전달하고, 상기 제 1 래치로 전달된 데이터를 출력하는 단계를 포함하는 것을 특징으로 한다.

상기 제 2 내지 제 N 래치의 데이터를 상기 제 1 래치로 전달하기 전에 상기 제 1 래치를 리셋 하는 것을 특징으로 한다.

이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 데이터 독출 방법은, 페이지 버퍼 회로에 있는 래치에 각각 데이터를 독출하여 저장하고 차례로 출력하도록 하여 페이지 버퍼 회로의 래치들을 모두 활용하여 데이터 독출 시간을 줄일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도 록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 블록도이다.

도 1a를 참조하면, 불휘발성 메모리 소자(100)는 메모리 셀 어레이(110), 페이지 버퍼부(120), Y 디코더(130), X 디코더(140), 전압 제공부(150) 및 제어부(160)를 포함한다.

메모리 셀 어레이(110)는 데이터 저장을 위한 메모리 셀들이 비트라인과 워드라인으로 연결된다. 페이지 버퍼부(120)는 메모리 셀 어레이(110)의 비트라인들에 연결되고, 프로그램하기 위한 데이터를 임시 저장한 후 비트라인으로 제공하거나, 데이터 독출시 비트라인 전압을 센싱하여 메모리 셀에 저장된 데이터를 임시 저장하는 페이지 버퍼 회로(122)들을 포함한다. 상기 페이지 버퍼 회로(122)는 세 개의 래치를 포함하는 회로이다.

Y 디코더(130)는 페이지 버퍼부(120)의 데이터 입출력 경로를 제공한다. X 디코더(140)는 전압 제공부(150)가 제공하는 동작 전압을 메모리 셀 어레이(110)의 워드라인들에 연결한다.

전압 제공부(150)는 프로그램이나 데이터 독출 동작을 위한 동작 전압을 생성한다. 전압 제공부(150)는 고전압 생성을 위한 펌프 회로를 포함한다. 그리고 제어부(160)는 전압 제공부(150)를 제어하여 동작 모드에 따른 전압 생성이 되도록 하고 프로그램 동작 또는 데이터 독출 동작 수행을 위한 제어신호를 출력한다.

상기 제어부(160)는 저장수단을 포함하고 있으며, 프로그램 형태로 저장되는 동작 알고리즘에 따라 차례로 동작 제어를 위한 제어신호를 출력한다.

상기 페이지 버퍼 회로(122)를 좀 더 상세히 설명하면 다음과 같다.

도 1b는 도 1a의 페이지 버퍼 회로의 상세 회로도이다.

도 1b를 참조하면, 페이지 버퍼 회로(121)는 비트라인 선택부(122), 센싱부(123), 프리차지부(124), 제 1 내지 제 3 래치부(125 내지 127), 검증부 및 데이터 출력부(129)를 포함한다.

비트라인 선택부(122)는 입력 어드레스에 따라 이븐 비트라인(Even Bit Line; BLe)과 오드 비트라인(Odd Bit Line; BLo)들 중 하나의 비트라인을 선택하여 센싱부(123)에 연결한다.

센싱부(123)는 비트라인 전압 레벨을 센싱하여 센싱노드(SO)에 전압을 변경시킨다. 프리차지부(124)는 센싱노드(SO)를 프리차지한다.

제 1 내지 제 3 래치부(125 내지 127)는 프로그램하기 위한 데이터를 임시 저장했다가 센싱노드(SO)를 통해서 비트라인으로 전달하거나, 메모리 셀에 저장된 데이터를 임시 저장한다. 일반적으로 제 1 래치부(125)는 캐시 래치부의 기능을 수행하는 래치부이다. 제 1 래치부(125)는 데이터 입력을 받을 수 있는 래치부로서, 캐시 프로그램 동작을 위한 데이터도 제 1 래치부(125)에서 입력받는다.

제 2 래치부(126)는 제 1 래치부(125)로부터 프로그램할 데이터를 전달받아 센싱노드(SO)를 통해 비트라인에 전달하거나 메모리 셀에 저장된 데이터를 독출하여 임시 저장하는 메인 래치부의 기능을 한다.

제 3 래치부(127)는 프로그램이나 데이터 독출 동작을 수행할 때 임시로 데 이터를 저장하기 위한 임시 래치부로 동작한다.

검증부(128)는 제 1 래치부(125)와 제 2 래치부(126)의 사이에 연결되어 프로그램 검증 신호를 출력한다. 데이터 출력부(129)는 제 1 래치부(125)에 연결되어 제어신호에 따라 제 1 래치부(125)에 래치된 데이터를 출력한다.

그리고 상기 페이지 버퍼 회로(121)는 제 16 및 제 17 NMOS 트랜지스터(N16, N17)를 더 포함한다. 상기의 페이지 버퍼 회로(121)의 회로 연결에 대해 상세히 설명하면 다음과 같다.

비트라인 선택부(122)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함한다. 제 1 NMOS 트랜지스터(N1)는 이븐 비트라인(BLe)과 노드(K2) 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 비트라인 선택 신호(PBSELBLE)가 입력된다.

제 2 NMOS 트랜지스터(N2)는 오드 비트라인(BLo)과 노드(K2) 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 오드 비트라인 선택 신호(PBSELBLO)가 입력된다.

제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 이븐 비트라인(BLe)과 오드 비트라인(BLo)의 사이에 연결되고, 제 3 및 제 4 NMOS 트랜지스터(N3, N4)의 접점인 노드(K1)로 가변전압(PBVIRPWR)이 입력된다.

제 3 NMOS 트랜지스터(N3)의 게이트에는 이븐 비트라인 디스차지 제어신호(PBDISCHE)가 입력되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 오드 비트라인 디스차지 제어신호(PBDISCHO)가 입력된다.

센싱부(123)는 제 5 NMOS 트랜지스터(N5)를 포함한다. 제 5 NMOS 트랜지스터(N5)는 노드(K2)와 센싱노드(SO)의 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 센싱제어신호(PBSENSE)가 입력된다.

프리차지부(124)는 PMOS 트랜지스터(P)가 포함된다. PMOS 트랜지스터(P)는 전원전압과 센싱노드(SO)의 사이에 연결되고, PMOS 트랜지스터(P)의 게이트에는 프리차지 제어신호(PBPRECHSO_N)가 입력된다.

제 1 래치부(125)는 제 6 내지 제 8 NMOS 트랜지스터(N6 내지 N8)와 제 1 및 제 2 인버터(IN1, IN2)를 포함한다. 제 6 NMOS 트랜지스터(N6)는 센싱노드(SO)와 노드(QC_N) 사이에 연결되고 제 6 NMOS 트랜지스터(N6)의 게이트에는 제 1 전송신호(TRANC)가 입력된다.

제 7 NMOS 트랜지스터(N7)는 노드(QC)와 노드(K3) 사이에 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트에는 제 1 리셋신호(CRST)가 입력된다. 제 8 NMOS 트랜지스터(N8)는 노드(QC_N)와 노드(K3) 사이에 연결되고, 제 88 NMOS 트랜지스터(N8)의 게이트에는 제 1 세트신호(CSET)가 입력된다.

제 1 및 제 2 인버터(IN1, IN2)는 노드(QC)와 노드(QC_N)의 사이에 래치로 연결되어 제 1 래치(L1)를 구성한다.

제 2 래치부(126)는 제 9 내지 제 11 NMOS 트랜지스터(N9 내지 N11)와 제 3 및 제 4 인버터(IN3, N4)를 포함한다. 제 9 NMOS 트랜지스터(N9)는 센싱노드(SO)와 노드(QM_N) 사이에 연결되고 제 9 NMOS 트랜지스터(N9)의 게이트에는 제 2 전송신호(TRANM)가 입력된다.

제 10 NMOS 트랜지스터(N10)는 노드(QM)와 노드(K3) 사이에 연결되고, 제 10 NMOS 트랜지스터(N10)의 게이트에는 제 2 리셋 신호(MRST)가 입력된다. 제 11 NMOS 트랜지스터(N11)는 노드(QM_N)와 노드(K3) 사이에 연결되고, 제 11 NMOS 트랜지스터(N11)의 게이트에는 제 2 세트신호(MSET)가 입력된다.

그리고 제 3 및 제 4 인버터(IN3, IN4)는 노드(QM)와 노드(QM_N) 사이에 래치로 연결되어 제 2 래치(L2)를 구성한다.

제 3 래치부(127)는 제 12 내지 제 15 NMOS 트랜지스터(N12 내지 N15)와 제 5 및 제 6 인버터(IN5, IN6)를 포함한다. 제 12 NMOS 트랜지스터(N12)는 센싱노드(SO)와 노드(QT) 사이에 연결되고 제 12 NMOS 트랜지스터(N12)의 게이트에는 제 4 전송신호(TRANT_N)가 입력된다.

제 13 NMOS 트랜지스터(N13)는 센싱노드(SO)와 노드(QT_N) 사이에 연결되고, 제 13 NMOS 트랜지스터(N13)의 게이트에는 제 3 전송신호(TRANT)가 입력된다. 제 3 전송신호(TRANT)의 반전된 신호가 제 4 전송신호(TRANT_N)이다.

제 14 NMOS 트랜지스터(N14)는 노드(QT)와 노드(K3) 사이에 연결되고, 제 14 NMOS 트랜지스터(N14)의 게이트에는 제 3 리셋신호(TRST)가 입력된다. 제 15 NMOS 트랜지스터(N15)는 노드(QT_N)와 노드(K3)) 사이에 연결되고, 제 15 NMOS 트랜지스터(N15)의 게이트에는 제 3 세트신호(TSET)가 입력된다.

제 5 및 제 6 인버터(IN5, IN6)는 노드(QT)와 노드(QT_N)의 사이에 래치로 연결되어 제 3 래치(L3)로 구성된다.

검증부(128)는 제 20 내지 제 22 NMOS 트랜지스터(N20 내지 N22)를 포함한 다. 제 20 NMOS 트랜지스터(N20)는 노드(K4)와 노드(K5)사이에 연결되고, 제 20 NMOS 트랜지스터(N20)의 게이트는 노드(QC_N)에 연결된다.

제 21 NMOS 트랜지스터(N21)는 노드(K4)와 노드(K5) 사이에 연결되고, 제 21 NMOS 트랜지스터(N21)의 게이트에는 체크신호(PBCHECK)가 입력된다. 제 22 NMOS 트랜지스터(N22)는 노드(K5)와 검증신호 출력단 사이에 연결되고 제 22 NMOS 트랜지스터(N22)의 게이트는 노드(QM)에 연결된다.

노드(K4)에는 검증신호(PBVER)가 입력되는데, 전원전압을 연결하여 하이 레벨 신호를 입력한다.

데이터 출력부(129)는 제 18 및 제 19 NMOS 트랜지스터(N18, N19)를 포함한다. 제 18 NMOS 트랜지스터(N18)는 노드(QC)와 제 1 출력단(PBBITOUTb)의 사이에 연결되고, 제 19 NMOS 트랜지스터(N19)는 노드(QC_N)와 제 2 출력단(PBBITOUT)의 사이에 연결된다. 제 18 및 제 19 NMOS 트랜지스터(N18, N19)의 게이트는 노드(K6)에 공통 연결되고, 노드(K6)로는 출력제어신호(PBYPASS)가 입력된다.

또한 페이지 버퍼 회로(121)는 제 16 및 제 17 NMOS 트랜지스터(N16, N17)를 더 포함한다. 제 16 NMOS 트랜지스터(N16)는 노드(K3)와 접지노드 사이에 연결되고, 제 16 NMOS 트랜지스터(N16)의 게이트는 센싱노드(SO)에 연결된다.

제 17 NMOS 트랜지스터(N17)는 센싱노드(SO)와 노드(K7) 사이에 연결되고, 제 17 NOS 트랜지스터(N17)의 게이트에는 제어신호(CELLIV)가 입력된다. 노드(K7)는 제 2 출력단(PBBITOUT)에 연결된다.

상기와 같이 구성된 본 발명의 실시 예에 따른 페이지 버퍼 회로(121)를 이 용하여 데이터를 독출하는 방법은 다음과 같다.

도 2a 및 도 2b는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 데이터 독출 동작의 순서도이다.

특히, 도 2a는 페이지 버퍼 회로(121)에 데이터를 독출하여 저장하기까지의 동작 순서이고, 도 2b는 페이지 버퍼 회로(121)에 저장된 데이터를 출력하는 동작 순서도이고, 도 2a 및 도 2b는 메모리 셀에 데이터를 저장할 때, 싱글 레벨 셀처럼 하나의 메모리 셀에 하나의 비트정보를 저장한 상태에서 데이터를 출력할 때의 동작 순서이다.

도 2a를 참조하면, 불휘발성 메모리 소자(100)에 저장된 데이터를 읽기 위해서는, 데이터 독출 명령과, 데이터를 독출할 메모리 셀의 어드레스 정보와 실행 명령이 입력된다(S201 내지 S205).

상기 명령에 의해서 제어부(160)는 전압 제공부(150)가 셋업 되어 독출 명령 수행을 위한 동작 전압을 생성하도록 한다(S207). 전압 제공부(150)가 동작 전압을 생성하면, 데이터 독출을 위해서 비트라인과 워드라인이 프리차지된다(S209).

상기 비트라인과 워드라인의 프리차지의 경우, 워드라인은 독출전압으로 프리차지되고 비트라인은 페이지 버퍼 회로(121)에 의해서 프리차지된다.

비트라인 프리차지를 위해서 페이지 버퍼 회로(121)의 프리차지부(124)가 센싱노드(SO)를 전원전압 레벨로 프리차지한다. 그리고 이븐 비트라인이 선택된 경우 제 1 NMOS 트랜지스터(N1)를 턴온 시킨 후, 센싱제어신호(PBSENSE)를 제 1 전압(V1) 레벨로 인가하여 제 5 NMOS 트랜지스터(N5)를 턴온 시킨다. 이에 따라서 비트라인이 프리차지된다. 이후에 선택된 워드라인에 독출전압을 인가하고, 다른 워드라인들에는 패스전압을 인가하여 비트라인 전압이 변경되도록 한다. 이때 제 1 NMOS 트랜지스터(N1)는 턴오프 상태이다. 상기의 선택된 워드라인은 좀 더 상세히 얘기하면, 하나의 논리 페이지를 뜻한다. 즉 메모리 셀 어레이가 두 비트를 저장할 수 있는 경우를 예로 들면 하나의 워드라인이 두 개의 논리 페이지를 포함한다. 그리고 독출 동작에서는 하나의 논리 페이지 단위로 데이터 독출이 수행된다.

삭제

따라서 이하에서는 하나의 논리 페이지인 제 1 페이지에 데이터 독출을 수행한다고 표현하기로 한다. 상기 제 1 페이지에 독출전압을 인가하여 비트라인 전압을 변경시킨 후에는 센싱제어신호(PBSENSE)를 제 2 전압(V2)레벨로 인가하여 비트라인의 전압과 센싱노드(SO)간에 전압차에 의해서 센싱노드(SO) 전압이 변경되게 한다. 그리고 센싱노드(SO)의 전압 레벨에 따라서 제 1 래치부(125)의 제 1 래치(L1)에 제 1 페이지의 데이터를 래치한다(S211). 상기 데이터를 독출하기 위한 센싱과정은 일반적인 불휘발성 메모리 소자의 데이터 독출과정과 동일하므로 자세한 설명을 생략한다.

제 1 페이지의 데이터 래치를 마치면, 단계 S209에서 프리차지했던 비트라인과 워드라인의 전압을 디스차지하고(S213), 제 2 페이지의 데이터 독출을 위해 비트라인과 워드라인을 프리차지를 한다(S215).

그리고 제 2 페이지의 데이터를 센싱하여 제 2 래치부(126)의 제 2 래치(L2)에 래치한다(S217). 제 2 페이지의 데이터를 래치한 후에는, 비트라인과 워드라인 을 디스차지 한다(S219).

그리고 제 3 페이지의 데이터 독출을 위해 비트라인과 워드라인을 프리차지하고(S221), 제 3 페이지의 데이터를 제 3 래치부(127)의 제 3 래치(L3)에 래치한다(S225).

상기와 같이 제 1 내지 제 3 페이지의 데이터를 순서대로 제 1 내지 제 3 래치(L1 내지 L3)에 래치한 후에, 데이터 독출이 시작된다(S227).

도 2b를 참조하면, 데이터를 독출하기 전에 전압 생성부(150)에서 동작 전압을 생성하던 펌프를 디스차지 시킨다(S229). 그리고 제 1 래치(L1)의 노드(QC_N)에 데이터를 출력한다(S231). 이를 위해서 출력 제어신호(PBYPASS)를 하이 레벨로 인가하여 제 19 NMOS 트랜지스터(N19)를 턴 온 시킨다.

제 1 래치(L1)에 저장되어 있던 제 1 페이지의 데이터가 출력된 이후에는, 제 2 래치(L2)의 노드(QM_N)의 제 3 페이지의 데이터를 제 1 래치(L1)로 전달하고, 출력 제어신호(PBYPASS)를 하이 레벨로 인가하여 출력한다(S223, S225).

상기 제 2 래치(L2)에 저장되어 있던 제 2 페이지의 데이터가 제 1 래치(L1)로 전달되어 출력될 때, 올바른 데이터가 출력되도록 하기 위해 다음의 동작을 수행한다.

단계 S223 및 단계 S225를 수행할 때, 먼저 제 1 래치(L1)를 리셋 시킨다. 이를 위해서 센싱노드(SO)를 프리차지한 후, 제 1 세트신호(CSET)를 하이 레벨로 인가하여 노드(QC_N)를 '0'상태로 만든다.

그리고 제 2 전송신호(TRANM)와 제 1 리셋신호(CRST)를 하이 레벨로 인가한 다. 제 2 전송신호(TRANM)가 하이 레벨로 인가되면 제 9 NMOS 트랜지스터(N9)가 턴 온 되고, 노드(QM_N)의 데이터가 센싱노드(SO)로 전송된다.

센싱노드(SO)에 전송된 노드(QM_N)의 데이터에 따라서 제 16 NMOS 트랜지스터(N16)는 턴온 또는 턴 오프된다. 그리고 제 1 리셋신호(CRST)가 하이 레벨로 인가되면 제 7 NMOS 트랜지스터(N7)가 턴 온 된다.

만약 노드(QM_N)에 데이터가 '1'인 경우, 센싱노드(SO)가 '1'이 되고 제 16 NMOS 트랜지스터(N16)는 턴 온 된다. 그리고 제 1 리셋신호(CRST)가 하이 레벨로 인가되면 제 7 NMOS 트랜지스터(N7)가 턴 온되고 노드(QC)는 접지노드에 연결된다.

이에 따라 노드(QC_N)는 '1'상태가 된다. 따라서 노드(QM_N)의 데이터가 정상적으로 노드(QC_N)에 전달된다. 이후에는 출력 제어신호(PBYPASS)를 하이 레벨로 인가하여 제 18 및 제 19 NMOS 트랜지스터(N18, N19)를 턴 온 시켜 제 1 래치(L1)에 데이터를 출력한다.

제 2 페이지의 데이터를 출력한 이후에는 제 3 래치(L3)에 저장된 제 3 페이지의 데이터를 제 1 래치(L1)로 전달하여 출력한다(S237, S239).

상기 제 3 래치(L3)의 데이터를 제 1 래치(L1)로 옮겨서 출력하는 과정도 상기 제 2 래치(L2)의 데이터를 제 1 래치(L1)로 옮겨서 출력하는 과정과 동일하다.

먼저 제 1 래치(L1)의 노드(QC_N)를 '0'상태로 리셋 한다. 그리고 제 3 전송신호(TRANT)와 제 1 리셋신호(CRST)를 인가하여 제 3 래치(L3)의 데이터를 제 1 래치(L1)로 이동시킨다. 그리고 제 1 래치(L1)의 데이터를 출력한다.

앞서 언급한 바와 같이, 상기의 동작은 메모리 셀에 하나의 비트 정보만을 저장하여 사용하는 경우에 적용될 수 있는 방법이다. 즉, 불휘발성 메모리 소자가 멀티 레벨 셀용으로 제작된 경우에도, 프로그램 속도등에 우선하여 메모리 소자를 사용하는 경우에는 싱글 레벨 셀을 포함한 메모리 소자로 사용하는 경우가 있는데, 이러한 경우에 사용하지 않는 래치까지 활용하여 데이터를 독출함으로써 독출 시간을 줄일 수 있다.

이상에서 설명한 도 2a 및 도 2b의 동작을 하는 동안 불휘발성 메모리 소자(100)의 내부에 인가되는 레디비지(Read-Busy)신호는 다음과 같다.

도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 데이터 독출동작을 수행하는 동안이 레디비지신호이다.

도 3을 참조하면, 데이터 독출 제 1 내지 제 3 페이지에 대해서 차례로 수행하는 동안 비지 상태를 유지하고(S207 내지 S225), 제 2 래치(L2)와 제 3 래치(L3)의 데이터를 제 1 래치(L1)로 전달하는 동안 비지 상태를 유지한다(S233, S237).

이와 같은 본 발명의 실시 예에 따른 불휘발성 메모리 소자(100)는 페이지 버퍼 회로(121)에 있는 세 개의 래치를 모두 사용하여 데이터를 독출함으로써 전압 제공부(150)의 펌프 회로가 전압을 생성하고, 디스차지 하는 시간이 줄어들게 된다. 즉 각각의 페이지에 대한 독출을 수행하기 위해 펌프가 동작을 시작하여 프리차지되고, 동작을 마칠 때 디스차지 되던 방식에서, 세 개의 페이지 단위로 펌프의 동작이 시작되고 종료되므로 고전압 프리차지와 디스차지를 하는 시간이 줄어들 수 있다.

따라서 페이지 버퍼 회로의 모든 래치를 충분히 활용하고, 이로 인하여 펌프 의 디스차지와 프리차지 시간이 줄어 전체 동작 시간을 줄여 효율을 높인다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 블록도이다.

도 1b는 도 1a의 페이지 버퍼 회로의 상세 회로도이다.

도 2a 및 도 2b는 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 데이터 독출 동작의 순서도이다.

도 3은 본 발명의 실시 예에 따른 불휘발성 메모리 소자의 데이터 독출동작을 수행하는 동안이 레디비지신호이다.

*도면의 주요 부분의 간단한 설명*

100 : 불휘발성 메모리 소자 110 : 메모리 셀 어레이

120 : 페이지 버퍼부 130 : Y 디코더

140 : X 디코더 150 : 전압 제공부

160 : 제어부

Claims (9)

1. 제 1 워드라인의 이븐 및 오드 페이지에 저장된 데이터를 차례로 독출하여 페이지 버퍼의 제 1 래치 및 제 2 래치에 각각 저장하는 단계;

   제 2 워드라인의 이븐 또는 오드 페이지에 저장된 데이터를 독출하여 상기 페이지 버퍼의 제 3 래치에 저장하는 단계;

   상기 제 1 래치의 데이터를 출력하고, 상기 제 2 래치에 저장된 데이터를 상기 제 1 래치로 전달하는 단계;

   상기 제 1 래치에 전달된 상기 제 2 래치의 데이터를 출력하고, 상기 제 3 래치에 저장된 데이터를 상기 제 1 래치로 전달하는 단계; 및

   상기 제 1 래치로 전달된 상기 제 3 래치의 데이터를 출력하는 단계

   를 포함하는 불휘발성 메모리 소자의 데이터 독출 방법.
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   제 1항에 있어서,

   상기 제 1 워드라인의 이븐 및 오드 페이지에 저장된 데이터를 차례로 독출하여 페이지 버퍼의 제 1 래치 및 제 2 래치에 각각 저장하는 단계는,

   동작 전압을 생성하기 위한 펌프 회로를 인에이블 하여 프리차지를 시작하는 단계;

   상기 제 1 워드라인의 이븐 페이지의 독출을 위해 상기 제 1 워드라인 및 비트라인에 동작 전압을 프리차지하는 단계;

   상기 제 1 워드라인의 이븐 페이지의 데이터를 독출하여 상기 제 1 래치에 저장하고, 상기 프리차지된 비트라인과 상기 제 1 워드라인의 전압을 디스차지 하는 단계;

   상기 제 1 워드라인의 오드 페이지의 독출을 위해 상기 제 2 워드라인 및 비트라인에 동작 전압을 프리차지하는 단계; 및

   상기 제 1 워드라인의 오드 페이지의 데이터를 독출하여 상기 제 2 래치에 저장하고, 상기 프리차지된 비트라인과 상기 제 2 워드라인의 전압을 디스차지 하는 단계를 포함하고,

   상기 제 2 워드라인의 이븐 또는 오드 페이지에 저장된 데이터를 독출하여 상기 페이지 버퍼의 제 3 래치에 저장하는 단계는,

   상기 제 2 워드라인의 이븐 또는 오드 페이지의 독출을 위해 상기 제 3 워드라인 및 비트라인에 동작 전압을 프리차지하는 단계;

   상기 제 2 워드라인의 이븐 또는 오드 페이지의 데이터를 독출하여 상기 제 3 래치에 저장하고, 상기 프리차지된 비트라인과 상기 제 3 워드라인의 전압을 디스차지 하는 단계; 및

   상기 펌프 회로를 디스차지 하는 단계

   를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 데이터 독출 방법.
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   제 1항에 있어서,

   상기 제 2 래치의 데이터를 상기 제 1 래치로 전달하기 전에 상기 제 1 래치를 리셋 하는 것을 특징으로 하는 불휘발성 메모리 소자의 데이터 독출 방법.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제 1항에 있어서,

   상기 제 3 래치의 데이터를 상기 제 1 래치로 전달하기 전에 상기 제 1 래치를 리셋 하는 것을 특징으로 하는 불휘발성 메모리 소자의 데이터 독출 방법.
5. 데이터 독출 명령이 입력되는 단계;

   복수개의 워드라인에 포함되는 제 1 내지 제 N 페이지에 저장된 데이터를 페이지 단위로 차례 독출하여 페이지 버퍼의 제 1 내지 제 N(N은 3이상의 자연수) 래치에 저장하는 단계; 및

   상기 제 1 내지 제 N 개의 래치에 저장된 데이터를 제 1 래치를 통해서 차례로 출력하는 단계

   를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 데이터 독출 방법.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제 5항에 있어서,

   상기 제 1 내지 제 N 페이지의 데이터를 독출할때,

   상기 데이터 독출명령에 따라 동작 전압제공을 위한 펌프 회로를 인에이블 시키는 단계;

   상기 제 1 페이지의 데이터 독출을 위해 워드라인과 비트라인을 프리차지하는 단계;

   상기 제 1 페이지의 데이터를 독출하여 상기 제 1 래치에 저장하는 단계; 및

   상기 프리차지된 워드라인과 비트라인을 디스차지 하는 단계를 포함하고,

   상기 워드라인과 비트라인 프리차지 단계와 데이터 독출 저장 단계 및 상기 워드라인과 비트라인을 디스차지 하는 단계를 제 2 내지 제 N 페이지에 대하여 반복하여 수행하고 각각 독출되는 데이터는 제 2 내지 제 N 래치에 각각 저장되는 것을 특징으로 하는 불휘발성 메모리 소자의 데이터 독출 방법.
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   제 6항에 있어서,

   상기 제 N 페이지까지의 데이터 독출이 완료되면, 상기 인에이블된 펌프 회 로를 디스에이블 시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 데이터 독출 방법.
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   제 5항에 있어서,

   상기 제 1 내지 제 N 개의 래치에 저장된 데이터를 제 1 래치를 통해서 차례로 출력하는 것은,

   상기 제 1 래치의 데이터를 출력하는 단계; 및

   상기 제 2 내지 제 N 래치의 데이터를 순차적으로 상기 제 1 래치로 전달하고, 상기 제 1 래치로 전달된 데이터를 출력하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 데이터 독출 방법.
9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.

   제 8항에 있어서,

   상기 제 2 내지 제 N 래치의 데이터를 상기 제 1 래치로 전달하기 전에 상기 제 1 래치를 리셋 하는 것을 특징으로 하는 불휘발성 메모리 소자의 데이터 독출 방법.

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