KR101065582B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 일 방향으로 연장 형성되며, 반도체 기판 내의 소정 깊이에 매몰되어 형성된 복수의 비트라인; 복수의 비트라인과 교차되는 타 방향으로 연장 형성되며, 반도체 기판 상에 형성된 복수의 워드라인; 및 워드라인과 비트라인 사이에 각각 형성되며, 적어도 하나의 트랜지스터 및 캐패시터를 포함하고, 트랜지스터의 게이트는 비트라인 방향으로 인접하는 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 게이트와 2개의 메모리 셀 사이에 형성된 절연막을 통해 2개의 메모리 셀 사이의 측벽을 동시에 커버링하는 복수의 메모리 셀을 포함하며, 복수의 워드라인 각각에 대하여 하나의 워드라인에 연결되는 게이트는 비트라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트와 연결되어 하나의 워드라인에 연결되는 게이트를 비트라인 방향으로 인접한 2개의 메모리 셀이 공유하고, 복수의 비트라인 각각에 대하여 상기 워드라인 방향으로 인접하는 두 메모리 셀의 드레인이 연결되며, 서로 인접한 두 워드라인은 두 메모리 셀의 게이트가 서로 엇갈리게 연결되고, 서로 인접한 두 비트라인은 두 메모리 셀의 드레인이 서로 엇갈리게 연결되며, 비트라인 방향 또는 워드라인 방향에서 게이트 사이의 거리는 1F 보다 크다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 4F2의 메모리 셀 크기를 갖고 비트라인이 반도체 기판 내에 매몰되어 형성된 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 나뉠 수 있다. 휘발성 메모리 장치는 한번 저장된 정보가 시간이 지남에 따라 소멸하는 메모리 장치로서, DRAM(Dynamic Random Access Memory) 등이 여기에 포함된다. 이에 반해, 비휘발성 메모리 장치는 한번 저장된 정보가 강제적으로 소거하지 않는 한 유지되며, 플래시 메모리 등이 여기에 포함된다. 따라서, 휘발성 메모리 장치는 주기적인 정보의 재생(refresh)이 필요하다.
DRAM은 일반적으로 복수의 워드라인(word line)과 복수의 비트라인(bit line)이 교차 배열되고, 워드라인과 비트라인의 교차점에 메모리 셀이 복수 배열된다. 이러한 DRAM은 셀 구조가 비교적 간단하고 집적이 용이하므로 대용량 임시 기억 장치로 주로 사용된다.
현재 DRAM은 8F2(8F square)의 메모리 셀 크기를 갖는다. 이러한 DRAM에서 워드라인 및 비트라인의 폭 및 간격은 최소 가공 치수(F)이고, 이에 따라 하나의 메모리 셀이 차지하는 면적은 8F2(4F×2F)이다. 여기서, 최소 가공 치수, 즉 1F(feature size)란 사진(lithography) 공정을 적용할 수 있는 최소 사이즈를 말한다. 즉, 현재 반도체 소자의 제조 공정에서 사진(lithography) 공정의 한계로 인하여 1F 이하의 소자 구현이 어렵다. 예를 들어 워드라인 및 비트라인의 폭 및 간격이 30nm의 소자의 경우 30nm가 1F가 되는데, 소자의 단위 면적을 계산할 때 배선의 폭 및 간격을 같이 고려하여 피치 단위로 계산하게 된다.
대용량의 DRAM을 제작하기 위해서는 최소 가공 치수(F)를 더 작게 하거나, 또는 정해진 최소 가공 치수(F)에 대하여 밀집되게 메모리 셀을 설계하고 배치하여야 한다. 그런데, 최소 가공 치수(F)를 더 작게 하는 것은 물리적 한계에 다다르면서 메모리 셀의 크기를 축소하는 경향이 크게 대두되었다. 메모리 셀을 더욱 밀집되게 배치하기 위해서 6F2(3F×2F) 및 4F2(2F×2F)의 메모리 셀 크기를 갖는 DRAM이 개발된 바가 있다. 이중 4F2의 메모리 셀 크기를 갖는 DRAM은 가장 밀집된 다수의 메모리 셀을 포함하고 있어 대용량의 DRAM을 제공할 수 있다.
4F2의 메모리 셀 크기를 갖는 DRAM은 반도체 기판 상부에 워드라인과 비트라인이 형성된다. 또한, 상측에 캐패시터가 형성되어 반도체 기판에 형성된 소오스와 연결된다. 따라서, 워드라인과 비트라인을 절연하고 비트라인과 캐패시터를 절연하기 위해 적어도 두층 이상의 층간 절연막이 필요하게 된다. 따라서, 반도체 기판 상에 상기 구조물들이 형성되는 종래의 DRAM은 소자의 높이가 증가할 수 밖에 없고, 그에 따라 소자의 두께 및 사이즈가 증가하게 된다.
또한, 캐패시터는 적어도 두층의 층간 절연막들을 식각하여 소오스를 노출시키고 도전 물질을 통해 소오스와 연결되도록 형성해야 한다. 그런데, 반도체 기판 상에 워드라인, 비트라인 등의 구조물이 복잡하게 형성되고 층간 절연막이 두껍게 형성되기 때문에 콘택홀이 높은 애스펙트비를 가지고 형성된다. 즉, 콘택홀은 깊고 폭이 좁게 형성될 수 밖에 없다. 따라서, 콘택홀의 형성 공정이 어렵고, 콘택홀 내에 매립되는 콘택 플러그의 저항이 증가할 수 있어 동작 속도를 저하시킬 수도 있다.
본 발명은 4F2의 메모리 셀 크기를 갖는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 비트라인을 반도체 기판 내에 매몰 형성하여 소자의 두께를 줄이고, 콘택홀의 애스펙트비를 줄일 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 비트라인 하부에 드레인을 형성하고, 게이트 또한 반도체 기판 내에 매몰 형성하는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명의 일 양태에 따른 반도체 소자는 일 방향으로 연장 형성되며, 반도체 기판 내의 소정 깊이에 매몰되어 형성된 복수의 비트라인; 상기 복수의 비트라인과 교차되는 타 방향으로 연장 형성되며, 상기 반도체 기판 상에 형성된 복수의 워드라인; 및 상기 워드라인과 비트라인 사이에 각각 형성되며, 적어도 하나의 트랜지스터 및 캐패시터를 포함하고, 상기 트랜지스터의 게이트는 비트라인 방향으로 인접하는 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하는 복수의 메모리 셀을 포함하며, 상기 복수의 워드라인 각각에 대하여 하나의 워드라인에 연결되는 게이트는 비트라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트와 연결되어 상기 하나의 워드라인에 연결되는 게이트를 상기 비트라인 방향으로 인접한 2개의 메모리 셀이 공유하고, 상기 복수의 비트라인 각각에 대하여 상기 워드라인 방향으로 인접하는 두 메모리 셀의 드레인이 연결되며, 서로 인접한 두 워드라인은 두 메모리 셀의 게이트가 서로 엇갈리게 연결되고, 서로 인접한 두 비트라인은 두 메모리 셀의 드레인이 서로 엇갈리게 연결되며, 비트라인 방향 또는 워드라인 방향에서 게이트 사이의 거리는 1F 보다 크며, 상기 F는 최소 가공 치수를 나타낸다.
상기 복수의 비트라인 및 워드라인은 각각 그 폭 및 간격이 1F로 형성되고, 상기 메모리 셀은 4F2의 사이즈로 형성된다.
상기 트랜지스터는 상기 드레인이 상기 비트라인 하부에 형성되어 상기 비트라인과 연결되고, 상기 게이트가 상기 반도체 기판 내에 매몰되어 형성되어 상기 워드라인과 연결되며, 소오스가 상기 게이트 양측의 상기 반도체 기판에 형성되어 상기 캐패시터와 연결된다.
상기 드레인은 상기 소오스와 적어도 일부 중첩되어 형성된다.
상기 복수의 메모리 셀은 각각 일측으로 인접한 타 메모리 셀과 상기 게이트를 공유하고, 타측으로 인접한 또다른 타 메모리 셀과 상기 드레인을 공유한다.
본 발명의 다른 양태에 따른 반도체 소자의 제조 방법은 반도체 기판 내의 소정 영역에 소정 깊이로 복수의 드레인을 형성하는 단계; 상기 드레인 상에 상기 반도체 기판 내에 매몰되어 일 방향으로 연장되도록 복수의 비트라인을 형성하는 단계; 상기 비트라인 사이의 소정 영역의 상기 반도체 기판 상에 소오스를 형성하는 단계; 상기 비트라인과 이격되어 상기 반도체 기판 내에 소정 깊이로 매몰되도록 복수의 게이트를 형성하는 단계; 상기 반도체 기판 상에 상기 게이트를 지나도록 타 방향으로 연장되는 복수의 워드라인을 형성하는 단계; 및 상기 워드라인 상에 상기 워드라인과 절연되고 상기 소오스와 연결되도록 캐패시터를 형성하는 단계를 포함하며, 상기 게이트는 비트라인 방향으로 인접한 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하며, 상기 게이트는 비트라인 방향으로 인접한 2개의 메모리 셀과 연결되어 하나의 워드라인에 연결되는 게이트를 상기 비트라인 방향으로 인접한 2개의 메모리 셀이 공유하고, 비트라인 방향 또는 워드라인 방향에서 게이트 사이의 거리는 1F 보다 크고, 상기 F는 최소 가공 치수를 나타낸다.
상기 드레인은 상기 워드라인 방향으로 인접한 드레인과 소정 간격 유지하고, 상기 비트라인 방향으로 인접한 드레인과 엇갈리게 배치되도록 형성하며, 상기 드레인은 상기 소오스와 적어도 일부 중첩되도록 형성한다.
상기 드레인은 상기 워드라인 방향으로 인접한 드레인과 소정 간격 유지하고, 상기 비트라인 방향으로 인접한 드레인과 엇갈리게 배치되도록 형성하며, 상기 드레인은 상기 소오스와 적어도 일부 중첩되도록 형성한다.
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상기 드레인은 상기 반도체 기판의 소정 영역에 소정 깊이의 홈을 형성한 후 상기 홈 내에 불순물 이온 주입하고, 열처리 공정을 실시하여 형성한다.
상기 드레인은 상기 반도체 기판의 소정 영역에 소정 깊이의 홈을 형성한 후 상기 홈 내에 불순물이 도핑된 도전 물질을 형성하고, 열처리 공정을 실시하여 상기 불순물이 상기 홈 하측의 상기 반도체 기판으로 확산되도록 하여 형성한다.
상기 복수의 비트라인은 상기 일 방향으로 인접하는 상기 드레인을 노출시키도록 복수의 트렌치를 형성하고, 상기 트렌치 내측벽에 절연막을 형성한 후 상기 트렌치가 소정 두께로 매립되도록 형성된다.
상기 복수의 비트라인 상에 절연막을 형성하여 상기 트렌치를 매립하는 단계를 더 포함한다.
상기 소오스는 상기 워드라인이 형성되지 않는 상기 비트라인 양측의 상기 반도체 기판 상에 형성한다.
상기 게이트는 상기 워드라인 방향으로 인접한 게이트와 소정 간격 유지하고, 상기 비트라인 방향으로 인접한 게이트와 엇갈리게 배치되도록 형성한다.
상기 게이트는 상기 비트라인 사이의 영역 및 상기 워드라인이 지나는 영역의 상기 반도체 기판을 소정 깊이로 식각하여 홈을 형성한 후 상기 홈 내측벽에 게이트 절연막을 형성하고 도전 물질을 매립하여 형성한다.
본 발명의 실시 예들은 비트라인이 반도체 기판 내부에 매몰 형성되고, 워드라인이 반도체 기판 상에 형성되며, 비트라인과 워드라인의 사이에 메모리 셀이 형성된다. 또한, 메모리 셀은 드레인이 비트라인 하부에 형성되고, 게이트가 워드라인과 접하여 반도체 기판 내에 매몰 형성되며, 소오스가 게이트 평면 방향 양측의 반도체 기판 상에 형성되어 캐패시터와 연결된다. 즉, 드레인이 소오스보다 깊게 형성된다.
본 발명의 실시 예들에 의하면 비트라인이 반도체 기판 내에 매몰 형성되기 때문에 비트라인이 반도체 기판 상에 형성되는 경우에 비하여 구조를 단순화시킬 수 있고, 소자의 높이를 줄일 수 있다. 소자의 사이즈를 줄일 수 있다.
또한, 비트라인과 워드라인을 각각 1F의 사이즈로 형성할 수 있고, 이들 사이에 형성되는 메모리 셀을 4F2의 크기로 형성할 수 있다. 따라서, 대용량의 반도체 소자를 제조할 수 있다.
그리고, 비트라인이 반도체 기판 내에 매몰되어 형성되기 때문에 비트라인이 반도체 기판 상에 형성되는 경우에 비해 콘택 플러그를 형성하기 위한 콘택홀의 애스펙트비(aspect ratio)를 획기적으로 개선할 수 있다. 따라서, 메모리 셀 캐패시터의 콘택 기생 저항을 크게 줄일 수 있고, 이에 따라 소자의 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 회로도.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 평면도.
도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 입체도.
도 4 및 도 5는 도 2의 A-A' 라인 및 B-B' 라인을 절취한 상태의 단면도.
도 6 내지 도 15는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 평면도 및 단면도.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 평면도.
도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 입체도.
도 4 및 도 5는 도 2의 A-A' 라인 및 B-B' 라인을 절취한 상태의 단면도.
도 6 내지 도 15는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 평면도 및 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자의 회로도이고, 도 2는 본 발명의 일 실시 예에 따른 반도체 소자의 주요부의 평면도이다. 또한, 도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 입체도이고, 도 4 및 도 5는 도 2의 A-A' 라인 및 B-B' 라인을 따라 절취한 단면도이다.
도 1, 도 2, 도 3, 도 4 및 도 5를 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자는 반도체 기판(202) 내에 매몰되어 일 방향으로 연장 형성된 복수의 비트라인(BL0 내지 BL4)과, 반도체 기판(202) 상에 형성되며 비트라인(BL0 내지 BL4)과 교차하는 타 방향으로 연장 형성된 복수의 워드라인(WL0 내지 WL4)과, 워드라인(WL0 내지 WL4)과 비트라인(BL0 내지 BL4) 사이에 형성된 복수의 메모리 셀(100)을 포함한다.
복수의 비트라인(BL0 내지 BL4)은 예를들어 세로 방향으로 연장 형성되며, 그 폭 및 간격이 바람직하게는 1F로 형성될 수 있다. 또한, 본 발명의 일 실시 예에 따른 복수의 비트라인(BL0 내지 BL4)은 반도체 기판(202) 내의 소정 깊이에 형성된다. 그리고, 복수의 비트라인(BL0 내지 BL4) 하부에는 비트라인(BL0 내지 BL4)과 접하여 드레인(D)이 형성된다. 한편, 복수의 비트라인(BL0 내지 BL4)은 폴리실리콘, 금속, 금속 합금 등의 도전 물질을 반도체 기판(202) 내에 매립하여 형성할 수 있다.
복수의 워드라인(WL0 내지 BL4)은 예를들어 가로 방향으로 연장 형성되며, 그 폭 및 간격이 바람직하게는 1F로 형성될 수 있다. 또한, 본 발명의 일 실시 예에 따른 복수의 워드라인(WL0 내지 WL4)은 반도체 기판(202) 상에 형성된다. 그리고, 복수의 워드라인(WL0 내지 WL4) 하부에는 게이트(G)가 형성된다. 즉, 게이트(G)는 반도체 기판(202) 내에 매몰되어 형성된다. 한편, 복수의 워드라인(WL0 내지 WL4)은 폴리실리콘, 금속, 금속 합금 등의 도전 물질을 이용하여 형성할 수 있다.
복수의 메모리 셀(100)은 복수의 워드라인(WL0 내지 WL4)과 비트라인(BL0 내지 BL4)이 교차하는 영역에 마련된다. 또한, 하나의 메모리 셀(100)은 하나의 워드라인(WL0 내지 WL4)과 하나의 비트라인(BL0 내지 BL4)을 포함하여 각각이 차지하는 면적이 4F2(2F×2F)가 된다. 즉, 일 비트라인(BL0 내지 BL4)과 인접한 다음 비트라인(BL0 내지 BL4) 사이까지의 영역, 그리고 일 워드라인(WL0 내지 WL4)과 인접한 다음 워드라인(WL0 내지 WL4) 사이까지의 영역이 일 메모리 셀(100)이 된다. 이러한 메모리 셀(100)은 하나의 트랜지스터(T)와 하나의 캐패시터(C)를 포함하며, 트랜지스터(T)는 게이트(G), 드레인(D) 및 소오스(S)를 포함한다. 또한, 메모리 셀(100)은 게이트(G)가 워드라인(WL)과 연결되고, 소오스(S)가 캐패시터(C)와 연결되며, 드레인(D)이 비트라인(BL)과 연결된다. 여기서, 드레인(D)은 반도체 기판(202) 내의 소정 깊이에 형성되고, 소오스(S)는 드레인(D)보다 얕은 깊이, 즉 반도체 기판(202)의 표면 부근에 형성된다. 또한, 소오스(S)와 드레인(D)은 적어도 일부, 예를들어 0.5F 중첩되도록 형성된다. 소오스(S)와 드레인(D)이 적어도 일부 중첩됨으로써 이들 사이에 채널이 형성된다. 또한, 게이트(G)는 표면이 반도체 기판(202) 상에 노출되도록 반도체 기판(202)이 소정 깊이에 형성된다. 한편, 일 메모리 셀(100)은 일측으로 인접한 타 메모리 셀(100)과 게이트(G)를 공유하며, 타측으로 인접한 또다른 타 메모리 셀(100)과 드레인(D)을 공유한다. 즉, 도 2에 도시된 바와 같이 소오스(S)를 기준으로 보면 비트라인(BL) 방향, 즉 세로 방향으로 인접한 두 메모리 셀(100)이 게이트(G)를 공유하고, 워드라인(WL) 방향, 즉 가로 방향으로 인접한 두 메모리 셀(100)은 드레인(D)을 공유하게 된다. 따라서, 복수의 메모리 셀(100)은 좌측 하방으로부터 소오스(S), 드레인(D), 소오스(S), 게이트, 소오스(S), 드레인(D) 순으로 우측 상방으로 계단 형상으로 배열된다. 한편, 캐패시터(C)는 하부 전극(250), 유전체막(252) 및 상부 전극(254)을 포함하며, 하부 전극(250)은 콘택 플러그(246)를 통해 소오스(S)와 연결된다. 여기서, 하부 전극(250) 및 상부 전극(254)은 폴리실리콘, 금속, 금속 합금, 금속 질화물의 적어도 어느 하나를 포함하는 도전 물질로 형성하고, 유전체막(252)은 산화막, 질화막, 산화질화막 등의 절연 물질을 적어도 하나 이용하여 형성하며, 산화막, 질화막 및 산화막의 ONO 적층 구조를 이용할 수 있다. 뿐만 아니라, 유전체막(254)은 금속 산화물 등의 고유전막을 이용할 수도 있다.
이하, 도 6 내지 도 15를 이용하여 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하면 다음과 같다. 여기서는 4F2의 메모리 셀 크기를 갖는 DRAM의 제조 방법을 설명한다. 또한, 각 도면의 (a)는 제조 공정 순으로 도시한 평면도이고, (b) 및 (c)는 각각 (a)의 A-A' 라인 및 B-B' 라인을 따라 절취한 상태의 단면도이다.
도 6을 참조하면, 반도체 기판(202) 상에 패드 산화막(204) 및 패드 질화막(206)을 형성한다. 반도체 기판(202)은 통상의 반도체 메모리 소자에 적용되는 모든 것이 가능하며, 본 발명에서는 특별히 한정하지 않으나, 예를들어 Si 기판, SiO2 기판, Si/SiO2의 다층 기판, 폴리실리콘 기판 등을 이용할 수 있다. 또한, 패드 산화막(204)은 산화 공정을 실시하여 형성할 수 있고, 패드 질화막(206)은 화학 기상 증착법(Chemical Vapor Deposition; CVD) 등을 이용하여 형성할 수 있다. 여기서, 패드 산화막(204)은 패드 질화막(206)이 반도체 기판(202) 상에 용이하게 증착될 수 있도록 하는 버퍼층의 기능을 하며, 패드 질화막(206)은 이후의 공정에서 식각 마스크 또는 연마 정지막으로 기능할 수 있다. 이어서, 소정의 마스크를 이용한 사진 및 식각 공정으로 패드 산화막(204) 및 패드 질화막(206)의 소정 영역을 식각하여 반도체 기판(202)을 노출시킨 후 노출된 반도체 기판(202)을 소정 깊이 식각하여 복수의 제 1 홈(208)을 형성한다. 여기서, 제 1 홈(208)은 이후 비트라인이 형성되는 영역에 선택적으로 형성되며, 가로 및 세로 방향으로 소정 간격 이격되어 형성되는데, 예를들어 하나의 제 1 홈(208)은 가로 방향으로 1F의 폭으로 형성되고, 세로 방향으로 2F의 폭으로 형성된다. 또한, 가로 방향으로 동일 축상에 인접한 복수의 제 1 홈(208)은 예를들어 3F의 간격으로 형성되고, 세로 방향으로 동일 축상에 인접한 복수의 제1 홈(208)은 예를들어 2F의 간격으로 형성된다. 또한, 세로 방향으로 동일 축상에 인접한 복수의 제 1 홈(208) 사이의 영역에 복수의 제 1 홈(208)이 엇갈리게 배치되어 형성된다. 즉, 홀수번째 가로 방향으로 동일 축상에 형성된 복수의 제 1 홈(208)과 짝수번째 가로 방향으로 동일 축상에 형성된 복수의 제 1 홈(208)은 서로 엇갈리게 형성된다. 다시 말하면, 예를들어 세로 방향으로 연장 형성되는 홀수번째 비트라인이 형성될 영역에 포함되도록 가로 방향으로 홀수번째 동일 축상에 복수의 제 1 홈(208)이 형성되고, 짝수번째 비트라인이 형성될 영역에 포함되도록 가로 방향으로 짝수번째 동일 축상에 복수의 제 1 홈(208)이 형성된다. 이어서, 제 1 홈(208)에 의해 노출된 반도체 기판(202)에 이온 주입 공정을 실시한 후 열처리 공정을 실시하여 불순물 이온을 측면으로 확산시킨다. 따라서, 제 1 불순물 영역(210)을 형성한다. 제 1 불순물 영역(210)은 이후 드레인(D)으로 작용하게 된다. 본 실시 예에서의 제 1 불순물 영역(210)은 일 방향, 즉 가로 방향 뿐만 아니라 타 방향, 즉 세로 방향으로도 확산될 수 있으나, 세로 방향으로 확산되는 영역은 이후 소자 분리막이 형성되어 제거되게 된다. 따라서, 이하에서는 가로 방향으로 확산된 영역에 대해서만 도시하고 설명하겠다. 이렇게 함으로써 제 1 불순물 영역(210)은 이후 비트라인이 형성될 영역과 그 측면으로 소오스가 형성될 영역까지 확장되어 형성된다. 예를들어 가로 방향으로 3F의 폭과 세로 방향으로 1F의 폭으로 형성될 수 있다. 또한, 가로 방향으로 인접한 제 1 불순물 영역(210)은 1F의 간격을 유지할 수 있고, 세로 방향으로 인접한 제 1 불순물 영역(210) 또한 1F의 간격을 유지할 수 있다. 그리고, 세로 방향으로 인접한 제 1 불순물 영역(210)은 엇갈리게 배치된다. 즉, 가로 방향으로 3F의 폭을 유지하는 제 1 불순물 영역(210)중에서 중앙의 1F가 세로 방향으로 인접한 제 1 불순물 영역(202)이 형성되지 않은 영역에 대응되도록 형성될 수 있다. 한편, 제 1 불순물 영역(210)은 불순물 이온 주입 이외에 제 1 홈(208) 내에 불순물이 도핑된 도전막을 형성한 후 열처리 공정으로 도전막 내의 불순물을 반도체 기판(202) 내로 확산시켜 형성할 수도 있다.
도 7을 참조하면, 제 1 홈(208)이 매립되도록 전체 상부에 제 1 절연막(212)을 형성한다. 여기서, 제 1 절연막(212)은 패드 질화막(206)과 식각 선택비가 다른 물질을 이용할 수 있는데, 예를들어 산화막을 이용하여 형성할 수 있다. 이어서, 패드 질화막(206)을 식각 정지막 또는 연마 정지막으로 이용하여 전면 식각 또는 연마 공정을 실시한다. 따라서, 제 1 절연막(212)이 제 1 홈(208) 내에만 잔류하게 된다.
도 8을 참조하면, 반도체 기판(202)의 소정 영역을 소정 깊이로 식각한 후 절연막을 매립하여 소자 분리막(214)을 형성한다. 여기서, 소자 분리막(214)을 형성하기 위해 반도체 기판(202)을 선택적으로 노출시키는 소자 분리 마스크(미도시)를 형성하는데, 소자 분리 마스크는 제 1 홈(208)이 형성된 영역을 포함한 영역을 폐쇄하고 소자 분리 영역을 노출시키도록 형성한다. 즉, 소자 분리 마스크는 제 1 불순물 영역(202)이 형성된 영역과 대응되는 영역을 폐쇄하고 나머지 영역이 노출되도록 형성된다. 그리고, 절연막은 패드 질화막(206)와 식각 선택비가 다른 물질을 이용할 수 있는데, 예를들어 산화막을 이용할 수 있다. 또한, 패드 질화막(206)이 노출되도록 절연막을 전면 식각 또는 연마할 수 있다. 따라서, 소자 분리막(214)은 이후 워드라인이 형성되지 않는 영역에 가로 방향으로 예를들어 1F의 폭으로 형성되며, 워드라인이 형성되는 영역에도 제 1 불순물 영역(202) 사이의 영역에 대응되는 영역에 1F의 폭으로 형성된다. 또한, 소자 분리막(214)의 깊이는 제 1 및 제 2 불순물 영역(202, 210)의 깊이보다 깊게 형성하는 것이 바람직하다. 이는 인접한 제 1 이온 주입 영역(202) 사이의 전하 이동을 방지하기 위함이다.
도 9를 참조하면, 일 방향, 예를들어 세로 방향으로 연장되며, 제 2 불순물 영역(210)을 지나도록 복수의 트렌치(216)을 형성한다. 즉, 트렌치(216)는 비트라인이 형성되는 영역에 형성되며, 트렌치(216)가 형성됨으로써 해당 부분에 존재하는 소자 분리막(216) 및 제 1 홈(208) 내에 형성된 제 1 절연막(212)이 제거된다. 따라서, 제 1 홈(208) 내의 반도체 기판(202)에 형성된 제 2 불순물 영역(210)이 노출되고, 소자 분리막(214)이 소정 두께 리세스된다. 이어서, 트렌치(216)의 측벽에 제 1 측벽 절연막(218)을 형성한다. 여기서, 제 1 측벽 절연막(218)은 트렌치(216)을 포함한 전체 상부에 얇은 두께로 절연막을 형성한 후 패드 질화막(206)이 노출되도록 전면 식각함으로써 형성된다. 이러한 측벽 절연막(218)은 산화막, 질화막 등을 이용할 수 있는데, 패드 질화막(206)을 식각 정지막으로 이용하기 위해 산화막을 이용하는 것이 바람직하다.
도 10을 참조하면, 트렌치(216)내에 소정 두께로 도전막을 형성한다. 이에 따라 세로 방향으로 연장 형성되는 비트라인(220, BL)이 반도체 기판(202) 내에 매몰되어 형성된다. 비트라인(220)은 폴리실리콘, 금속, 금속 합금 또는 금속 질화물 등의 도전 물질을 이용하여 형성할 수 있는데, 예컨데 알루미늄(Al), 이리듐(Ir), 백금(Pt), 루테늄(Ru), 텅스텐(W), 티타늄 나이트라이드(TiN) 및 폴리실리콘의 적어도 어느 하나를 이용하여 형성할 수 있다. 이어서, 비트라인(220)의 상부 및 트렌치(216)의 측벽에 제 2 측벽 절연막(222)을 형성한다. 그리고, 트렌치(216)가 완전히 매립되도록 제 2 절연막(224)을 형성한 후 제 2 절연막(224) 상부에 제 3 절연막(226)을 형성한다. 여기서, 제 2 절연막(224)은 예를들어 산화막을 이용하여 형성하며, 패드 산화막(204)과 동일 높이로 형성할 수 있다. 그리고, 제 3 절연막(226)은 예를들어 질화막을 이용하여 형성하며, 패드 질화막(206)과 동일 높이로 형성할 수 있다.
도 11을 참조하면, 소자 분리막(214)의 소정 영역을 노출시키는 식각 마스크(228)를 형성한 후 소자 분리막(214)을 소정 두께 식각한다. 식각 마스크(228)는 가로 방향으로 1F의 폭 및 세로 방향으로 2F의 폭으로 형성되며, 워드라인이 형성되지 않는 영역을 중심으로 세로 방향으로 상측 및 하측의 일부가 포함되도록 형성된다. 즉, 워드라인이 형성될 영역 사이의 소자 분리막(214)과 그 상측 및 하측으로 0.5F의 폭으로 노출되도록 식각 마스크(228)가 형성된다. 이러한 식각 마스크(228)는 또한 비트라인(220)을 사이에 두고 인접한 식각 마스크(228)가 서로 엇갈리게 형성된다. 또한, 소자 분리막(214)은 제 1 불순물 영역(202)의 상부면보다 깊게 식각될 수 있다. 따라서, 제 2 홈(230)이 형성된다.
도 12를 참조하면, 반도체 기판(202) 상에 형성된 패드 질화막(206)을 제거한다. 그리고, 이온 주입 공정을 실시하여 반도체 기판(202) 상에 제 2 불순물 영역(232)을 형성한다. 이러한 제 2 불순물 영역(232)은 비트라인(220) 사이의 영역에 형성되며, 이후 워드라인이 형성되지 않는 영역에 형성된다. 즉, 제 2 불순물 영역(232)은 워드라인이 형성되지 않는 영역의 비트라인(220) 사이에 형성된다. 제 2 불순물 영역(232)은 트랜지스터의 소오스(S)로 작용하게 된다. 따라서, 드레인(D)으로 작용하는 제 1 불순물 영역(210)은 소오스(S)로 작용하는 제 2 불순물 영역(232)보다 반도체 기판(202) 내에 깊게 형성된다. 또한, 제 1 불순물 영역(210)은 제 2 불순물 영역(232)과 적어도 일부 중첩되도록 형성된다. 이렇게 제 1 및 제 2 불순물 영역(210, 232)을 적어도 일부 중첩되도록 형성함으로써 드레인(D)과 소오스(S) 사이에 채널이 형성된다. 한편, 제 2 불순물 영역(232)을 형성하기 위한 이온 주입 공정 이전에 반도체 기판(202) 내에 채널을 형성하기 위한 이온 주입 공정을 실시할 수 있다. 채널 형성을 위한 이온 주입 공정은 홈(230)의 내측벽에 불순물 이온이 주입되도록 경사 이온 주입 공정으로 실시할 수도 있다. 물론, 반도체 기판(202)에 대해 수직 이온 주입 공정으로 실시할 수도 있다. 따라서, 제 1 및 제 2 불순물 영역(210, 232), 즉 드레인(D) 및 소오스(S) 사이에 채널이 형성된다.
도 13을 참조하면, 제 2 홈(230)의 측벽에 게이트 절연막(234)을 형성하고, 제 2 홈(230)이 매립되도록 도전막을 형성하여 게이트 전극(236)을 형성한다. 게이트 절연막(234)은 제 2 홈(230)을 포함한 전체 상부에 얇은 두께로 형성하여 제 2 (230)의 바닥면 및 측벽에 형성할 수 있다. 또한, 게이트 전극(236)은 제 2 홈(230)이 매립되도록 도전막을 형성한 후 전면 식각 또는 연마하여 제 2 홈(230) 내에 도전막이 잔류하도록 하여 형성할 수 있다. 여기서, 게이트 전극(236)은 폴리실리콘, 금속, 금속 합금, 금속 질화막 등을 이용하여 형성할 수 있다. 이에 따라 비트라인(220) 사이의 워드라인이 형성될 영역의 일부에 게이트 전극(236)을 형성할 수 있다. 한편, 게이트 전극(236)은 워드라인이 형성될 영역에 가로 및 세로의 크기가 약 1F의 크기로 형성되고, 동일 축상의 인접한 게이트 전극(236)은 3F의 간격으로 형성되며, 인접한 다른 축 상의 게이트 전극(236)은 서로 엇갈리게 배치된다.
도 14를 참조하면, 전체 상부에 도전막을 형성한 후 소정의 워드라인 마스크를 이용한 사진 및 식각 공정으로 도전막을 패터닝하여 복수의 워드라인(238)을 형성한다. 복수의 워드라인(238)은 비트라인(220)과 직교하는 방향, 즉 가로 방향으로 연장 형성되며, 가로 방향으로 인접한 복수의 게이트 전극(236)과 접촉하여 그 상을 지나도록 형성된다. 또한, 워드라인의 상부 및 측벽에 제 4 절연막(240)을 형성한다. 이어서, 전체 상부면에 층간 절연막(242)을 형성한다. 여기서, 제 3 절연막(240)은 이후 층간 절연막(242)을 식각할 때 워드라인(238)의 손상을 방지하기 위해 형성한다. 따라서, 제 4 절연막(240)과 층간 절연막(242)은 동일 물질로 형성할 수 있고, 식각 선택비가 다른 물질로 형성할 수 있다. 예를들어 제 4 절연막(240) 및 층간 절연막(242)은 산화막 또는 질화막으로 형성할 수 있는데, 제 3 절연막(240)은 질화막으로 형성하고, 층간 절연막(242)은 산화막으로 형성할 수 있다.
도 15(a)에 도시된 바와 같이, 층간 절연막(242)의 소정 영역을 노출시키는 콘택 마스크을 형성한 후 이를 식각 마스크로 층간 절연막(242)의 소정 영역을 노출시키는 콘택홀(244)을 형성한다. 콘택홀(244)은 게이트 전극(236) 양측의 소오스(S), 즉 제 2 불순물 영역(232)이 노출되도록 형성한다. 이어서, 도 15(b) 및 도 15(c)에 도시된 바와 같이 콘택홀(244)이 매립되도록 전체 상부에 도전막을 형성한 후 전면 식각 또는 연마하여 콘택 플러그(246)을 형성한다. 그리고, 전체 상부에 희생 절연막(248)을 형성한다. 희생 절연막(246)은 바람직하게는 캐패시터의 하부 전극의 높이에 대응하는 높이로 형성할 수 있다. 이어서, 희생 절연막(246)의 소정 영역을 식각하여 콘택 플러그(246)를 노출시킨다. 이때, 콘택 플러그(246)의 폭보다 넓은 폭으로 희생 절연막(246)을 제거할 수도 있다. 이는 캐패시터의 전하저장 능력은 하부 전극의 표면적에 비례하는데, 하부 전극의 표면적을 극대화하기 위해 희생 절연막(246)을 가능한 넓게 제거한다. 그리고, 콘택 플러그(246)와 연결되도록 하부 전극(250)을 형성하는데, 하부 전극(250)은 도전막을 희생 절연막(248)의 단차를 따라 형성한 후 희생 절연막(248)이 노출되도록 식각하여 상부면만 제거하여 서로 분리된 하부 전극(250)을 형성할 수 있다. 여기서, 하부 전극(250)은 폴리실리콘, 금속 또는 금속 합금, 그리고 금속 질화물의 적어도 어느 하나를 이용하여 형성할 수 있다. 이어서, 하부 전극(250) 상에 유전체막(252) 및 상부 전극(254)을 형성한다. 유전체막(252)은 산화막, 질화막 및 산화막이 적층된 ONO 구조를 이용할 수 있다. 그러나, 유전체막(252)은 ONO 구조 이외에 소자의 특성에 따라 다양한 물질을 이용할 수 있는데, 예컨데 산화막, 산화질화막, 질화막, 고유전막 등의 절연 물질을 단일층 또는 복수의 층으로 적층하여 형성할 수 있다. 유전체막(252)으로 이용할 수 있는 고유전막으로는 알루미늄 산화막(Al2O3)이 주로 이용되는데, 그 이외에도 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO3), 라듐 산화막(La2O5), 탄탈륨 산화막(Ta2O5) 또는 스트론튬티타늄 산화막(SrTiO3) 등의 적어도 하나가 이용될 수 있다. 또한, 상부 전극(254)은 폴리실리콘, 금속 또는 금속 합금, 그리고 금속 질화물의 적어도 어느 하나를 이용하여 형성할 수 있으며, 하부 전극(250)을 덮도록 전체 상부에 형성될 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
WL : 워드라인 BL : 비트라인
100 : 메모리 셀 T : 트랜지스터
C : 캐패시터 G : 게이트
D : 드레인 S : 소오스
100 : 메모리 셀 T : 트랜지스터
C : 캐패시터 G : 게이트
D : 드레인 S : 소오스
Claims (16)
- 일 방향으로 연장 형성되며, 반도체 기판 내의 소정 깊이에 매몰되어 형성된 복수의 비트라인;
상기 복수의 비트라인과 교차되는 타 방향으로 연장 형성되며, 상기 반도체 기판 상에 형성된 복수의 워드라인; 및
상기 워드라인과 비트라인 사이에 각각 형성되며, 적어도 하나의 트랜지스터 및 캐패시터를 포함하고, 상기 트랜지스터의 게이트는 비트라인 방향으로 인접하는 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하는 복수의 메모리 셀을 포함하며,
상기 복수의 워드라인 각각에 대하여 하나의 워드라인에 연결되는 게이트는 비트라인 방향으로 인접한 2개의 메모리 셀의 트랜지스터의 게이트와 연결되어 상기 하나의 워드라인에 연결되는 게이트를 상기 비트라인 방향으로 인접한 2개의 메모리 셀이 공유하고, 상기 복수의 비트라인 각각에 대하여 상기 워드라인 방향으로 인접하는 두 메모리 셀의 드레인이 연결되며,
서로 인접한 두 워드라인은 두 메모리 셀의 게이트가 서로 엇갈리게 연결되고, 서로 인접한 두 비트라인은 두 메모리 셀의 드레인이 서로 엇갈리게 연결되며,
비트라인 방향 또는 워드라인 방향에서 게이트 사이의 거리는 1F 보다 크며, 상기 F는 최소 가공 치수를 나타내는 반도체 소자.
- 제 1 항에 있어서, 상기 복수의 비트라인 및 워드라인은 각각 그 폭 및 간격이 1F로 형성된 반도체 소자.
- 제 2 항에 있어서, 상기 메모리 셀은 4F2의 사이즈로 형성된 반도체 소자.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 트랜지스터는 상기 드레인이 상기 비트라인 하부에 형성되어 상기 비트라인과 연결되고, 상기 게이트가 상기 반도체 기판 내에 매몰되어 형성되어 상기 워드라인과 연결되며, 소오스가 상기 게이트 양측의 상기 반도체 기판에 형성되어 상기 캐패시터와 연결되는 반도체 소자.
- 제 4 항에 있어서, 상기 드레인은 상기 소오스와 적어도 일부 중첩되어 형성되는 반도체 소자.
- 제 4 항에 있어서, 상기 복수의 메모리 셀은 각각 일측으로 인접한 타 메모리 셀과 상기 게이트를 공유하고, 타측으로 인접한 또다른 타 메모리 셀과 상기 드레인을 공유하는 반도체 소자.
- 반도체 기판 내의 소정 영역에 소정 깊이로 복수의 드레인을 형성하는 단계;
상기 드레인 상에 상기 반도체 기판 내에 매몰되어 일 방향으로 연장되도록 복수의 비트라인을 형성하는 단계;
상기 비트라인 사이의 소정 영역의 상기 반도체 기판 내에 소오스를 형성하는 단계;
상기 비트라인과 이격되어 상기 반도체 기판 내에 소정 깊이로 매몰되도록 복수의 게이트를 형성하는 단계;
상기 반도체 기판 상에 상기 게이트를 지나도록 타 방향으로 연장되는 복수의 워드라인을 형성하는 단계; 및
상기 워드라인 상에 상기 워드라인과 절연되고 상기 소오스와 연결되도록 캐패시터를 형성하는 단계를 포함하며,
상기 게이트는 비트라인 방향으로 인접한 2개의 메모리 셀 사이의 홈들 중 연관된 하나를 채우고 상기 게이트와 상기 2개의 메모리 셀 사이에 형성된 절연막을 통해 상기 2개의 메모리 셀 사이의 측벽을 동시에 커버링하며, 상기 게이트는 비트라인 방향으로 인접한 2개의 메모리 셀과 연결되어 하나의 워드라인에 연결되는 게이트를 상기 비트라인 방향으로 인접한 2개의 메모리 셀이 공유하고,
비트라인 방향 또는 워드라인 방향에서 게이트 사이의 거리는 1F 보다 크고, 상기 F는 최소 가공 치수를 나타내는 반도체 소자의 제조 방법.
- 제 7 항에 있어서, 상기 드레인은 상기 워드라인 방향으로 인접한 드레인과 소정 간격 유지하고, 상기 비트라인 방향으로 인접한 드레인과 엇갈리게 배치되도록 형성하는 반도체 소자의 제조 방법.
- 제 8 항에 있어서, 상기 드레인은 상기 소오스와 적어도 일부 중첩되도록 형성하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서, 상기 드레인은 상기 반도체 기판의 소정 영역에 소정 깊이의 홈을 형성한 후 상기 홈 내에 불순물 이온 주입하고, 열처리 공정을 실시하여 형성하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서, 상기 드레인은 상기 반도체 기판의 소정 영역에 소정 깊이의 홈을 형성한 후 상기 홈 내에 불순물이 도핑된 도전 물질을 형성하고, 열처리 공정을 실시하여 상기 불순물이 상기 홈 하측의 상기 반도체 기판으로 확산되도록 하여 형성하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서, 상기 복수의 비트라인은 상기 일 방향으로 인접하는 상기 드레인을 노출시키도록 복수의 트렌치를 형성하고, 상기 트렌치 내측벽에 절연막을 형성한 후 상기 트렌치가 소정 두께로 매립되도록 형성되는 반도체 소자의 제조 방법.
- 제 12 항에 있어서, 상기 복수의 비트라인 상에 절연막을 형성하여 상기 트렌치를 매립하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서, 상기 소오스는 상기 워드라인이 형성되지 않는 상기 비트라인 양측의 상기 반도체 기판 내에 형성하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서, 상기 게이트는 상기 워드라인 방향으로 인접한 게이트와 소정 간격 유지하고, 상기 비트라인 방향으로 인접한 게이트와 엇갈리게 배치되도록 형성하는 반도체 소자의 제조 방법.
- 제 15 항에 있어서, 상기 게이트는 상기 비트라인 사이의 영역 및 상기 워드라인이 지나는 영역의 상기 반도체 기판을 소정 깊이로 식각하여 홈을 형성한 후 상기 홈 내측벽에 게이트 절연막을 형성하고 도전 물질을 매립하여 형성하는 반도체 소자의 제조 방법.
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-
2010
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